TW202221773A - 積體電路裝置及其製造方法 - Google Patents

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李佩珊
李承翰
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Abstract

一種半導體積體電路裝置，包括複數個半導體線或半導體片，設置於基板上方；源極∕汲極磊晶層，與前述之複數個半導體線或半導體片接觸；閘極介電層，設置於前述之複數個半導體線或半導體片上且包繞前述之複數個半導體線或半導體片的每個通道區；閘極電極層，設置於閘極介電層上且包繞前述之複數個半導體線或半導體片的每個通道區；以及複數個絕緣間隔物，分別設置於複數個空間中。此些空間定義為相鄰的前述之複數個半導體線或半導體片、閘極電極層以及源極∕汲極區。源極∕汲極磊晶層包含具有不同鍺含量的多個矽鍺層且源極∕汲極磊晶層的至少一者為非摻雜矽鍺或非摻雜矽。

Description

積體電路裝置及其製造方法
本發明實施例是關於半導體裝置，且特別是關於一種全繞式閘極場效電晶體。
隨著半導體工業為了追求更高的裝置密度、更高的性能、及更低的成本而向奈米技術製程節點發展，來自製造及設計問題的挑戰促使了三維設計的發展，例如多重閘極場效電晶體（field effect transistor；FET），其包含鰭式場效電晶體（Fin FET）以及全繞式閘極場效電晶體（gate-all-around FET；GAA FET）。在鰭式場效電晶體中，閘極電極相鄰於通道區的三個側表面，且三個側表面之間穿插閘極介電層。因為閘極結構環繞（包繞）於鰭片的三個表面，電晶體基本上具有三個閘極來控制通過鰭片或通道區的電流。不幸的是，鰭片的第四側，亦即通道區的底部部分，距離閘極電極過遠且因此不受閘極是否關閉的控制。相較之下，在全繞式閘極場效電晶體中，通道區的全部側表面皆被閘極電極環繞，其允許通道區中更完整的空乏並因更陡峭的次臨界電流擺動（sub-threshold current awing；SS）及更小的汲極引致能障下降（drain induced barrier lowering；DIBL）導致更少的短通道效應。隨著電晶體尺寸不斷微縮至10-15奈米以下的技術節點，需要進一步改善全繞式閘極電晶體。
本發明實施例提供一種積體電路裝置的製造方法，包括形成鰭片結構，在鰭片結構中多個第一半導體層與多個第二半導體層交替堆疊；形成犧牲閘極結構於鰭片結構上方；蝕刻鰭片結構之源極∕汲極區，源極∕汲極區並未被犧牲閘極結構覆蓋，從而形成源極∕汲極空間；透過源極∕汲極空間橫向蝕刻前述第一半導體層；以及形成源極∕汲極磊晶層於源極∕汲極空間中，其中形成源極∕汲極磊晶層包括：形成第一磊晶層；形成第二磊晶層於第一磊晶層上，第二磊晶層的鍺含量大於第一磊晶層；形成第三磊晶層於第二磊晶層上，第三磊晶層的鍺含量大於第二磊晶層；以及形成第四磊晶層於第三磊晶層上方，第四磊晶層的鍺含量大於第三磊晶層。
本發明實施例提供一種積體電路裝置的製造方法，包括形成上鰭片結構，在上鰭片結構中多個第一半導體層與多個第二半導體層交替堆疊於下鰭片結構上方；形成犧牲閘極結構於上鰭片結構上方；蝕刻上鰭片結構之源極∕汲極區，源極∕汲極區並未被犧牲閘極結構覆蓋，從而形成源極∕汲極空間；透過源極∕汲極空間橫向蝕刻前述第一半導體層；形成內間隔物，在蝕刻後的每個第一半導體層之末端，內間隔物是由介電材料形成；以及形成源極∕汲極磊晶層於源極∕汲極空間中以覆蓋內間隔物，其中在蝕刻源極∕汲極區的過程中，下鰭片結構的一部份亦被蝕刻以形成凹槽而露出（1 1 1）表面，以及源極∕汲極磊晶層包含具有不同鍺含量的多個矽鍺層。
本發明實施例提供一種積體電路裝置，包括複數個半導體線或半導體片，設置於基板上方；源極∕汲極磊晶層，與前述半導體線或半導體片接觸；閘極介電層，設置於前述半導體線或半導體片上且包繞前述半導體線或半導體片的每個通道區；閘極電極層，設置於閘極介電層上且包繞前述半導體線或半導體片的每個通道區；以及複數個絕緣間隔物，分別設置於相鄰的前述半導體線或半導體片、閘極電極層以及源極∕汲極區所定義的空間中，其中源極∕汲極磊晶層包含具有不同鍺含量的多個矽鍺層。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。另外，用詞「由…形成」可表示「包括」或「由…組成」。在本揭露中，用語「A、B及C的其中之一」意指「A、B及∕或C」（A、B、C、A及B、A及C、B及C、或A、B、及C），除非另有說明，否則不表示來自A的一元件、來自B的一元件及來自C的一元件。
一般而言，當選擇性蝕刻犧牲半導體層釋放奈米線（nanowires；NWs）時，很難控制其橫向的蝕刻量。當移除虛置多晶矽閘極後並執行奈米線釋放蝕刻製程時，由於奈米線釋放蝕刻的橫向蝕刻控制能力或蝕刻額度（etching budget）不足，奈米線的橫向末端可能會受到蝕刻。若沒有蝕刻停止層，閘極電極可能碰觸到源極∕汲極（源極以及∕或汲極）磊晶層。此外，對閘極至汲極電容（gate to drain capacitance；Cgd）會有更大的影響。在閘極與源極∕汲極區之間若不存在介電薄膜，閘極至汲極電容將變大，且其將降低電流速度。此外，在鰭式場效電晶體或全繞式閘極場效電晶體中，源極∕汲極（源極以及∕或汲極）磊晶層更要求要無缺陷。在本揭露中，提供了一種創新的全繞式閘極場效電晶體與通道堆疊場效電晶體的源極∕汲極（源極以及∕或汲極）磊晶層的製造方法。在此發明實施例中，源極∕汲極可代表源極以及∕或汲極。值得注意的是，在本揭露中，源極以及汲極可互換使用，且前述之結構實質上相同。
第1A、1B、1C圖及第1D圖是根據本揭露的一實施例，繪示出半導體全繞式閘極場效電晶體裝置的各種示意圖。第1A圖為沿著X方向（源極-汲極方向）的剖面示意圖，第1B圖為對應第1A圖中Y1-Y1的剖面示意圖，第1C圖為對應第1A圖中Y2-Y2的剖面示意圖，以及第1D圖繪示出對應第1A圖中Y3-Y3的剖面示意圖。在一些實施例中，第1A、1B、1C圖及第1D圖中的半導體全繞式閘極場效電晶體為p型場效電晶體。
如第1A、1B圖以及第1C圖所繪示，提供半導體線或半導體片25於半導體基板10上方，且沿著Z方向（基板10主表面的法線方向）垂直配置。在一些實施例中，基板10包含至少在其表面部分上的單晶半導體層。基板10可以是單晶半導體材料，包括但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb以及InP。在一些實施例中，基板10是由結晶矽所形成。
基板10可包含在其表面區中的一個或多個緩衝層（未繪示）。緩衝層可作為從基板之晶格常數逐步改變至源極∕汲極區之晶格常數的作用。緩衝層可以由磊晶地成長單晶半導體材料形成，包括但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP、以及InP。在一特定實施例中，基板10包括磊晶地成長矽鍺（SiGe）緩衝層於矽基板10上。矽鍺緩衝層的鍺濃度可從最底部緩衝層的30鍺原子百分比增加至最頂部緩衝層的70鍺原子百分比。
如第1A、1B圖以及第1C圖所繪示，半導體線或半導體片25設置於基板10上方，且半導體線或半導體片25為通道層。 在一些實施例中，半導體線25設置於鰭片結構11（參見第3圖）上方，鰭片結構11凸出於基板10。每一個通道層25皆被閘極介電層82以及閘極電極層84所包繞。在一些實施例中，半導體線25的厚度T1之範圍為約5奈米至約60奈米且半導體線25的寬度W1之範圍為約5奈米至約120奈米。在一些實施例中，半導體線或半導體片25的寬度W1大於半導體線或半導體片25的厚度T1。在這些實施例中，半導體線或半導體片25的寬度W1為半導體線或半導體片25的厚度T1的二倍或五倍。
在一些實施例中，形成界面介電層（interfacial dielectric layer）於半導體線25的通道以及閘極介電層82之間。在一些實施例中，閘極介電層82包含高介電常數介電層。閘極結構包含閘極介電層82、閘極電極層84以及側壁間隔物40。儘管第1A、1B圖以及第1C圖繪示出四個半導體線25，半導體線25的數量並不限於四，且其數量可以小至一、大於四、或者高達十。藉由調整半導體線25的數量，可以調整全繞式閘極場效電晶體裝置的驅動電流（driving current）。
再者，源極∕汲極磊晶層50設置於基板10上方。源極∕汲極磊晶層50與通道層25的末端面直接接觸，且透過絕緣內間隔物35以及閘極介電層82與閘極電極層84隔離。在一些實施例中，額外的絕緣層（未繪示）順應地形成於多個間隔物區的內表面上。如第1A圖所繪示，沿著內間隔物35之X方向的剖面具有向閘極電極凸起的圓形（例如半圓形或者U形）。
層間介電質（interlayer dielectric；ILD）層70設置於源極∕汲極磊晶層50上方，導電接觸層72設置於源極∕汲極磊晶層50上，以及導電插塞75（plug）（穿過層間介電層70）設置於導電接觸層72上方。導電接觸層72包含一或多層之導電材料。在一些實施例中，導電接觸層72包含矽化物層，諸如WSi、NiSi、TiSi、CoSi、其他合適的矽化物材料、或金屬元素與矽及∕或鍺的合金。在一些實施例中，蝕刻停止層68設置於側壁間隔物45與層間介電層70之間且設置於源極∕汲極磊晶層50之上表面的一部份上。
在一些實施例中，第1A、1B、1C圖以及第1D圖繪示的場效電晶體為p型場效電晶體。源極∕汲極磊晶層50包含一或多層的Si、SiGe、Ge、SiGeSn、SiSn、以及GeSnP。在一些實施例中，源極∕汲極磊晶層50更包含硼（B）。
第2圖至第14圖是根據本揭露的一實施例，繪示出製造半導體場效電晶體裝置的各種階段。應理解的是，可以提供額外的操作步驟於第2圖至第14圖所繪示的製程之前、之間、以及之後，且在下文描述的一些操作步驟可以為了額外的方法實施例被取代或者刪除。操作方法∕製程的順序可以互換。在第2圖至第14圖的實施例可以採用與前述第1A、1B、1C圖及第1D圖描述的實施例相同或近似的材料、配置、尺寸及∕或製程，且上述的細節解釋可以省略。
如第2圖所繪示，多個第一半導體層20與多個第二半導體層25交替形成於基板10上方。第一半導體層20與第二半導體層25是由具有不同晶格常數的材料形成，且可以包括一或多層的Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、或InP。
在一些實施例中，第一半導體層20與第二半導體層25是由矽、矽化合物、矽鍺、鍺、或鍺化合物形成。在一實施例中，第一半導體層20為Si 1-xGe x，其中x等於或大於約0.1且等於或小於約0.6，而第二半導體層25為Si或Si 1-yGe y，其中y小於x且等於或小於約0.2。在本揭露全文中，〝M化合物〞或者〝以M為主的化合物〞代表此化合物的主成分為M。
磊晶形成第一半導體層20以及第二半導體層25於基板10上方。第一半導體層20的厚度可以等於或大於第二半導體層25的厚度，且在一些實施例中，第一半導體層20的厚度範圍為約5奈米至約60奈米，而在其他實施例中，第一半導體層20的厚度範圍為約10奈米至約30奈米。在一些實施例中，第二半導體層25的厚度範圍為約5奈米至約60奈米，而在其他實施例中，第二半導體層25的厚度範圍為約10奈米至約30奈米。第一半導體層20的厚度可以等於或者不同於第二半導體層25的厚度。儘管在第2圖中繪示出四個第一半導體層20以及四個第二半導體層25，第一半導體層20與第二半導體層25的數量並不限制於四，其可以為1、2、3、或大於4，且其小於20。在一些實施例中，第一半導體層20的數量比第二半導體層25的數量多一（因為頂層與底層皆為第一半導體層20）。
在形成堆疊的半導體層後，使用一或多道微影與蝕刻操作步驟形成多個鰭片結構，如第3圖所繪示。鰭片結構可以由任何合適的方法來圖案化。例如，鰭片結構可以使用一或多道光學微影製程來圖案化，包含了雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合了光學微影與自對準製程，允許創建的圖案節距比使用單一、直接的光學微影製程所能獲得的節距來的小。例如，在一實施例中，形成犧牲層於基板上方並使用光學微影製程來圖案化。使用自對準製程形成間隔物於圖案化犧牲層旁。接著移除犧牲層，而剩餘的間隔物可繼續使用來圖案化鰭片結構。
如第3圖所繪示，鰭片結構29延伸於X方向且配置於Y方向。鰭片結構的數量並不如第3圖所繪示的只限制於兩個，其可以小至一、等於三或者更多個。在一些實施例中，一或多個虛置鰭片結構形成於鰭片結構29的兩側以改善圖案化操作步驟的圖案保真度（fidelity）。如第3圖所繪示，鰭片結構29具有由堆疊的半導體層20、25組成的上部部分以及井部分11。
在一些實施例中，鰭片結構29的上部部分沿著Y方向的寬度範圍為約10奈米至約40奈米，在其他實施例中，鰭片結構29的上部部分沿著Y方向的寬度範圍為約20奈米至約30奈米。
在形成鰭片結構29後，形成包含一或多層絕緣材料的絕緣材料層於基板上方從而使鰭片結構能完全嵌入（embedded）絕緣層中。絕緣層的絕緣材料可包含氧化矽、氮化矽、氮氧化矽（SiON）、SiOCN、SiCN、氟摻雜矽酸鹽玻璃（fluorine-doped silicate glass；FSG）、或低介電常數介電材料，並由低壓化學氣相沉積（low pressure chemical vapor deposition；LPCVD）、電漿增強化學氣相沉積（plasma-enhanced CVD；PECVD）、或可流動化學氣相沉積（flowable CVD；FCVD）來形成。可以在絕緣層的形成後執行退火（anneal）操作步驟。接著，執行諸如化學機械拋光（chemical mechanical polishing；CMP）方法及∕或回蝕刻（etch-back）方法的平坦化操作步驟，使得第二半導體層25最上部的上表面從絕緣材料層中露出。在一些實施例中，一或多層鰭片襯（liner）層在形成絕緣材料層之前形成於鰭片結構上方。在一些實施例中，鰭片襯層包含形成於基板10與鰭片結構11的底部部分的側壁上方之第一鰭片襯層，以及形成於第一鰭片襯層上之第二鰭片襯層。鰭片襯層是由氮化矽或者以氮化矽為主的材料形成（例如SiON、SiCN、或SiOCN）。儘管可以利用任何可接受的製程，鰭片襯層可以透過一或多道製程進行沉積，諸如物理氣相沉積（physical vapor deposition；PVD）、化學氣相沉積、或原子層沉積（atomic layer deposition；ALD）。
接著，如第3圖所繪示，凹蝕絕緣材料層以形成隔離絕緣層15，以便暴露出鰭片結構29的上部部分。透過此操作步驟，隔離絕緣層15可將鰭片結構29彼此隔離，隔離絕緣層15也被稱為淺溝槽隔離（shallow trench isolation；STI）。隔離絕緣層15可以由合適的介電材料形成，例如氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃、低介電常數介電材料（諸如碳摻雜氧化物）、極低介電常數介電材料（諸如多孔碳摻雜二氧化矽）、聚合物（諸如聚亞醯胺（polyimide））、上述材料之組合、或其他類似材料。在一些實施例中，儘管可以利用任何可接受的製程，隔離絕緣層15是透過化學氣相沉積、可流動化學氣相沉積、或旋轉塗佈玻璃（spin-on-glass；SOG）製程形成。
在一些實施例中，凹蝕絕緣材料層15直到鰭片結構（井層）11的上部部分被露出。在其他實施例中，鰭片結構11的上部部分沒有被露出。第一半導體層20為犧牲層，其隨後被部分地移除，而第二半導體層25隨後形成於半導體線之中，其作為p型全繞式閘極場效電晶體的通道層。在其他實施例中，第二半導體層25為犧牲層，其隨後被部分地移除，而第一半導體層20隨後形成於半導體線之中，其作為通道層。
在形成隔離絕緣層15後，形成犧牲（虛置）閘極結構40，如第4A圖及第4B圖所繪示。第4A圖及第4B圖繪示出形成犧牲閘極結構40於暴露的鰭片結構29上方後的結構。犧牲閘極結構40形成於一部分鰭片結構的上方，其為之後的通道區。犧牲閘極結構40定義了全繞式閘極場效電晶體的通道區。犧牲閘極結構40包含犧牲閘極介電層41以及犧牲閘極電極層42。犧牲閘極介電層41包含一或多層的絕緣材料，諸如以氧化矽為主的材料。在一實施例中，使用化學氣相沉積形成氧化矽。在一些實施例中，犧牲閘極介電層41的厚度範圍為約1奈米至約5奈米。
藉由第一毯覆沉積犧牲閘極介電層41於鰭片結構上方來形成犧牲閘極結構40。犧牲閘極電極層接著毯覆沉積於犧牲閘極介電層上以及於鰭片結構上方，使得鰭片結構完全嵌入犧牲閘極電極層中。犧牲閘極電極層包含矽，諸如多晶矽或非晶矽。在一些實施例中，犧牲閘極電極層的厚度範圍為約100奈米至約200奈米。在一些實施例中，對犧牲閘極電極層進行平坦化操作步驟。犧牲閘極介電層與犧牲閘極電極層是由化學氣相沉積（包含低壓化學氣相沉積以及電漿增強化學氣相沉積）、物理氣相沉積、原子層沉積、或其他合適的製程形成。隨後，形成遮罩層於犧牲閘極電極層上方。遮罩層包含墊氮化矽層43以及氧化矽遮罩層44。
接著，執行圖案化操作步驟於遮罩層上且圖案化犧牲閘極電極層為犧牲閘極結構40，如第4A圖及第4B圖所繪示。犧牲閘極結構包含犧牲閘極介電層41、犧牲閘極電極層42（例如多晶矽）、墊氮化矽層43、以及氧化矽遮罩層44。藉由圖案化犧牲閘極結構，第一半導體層與第二半導體層的堆疊層被部分地暴露於犧牲閘極結構的兩側，因而定義出源極∕汲極區，如第4A圖及第4B圖所繪示。在本揭露中，源極與汲極可以互換使用且上述的結構實質上相同。在第4A圖及第4B圖中，形成一個犧牲閘極結構於兩個鰭片結構上方，但犧牲閘極結構的數量並不限於一。在一些實施例中，二或多個犧牲閘極結構配置於X方向中。在此些實施例中，一或多個虛置閘極結構形成於犧牲閘極結構的兩側以改善圖案保真度。
此外，形成覆蓋側壁間隔物的第一覆蓋層45於犧牲閘極結構40上方，如第4A圖及第4B圖所繪示。第一覆蓋層45以順應的方式沉積，使得其能夠分別在垂直表面（諸如側壁）、水平表面、以及犧牲閘極結構的頂部上形成具有實質上相等的厚度。在一些實施例中，第一覆蓋層45具有約5奈米至約20奈米之間的厚度。第一覆蓋層包含一或多層的氮化矽、SiON、SiCN、SiCO、SiOCN、或任何其他合適的介電材料。第一覆蓋層45可以由原子層沉積、化學氣相沉積、或任何其他合適的方法形成。
第5圖繪示出沿著X方向的剖面示意圖。接著，如第5圖所繪示，非等向性地蝕刻第一覆蓋層45以移除設置於源極∕汲極區上的第一覆蓋層45，同時在犧牲閘極結構40的側面上留下第一覆蓋層45並使其作為側壁間隔物。接著使用一或多道微影與蝕刻操作步驟於源極∕汲極區向下蝕刻第一半導體層20與第二半導體層25的堆疊結構，從而形成源極∕汲極空間21。在一些實施例中，基板10（或者鰭片結構11的底部部分）也被部分地蝕刻。在一些實施例中，n型場效電晶體與p型場效電晶體為分開製造，在此情況下，當其中一種場效電晶體的區域在進行製程時，另外一種場效電晶體的區域會被諸如氮化矽的保護層覆蓋。在一些實施例中，如第5圖所繪示，凹蝕的鰭片結構具有顯示結晶矽的（1 1 1）刻面的V形。在其他實施例中，凹槽具有倒梯形、矩形、或U形。
在一些實施例中，V形凹槽是由乾式蝕刻製程形成，其可以是非等向性蝕刻。非等向性蝕刻製程可以使用包含BF 2、Cl 2、CH 3F、CH 4、HBr、O 2、Ar、或其他的蝕刻劑氣體的混合製程氣體來進行。使用的電漿是在獨立電漿產生腔室（與製程腔室相連）中產生的遠程電漿。製程氣體可以藉由任何合適的產生電漿的方法活化成電漿，例如變壓耦合電漿（transformer coupled plasma；TCP）系統、感應耦合電漿（inductively coupled plasma；ICP）系統、磁力增強反應離子（magnetically enhanced reactive ion）技術。在電漿蝕刻製程中所使用的製程氣體包含諸如H 2、Ar、其他氣體、或前述氣體之組合的蝕刻劑氣體。在一些實施例中，載子氣體為諸如N 2、Ar、He、Xe的氣體。電漿蝕刻製程使用氫原子（H）自由基。氫原子自由基的形成可以由流送H 2氣體至電漿產生腔室中並於電漿產生腔室中點燃電漿。在一些實施例中，可以在電漿產生腔室中將額外的氣體點燃為電漿，例如Ar。氫原子自由基可選擇性蝕刻（1 0 0）面於（1 1 1）面或（1 1 0）面上方。在一些情況中，（1 0 0）面的蝕刻速率可以是（1 1 1）面的蝕刻速率的約三倍大。由於蝕刻選擇性的差異，在第二圖案化製程中，氫原子自由基的蝕刻可能傾向於沿著矽的（1 1 1）面或（1 1 0）面減緩蝕刻速率或者停止蝕刻。
此外，如第6圖所繪示，在源極∕汲極空間內之X方向中橫向蝕刻第一半導體層20，從而形成多個孔腔（cavities）22。當第一半導體層20為矽鍺且第二半導體層25為矽時，可透過濕式蝕刻來選擇性蝕刻第一半導體層20，其使用的濕式蝕刻劑包括但不限於H 2O 2、CH 3COOH、以及HF的混合溶液，隨後使用H 2O清洗。在一些實施例中，會重複進行10至20次使用混合溶液進行蝕刻與使用水進行清洗的步驟。在一些實施例中，混合溶液蝕刻的時間範圍為約1分鐘至約2分鐘。在一些實施例中，混合溶液蝕刻所使用的溫度之範圍為約60℃至約90℃。在一些實施例中，使用其他蝕刻劑。
接著，如第7圖所繪示，順應地形成第一絕緣層30於第一半導體層20在源極∕汲極空間21中的橫向蝕刻末端上、於第二半導體層25在源極∕汲極空間21中的末端面上、以及於犧牲閘極結構40上方。第一絕緣層30包含氮化矽與氧化矽、SiON、SiOC、SiCN以及SiOCN中的一種，或包含任何其他合適的介電材料。第一絕緣層30是由不同於側壁間隔物（第一覆蓋層）45的材料形成。在一些實施例中，第一絕緣層30具有約1.0奈米至約10.0奈米之間的厚度。在其他實施例中，第一絕緣層30具有約2.0奈米至約5.0奈米之間的厚度。第一絕緣層30可以由原子層沉積或任何其他合適的方法形成。藉由順應地形成第一絕緣層30，孔腔22被第一絕緣層30完全地填充。
在形成第一絕緣層30後，進行蝕刻操作步驟以部份地移除第一絕緣層30，從而形成內間隔物35，如第8圖所繪示。在一些實施例中，內間隔物35的末端面比第二半導體層25的末端面凹蝕得更多。在一些實施例中，凹蝕量的範圍為約0.2奈米至約3奈米。在其他實施例中，凹蝕量的範圍為約0.5奈米至約2奈米。在其他實施例中，凹蝕量小於0.5奈米且可能等於零（內間隔物35的末端面與第二半導體層25的末端面彼此齊平）。
在一些實施例中，在形成第一絕緣層30前，形成具有小於第一絕緣層30的厚度的額外的絕緣層，因此內間隔物35具有兩層的結構。在一些實施例中，內間隔物35的寬度（橫向長度）不是定值。
隨後，如第9圖所繪示，形成源極∕汲極磊晶層50於源極∕汲極空間21中。形成源極∕汲極磊晶層50的操作步驟將在下述對應的第15A、15B、15C、15D、15E圖以及第15F圖中解釋。源極∕汲極磊晶層50的形成是透過磊晶成長方法諸如使用化學氣相沉積、原子層沉積或分子束磊晶（molecular beam epitaxy；MBE）。如第9圖所繪示，源極∕汲極磊晶層50選擇性形成於半導體區。形成源極∕汲極磊晶層50並與第二半導體層25的末端面接觸，以及與內間隔物35接觸。
接著，如第10圖所繪示，形成蝕刻停止層68。蝕刻停止層68包含氮化矽與氧化矽、SiON、SiOC、SiCN以及SiOCN中的一種，或包含任何其他合適的介電材料。蝕刻停止層68是由不同於側壁間隔物（第一覆蓋層）45的材料形成。蝕刻停止層68可以由原子層沉積或任何其他合適的方法形成。
接著，如第11圖所繪示，形成第一層間介電層70於蝕刻停止層68上方。第一層間介電層70的材料包括包含Si、O、C及∕或H的化合物，諸如氧化矽、SiCOH以及SiOC。第一層間介電層70也可以使用諸如聚合物的有機材料。在形成第一層間介電層70後，執行諸如化學機械拋光的平坦化操作步驟，使得犧牲閘極電極層42的頂部部分被暴露，如第12圖所繪示。
接著，移除犧牲閘極電極層42以及犧牲閘極介電層41。在移除犧牲閘極結構期間，第一層間介電層70保護了源極∕汲極磊晶層50。可以使用電漿乾式蝕刻及∕或濕式蝕刻移除犧牲閘極結構。當犧牲閘極電極層42為多晶矽且第一層間介電層70為氧化矽時，可以使用諸如四甲基氫氧化銨（tetramethylammonium hydroxide；TMAH）溶液的濕式蝕刻劑來選擇性移除犧牲閘極電極層42。犧牲閘極介電層41隨後使用電漿乾式蝕刻及∕或濕式蝕刻移除。
在移除犧牲閘極結構後，移除第一半導體層20，從而形成第二半導體層25的半導體線（通道區），如第13圖所繪示。如上所述，可以使用蝕刻劑來移除或蝕刻第一半導體層20，其能選擇性蝕刻第一半導體層20而非第二半導體層25。如第13圖所繪示，由於形成了第一絕緣層（內間隔物）35，對第一半導體層20的蝕刻便會停在第一絕緣層35。換句話說，第一絕緣層35作為蝕刻第一半導體層20的蝕刻停止層。
在形成第二半導體層25的半導體線（通道區）後，形成閘極介電層82於每個通道區周圍。此外，形成閘極電極層84於閘極介電層82上，如第14圖所繪示。在一些實施例中，n型全繞式閘極場效電晶體之閘極電極的結構及∕或材料不同於p型全繞式閘極場效電晶體之閘極電極的結構及∕或材料。
在一些實施例中，閘極介電層82包含一或多層的介電材料，諸如氧化矽、氮化矽、或高介電常數介電材料、或其他合適的介電材料、及∕或上述之組合。高介電常數介電材料的示例包含HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁合金（HfO 2-Al 2O 3）、其他合適的高介電常數介電材料、及∕或上述之組合。在一些實施例中，閘極介電層82包含形成界面層（未繪示）於通道層與介電材料之間。
閘極介電層82可以由化學氣相沉積、原子層沉積、或任何合適的方法形成。在一實施例中，閘極介電層82的形成是使用高度順應性沉積製程，諸如原子層沉積，以確保閘極介電層82的形成在每個通道層周圍皆具有均勻的厚度。在一實施例中，閘極介電層82的厚度範圍為約1奈米至約6奈米。
形成閘極電極層84於閘極介電層82上以環繞每個通道層。閘極電極層84包含一或多層的導電材料，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、或其他合適的材料、及∕或上述之組合。
閘極電極層84可以由化學氣相沉積、原子層沉積、電鍍、或其他合適的方法形成。閘極電極層84同樣沉積於層間介電層70的上表面上。形成於層間介電層70上方的閘極介電層與閘極電極層接著使用例如化學機械拋光的平坦化處理，直到層間介電層70的頂表面被露出。在一些實施例中，在平坦化操作步驟後，凹蝕閘極電極層84並形成蓋（cap）絕緣層（未繪示）於凹蝕的閘極電極層84上方。蓋絕緣層包含一或多層以氮化矽為主的材料，諸如氮化矽。蓋絕緣層是藉由沉積絕緣材料並隨後進行平坦化操作步驟而形成。
在本揭露的一些實施例中，插入一或多層功函數調整層（未繪示）於閘極介電層82與閘極電極層84之間。功函數調整層是由導電材料形成，諸如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、或TiAlC、或由上述之兩種或更多材料的多層。在一些實施例中，使用一或多層TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC以及Co作為p型通道場效電晶體的功函數調整層。n型通道場效電晶體使用一或多層TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi以及TaSi作為功函數調整層。功函數調整層可以由原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍（e-beam evaporation）、或其他合適的製程形成。再者，對於可能使用不同金屬層的n型通道場效電晶體以及p型通道場效電晶體，可以分開形成功函數調整層。
隨後，藉由使用乾式蝕刻，形成接觸孔（hole）於層間介電層70以及蝕刻停止層68中，從而暴露源極∕汲極磊晶層50的上部部分。在一些實施例中，形成矽化物層於源極∕汲極磊晶層50上方。矽化物層包含一或多層WSi、CoSi、NiSi、TiSi、MoSi以及TaSi。接著，形成導電接觸層72於接觸孔中，如第1A、1B、1C圖以及第1D圖所繪示。導電接觸層72包含一或多層Co、Ni、W、Ti、Ta、Cu、Al、TiN以及TaN。此外，形成導電接觸插塞75於導電接觸層72上。導電接觸插塞75包含一或多層Co、Ni、W、Ti、Ta、Cu、Al、TiN以及TaN。
應理解的是，全繞式閘極場效電晶體會再經過進一步的互補式金屬氧化物半導體（Complementary Metal Oxide Semiconductor；CMOS）製程以形成各種部件，諸如接觸件∕導孔、互連金屬層、介電層、鈍化層等。
第15A、15B、15C、15D、15E圖以及第15F圖是根據本發明實施例，繪示出製造源極∕汲極磊晶層50的製程步驟。第16圖以及第17圖繪示出源極∕汲極磊晶層50的垂直與橫向元素變化曲線。在第15A、15B、15C、15D、15E圖以及第15F圖中，X方向為水平方向，其對應於通道延伸的方向或（1 1 0）方向，而Z方向為垂直方向，其對應於基板的（1 0 0）方向（基板主表面的法線方向）。
第15A圖繪示出形成源極∕汲極空間21後的剖面示意圖。在形成源極∕汲極空間21後，進行預先清潔（pre-clean）操作步驟以移除形成於凹蝕的鰭片結構之表面上的氧化物層。在一些實施例中，預先清潔操作步驟包含使用Ar及∕或NH 3電漿的電漿處理。在一些實施例中，製程的溫度範圍約在室溫至約300℃。接著，進行使用HCl氣體的化學清潔操作步驟以移除真空腔室之殘留物氣體，若未進行化學清潔操作步驟則可能導致半導體N型∕P型邊界的缺陷以及麵條狀缺陷。化學清潔的製程溫度大於預先清潔的溫度，且在一些實施例中化學清潔的製程溫度範圍為約400℃至約700℃，在其他實施例中化學清潔的製程溫度範圍為約500℃至約600℃。
在化學清潔後，形成作為晶種層的第一磊晶層50-1（如第16圖及第17圖中所繪示的區域S 0）。在一些實施例中，第一磊晶層50-1為矽層。在其他實施例中，第一磊晶層50-1為矽鍺層。在其他實施例中，第一磊晶層50-1為多層的矽以及矽鍺。在其他實施例中，第一磊晶層50-1摻雜硼。在其他實施例中，第一磊晶層50-1為純（非摻雜）矽。形成第一磊晶層50-1的製程溫度大於化學清潔操作步驟的溫度，在一些實施例中第一磊晶層50-1的製程溫度範圍為約550℃至約750℃，在其他實施例中第一磊晶層50-1的製程溫度範圍為約600℃至約650℃，其中第一磊晶層50-1的製程溫度實質上相等於形成通道區的溫度，使得作為晶種層的第一磊晶層的品質能被改善且可避免界面的缺陷。第一磊晶層50-1在第二半導體層25末端的水平方向上量測的厚度T2之範圍為約5奈米至約20奈米，此為不具缺陷的臨界厚度。如第15B圖所繪示，第一磊晶層50-1填充鰭片結構的V形凹槽。
在一些實施例中，第一磊晶層50-1自矽表面成長，例如第二半導體層25的末端以及V形凹槽的底部。在一些實施例中，第二半導體層25的末端為（1 1 0）面。由於在（1 1 0）面上的成長速率大於在（1 1 1）表面上的成長速率，成長自第二半導體層25的多個末端的第一磊晶層50-1先彼此合併（merges），接著再與成長自V形凹槽的第一磊晶層50-1合併。特別的是，位於第二半導體層25最底部與V形凹槽的內間隔物35防止了成長自第二半導體層25的多個末端的第一磊晶層50-1與在磊晶製程中較早成長自V形凹槽的第一磊晶層50-1的合併。隨後，第一磊晶層50-1覆蓋內間隔物35，如第15B圖所繪示。在一些實施例中，第一磊晶層50-1在第二半導體層25的末端的水平方向上（例如通道延伸方向或（1 1 0）方向）具有大於內間隔物35水平方向上的厚度。在一些實施例中，第一磊晶層的成長是使用SiH 4以及HCl的混合。氣體的混合會同時蝕刻以及沉積半導體層以控制第一磊晶層50-1的形狀。在一些實例中，SiH 4氣體幫助Si薄膜在（1 0 0）基板表面上的成長而HCl氣體選擇性蝕刻（1 1 0）表面而不是（1 1 1）表面。在其他實施例中，第二半導體層25的末端為（1 0 0）面且在（1 0 0）面上的成長速率大於在（1 1 1）面及∕或（1 1 0）面上的成長速率。
在一些實施例中，在形成作為晶種層的第一磊晶層50-1後，進行烘烤∕退火操作步驟以控制後續形成的磊晶層的形狀。在一些實施例中，於H 2環境中進行烘烤∕退火操作步驟。烘烤∕退火的製程溫度大於化學清潔操作步驟的溫度與形成第一磊晶層50-1的溫度，在一些實施例中烘烤∕退火的製程溫度範圍為約700℃至約800℃。烘烤∕退火製程幫助重建（reconstruct）晶種層以及改善薄膜的品質。在一些實施例中，烘烤∕退火可使不想要的氫或氟含量自薄膜擴散出。於H 2環境中烘烤之製程溫度大於第一磊晶層的製程溫度，以利於第一磊晶層50-1的再結晶與改善。在製程期間，薄膜中可能具有H-或Cl-的含量，其將導致損害或點缺陷，因此烘烤可改善晶種層的品質。
第15C圖繪示出形成第二磊晶層50-2（如第16圖及第17圖中所繪示的區域S 1）以抑制在源極∕汲極磊晶層中的缺陷。在一些實施例中，第二磊晶層50-2是由摻雜硼的矽鍺形成。在一些實施例中，鍺含量隨著第二磊晶層50-2的成長而增加。在一些實施例中，鍺含量從約0原子百分比開始增加。在一些實施例中，鍺含量可增加至約15-25原子百分比，例如20原子百分比（Si 0.8Ge 0.2）。在一些實施例中，第二磊晶層50-2的平均硼濃度範圍為約1×10 19atoms∕cm 3至約1×10 21atoms∕cm 3，在其他實施例中，第二磊晶層50-2的平均硼濃度範圍為約5×10 19atoms∕cm 3至約5×10 20atoms∕cm 3。在一些實施例中，硼濃度隨著第二磊晶層50-2的成長而增加。
在一些實施例中，第二磊晶層50-2在第二半導體層25的水平方向上方量測的厚度之範圍為約2奈米至約10奈米。當鍺濃度高時，第二磊晶層50-2的厚度小（（1 1 0）表面上的臨界厚度）。例如，當第二磊晶層50-2的鍺濃度為20原子百分比時，第二磊晶層50-2的厚度等於或小於20奈米，當第二磊晶層50-2的鍺濃度為30原子百分比時，第二磊晶層50-2的厚度等於或小於10奈米，而當第二磊晶層50-2的鍺濃度為40原子百分比時，第二磊晶層50-2的厚度等於或小於6奈米。
形成第二磊晶層50-2的製程溫度小於烘烤∕退火操作步驟的溫度且大於形成第一磊晶層50-1的製程溫度。在一些實施例中，形成第二磊晶層50-2的製程溫度的範圍為約550℃至約750℃，在其他實施例中，形成第二磊晶層50-2的製程溫度的範圍為約600℃至約700℃。
在形成第二磊晶層50-2後，形成如第15D圖所繪示的第三磊晶層50-3（如第16圖及第17圖中所繪示的區域S 2-1）以改善場效電晶體裝置的導通電流（on-current；I on）。在一些實施例中，第三磊晶層50-3是由摻雜硼的矽鍺形成。在一些實施例中，第三磊晶層50-3的鍺含量實質上為定值（±2％）且在一些實施例中鍺含量範圍為約20原子百分比至約30原子百分比。在一些實施例中，第三磊晶層50-3的平均硼濃度等於或大於第二磊晶層50-2的最大平均硼濃度，且第三磊晶層50-3的平均硼濃度範圍為約0.5×10 20atoms∕cm 3至約1×10 21atoms∕cm 3，在其他實施例中，第三磊晶層50-3的平均硼濃度範圍為約1×10 20atoms∕cm 3至約5×10 20atoms∕cm 3。在一些實施例中，根據設計及∕或製程的需要，第三磊晶層50-3在第二半導體層25末端的水平方向上量測的厚度之範圍為約20奈米至約50奈米。
形成第三磊晶層50-3的製程溫度低於烘烤∕退火操作步驟的溫度且高於形成第一磊晶層50-1的製程溫度。在一些實施例中，形成第三磊晶層50-3的製程溫度之範圍為約550℃至約750℃，而在其他實施例中，形成第三磊晶層50-3的製程溫度之範圍為約600℃至約700℃。
在一些實施例中，如第15F圖所繪示，形成第四磊晶層50-4（如第16圖及第17圖中所繪示的區域S 2-2）於第三磊晶層50-3上方以利於進行後續的合金（矽化物）形成。在一些實施例中，第四磊晶層50-4是由摻雜硼的矽鍺形成。在一些實施例中，鍺含量隨著第四磊晶層50-4的成長而增加。在一些實施例中，鍺含量從約20-30原子百分比增加至約30-60原子百分比。在一些實施例中，第四磊晶層的平均鍺含量大於第三磊晶層的平均鍺含量。在一些實施例中，第四磊晶層50-4的平均鍺含量之範圍為約5×10 19atoms∕cm 3至約5×10 21atoms∕cm 3，在其他實施例中，第四磊晶層50-4的平均鍺含量之範圍為約1×10 20atoms∕cm 3至約3×10 21atoms∕cm 3。在一些實施例中，第四磊晶層50-4中的硼濃度實質上為定值。在一些實施例中，根據設計及∕或製程的需要，第四磊晶層50-4在第二半導體層25末端的水平方向上量測的厚度之範圍為約10奈米至約30奈米。
形成第四磊晶層50-4的製程溫度低於烘烤∕退火操作步驟的溫度且高於形成第一磊晶層50-1的製程溫度。在一些實施例中，形成第四磊晶層50-4的製程溫度之範圍為約550℃至約750℃，而在其他實施例中，形成第四磊晶層50-4的製程溫度之範圍為約600℃至約700℃。在其他實施例中，並未形成第四磊晶層50-4，如第15E圖所繪示。
在形成第四（或第三）磊晶層後，形成作為蓋磊晶層的第五磊晶層50-5（如第16圖及第17圖中所繪示的區域S 3），如第15E圖以及第15F圖所繪示。在一些實施例中，第五磊晶層50-5是由摻雜硼的矽鍺形成。在一些實施例中，鍺含量隨著第五磊晶層50-5的成長而減少。在一些實施例中，鍺含量從約30-60原子百分比減少至約20-30原子百分比。在一些實施例中，鍺含量實質上為定值且鍺含量範圍為約40原子百分比至約60原子百分比。在一些實施例中，第五磊晶層的平均鍺含量小於第四磊晶層的平均鍺含量且大於第三磊晶層的平均鍺含量。在一些實施例中，第五磊晶層50-5的平均鍺含量之範圍為約1×10 20atoms∕cm 3至約5×10 21atoms∕cm 3，在其他實施例中，第五磊晶層50-5的平均鍺含量之範圍為約5×10 20atoms∕cm 3至約2×10 21atoms∕cm 3。在一些實施例中，第五磊晶層50-5中的硼濃度隨著第五磊晶層50-5的成長而減少。在其他實施例中，第五磊晶層50-5中的硼濃度實質上為定值。在一些實施例中，根據設計及∕或製程的需要，第五磊晶層50-5在第四∕第三磊晶層的上方垂直方向量測的厚度之範圍為約10奈米至約30奈米。在一些實施例中，形成第五磊晶層50-5的製程溫度之範圍為約600℃至約700℃。
應理解的是，並非全部的優點皆已必然在此討論，也非所有實施例都需要具備特定的優點，且其他實施例可提供不同的優點。
根據本揭露的一面向，在製造半導體裝置的方法中，形成鰭片結構，在鰭片結構中多個第一半導體層與多個第二半導體層交替堆疊；形成犧牲閘極結構於鰭片結構上方；蝕刻鰭片結構之源極∕汲極區，源極∕汲極區並未被犧牲閘極結構覆蓋，從而形成源極∕汲極空間；透過源極∕汲極空間橫向蝕刻第一半導體層；以及形成源極∕汲極磊晶層於源極∕汲極空間中。其中形成源極∕汲極磊晶層包括形成第一磊晶層；形成第二磊晶層於第一磊晶層上，第二磊晶層的鍺含量大於第一磊晶層；形成第三磊晶層於第二磊晶層上，第三磊晶層的鍺含量大於第二磊晶層；以及形成第四磊晶層於第三磊晶層上方，第四磊晶層的鍺含量大於第三磊晶層。在上述與後續的一或多個實施例中，第二磊晶層之鍺含量隨著第二磊晶層的成長而增加。在上述與後續的一或多個實施例中，第二磊晶層包含硼，且第二磊晶層的硼濃度隨著第二磊晶層的成長而增加。在上述與後續的一或多個實施例中，第三磊晶層之鍺含量為定值。在上述與後續的一或多個實施例中，第四磊晶層之鍺含量隨著第四磊晶層的成長而增加。在上述與後續的一或多個實施例中，在形成第四磊晶層前，形成第五磊晶層於第三磊晶層上，第五磊晶層的鍺濃度大於第三磊晶層。在上述與後續的一或多個實施例中，第五磊晶層之鍺含量為定值，或者隨著第五磊晶層的成長而增加。在上述與後續的一或多個實施例中，第一磊晶層為非摻雜矽或非摻雜矽鍺。在上述與後續的一或多個實施例中，在形成第一磊晶層及形成第二磊晶層之間，於含氫的環境中執行退火處理，退火處理的溫度高於形成第一磊晶層以及第二磊晶層之溫度。在上述與後續的一或多個實施例中，在形成第一磊晶層前，執行化學處理，化學處理使用鹽酸氣體。
根據本揭露的另一面向，在製造半導體裝置的方法中，形成上鰭片結構，在上鰭片結構中多個第一半導體層與多個第二半導體層交替堆疊於下鰭片結構上方；形成犧牲閘極結構於上鰭片結構上方；蝕刻上鰭片結構之源極∕汲極區，源極∕汲極區並未被犧牲閘極結構覆蓋，從而形成源極∕汲極空間；透過源極∕汲極空間橫向蝕刻第一半導體層；形成內間隔物，在蝕刻後的每個第一半導體層之末端，內間隔物是由介電材料形成；以及形成源極∕汲極磊晶層於源極∕汲極空間中以覆蓋內間隔物。在蝕刻源極∕汲極區的過程中，下鰭片結構的一部份亦被蝕刻以形成一凹槽而露出一（1 1 1）表面，以及源極∕汲極磊晶層包含具有不同鍺含量的多個矽鍺層。在上述與後續的一或多個實施例中，凹槽在剖面圖中具有V形或三角形的形狀。在上述與後續的一或多個實施例中，源極∕汲極磊晶層包括與第二半導體層之末端及內間隔物接觸的第一磊晶層，以及形成於第一磊晶層上的第二磊晶層。在上述與後續的一或多個實施例中，第二磊晶層的鍺含量隨著第二磊晶層的成長而增加。在上述與後續的一或多個實施例中，源極∕汲極磊晶層更包括第三磊晶層於第二磊晶層上，第三磊晶層並未與第一磊晶層接觸。在上述與後續的一或多個實施例中，源極∕汲極磊晶層更包括第三磊晶層，其夾於第二磊晶層的多個部分之間。在上述與後續的一或多個實施例中，每個第二半導體層的末端為（1 1 0）表面。在上述與後續的一或多個實施例中，位於第二半導體層之末端上的第一磊晶層在通道延伸方向上的厚度大於位於內間隔物上的第一磊晶層在通道延伸方向上的厚度。
根據本揭露的另一面向，半導體裝置包括複數個半導體線或半導體片，設置於基板上方；源極∕汲極磊晶層，與半導體線或半導體片接觸；閘極介電層，設置於半導體線或半導體片上且包繞半導體線或半導體片的每個通道區；閘極電極層，設置於閘極介電層上且包繞半導體線或半導體片的每個通道區；以及複數個絕緣間隔物，分別設置於相鄰的半導體線或半導體片、閘極電極層以及源極∕汲極區所定義的空間中。源極∕汲極磊晶層包含具有不同鍺含量的多個矽鍺層。在上述與後續的一或多個實施例中，矽鍺層的至少一層的鍺含量隨著矽鍺層的成長方向而增加。在上述與後續的一或多個實施例中，矽鍺層的至少一層包含硼，且矽鍺層的至少一層的硼含量隨著矽鍺層的至少一層的成長方向而增加。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
10:半導體基板 11:鰭片結構∕井 15:隔離絕緣層∕淺溝槽隔離 20:第一半導體層 21:源極∕汲極空間 22:孔腔 25:半導體線或半導體片∕通道層∕第二半導體層 29:鰭片結構 30:第一絕緣層 35:絕緣內間隔物 40:犧牲（虛置）閘極結構 41:犧牲（虛置）閘極介電層 42:犧牲（虛置）閘極電極層 43:墊氮化矽層 44:氧化矽遮罩層 45:側壁間隔物∕第一覆蓋層 50:源極∕汲極磊晶層 50-1:第一磊晶層 50-2:第二磊晶層 50-3:第三磊晶層 50-4:第四磊晶層 50-5:第五磊晶層 68:蝕刻停止層 70:第一層間介電層 72:導電接觸層 75:導電接觸插塞 82:閘極介電層 84:閘極電極層 T1:半導體線或半導體片∕通道層的厚度 T2:第一磊晶層的厚度 W1:半導體線或半導體片∕通道層的寬度 S 0:第一磊晶層區 S 1:第二磊晶層區 S 2-1:第三磊晶層區 S 2-2:第四磊晶層區 S 3:第五磊晶層區 Y1-Y1:第1B圖對應的剖面線 Y2-Y2:第1C圖對應的剖面線 Y3-Y3:第1D圖對應的剖面線
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1A、1B、1C及1D圖是根據本揭露的一實施例，繪示出半導體場效電晶體裝置的各種示意圖。第1A圖為沿著X方向（源極-汲極方向）的剖面示意圖，第1B圖為對應第1A圖中Y1-Y1的剖面示意圖，第1C圖為對應第1A圖中Y2-Y2的剖面示意圖，以及第1D圖繪示出對應第1A圖中Y3-Y3的剖面示意圖。 第2圖是根據本揭露的一實施例，繪示出製造半導體全繞式閘極場效電晶體裝置的各種階段之一。 第3圖是根據本揭露的一實施例，繪示出製造半導體全繞式閘極場效電晶體裝置的各種階段之一。 第4A圖及第4B圖是根據本揭露的一實施例，繪示出製造半導體全繞式閘極場效電晶體裝置的各種階段之一。 第5圖是根據本揭露的一實施例，繪示出製造半導體全繞式閘極場效電晶體裝置的各種階段之一。 第6圖是根據本揭露的一實施例，繪示出製造半導體全繞式閘極場效電晶體裝置的各種階段之一。 第7圖是根據本揭露的一實施例，繪示出製造半導體全繞式閘極場效電晶體裝置的各種階段之一。 第8圖是根據本揭露的一實施例，繪示出製造半導體全繞式閘極場效電晶體裝置的各種階段之一。 第9圖是根據本揭露的一實施例，繪示出製造半導體全繞式閘極場效電晶體裝置的各種階段之一。 第10圖是根據本揭露的一實施例，繪示出製造半導體全繞式閘極場效電晶體裝置的各種階段之一。 第11圖是根據本揭露的一實施例，繪示出製造半導體全繞式閘極場效電晶體裝置的各種階段之一。 第12圖是根據本揭露的一實施例，繪示出製造半導體全繞式閘極場效電晶體裝置的各種階段之一。 第13圖是根據本揭露的一實施例，繪示出製造半導體全繞式閘極場效電晶體裝置的各種階段之一。 第14圖是根據本揭露的一實施例，繪示出製造半導體全繞式閘極場效電晶體裝置的各種階段之一。 第15A、15B、15C、15D、15E圖以及第15F圖是根據本揭露的一實施例，繪示出製造半導體全繞式閘極場效電晶體裝置的各種階段。 第16圖是根據本揭露的一實施例，繪示出源極∕汲極磊晶層的組成變化（曲線）。 第17圖是根據本揭露的一實施例，繪示出源極∕汲極磊晶層的組成變化（曲線）。
10:半導體基板
25:半導體線或半導體片/通道層第二半導體層
35:絕緣內間隔物
45:側壁間隔物第一覆蓋層
50:源極/汲極磊晶層
68:蝕刻停止層
70:第一層間介電層
72:導電接觸層
75:導電接觸插塞
82:閘極介電層
84:閘極電極層
Y1-Y1:第1B圖對應的剖面線
Y2-Y2:第1C圖對應的剖面線
Y3-Y3:第1D圖對應的剖面線

Claims (20)

  1. 一種積體電路裝置的製造方法，包括： 形成一鰭片結構，在該鰭片結構中多個第一半導體層與多個第二半導體層交替堆疊； 形成一犧牲閘極結構於該鰭片結構上方； 蝕刻該鰭片結構之一源極∕汲極區，該源極∕汲極區並未被該犧牲閘極結構覆蓋，從而形成一源極∕汲極空間； 透過該源極∕汲極空間橫向蝕刻該些第一半導體層；以及 形成一源極∕汲極磊晶層於該源極∕汲極空間中， 其中形成該源極∕汲極磊晶層包括： 形成一第一磊晶層； 形成一第二磊晶層於該第一磊晶層上，該第二磊晶層的鍺含量大於該第一磊晶層； 形成一第三磊晶層於該第二磊晶層上，該第三磊晶層的鍺含量大於該第二磊晶層；以及 形成一第四磊晶層於該第三磊晶層上方，該第四磊晶層的鍺含量大於該第三磊晶層。
  2. 如請求項1之積體電路裝置的製造方法，其中該第二磊晶層之鍺含量隨著該第二磊晶層的成長而增加。
  3. 如請求項2之積體電路裝置的製造方法，其中該第二磊晶層包含硼，且該第二磊晶層的硼濃度隨著該第二磊晶層的成長而增加。
  4. 如請求項3之積體電路裝置的製造方法，其中該第三磊晶層之鍺含量為定值。
  5. 如請求項1之積體電路裝置的製造方法，其中該第四磊晶層之鍺含量隨著該第四磊晶層的成長而增加。
  6. 如請求項1之積體電路裝置的製造方法，更包括在形成該第四磊晶層前，形成一第五磊晶層於該第三磊晶層上，該第五磊晶層的鍺濃度大於該第三磊晶層。
  7. 如請求項6之積體電路裝置的製造方法，其中該第五磊晶層之鍺含量為定值，不隨著該第五磊晶層的成長而增加。
  8. 如請求項1之積體電路裝置的製造方法，其中該第一磊晶層為非摻雜矽或非摻雜矽鍺。
  9. 如請求項1之積體電路裝置的製造方法，更包括在形成該第一磊晶層及形成該第二磊晶層之間，於含氫的環境中執行一退火處理，該退火處理的溫度高於形成該第一磊晶層以及該第二磊晶層之溫度。
  10. 如請求項9之積體電路裝置的製造方法，更包括在形成該第一磊晶層前，執行一化學處理，該化學處理使用鹽酸（HCl）氣體。
  11. 一種積體電路裝置的製造方法，包括： 形成一上鰭片結構，在該上鰭片結構中多個第一半導體層與多個第二半導體層交替堆疊於一下鰭片結構上方； 形成一犧牲閘極結構於該上鰭片結構上方； 蝕刻該上鰭片結構之一源極∕汲極區，該源極∕汲極區並未被該犧牲閘極結構覆蓋，從而形成一源極∕汲極空間； 透過該源極∕汲極空間橫向蝕刻該些第一半導體層； 形成一內間隔物，在蝕刻後的每個第一半導體層之末端，該內間隔物是由一介電材料形成；以及 形成一源極∕汲極磊晶層於該源極∕汲極空間中以覆蓋該內間隔物， 其中在蝕刻該源極∕汲極區的過程中，該下鰭片結構的一部份亦被蝕刻以形成一凹槽而露出一（1 1 1）表面，以及 該源極∕汲極磊晶層包含具有不同鍺含量的多個矽鍺層。
  12. 如請求項11之積體電路裝置的製造方法，其中該凹槽在剖面圖中具有V形或三角形的形狀。
  13. 如請求項11之積體電路裝置的製造方法，其中該源極∕汲極磊晶層包括與該第二半導體層之末端及該內間隔物接觸的一第一磊晶層，以及形成於該第一磊晶層上的一第二磊晶層。
  14. 如請求項13之積體電路裝置的製造方法，其中該第二磊晶層的鍺含量隨著該第二磊晶層的成長而增加。
  15. 如請求項13之積體電路裝置的製造方法，其中該源極∕汲極磊晶層更包括一第三磊晶層，其夾於該第二磊晶層的多個部分之間。
  16. 如請求項11之積體電路裝置的製造方法，其中每個第二半導體層的末端為一（1 1 0）表面。
  17. 如請求項11之積體電路裝置的製造方法，其中位於該些第二半導體層之末端上的該第一磊晶層在通道延伸方向上的厚度大於位於該內間隔物上的該第一磊晶層在通道延伸方向上的厚度。
  18. 一種積體電路裝置，包括： 複數個半導體線或半導體片，設置於一基板上方； 一源極∕汲極磊晶層，與該些半導體線或半導體片接觸； 一閘極介電層，設置於該些半導體線或半導體片上且包繞該些半導體線或半導體片的每個通道區； 一閘極電極層，設置於該閘極介電層上且包繞該些半導體線或半導體片的每個通道區；以及 複數個絕緣間隔物，分別設置於相鄰的該些半導體線或半導體片、該閘極電極層以及該源極∕汲極區所定義的空間中， 其中該源極∕汲極磊晶層包含具有不同鍺含量的多個矽鍺層。
  19. 如請求項18之積體電路裝置，其中該些矽鍺層的至少一層的鍺含量隨著該些矽鍺層的成長方向而增加。
  20. 如請求項18之積體電路裝置，其中該些矽鍺層的至少一層包含硼，且該些矽鍺層的至少一層的硼含量隨著該些矽鍺層的至少一層的成長方向而增加。
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