TWI766994B - 半導體裝置及其製造方法 - Google Patents

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雲惟勝
徐振峰
李東穎
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Abstract

在半導體裝置的製造方法中，形成鰭結構，其中第一半導體層與第二半導體層交互堆疊。在鰭結構上方形成犧牲閘極結構。蝕刻未被犧牲閘極結構覆蓋的鰭結構的源極/汲極區，藉此形成源極/汲極空間。通過源極/汲極空間側向蝕刻第一半導體層。在被蝕刻的第一半導體層的每一個的一端上形成由介電材料製成的內間隔物。在源極/汲極空間中形成源極/汲極磊晶層以覆蓋內間隔物。在側向蝕刻第一半導體層之後，每一個第一半導體層的側端具有V形截面。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體積體電路的製造方法，特別是有關於包含鰭式場效電晶體(fin field effect transistors，FinFETs)及/或環繞式閘極(gate-all-around，GAA)場效電晶體(field effect transistors，FETs)的半導體裝置及其製造方法。
隨著半導體產業已經進展至奈米技術製程節點，以追求更高的裝置密度(device density)、更高的性能及更低的成本，三維設計例如多閘極場效電晶體(field effect transistor，FET)，包含鰭式場效電晶體與環繞式閘極(gate-all-around，GAA)場效電晶體的發展，產生來自製造與設計問題的挑戰。在鰭式場效電晶體中，閘極電極鄰近於其中設有閘極介電層的通道區的三個側表面。因為閘極結構圍繞(包覆)位在三個表面上的鰭片，電晶體基本上具有三個閘極控制流過鰭片或通道區的電流。不幸的是，第四側邊(通道的底部)會遠離閘極電極，因此無法受到鄰近閘極的控制。相較之下，在環繞式閘極場效電晶體中，通道區所有的側表面皆由閘極電極圍繞，使得通道區中具有較完整的空乏區。由於較急劇的次 臨限電流擺幅(sub-threshold current swing，SS)及較小的汲極導引位障降低(drain induced barrier lowering，DIBL)，導致較少的短通道效應。當電晶體的尺寸繼續縮小至10-15nm以下的技術節點，環繞式閘極場效電晶體需要更進一步的改良。
本發明的一些實施例提供一種半導體裝置的製造方法，包含形成鰭結構，其中第一半導體層與第二半導體層交互堆疊。在鰭結構上方形成犧牲閘極結構。蝕刻未被犧牲閘極結構覆蓋的鰭結構的源極/汲極區，藉此形成源極/汲極空間。通過源極/汲極空間側向蝕刻第一半導體層。在每一個被蝕刻的第一半導體層的一端上形成由介電材料製成的內間隔物。在源極/汲極空間中形成源極/汲極磊晶層，以覆蓋內間隔物。在側向蝕刻第一半導體層之後，每一個第一半導體層的側端具有V形的截面。
本發明的一些實施例提供一種半導體裝置的製造方法，包含形成第一鰭結構與第二鰭結構，其中第一半導體層與第二半導體層交互堆疊。在第一鰭結構上方形成第一犧牲閘極結構，並在第二鰭結構上方形成第二犧牲閘極結構。當具有第二犧牲閘極結構的第二鰭結構受保護時，蝕刻未被第一犧牲閘極結構覆蓋的第一鰭結構的源極/汲極區，藉此形成第一源極/汲極空間。在第一源極/汲極空間中蝕刻第一半導體層，在每一個被蝕刻的第一半導體層的一端上形成由介電材料製成的第一內間隔物。在第一源極/汲極空間中形成第一源極/汲極磊晶層，以覆蓋第一內間隔物，藉此形成第一結構。當第一結 構受保護時，蝕刻位在第二鰭結構的源極/汲極區中且未被第二犧牲閘極結構覆蓋的第二半導體層，藉此形成第二源極/汲極空間。通過第二源極/汲極空間側向蝕刻第二半導體層，在每一個被蝕刻的第二半導體層的一端上形成由介電材料製成的第二內間隔物。在第二源極/汲極空間中形成第二源極/汲極磊晶層，以覆蓋第二內間隔物，藉此形成第二結構。在側向蝕刻第一半導體層之後，每一個第一半導體層的側端具有V形的截面。在側向蝕刻第二半導體層之後，每一個第二半導體層的側端具有V形的截面。
本發明的一些實施例提供一種半導體裝置，包含設置於基底上方的半導體線，接觸半導體線的源極/汲極磊晶層，設置於半導體線的每一個通道區上並將其圍繞的閘極介電層，設置於閘極介電層上並圍繞每一個通道區的閘極電極層，以及分別設置於空間中的絕緣間隔物。空間是由相鄰的半導體線、閘極電極層與源極/汲極區界定。每一個絕緣間隔物具有三角形或楔形的截面。
10:基底
11、29:鰭結構
15:隔離絕緣層
16:鰭襯層
20:第一半導體層(半導體線)
21、51:源極/汲極空間
22、52:凹孔
25:第二半導體層(半導體線)
30:第一絕緣層
35、65:內間隔物
36、47:第二覆蓋層
40:側壁間隔物
41:犧牲閘極介電層
42:犧牲閘極電極層
43:墊氮化矽層
44:氧化矽遮罩層
45:第一覆蓋層(側壁間隔物)
49:犧牲閘極結構
50、55:源極/汲極磊晶層
60:第二絕緣層
70:層間介電層
72:導電接觸層
75:導電接觸插塞(導電插塞)
82:閘極介電層
84:閘極電極層
90:第三覆蓋層
91、95:下層
92、96:上層
94:第四覆蓋層
101、103、111:保護層
Y1-Y1、Y2-Y2、Y3-Y3:線段
根據以下的詳細說明並配合所附圖式可更加理解本發明實施例的觀點。應注意的是，根據本產業的標準慣例，圖式中的各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。
第1A-1D圖是根據本發明一實施例之半導體場效電晶體(field effect transistor，FET)裝置的各種視圖。第1A圖是沿X方向(源極-汲極方向)的剖視圖。第1B圖是對應於第1A圖的 Y1-Y1線段的剖視圖。第1C圖是對應於第1A圖的Y2-Y2線段的剖視圖。第1D圖是對應於第1A圖的Y3-Y3線段的剖視圖。
第2A-2D圖是根據本發明一實施例之半導體場效電晶體裝置的各種視圖。第2A圖是沿X方向(源極-汲極方向)的剖視圖。第2B圖是對應於第2A圖的Y1-Y1線段的剖視圖。第2C圖是對應於第2A圖的Y2-Y2線段的剖視圖。第2D圖是對應於第2A圖的Y3-Y3線段的剖視圖。
第3A-3D圖是根據本發明一實施例之半導體場效電晶體裝置的各種視圖。第3A圖是沿X方向(源極-汲極方向)的剖視圖。第3B圖是對應於第3A圖的Y1-Y1線段的剖視圖。第3C圖是對應於第3A圖的Y2-Y2線段的剖視圖。第3D圖是對應於第3A圖的Y3-Y3線段的剖視圖。
第4A-4D圖是根據本發明一實施例之半導體場效電晶體裝置的各種視圖。第4A圖是沿X方向(源極-汲極方向)的剖視圖。第4B圖是對應於第4A圖的Y1-Y1線段的剖視圖。第4C圖是對應於第4A圖的Y2-Y2線段的剖視圖。第4D圖是對應於第4A圖的Y3-Y3線段的剖視圖。
第5A及5B圖顯示根據本發明一實施例之製造半導體環繞式閘極(gate-all-around，GAA)場效電晶體裝置之其中一階段。
第6A及6B圖顯示根據本發明一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。
第7A及7B圖顯示根據本發明一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第7A圖顯示N型環繞式閘極場效電晶體的剖視圖，第7B圖顯示P型環繞式閘極場效電 晶體的剖視圖。
第8A、8B及8C圖顯示根據本發明一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第8A圖顯示N型環繞式閘極場效電晶體的剖視圖，第8B圖顯示P型環繞式閘極場效電晶體的剖視圖。第8C圖顯示N型環繞式閘極場效電晶體的立體圖。
第9A及9B圖顯示根據本發明一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第9A圖顯示N型環繞式閘極場效電晶體的剖視圖，第9B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第10A及10B圖顯示根據本發明一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第10A圖顯示N型環繞式閘極場效電晶體的剖視圖，第10B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第11A及11B圖顯示根據本發明一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第11A圖顯示N型環繞式閘極場效電晶體的剖視圖，第11B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第12A及12B圖顯示根據本發明一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第12A圖顯示N型環繞式閘極場效電晶體的剖視圖，第12B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第13A及13B圖顯示根據本發明一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第13A圖顯示N型環 繞式閘極場效電晶體的剖視圖，第13B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第14A及14B圖顯示根據本發明一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第14A圖顯示N型環繞式閘極場效電晶體的剖視圖，第14B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第15A及15B圖顯示根據本發明一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第15A圖顯示N型環繞式閘極場效電晶體的剖視圖，第15B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第16A及16B圖顯示根據本發明一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第16A圖顯示N型環繞式閘極場效電晶體的剖視圖，第16B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第17A及17B圖顯示根據本發明一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第17A圖顯示N型環繞式閘極場效電晶體的剖視圖，第17B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第18A及18B圖顯示根據本發明一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第18A圖顯示N型環繞式閘極場效電晶體的剖視圖，第18B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第19A及19B圖顯示根據本發明一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第19A圖顯示N型環 繞式閘極場效電晶體的剖視圖，第19B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第20A及20B圖顯示根據本發明一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第20A圖顯示N型環繞式閘極場效電晶體的剖視圖，第20B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第21A及21B圖顯示根據本發明另一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第21A圖顯示N型環繞式閘極場效電晶體的剖視圖，第21B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第22A及22B圖顯示根據本發明另一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第22A圖顯示N型環繞式閘極場效電晶體的剖視圖，第22B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第23A及23B圖顯示根據本發明另一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第23A圖顯示N型環繞式閘極場效電晶體的剖視圖，第23B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第24A及24B圖顯示根據本發明另一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第24A圖顯示N型環繞式閘極場效電晶體的剖視圖，第24B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第25A及25B圖顯示根據本發明另一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第25A圖顯示N型 環繞式閘極場效電晶體的剖視圖，第25B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第26A及26B圖顯示根據本發明另一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第26A圖顯示N型環繞式閘極場效電晶體的剖視圖，第26B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第27A及27B圖顯示根據本發明另一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第27A圖顯示N型環繞式閘極場效電晶體的剖視圖，第27B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第28A及28B圖顯示根據本發明另一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第28A圖顯示N型環繞式閘極場效電晶體的剖視圖，第28B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第29A及29B圖顯示根據本發明另一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第29A圖顯示N型環繞式閘極場效電晶體的剖視圖，第29B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第30A及30B圖顯示根據本發明另一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第30A圖顯示N型環繞式閘極場效電晶體的剖視圖，第30B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第31A及31B圖顯示根據本發明另一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第31A圖顯示N型 環繞式閘極場效電晶體的剖視圖，第31B圖顯示P型環繞式閘極場效電晶體的剖視圖。
第32A及32B圖顯示根據本發明另一實施例之製造半導體環繞式閘極場效電晶體裝置之其中一階段。第32A圖顯示N型環繞式閘極場效電晶體的剖視圖，第32B圖顯示P型環繞式閘極場效電晶體的剖視圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明實施例所提供標的之不同部件(feature)。以下敘述各個元件及其排列方式的特定範例，以簡化本發明實施例。當然，這些敘述僅作為範例，並非用以限定本發明實施例。舉例而言，若是以下敘述第一部件形成於第二部件之上或上方，即表示其可能包含第一部件與第二部件是直接接觸的實施例，亦可能包含有附加部件形成於第一部件與第二部件之間，而使第一部件與第二部件可能未直接接觸的實施例。另外，本發明實施例中的不同範例可能重複使用相同的參考符號及/或標記。這些重複是為了簡化與清晰的目的，並非用以表示所討論的不同實施例及/或結構之間的關係。
此外，在此可以使用與空間相關用詞，例如「在...下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，以便於描述圖式中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能會有不同方位(旋轉90度或其他方位)，並且在此使用的空間 相關用詞也可依此做同樣地解釋。此外，「由...製成(being made of)」的用詞可意指「包含(comprising)」或「由...組成(consisting of)」。除非另外說明，在本發明實施例中，「A、B及C的其中之一」的用語意指「A、B及/或C」(A、B、C、A及B、A及C或是A、B及C)，並非意指來自A的一元件、來自B的一元件及來自C的一元件。
一般而言，當藉由選擇性蝕刻犧牲半導體層而釋出(release)奈米線(nanowires，NWs)時，很難控制側向蝕刻的量。由於奈米線釋出蝕刻的側向蝕刻控制或蝕刻預估值並不充分，在移除虛設多晶矽閘極之後，當執行奈米線釋出蝕刻製程時，可能會蝕刻奈米線的側端。如果未設置蝕刻停止層，閘極電極可能接觸源極/汲極(源極及/或汲極)磊晶層。此外，更大地影響閘極至汲極間電容(gate to drain capacitance，Cgd)。如果在閘極與源極/汲極區之間沒有介電薄膜存在，閘極至汲極間電容(Cgd)會變大，其將降低電路速率。
此外，在環繞式閘極(gate-all-around，GAA)場效電晶體(field effect transistor，FET)中，在金屬閘極電極與源極/汲極(源極及/或汲極)磊晶層之間提供內間隔物。然而，由於每一個裝置內及整個晶圓及/或晶圓之間的製程變異，故難以形成一致的內間隔物。另外，需要對具有內間隔物的環繞式閘極場效電晶體提供更好的閘極控制。內間隔物作為通道阻抗的額外來源，因此阻礙閘極控制能力。環繞式閘極場效電晶體的通道高度較高，導致沉積與蝕刻製程更難以精確地控制結構從通道底部至通道頂部的一致性。特別是，在環繞式閘極場效 電晶體的製造方法中，要在12吋晶圓中達到較高的製程一致性更為困難。
在本發明實施例中，對於環繞式閘極場效電晶體及堆疊通道場效電晶體，提供在金屬閘極電極與源極/汲極(源極及/或汲極)磊晶層之間製造內間隔物的新方法。特別是，在本發明實施例中，內部空間具有由半導體晶體(111)刻面(facet)界定的楔形的截面(三角形)。在本發明實施例中，透過自限制(self-limited)蝕刻停止性質可較一致地形成內間隔物。藉由使用楔形或三角形的內間隔物，有可能為閘極介電層與閘極電極騰出更多空間，藉此改良閘極控制能力。
在本發明實施例中，源極/汲極係指源極及/或汲極。應注意的是，在本發明實施例中，源極與汲極可互換使用，且兩者的結構大致相同。
第1A-1D圖顯示根據本發明一實施例之半導體場效電晶體裝置的各種視圖。第1A圖是沿X方向(源極-汲極方向)的剖視圖，第1B圖是對應於第1A圖的Y1-Y1線段的剖視圖，第1C圖是對應於第1A圖的Y2-Y2線段的剖視圖，而第1D圖是對應於第1A圖的Y3-Y3線段的剖視圖。
如第1A至1C圖所示，在半導體基底10上提供半導體線25，且沿Z方向(基底10的主表面的法線方向)垂直排列。在一些實施例中，基底10包含至少位於其表面部分上的單晶半導體層。基底10可包含單晶半導體材料例如Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP，但不限於此。在某些實施例中，基底10是由矽(Si)結晶 製成。
基底10可包含位於其表面區域中的一或多層緩衝層(圖未示)。緩衝層可用以將基底的晶格常數(lattice constant)逐漸改為源極/汲極區的晶格常數。緩衝層可由單晶半導體材料磊晶成長而形成，例如Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP，但不限於此。在特定實施例中，基底10包含矽鍺(SiGe)緩衝層，磊晶成長於矽基底10上。矽鍺(SiGe)緩衝層的鍺濃度可由最底緩衝層的30原子百分比增加到最頂緩衝層的70原子百分比。
如第1A至1C圖所示，在基底10上方設置半導體線25，其為通道層。在一些實施例中，半導體線25係設置在鰭結構11(請見第5B圖)上方，並凸出於基底10。每一層通道層25皆由閘極介電層82及閘極電極層84環繞。在一些實施例中，半導體線25的厚度介於約5nm至約15nm的範圍之間，半導體線25的寬度介於約5nm至約15nm的範圍之間。在一些實施例中，閘極介電層82包含介面層及高介電常數(high-k)介電層。閘極結構包含閘極介電層82、閘極電極層84及側壁間隔物40。雖然第1A至1C圖顯示四個半導體線25，但半導體線25的數量並不限於四個，可能小至一個或多於四個，甚至可多達十個。透過調整半導體線的數量，可調整環繞式閘極場效電晶體裝置的驅動電流。
此外，在基底10上方設置源極/汲極磊晶層50。源極/汲極磊晶層50直接接觸通道層25的端面(end face)，並由絕 緣內間隔物35及閘極介電層82從閘極電極層84分隔開來。在一些實施例中，額外的絕緣層(圖未示)順應性形成於間隔區的內表面上。如第1A圖所示，內間隔物35沿X方向的截面為楔形或大致為三角形。
在源極/汲極磊晶層50上方設置層間介電層70，在源極/汲極磊晶層50上設置導電接觸層72，在導電接觸層72上方設置通過層間介電層70的導電插塞75。導電接觸層72包含一或多層導電材料。在一些實施例中，導電接觸層72包含矽化物層，例如WSi、NiSi、TiSi、CoSi或其他適合的矽化物材料，或是金屬元素與矽及/或鍺的合金。
第2A至2D圖顯示根據本發明一實施例之半導體場效電晶體裝置的各種視圖。第2A圖是沿X方向(源極-汲極方向)的剖視圖，第2B圖是對應於第2A圖的Y1-Y1線段的剖視圖，第2C圖是對應於第2A圖的Y2-Y2線段的剖視圖，而第2D圖是對應於第2A圖的Y3-Y3線段的剖視圖。在第2A至2D圖的實施例中可使用與前述第1A至1D圖的實施例相同或相似的材料、結構、尺寸及/或製程，前述相同或相似的部分以下將不再詳述。
在本實施例中，源極/汲極磊晶層50圍繞設置於源極/汲極區的半導體線25的末端部分，或者半導體線25穿過源極/汲極磊晶層50。
在第1A至1D圖及第2A至2D圖的實施例中，環繞式閘極場效電晶體是N型環繞式閘極場效電晶體。半導體線25是由Si或Si1-xGex製成，其中x等於或小於0.2。源極/汲極磊晶層50是由Si、SiP、SiC或SiCP的其中一或多種製成。
第3A至3D圖顯示根據本發明一實施例之半導體場效電晶體裝置的各種視圖。第3A圖是沿X方向(源極-汲極方向)的剖視圖，第3B圖是對應於第3A圖的Y1-Y1線段的剖視圖，第3C圖是對應於第3A圖的Y2-Y2線段的剖視圖，而第3D圖是對應於第3A圖的Y3-Y3線段的剖視圖。在第3A至3D圖的實施例中可使用與前述第1A至2D圖的實施例相同或相似的材料、結構、尺寸及/或製程，前述相同或相似的部分以下將不再詳述。
在第3A至3D圖的實施例中，第3A至3D圖所示的環繞式閘極場效電晶體是P型環繞式閘極場效電晶體。
在基底10上方設置半導體線20，半導體線20為通道層，且由Si或Si1-xGex製成，其中x等於或大於約0.1並等於或小於約0.6(以下將統稱為SiGe)。在一些實施例中，半導體線20係設置在凸出於基底10的鰭結構11(請見第5B圖)上方。在一些實施例中，半導體線20的厚度介於約5nm至約15nm的範圍之間，半導體線20的寬度介於約5nm至約15nm的範圍之間。每一層通道層20皆由閘極介電層82及閘極電極層84環繞。在一些實施例中，閘極介電層82包含介面層及高介電常數(high-k)介電層。閘極結構包含閘極介電層82、閘極電極層84及側壁間隔物40。雖然第3A至3C圖顯示四個半導體線20，但半導體線20的數量並不限於四個，可能小至一個或多於四個，甚至可多達十個。
此外，在基底10上方設置源極/汲極磊晶層55。源極/汲極磊晶層55直接接觸半導體線20的端面(end face)，並由絕緣內間隔物65及閘極介電層82從閘極電極層84分隔開來。源 極/汲極磊晶層55是由Si、SiGe及SiGeB的其中一或多種製成。在一些實施例中，在間隔區的內表面上順應性形成額外的絕緣層(圖未示)。
如第3A圖所示，內間隔物65沿X方向的截面為楔形或大致為三角形。在一些實施例中，內間隔物65是設置在最頂部的半導體線25上方。
第4A至4D圖顯示根據本發明另一實施例之P型環繞式閘極場效電晶體裝置的各種視圖。第4A圖是沿X方向(源極-汲極方向)的剖視圖，第4B圖是對應於第4A圖的Y1-Y1線段的剖視圖，第4C圖是對應於第4A圖的Y2-Y2線段的剖視圖，而第4D圖是對應於第4A圖的Y3-Y3線段的剖視圖。在第4A至4D圖的實施例中可使用與前述第1A至3D圖的實施例相同或相似的材料、結構、尺寸及/或製程，前述相同或相似的部分以下將不再詳述。
在本實施例中，源極/汲極磊晶層55圍繞設置於源極/汲極區的半導體線20的末端部分，或者半導體線20穿過源極/汲極磊晶層55。
在一些實施例中，在一半導體基底(晶片)上設置兩個或多個第1A至4D圖所示的環繞式閘極場效電晶體，以完成各種電路功能。
第5A至20B圖顯示根據本發明一實施例之製造半導體場效電晶體裝置的各階段。在第7A至20B圖中，「A」圖為N型環繞式閘極場效電晶體沿X方向(源極-汲極方向)的剖視圖，而「B」圖為P型環繞式閘極場效電晶體沿X方向的剖視圖。 應了解的是，在一些實施例中，第7A至20B圖所示的N型及P型環繞式閘極場效電晶體係形成在相同基底(晶片)上。應了解的是，可在第5A至20B圖所示的製程之前、期間及之後提供額外的操作，且對於本方法其他的實施例而言，可取代或刪除以下所述的操作。操作及/或製程的順序是可互換的。在第5A至20B圖的實施例中可使用與前述第1A至4D圖的實施例相同或相似的材料、結構、尺寸及/或製程，前述相同或相似的部分以下將不再詳述。
如第5A及5B圖所示，在基底10上方形成鰭結構29，其中第一半導體層20及第二半導體層25交互堆疊。鰭結構29凸出於隔離絕緣層15。可藉由以下操作形成鰭結構29。
在基底10上方形成堆疊半導體層。堆疊半導體層包含第一半導體層20及第二半導體層25。第一半導體層20及第二半導體層25是由具有不同晶格常數的材料製成，且可包含Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP的一或多層。
在一些實施例中，第一半導體層20及第二半導體層25是由Si、矽化合物(Si compound)、SiGe、Ge或鍺化合物(Ge compound)製成。在一實施例中，第一半導體層20為Si1-xGex，其中x等於或大於約0.1並等於或小於約0.6，而第二半導體層25為Si或Si1-yGey，其中y等於或小於約0.2。在本發明實施例中，一種「M化合物」或「M基化合物」表示此化合物的主要成分為M。
在基底10上方磊晶形成第一半導體層20及第二半 導體層25。在一些實施例中，第一半導體層20的厚度可以等於或大於第二半導體層25的厚度，並介於約2nm至約20nm的範圍內。在其他實施例中，第一半導體層20的厚度介於約5nm至約15nm的範圍內。在一些實施例中，第二半導體層25的厚度介於約2nm至約20nm的範圍內。在其他實施例中，第二半導體層25的厚度介於約5nm至約15nm的範圍內。每一個第一半導體層20的厚度可以彼此相同，或是可彼此不同。
在一些實施例中，最下方的第一半導體層(最接近基底10的層)比剩餘的第一半導體層更厚。在一些實施例中，最下方的第一半導體層的厚度介於約10nm至約50nm的範圍內，或是在其他實施例中最下方的第一半導體層的厚度介於約20nm至約40nm的範圍內。
在一些實施例中，在堆疊層上方形成遮罩層，遮罩層包含第一遮罩層及第二遮罩層。第一遮罩層為由氧化矽製成的墊氧化層，其可藉由熱氧化形成。第二遮罩層是由氮化矽製成，其可藉由化學氣相沉積(chemical vapor deposition，CVD)，包含低壓化學氣相沉積(low pressure CVD，LPCVD)與電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)，物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)或其他適合的製程形成。使用包含微影及蝕刻製程的圖案化操作，將遮罩層圖案化為遮罩圖案。
接著，使用圖案化遮罩層，將第一半導體層20及第二半導體層25的堆疊層圖案化，藉此將堆疊層形成在沿X方向延伸的鰭結構29中，如第5A及5B圖所示。在第5B圖中，兩 個鰭結構29沿Y方向排列。但鰭結構的數量並不限於兩個，可少至一個，多至三個以上。在一些實施例中，在鰭結構29的兩側形成一或多個虛設鰭結構，以改善在圖案化操作中的圖案逼真度(pattern fidelity)。如第5B圖所示，鰭結構29具有由堆疊半導體層20、25構成的上部分，以及井部分(well portion)11。
在一些實施例中，鰭結構29的上部分沿Y方向的寬度介於約10nm至約40nm之間，而在其他實施例中則介於約20nm至約30nm之間。
可藉由任何適合的方式將堆疊鰭結構29圖案化。舉例而言，可使用一或多個包含雙重微影(double-patterning)或多重微影(multi-patterning)的微影製程，將結構圖案化。一般而言，雙重微影或多重微影結合微影及自對準製程，允許產生的圖案具有例如小於另外使用單一且直接的微影製程所能得到的間距。舉例而言，在一實施例中，在基底上方形成犧牲層，並使用微影製程將犧牲層圖案化。使用自對準製程沿圖案化犧牲層的側邊形成間隔物。隨後，移除犧牲層，剩餘的間隔物可用以將堆疊鰭結構29圖案化。
在形成鰭結構29之後，在基底上方形成包含一或多層絕緣材料的絕緣材料層，使得鰭結構完全嵌入絕緣層中。絕緣層的絕緣材料可包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、SiCN、摻氟矽玻璃(fluorine-doped silicate glass，FSG)或低介電常數(low-k)介電材料，並藉由低壓化學氣相沉積(LPCVD)、電漿化學氣相沉積(plasma-CVD)或可流動式化學氣相沉積(flowable CVD，FCVD)形成。在形成絕緣層之後，可執 行退火(anneal)操作。接著執行平坦化操作，例如化學機械研磨(chemical mechanical polishing，CMP)方法及/或回蝕刻方法，進而從絕緣材料層顯露出最頂部的第二半導體層25的上表面。在一些實施例中，在形成絕緣材料層之前，在鰭結構上方形成一或多層鰭襯層16(請見第8C圖)。在一些實施例中，鰭襯層(fin liner layer)包含形成在基底10及鰭結構11底部側壁上方的第一鰭襯層，及形成在第一鰭襯層上的第二鰭襯層。鰭襯層是由氮化矽或以氮化矽為基底的材料(例如SiON、SiCN或SiOCN)製成。可透過一或多個製程沉積鰭襯層，例如物理氣相沉積、化學氣相沉積或原子層沉積，然而可使用任何適合的製程。
接著，如第5B圖所示，將絕緣材料層凹陷以形成隔離絕緣層15，進而顯露出鰭結構29的上部分。透過此操作，鰭結構29可由隔離絕緣層15彼此分隔開來，其中隔離絕緣層15也被稱作淺溝槽隔離(shallow trench isolation，STI)。隔離絕緣層15可由適合的介電材料製成，例如氧化矽、氮化矽、氮氧化矽、摻氟矽玻璃、低介電常數介電質例如摻碳氧化物、超低介電常數介電質例如摻多孔碳二氧化矽、聚合物例如聚醯亞胺(polyimide)，前述之組合或其他類似的介電材料。在一些實施例中，透過化學氣相沉積、可流動式化學氣相沉積或旋塗式玻璃製程形成隔離絕緣層15，然而可使用任何可接受的製程。
在一些實施例中，將隔離絕緣層15凹陷直到顯露出鰭結構(井層(well layer))11的上部分為止。在其他實施例中，鰭結構11的上部分並不會顯露出來。第一半導體層20為後 續被部分移除的犧牲層，而第二半導體層25後續將形成為半導體線以作為N型環繞式閘極場效電晶體的通道層。對P型環繞式閘極場效電晶體而言，第二半導體層25為後續被部分移除的犧牲層，而第一半導體層20後續將形成為半導體線以作為通道層。
在形成隔離絕緣層15之後，如第6A及6B圖所示，形成犧牲(虛設)閘極結構49。第6A及6B圖繪示在犧牲閘極結構49形成於顯露出的鰭結構29上方之後的結構。在將作為通道區的鰭結構之一部分的上方形成犧牲閘極結構49。犧牲閘極結構49界定出環繞式閘極場效電晶體的通道區。犧牲閘極結構49包含犧牲閘極介電層41及犧牲閘極電極層42。犧牲閘極介電層41包含一或多層絕緣材料，例如以氧化矽為基底的材料。在一實施例中，使用由化學氣相沉積形成的氧化矽。在一些實施例中，犧牲閘極介電層41的厚度介於約1nm至約5nm的範圍內。
透過第一毯覆式沉積犧牲閘極介電層41以在鰭結構上方形成犧牲閘極結構49。接著在犧牲閘極介電層上及鰭結構上方毯覆式地沉積犧牲閘極電極層，使得鰭結構完全嵌入犧牲閘極電極層中。犧牲閘極電極層包含矽例如多晶矽或非晶矽。在一些實施例中，犧牲閘極電極層的厚度介於約100nm至約200nm的範圍內。在一些實施例中，對犧牲閘極電極層進行平坦化操作。使用包含低壓化學氣相沉積與電漿增強化學氣相沉積的化學氣相沉積、物理氣相沉積、原子層沉積或其他適合的製程沉積犧牲閘極介電層與犧牲閘極電極層。接下來，在犧牲閘極電極層上方形成遮罩層。遮罩層包含墊氮化矽層43及氧 化矽遮罩層44。
然後，對遮罩層執行平坦化操作，並將犧牲閘極電極層圖案化成犧牲閘極結構49，如第6A及6B圖所示。犧牲閘極結構包含犧牲閘極介電層41、犧牲閘極電極層42(例如多晶矽)、墊氮化矽層43及氧化矽遮罩層44。透過將犧牲閘極結構圖案化，在犧牲閘極結構的兩側會部分地顯露出第一、第二半導體層的堆疊層，藉此界定源極/汲極區，如第6A及6B圖所示。在本發明實施例中，源極與汲極可互換使用，且兩者的結構大致相同。在第6A及6B圖中，在兩個鰭結構上方形成一犧牲閘極結構，但犧牲閘極結構的數量並不限於一。在一些實施例中，兩個或以上犧牲閘極結構沿X方向排列。在特定的實施例中，在犧牲閘極結構的兩側形成一或多個虛設犧牲閘極結構，以改善圖案逼真度。
此外，在犧牲閘極結構49上方形成側壁間隔物的第一覆蓋層45，如第6A及6B圖所示。第一覆蓋層45以順應性的方式沉積，故在犧牲閘極結構的垂直表面例如側壁、犧牲閘極結構的水平表面及頂部上分別形成有大致相同的厚度。在一些實施例中，第一覆蓋層45的厚度介於約5nm至約20nm的範圍內。第一覆蓋層45包含氮化矽、SiON、SiCN、SiCO、SiOCN或任何其他適合的介電材料的一或多種。第一覆蓋層45可藉由原子層沉積、化學氣相沉積或任何其他適合的方法形成。
第7A圖顯示N型區沿X方向的剖視圖，第7B圖顯示P型區沿X方向的剖視圖。接著，如第7A及7B圖所示，在N型區中，非等向性地蝕刻第一覆蓋層45以移除設置於源極/汲極區 上的第一覆蓋層45，並留下位於犧牲閘極結構49的側面上的第一覆蓋層45作為側壁間隔物。接著透過使用一或多個微影及蝕刻操作，在源極/汲極區蝕刻第一半導體層20及第二半導體層25的堆疊結構，藉此形成源極/汲極空間21。在一些實施例中，也部份地蝕刻基底10(或鰭結構11的底部)。P型區由保護層101例如光阻層覆蓋，如第7B圖所示。
此外，如第8A至8C圖所示，在源極/汲極空間21中沿X方向側向蝕刻第一半導體層20，藉此形成凹孔22。在一些實施例中，蝕刻第一半導體層20的量介於約2nm至約10nm之間。當第一半導體層20為Ge或SiGe且第二半導體層25為Si時，可透過使用濕式蝕刻劑例如HCl溶液，但不限於此，選擇性蝕刻第一半導體層20。透過使用HCl酸性溶液，並選擇適當的第一半導體層20的晶向，第一半導體層20的端面的蝕刻表面具有由第一半導體層20的(111)刻面所界定的V形(90度旋轉)或大致三角形。在其他實施例中，使用NH4OH、H2O2及H2O的混合溶液選擇性蝕刻第一半導體層20，以得到具有由第一半導體層20的(111)刻面所界定的V形(90度旋轉)或大致三角形的第一半導體層20的端面的蝕刻表面。在一些實施例中，在介於約60℃至約90℃的溫度中使用此混合溶液。在側向蝕刻之後，移除位於P型區中的保護層101。
如第9A圖所示，在第一半導體層20的蝕刻側端上、在位於源極/汲極空間21中的第二半導體層25的端面上，以及在犧牲閘極結構上方順應性形成第一絕緣層30。第一絕緣層30包含氮化矽、氧化矽、SiON、SiOC、SiCN、SiOCN或任 何其他適合的介電材料的其中之一。第一絕緣層30是由與側壁間隔物(第一覆蓋層)45不同的材料製成。第一絕緣層30的厚度介於約1.0nm至約10.0nm的範圍內。在其他實施例中，第一絕緣層30的厚度介於約2.0nm至約5.0nm的範圍內。第一絕緣層30可由原子層沉積或任何其他適合的方法形成。透過順應性形成第一絕緣層30，第一絕緣層30完全填入凹孔22中。在P型區中，在第一覆蓋層45上形成第一絕緣層30，如第9B圖所示。
在形成第一絕緣層30之後，執行蝕刻操作以部分移除第一絕緣層30，藉此形成內間隔物35，如第10A圖所示。在一些實施例中，P型區由保護層103例如光阻圖案覆蓋，如第10B圖所示。在其他實施例中，不使用保護層103，且在此情況中，在N型區執行蝕刻操作的期間同時移除位於P型區中的第一絕緣層30。
在一些實施例中，在形成第一絕緣層30之前，形成厚度較第一絕緣層30小的額外絕緣層。因此，內間隔物35具有雙層結構。
接下來，如第11A圖所示，在位於N型區中的源極/汲極空間21中形成源極/汲極磊晶層50。源極/汲極磊晶層50包含用於N通道場效電晶體的Si、SiP、SiC及SiCP的一或多層。透過使用化學氣相沉積、原子層沉積或分子束磊晶(molecular beam epitaxy，MBE)的磊晶成長方法形成源極/汲極磊晶層50。如第11A及11B圖所示，在半導體區上選擇性形成源極/汲極磊晶層50。形成源極/汲極磊晶層50以接觸第二半導體層25的端面，且接觸內間隔物35。
接著，如第12A及12B圖所示，在N型區與P型區中皆形成第二覆蓋層47。第二覆蓋層47包含氮化矽、氧化矽、SiON、SiOC、SiCN、SiOCN或任何其他適合的介電材料的其中之一。第二覆蓋層47是由與側壁間隔物(第一覆蓋層)45不同的材料製成。第二覆蓋層47可藉由原子層沉積或任何其他適合的方法形成。
隨後，如第13A及13B圖所示，當N型區由保護層111例如光阻圖案覆蓋時，自P型區移除第二覆蓋層47。此外，非等向性蝕刻第一覆蓋層45以移除設置於源極/汲極區上的第一覆蓋層45，並留下第一覆蓋層45作為位於P型區中的犧牲閘極結構49的側面上的側壁間隔物。
另外，如第14B圖所示，蝕刻位於鰭結構的源極/汲極區中且未被犧牲閘極結構覆蓋的第二半導體層25，藉此在源極/汲極區中留下第一半導體層20。在一些實施例中，N型區由保護層111覆蓋，如第14A圖所示。在其他實施例中，在蝕刻位於P型區中的源極/汲極區之前，移除保護層111，且第二覆蓋層47保護N型區。
此外，在源極/汲極空間51中沿X方向側向蝕刻第二半導體層25，藉此形成凹孔52，如第15B圖所示。在一些實施例中，蝕刻第二半導體層25的量介於約2nm至約10nm之間。當第一半導體層20為Ge或SiGe且第二半導體層25為Si時，可使用濕式蝕刻劑例如氫氧化銨(NH4OH)溶液及/或氫氧化四甲基銨(Tetramethylammonium Hydroxide，TMAH)溶液，但不限於此，選擇性蝕刻第二半導體層25。透過使用氫氧化銨溶液及/ 或氫氧化四甲基銨溶液，並選擇適當的第二半導體層25的晶向，第二半導體層25的端面的蝕刻表面具有由第二半導體層25的(111)刻面所界定的V形(90度旋轉)或大致三角形。若此階段餘留有保護層111，則在側向蝕刻之後，移除位於P型區中的保護層111。
接著，如第16A及16B圖所示，在P型區及N型區上方皆形成第二絕緣層60。在一些實施例中，第二絕緣層60完全填入相鄰第一半導體層20之間的源極/汲極空間51。第二絕緣層60包含氮化矽、氧化矽、SiON、SiOC、SiCN、SiOCN或任何其他適合的介電材料的其中之一。第二絕緣層60是由與側壁間隔物(第一覆蓋層)45不同的材料製成。第二絕緣層60的厚度介於約1.0nm至約10.0nm之間。在其他實施例中，第二絕緣層60的厚度介於約2.0nm至約5.0nm之間。第二絕緣層60可藉由原子層沉積或任何其他適合的方法形成。藉由形成第二絕緣層60，第二絕緣層60完全填入凹孔52。在N型區中，在第二覆蓋層47上形成第二絕緣層60，如第16B圖所示。
在形成第二絕緣層60之後，執行蝕刻操作以部分移除第二絕緣層60，藉此形成內間隔物65，如第17B圖所示，而第二覆蓋層47覆蓋N型區，如第17A圖所示。在一些實施例中，在形成第二絕緣層60之前，形成厚度較第二絕緣層60小的額外絕緣層。因此，內間隔物65具有雙層結構。
接著，如第18A及18B圖所示，在源極/汲極空間51的P型區中形成源極/汲極磊晶層55。源極/汲極磊晶層55包含用於P通道場效電晶體的Si、SiGe及Ge的一或多層。對P通道場效 電晶體而言，硼(B)也可包含在源極/汲極中。透過使用化學氣相沉積、原子層沉積或分子束磊晶的磊晶成長方法形成源極/汲極磊晶層55。形成源極/汲極磊晶層55以包覆第一半導體層20的末端部分，並接觸內間隔物65。在一些實施例中，第一半導體層20穿過源極/汲極磊晶層55。在P型區中的半導體區上選擇性形成源極/汲極磊晶層55之後，移除位於N型區中的第二覆蓋層47，如第18A圖所示。
然後，在源極/汲極磊晶層50及55上方形成層間介電層70。層間介電層70的材料包含具有Si、O、C及/或H的化合物，例如氧化矽、SiCOH及SiOC。可使用有機材料例如聚合物作為層間介電層70。在形成層間介電層70之後，執行平坦化操作例如化學機械研磨，進而顯露出犧牲閘極電極層42的頂部。
接著，移除犧牲閘極電極層42與犧牲閘極介電層41。在移除犧牲閘極結構期間，層間介電層70保護源極/汲極磊晶層50及55。可使用電漿乾式蝕刻及/或濕式蝕刻移除犧牲閘極結構。當犧牲閘極電極層42是多晶矽且層間介電層70是氧化矽時，可使用濕式蝕刻劑例如氫氧化四甲基銨溶液，以選擇性移除犧牲閘極電極層42。後續將使用電漿乾式蝕刻及/或濕式蝕刻移除犧牲閘極介電層41。
在移除犧牲閘極結構之後，移除位於N型區中的第一半導體層20，藉此形成第二半導體層25的線(通道區)，如第19A圖所示。可使用如上所述可對第二半導體層25選擇性蝕刻第一半導體層20的蝕刻劑來移除或蝕刻第一半導體層20。如第19A圖所示，由於形成第一絕緣層(內間隔物)35，第一半導體 層20的蝕刻會在第一絕緣層35停止。換言之，第一絕緣層35作為蝕刻第一半導體層20的蝕刻停止層。執行N型區的通道形成操作，而P型區則由保護層覆蓋。
同理，在P型區中移除第二半導體層25，藉此形成第一半導體層20的線(通道區)，如第19B圖所示。可使用如上所述可對第一半導體層20選擇性蝕刻第二半導體層25的蝕刻劑來移除或蝕刻第二半導體層25。如第19B圖所示，由於形成第二絕緣層(內間隔物)65，第二半導體層25的蝕刻會在第二絕緣層65停止。換言之，第二絕緣層65作為蝕刻第二半導體層25的蝕刻停止層。執行P型區的通道形成操作，而N型區則由保護層覆蓋。在形成N型區的通道區之後，可執行P型區的通道的形成。
在形成位於N型區中的第二半導體層25以及位於P型區中的第一半導體層20的半導體線(通道區)之後，形成閘極介電層82圍繞N型區及P型區的每一個通道層。此外，在閘極介電層82上形成閘極電極層84，如第20A及20B圖所示。在一些實施例中，N型環繞式閘極場效電晶體的閘極電極結構及/或材料與P型環繞式閘極場效電晶體的閘極電極結構及/或材料不同。
在特定實施例中，閘極介電層82包含一或多層介電材料，例如氧化矽、氮化矽或高介電常數介電材料、其他適合的介電材料及/或前述的組合。高介電常數介電材料的範例包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適 合的高介電常數材料及/或前述的組合。在一些實施例中，閘極介電層82包含形成於通道層與介電材料之間的介面層(圖未示)。
可透過化學氣相沉積、原子層沉積或任何適合的方式形成閘極介電層82。在一實施例中，使用高度順應性的沉積製程例如原子層沉積形成閘極介電層82，以確保圍繞通道層的閘極介電層的厚度一致。在一實施例中，閘極介電層82的厚度介於約1nm至約6nm的範圍中。
在閘極介電層82上形成閘極電極層84，以圍繞每一個通道層。閘極電極層84包含一或多層導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合的材料及/或前述的組合。
可透過化學氣相沉積、原子層沉積、電鍍或其他適合的方式形成閘極電極層84。在層間介電層70的上表面上方也沉積閘極電極層。接著使用例如化學機械研磨，將形成在層間介電層70上方的閘極介電層與閘極電極層平坦化，直到顯露出層間介電層70的頂面為止。在一些實施例中，在平坦化操作之後，將閘極電極層84凹陷，且在凹陷的閘極電極層84上方形成蓋絕緣層(圖未示)。蓋絕緣層包含一或多層以氮化矽為基底的材料，例如氮化矽。可在透過沉積介電材料形成蓋絕緣層之後，進行平坦化操作。
在本發明的特定實施例中，在閘極介電層82及閘極電極層84之間插入一或多層功函數(work function)調整層 (圖未示)。功函數調整層是由導電材料製成，例如單層TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或是兩個以上前述材料的多層。就N通道場效電晶體而言，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi的一或多種作為功函數調整層。對P通道場效電晶體而言，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co的一或多種作為功函數調整層。可透過原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍法(e-beam evaporation)或其他適合的製程形成功函數調整層。此外，可分開形成N通道場效電晶體及P通道場效電晶體的功函數調整層，其可使用不同的金屬層。
隨後，透過使用乾式蝕刻，在層間介電層70中形成接觸洞，藉此顯露出源極/汲極磊晶層50的上部分。在一些實施例中，在源極/汲極磊晶層50上方形成矽化物層。矽化物層包含WSi、CoSi、NiSi、TiSi、MoSi及TaSi的一或多種。然後，如第1A至1D圖所示，在接觸洞中形成導電接觸層72。導電接觸層72包含Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN的一或多種。此外，在導電接觸層72上形成導電接觸插塞75。導電接觸插塞75包含Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN的一或多層。
應注意的是，在前述實施例中，N型環繞式閘極場效電晶體的製程與P型環繞式閘極場效電晶體的製程順序可互換。舉例而言，在前述實施例中，首先形成N型環繞式閘極場效電晶體的內間隔物35，再形成P型環繞式閘極場效電晶體的 內間隔物65。在其他實施例中，首先形成P型環繞式閘極場效電晶體的內間隔物65，再形成N型環繞式閘極場效電晶體的內間隔物35。
應了解的是，環繞式閘極場效電晶體進行更進一步的互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，CMOS)製程，以形成各種部件例如接點/導孔、內連金屬層、介電層、鈍化層(passivation layer)等。
第21A至32B圖繪示根據本發明另一實施例之製造半導體場效電晶體裝置的各階段。在第21A至32B圖中，「A」圖為N型環繞式閘極場效電晶體沿X方向(源極-汲極方向)的剖面圖，而「B」圖為P型環繞式閘極場效電晶體沿X方向的剖面圖。應了解的是在第21A至32B圖中，在一些實施例中，N型環繞式閘極場效電晶體與P型環繞式閘極場效電晶體係形成在同一基底(晶片)上。應了解的是，可在第21A至32B圖所示的製程之前、期間及之後提供額外的操作，且對於本方法其他的實施例而言，可取代或刪除以下所述的部分操作。操作及/或製程的順序是可互換的。在第21A至32B圖的實施例中可使用與前述第1A至20B圖的實施例相同或相似的材料、結構、尺寸及/或製程，前述相同或相似的部分以下將不再詳述。
在第8A及8B圖所述的操作之後，在N型區與P型區中皆形成第二覆蓋層36，如第21A及21B圖所示。第二覆蓋層36包含氮化矽、氧化矽、SiON、SiOC、SiCN、SiOCN或任何其他適合的介電材料的其中之一。第二覆蓋層36是由與側壁間隔物(第一覆蓋層)45不同的材料製成。可藉由原子層沉積或任 何其他適合的方法形成第二覆蓋層36。
然後，透過一或多個微影及蝕刻操作選擇性移除位於P型區中的第二覆蓋層36。此外，非等向性蝕刻第一覆蓋層45以移除設置於源極/汲極區上的第一覆蓋層45，並留下第一覆蓋層45作為位於P型區中的犧牲閘極結構49的側面上的側壁間隔物。
此外，如第22B圖所示，蝕刻位於P型區中鰭結構的源極/汲極區中且未被犧牲閘極結構49覆蓋的第一半導體層20及第二半導體層25，藉此形成源極/汲極空間51。N型區由第二覆蓋層36覆蓋，如第22A圖所示。
此外，在源極/汲極空間51中沿X方向側向蝕刻第二半導體層25，藉此形成凹孔52，如第23B圖所示。在一些實施例中，蝕刻第二半導體層25的量介於約2nm至約10nm之間。當第一半導體層20為Ge或SiGe且第二半導體層25為Si時，可使用濕式蝕刻劑例如氫氧化銨溶液及/或氫氧化四甲基銨溶液，但不限於此，選擇性蝕刻第二半導體層25。透過使用氫氧化銨溶液及/或氫氧化四甲基銨溶液，並選擇適當的第二半導體層25的晶向，第二半導體層25端面的蝕刻表面具有由第二半導體層25的(111)刻面所界定的V形(90度旋轉)或大致三角形。N型區由第二覆蓋層36覆蓋，如第23A圖所示。
接著，如第24A及24B圖所示，透過一或多個蝕刻操作，移除位於N型區中的第二覆蓋層36。由於第二覆蓋層36是由與側壁間隔物45不同的材料製成，可選擇性移除第二覆蓋層36。
隨後，在第一半導體層20的蝕刻側端上，在位於N型區中的源極/汲極空間21中的第二半導體層25的端面上，在第二半導體層25的蝕刻側端上，以及在位於P型區中的源極/汲極空間51中的第一半導體層20的端面上順應性形成第一絕緣層30，如第25A及25B圖所示。亦在犧牲閘極結構上方形成第一絕緣層30。第一絕緣層30包含氮化矽、氧化矽、SiON、SiOC、SiCN、SiOCN或任何其他適合介電材料的其中之一。第一絕緣層30是由與側壁間隔物(第一覆蓋層)45不同的材料製成。第一絕緣層30的厚度介於約1.0nm至約10.0nm的範圍內。在其他實施例中，第一絕緣層30的厚度介於約2.0nm至約5.0nm的範圍內。第一絕緣層30可由原子層沉積或任何其他適合的方法形成。透過順應性形成第一絕緣層30，第一絕緣層30完全填入凹孔22及52中。
在形成第一絕緣層30之後，執行蝕刻操作以部分移除第一絕緣層30，藉此形成內間隔物35及65，如第26A及26B圖所示。
在一些實施例中，在形成第一絕緣層30之前，形成厚度較第一絕緣層30小的額外絕緣層。因此，內間隔物35及65具有雙層結構。
在形成內間隔物35及65之後，形成第三覆蓋層90以保護P型區，如第27A及27B圖所示。第三覆蓋層90包含氮化矽、氧化矽、SiON、SiOC、SiCN、SiOCN或任何其他適合的介電材料的一或多層。在一些實施例中，第三覆蓋層90包含由以氧化矽為基底的材料(例如氧化矽或SiOC)製成的下層91，以 及由以氮化矽為基底的材料(例如氮化矽或SiON)製成的上層92。下層91是由與側壁間隔物(第一覆蓋層)45不同的材料製成。第三覆蓋層90可由原子層沉積或任何其他適合的方法形成。
後續如第28A圖所示，在位於N型區中的源極/汲極空間21中形成源極/汲極磊晶層50。源極/汲極磊晶層50包含用於N通道場效電晶體的Si、SiP、SiC及SiCP的一或多層。透過使用化學氣相沉積、原子層沉積或分子束磊晶的磊晶成長方法形成源極/汲極磊晶層50。如第28A及28B圖所示，在半導體區上選擇性形成源極/汲極磊晶層50。形成源極/汲極磊晶層50以接觸第二半導體層25的端面，且接觸內間隔物35。
接著如第29B圖所示，自P型區移除第三覆蓋層90，並形成第四覆蓋層94以保護N型區，如第30A及30B圖所示。第四覆蓋層94包含氮化矽、氧化矽、SiON、SiOC、SiCN、SiOCN或任何其他適合的介電材料的一或多層。在一些實施例中，第四覆蓋層94包含由以氧化矽為基底的材料(例如二氧化矽或SiOC)製成的下層95，以及由以氮化矽為基底的材料(例如氮化矽或SiON)製成的上層96。下層95是由與側壁間隔物(第一覆蓋層)45不同的材料製成。第四覆蓋層94可由原子層沉積或任何其他適合的方法形成。
後續如第31B圖所示，在位於P型區中的源極/汲極空間51中形成源極/汲極磊晶層55。源極/汲極磊晶層55由Si、SiGe、SiGeB的一或多種製成。透過使用化學氣相沉積、原子層沉積或分子束磊晶的磊晶成長方法形成源極/汲極磊晶層 55。如第31A及31B圖所示，在半導體區上選擇性形成源極/汲極磊晶層55。形成源極/汲極磊晶層55以接觸第一半導體層20的端面，且接觸內間隔物65。接著如第32A及32B圖所示，自N型區移除第四覆蓋層94。
接下來，執行與第19A至20B圖所述相同或相似的操作，以形成金屬閘極結構與接觸結構。應注意的是，在前述實施例中，N型環繞式閘極場效電晶體的製程與P型環繞式閘極場效電晶體的製程順序可互換。應了解的是，環繞式閘極場效電晶體進行更進一步的互補式金屬氧化物半導體製程，以形成各種部件例如接點/導孔、內連金屬層、介電層、鈍化層等。
以上所述的各種實施例或範例提供數個相對於現有技術的優點。舉例而言，在本發明實施例中，在環繞式閘極場效電晶體中的金屬閘極電極與源極/汲極磊晶層之間提供三角形(或楔形)的內間隔物。相較於矩形，三角形(或楔形)的內間隔物可提供更大的有效閘極寬度(源極-汲極方向)，因為閘極介電層與閘極電極可圍繞更大範圍的半導體線。以上所述的方法係透過使用濕式蝕刻，一致地形成內間隔物。此外，由於內間隔物的自限制(self-limited)蝕刻停止的性質，有可能更精確地控制閘極形成製程。透過上述實施例，有可能更精確地控制內間隔物的厚度、形狀及/或位置，進而控制圍繞源極/汲極與閘極的電容值。
應了解的是，前述內文未必已說明所有優點，沒有特定的優點是適用於所有實施例或範例中，且其他實施例或範例可提供不同的優點。
根據本發明實施例的一層面，在一種半導體裝置的製造方法中，形成鰭結構，其中第一半導體層與第二半導體層交互堆疊。在鰭結構上方形成犧牲閘極結構。蝕刻未被犧牲閘極結構覆蓋的鰭結構的源極/汲極區，藉此形成源極/汲極空間。通過源極/汲極空間側向蝕刻第一半導體層。在每一個被蝕刻的第一半導體層的一端上形成由介電材料製成的內間隔物。在源極/汲極空間中形成源極/汲極磊晶層，以覆蓋內間隔物。在側向蝕刻第一半導體層之後，每一個第一半導體層的側端具有V形的截面。在一或多個前述或以下實施例中，每一個第一半導體層的側端具有半導體晶體的(111)刻面(facet)。在一或多個前述或以下實施例中，透過濕式蝕刻來側向蝕刻第一半導體層。在一或多個前述或以下實施例中，濕式蝕刻使用鹽酸溶液或NH4OH、H2O2及H2O的混合溶液。在一或多個前述或以下實施例中，透過以下操作形成內間隔物。在源極/汲極空間中形成介電層，並蝕刻介電層，藉此在每一個被蝕刻所餘留的第一半導體層的一端留下內間隔物。在一或多個前述或以下實施例中，在側向蝕刻第一半導體之前，在犧牲閘極結構的側面上形成側壁間隔物。側壁間隔物是由與內間隔物不同的材料製成。在一或多個前述或以下實施例中，內間隔物包含氮化矽及氧化矽的至少其中之一。在一或多個前述或以下實施例中，內間隔物包含SiOC、SiOCN及SiCN的至少其中之一。在一或多個前述或以下實施例中，在蝕刻鰭結構的源極/汲極區中，蝕刻鰭結構的源極/汲極區的第一及第二半導體層。在一或多個前述或以下實施例中，在蝕刻鰭結構的源極/汲極區中，選擇性 蝕刻鰭結構的源極/汲極區的第一半導體層，藉此餘留下第二半導體層。在一或多個前述或以下實施例中，在形成源極/汲極磊晶層之後，移除犧牲閘極結構，藉此顯露出鰭結構的一部分。從顯露出的鰭結構移除第一半導體層，藉此形成包含第二半導體層的通道層，以及形成圍繞通道層的閘極介電層與閘極電極層。藉由內間隔物與閘極介電層，使閘極電極層與源極/汲極磊晶層互相隔離。在一或多個前述或以下實施例中，第一半導體層是由SiGe製成，且第二半導體層是由Si製成。在一或多個前述或以下實施例中，第一半導體層是由Si製成，且第二半導體層是由SiGe製成。
根據本發明實施例的另一層面，在一種半導體裝置的製造方法中，形成第一鰭結構與第二鰭結構，在此兩者之中第一半導體層與第二半導體層交互堆疊。在第一鰭結構上方形成第一犧牲閘極結構，並在第二鰭結構上方形成第二犧牲閘極結構。當具有第二犧牲閘極結構的第二鰭結構受保護時，蝕刻未被第一犧牲閘極結構覆蓋的第一鰭結構的源極/汲極區，藉此形成第一源極/汲極空間。在第一源極/汲極空間中蝕刻第一半導體層，在每一個被蝕刻的第一半導體層的一端上形成由介電材料製成的第一內間隔物。在第一源極/汲極空間中形成第一源極/汲極磊晶層，以覆蓋第一內間隔物，藉此形成第一結構。當第一結構受保護時，在未被第二犧牲閘極結構覆蓋的第二鰭結構的源極/汲極區中蝕刻第二半導體層，藉此形成第二源極/汲極空間。通過第二源極/汲極空間側向蝕刻第二半導體層，在每一個被蝕刻的第二半導體層的一端上形成由介電材 料製成的第二內間隔物。在第二源極/汲極空間中形成第二源極/汲極磊晶層，以覆蓋第二內間隔物，藉此形成第二結構。在側向蝕刻第一半導體層之後，每一個第一半導體層的側端具有V形的截面。在側向蝕刻第二半導體層之後，每一個第二半導體層的側端具有V形的截面。在一或多個前述或以下實施例中，在蝕刻位於第二鰭結構的源極/汲極區中的第二半導體層中，選擇性蝕刻第二半導體層，藉此餘留下第一半導體層，且第二源極/汲極磊晶層圍繞第一半導體層。在一或多個前述或以下實施例中，每一個第一半導體層的側端以及每一個第二半導體層的側端分別具有半導體晶體的(111)刻面。在一或多個前述或以下實施例中，透過使用鹽酸溶液或NH4OH、H2O2及H2O的混合溶液的濕式蝕刻，側向蝕刻第一半導體層。在一或多個前述或以下實施例中，透過使用氫氧化銨溶液或氫氧化四甲基銨溶液的至少其中之一的濕式蝕刻，側向蝕刻第二半導體層。在一或多個前述或以下實施例中，在第一犧牲閘極結構的側面上及第二犧牲閘極結構的側面上形成側壁間隔物。側壁間隔物是由與第一及第二內間隔物不同的材料製成。
根據本發明實施例的另一層面，在一種半導體裝置的製造方法中，形成第一鰭結構與第二鰭結構，在此兩者中第一半導體層與第二半導體層交互堆疊。在第一鰭結構上方形成第一犧牲閘極結構，並在第二鰭結構上方形成第二犧牲閘極結構。蝕刻未被第一犧牲閘極結構覆蓋的第一鰭結構的源極/汲極區，藉此形成第一源極/汲極空間，且在第一源極/汲極空間中蝕刻第一半導體層。蝕刻未被第二犧牲閘極結構覆蓋的第 二鰭結構的源極/汲極區，藉此形成第二源極/汲極空間。在第二源極/汲極空間中側向蝕刻第二半導體層。在第一及第二空間中形成介電層。在每一個被蝕刻的第一半導體層的一端上形成第一內間隔物，且在每一個被蝕刻的第二半導體層的一端上形成第二內間隔物。在第一源極/汲極空間中形成第一源極/汲極磊晶層，以覆蓋第一內間隔物，且在第二源極/汲極空間中形成第二源極/汲極磊晶層，以覆蓋第二內間隔物。在側向蝕刻第一半導體層之後，每一個第一半導體層的側端具有V形的截面。在側向蝕刻第二半導體層之後，每一個第二半導體層的側端具有V形的截面。
根據本發明實施例的另一層面，一種半導體裝置包含設置於基底上方的半導體線，接觸半導體線的源極/汲極磊晶層，設置於半導體線的每一個通道區上並將其圍繞的閘極介電層，設置於閘極介電層上並圍繞每一個通道區的閘極電極層，以及分別設置於空間中的絕緣間隔物。空間是由相鄰的半導體線、閘極電極層與源極/汲極區界定。每一個絕緣間隔物具有三角形或楔形的截面。在一或多個前述或以下實施例中，絕緣間隔物接觸源極/汲極磊晶層。在一或多個前述或以下實施例中，半導體裝置更包含設置於閘極電極層的側面上的側壁間隔物。側壁間隔物是由與絕緣間隔物不同的材料製成。在一或多個前述或以下實施例中，絕緣間隔物包含氮化矽及氧化矽的至少其中之一。在一或多個前述或以下實施例中，絕緣間隔物包含SiOC、SiOCN及SiCN的至少其中之一。在一或多個前述或以下實施例中，源極/汲極磊晶層接觸半導體線的側端表 面。在一或多個前述或以下實施例中，半導體線是由Si製成。在一或多個前述或以下實施例中，半導體線是由SiGe製成。在一或多個前述或以下實施例中，源極/汲極磊晶層包覆半導體線的末端部分。在一或多個前述或以下實施例中，半導體線是由SiGe製成。
根據本發明實施例的另一層面，一種半導體裝置包含設置於基底上方的半導體線，接觸半導體線的源極/汲極磊晶層，設置於半導體線的每一個通道區上並將其圍繞的閘極介電層，設置於閘極介電層上並圍繞每一個通道區的閘極電極層，以及分別設置於空間中的絕緣間隔物。空間是由相鄰的半導體線、閘極電極層與源極/汲極區界定。在一或多個前述或以下實施例中，每一個絕緣間隔物具有三角形或楔形的截面，且在最頂部的半導體線上方設置至少一個絕緣間隔物。在一或多個前述或以下實施例中，半導體線是由SiGe製成。在一或多個前述或以下實施例中，半導體裝置更包含設置於閘極電極層的側面上的側壁間隔物。側壁間隔物是由與絕緣間隔物不同的材料製成。在一或多個前述或以下實施例中，絕緣間隔物包含氮化矽及氧化矽的至少其中之一。在一或多個前述或以下實施例中，絕緣間隔物包含SiOC、SiOCN及SiCN的至少其中之一。在一或多個前述或以下實施例中，源極/汲極磊晶層接觸半導體線的側端表面。
根據本發明實施例的另一層面，一種半導體裝置包含設置於基底上方的半導體線，接觸半導體線的源極/汲極磊晶層，設置於半導體線的每一個通道區上並將其圍繞的閘極 介電層，設置於閘極介電層上並圍繞每一個通道區的閘極電極層，以及分別設置於空間中的絕緣間隔物。空間是由相鄰的半導體線、閘極電極層與源極/汲極區界定。每一個絕緣間隔物具有三角形或楔形的截面，且源極/汲極磊晶層包覆半導體線的末端部分。在一或多個前述或以下實施例中，半導體線是由SiGe製成。在一或多個前述或以下實施例中，絕緣間隔物接觸源極/汲極磊晶層。在一或多個前述或以下實施例中，絕緣間隔物包含SiOC、SiOCN及SiCN的至少其中之一。
前述內文概述了許多實施例的部件，使本發明所屬技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本發明所屬技術領域中具有通常知識者應可理解，可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，以實現與在此介紹的實施例相同的目的及/或達到相同的優點。本發明所屬技術領域中具有通常知識者也應了解，這些等效的結構並未背離本發明之精神與範圍。在不背離本發明之精神與範圍的前提下，可對本發明實施例進行各種改變、置換及修改。
10:基底
25:第二半導體層
35:內間隔物
45:第一覆蓋層
50:源極/汲極磊晶層
70:層間介電層
75:導電插塞
82:閘極介電層
84:閘極電極層

Claims (10)

  1. 一種製造半導體裝置的方法，包括：形成一鰭結構，其中複數個第一半導體層與複數個第二半導體層交互堆疊；在該鰭結構上方形成一犧牲閘極結構；蝕刻該鰭結構中未被該犧牲閘極結構覆蓋的一源極/汲極區，以形成一源極/汲極空間；通過該源極/汲極空間側向蝕刻該等第一半導體層；在被蝕刻的該等第一半導體層的每一個的一端上形成由一介電材料製成的一內間隔物；以及在該源極/汲極空間中形成一源極/汲極磊晶層，以覆蓋該內間隔物；其中在側向蝕刻該等第一半導體層之後，該等第一半導體層的每一個的一側端具有一V形的截面。
  2. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中在蝕刻該鰭結構的該源極/汲極區中，蝕刻該鰭結構的該源極/汲極區的該等第一半導體層及該等第二半導體層。
  3. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中在蝕刻該鰭結構的該源極/汲極區中，選擇性蝕刻該鰭結構的該源極/汲極區的該等第一半導體層，藉以餘留該等第二半導體層。
  4. 如申請專利範圍第1項所述之製造半導體裝置的方法，更包括在形成該源極/汲極磊晶層之後：移除該犧牲閘極結構，藉以顯露出該鰭結構的一部分； 從顯露出的該鰭結構移除該等第一半導體層，藉以形成包括該等第二半導體層的複數個溝道層；以及形成圍繞該等溝道層的一閘極介電層與一閘極電極層，其中透過該內間隔物與該閘極介電層，使該閘極電極層與該源極/汲極磊晶層互相隔離。
  5. 一種製造半導體裝置的方法，包括：形成一第一鰭結構與一第二鰭結構，其中複數個第一半導體層與複數個第二半導體層交互堆疊；在該第一鰭結構上方形成一第一犧牲閘極結構，並在該第二鰭結構上方形成一第二犧牲閘極結構；當具有該第二犧牲閘極結構的該第二鰭結構受保護時：蝕刻未被該第一犧牲閘極結構覆蓋的該第一鰭結構的一源極/汲極區，藉以形成一第一源極/汲極空間；側向蝕刻該第一源極/汲極空間中的該等第一半導體層；在被蝕刻的該等第一半導體層的每一個的一側端上形成由一介電材料製成的一第一內間隔物；以及在該第一源極/汲極空間中形成一第一源極/汲極磊晶層，以覆蓋該第一內間隔物，藉以形成一第一結構；當該第一結構受保護時：蝕刻位在該第二鰭結構的一源極/汲極區中且未被該第二犧牲閘極結構覆蓋的該等第二半導體層，藉以形成一第二源極/汲極空間；透過該第二源極/汲極空間側向蝕刻該等第二半導體層；在被蝕刻的該等第二半導體層的每一個的一端上形成由一 介電材料製成的一第二內間隔物；在該第二源極/汲極空間中形成一第二源極/汲極磊晶層，以覆蓋該第二內間隔物，藉以形成一第二結構，其中在側向蝕刻該等第一半導體層之後，該等第一半導體層的每一個的一側端具有V形的截面，且在側向蝕刻該等第二半導體層之後，該等第二半導體層的每一個的一側端具有V形的截面。
  6. 如申請專利範圍第5項所述之製造半導體裝置的方法，其中：在該第一犧牲閘極結構的複數個側面和該第二犧牲閘極結構的複數個側面上形成複數個側壁間隔物，以及該等側壁間隔物的材料與該第一內間隔物、該第二內間隔物的材料不同。
  7. 一種半導體裝置，包括：複數個半導體線，設置於一基板上；一源極/汲極磊晶層，與該等半導體線接觸；一閘極介電層，設置於該等半導體線的每一個通道區上且包覆該等半導體線的所述每一個通道區；一閘極電極層，設置於該閘極介電層上且包覆所述每一個通道區；複數個絕緣間隔物，設置於複數個空間中，其中該等空間是由相鄰的半導體線、閘極電極層與源極/汲極區界定，其中每一個絕緣間隔物具有三角形或楔形的截面。
  8. 一種製造半導體裝置的方法，包括： 形成一鰭結構，其中複數個第一半導體層與複數個第二半導體層交互堆疊；在該鰭結構上方形成一犧牲閘極結構；從該鰭結構的一源極/汲極區移除未被該犧牲閘極結構覆蓋的該等第一半導體層，以形成一源極/汲極空間，其中該等第二半導體層餘留在該源極/汲極空間中；通過該源極/汲極空間側向蝕刻該等第一半導體層，其中在側向蝕刻該等第一半導體層之後，該等第一半導體層的每一個的一側端具有一V形的截面；在被蝕刻的該等第一半導體層的每一個的一端上形成由一介電材料製成的一內間隔物；在該源極/汲極空間中形成包覆該等第二半導體層的一源極/汲極磊晶層，以覆蓋該內間隔物；以及形成與包覆該等第二半導體層的該源極/汲極磊晶層接觸的一源極/汲極接觸層。
  9. 一種製造半導體裝置的方法，包括：形成一第一鰭結構與一第二鰭結構，其中複數個第一半導體層與複數個第二半導體層交互堆疊；在該第一鰭結構上方形成一第一犧牲閘極結構，並在該第二鰭結構上方形成一第二犧牲閘極結構；當具有該第二犧牲閘極結構的該第二鰭結構受保護時：蝕刻未被該第一犧牲閘極結構覆蓋的該第一鰭結構的一源極/汲極區，藉以形成一第一源極/汲極空間；側向蝕刻該第一源極/汲極空間中的該等第一半導體層，其 中在側向蝕刻該等第一半導體層之後，該等第一半導體層的每一個的一側端具有一V形的截面；在被蝕刻的該等第一半導體層的每一個的一端上形成由一介電材料製成的一第一內間隔物；以及在該第一源極/汲極空間中形成一第一源極/汲極磊晶層，以覆蓋該第一內間隔物，藉以形成一第一結構；當該第一結構受保護時：蝕刻位在該第二鰭結構的一源極/汲極區中且未被該第二犧牲閘極結構覆蓋的該等第二半導體層，藉以形成一第二源極/汲極空間；透過該第二源極/汲極空間側向蝕刻該等第二半導體層；在被蝕刻的該等第二半導體層的每一個的一端上形成由一介電材料製成的一第二內間隔物；在該第二源極/汲極空間中形成一第二源極/汲極磊晶層，以覆蓋該第二內間隔物，藉以形成一第二結構。
  10. 一種半導體裝置，包括：複數個半導體線，設置於一基板上；一源極/汲極磊晶層，與該等半導體線接觸；一閘極介電層，設置於該等半導體線的每一個通道區上且包覆該等半導體線的所述每一個通道區；一閘極電極層，設置於該閘極介電層上且包覆所述每一個通道區；一閘極側壁間隔物，設置於該閘極電極層的一側面上；複數個絕緣間隔物，其中該等絕緣間隔物的每一個是由相 鄰的半導體線、該閘極電極層與源極/汲極磊晶層所包覆，且該等絕緣間隔物的每一個具有三角形或楔形的截面，其中一附加絕緣間隔物設置在該等半導體線的最上方的一個和該閘極側壁間隔物之間。
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