TW201724278A - 多閘極元件 - Google Patents

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江國誠
黃靖方
迪亞茲 卡羅司
王志豪
謝文興
梁英強
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台灣積體電路製造股份有限公司
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Abstract

半導體元件包含設置於基板上之源極/汲極特徵。源極/汲極特徵包含第一奈米線、設置於第一奈米線上之第二奈米線、設置於第一奈米線及第二奈米線上之包覆層以及自第一奈米線延伸至第二奈米線之間隔層。元件亦包含直接設置於源極/汲極特徵上之導電特徵，以使得導電特徵實體接觸包覆層及間隔層。

Description

多閘極元件
本發明實施例是關於一種半導體元件及其製造方法。
電子工業經歷對於能同時支持大量日益複雜及深奧之功能之更小且更快電子元件的需求不斷增加。因此，半導體工業中存在持續製造低成本、高效能以及低功率之積體電路(integrated circuit；IC)之趨勢。迄今為止，此等目標已主要藉由縮小半導體IC尺寸(例如，最小特徵尺寸)從而改良生產效率及降低相關費用而得以實現。然而，此縮小已對半導體製造製程引入增加的複雜性。因此，半導體IC及元件中之持續進步之實現需要半導體製造製程及技術之相似進步。
近來，已引入多閘極元件來嘗試藉由增加閘極-通道耦合改良閘極控制，降低開路電流以及降低短通道效應(short-channel effects；SCE)。已引入之一種此類多閘極元件係環繞式閘極(gate-all-around；GAA)電晶體。GAA元件因閘極結構而得名，此閘極結構能圍繞通道區域而延伸，在兩個或四個側面上提供接取至通道。GAA元件與習 知互補金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)製程相容且其結構容許GAA元件大幅縮小同時維持閘極控制並減輕SCE。在習知製程中，GAA元件在矽奈米線中提供通道。然而，GAA特徵圍繞奈米線之製造之整合可具有挑戰的。舉例而言，儘管現行方法在許多方面已令人滿意，但仍需要繼續改良。
根據本發明的多個實施例，一種半導體元件包含源極/汲極特徵以及導電特徵。源極/汲極特徵設置於基板上。源極/汲極特徵包含第一奈米線、設置於第一奈米線上之第二奈米線、設置於第一奈米線及第二奈米線上之包覆層以及自第一奈米線延伸至第二奈米線之間隔層。元件亦包含源極/汲極特徵上直接設置之導電特徵，以使得此導電特徵與包覆層及間隔層實體接觸。
根據本發明的多個實施例，一種半導體元件包含包含設置於基板上之閘極特徵。閘極特徵包含第一奈米線、設置於第一奈米線之第二奈米線、設置於第二奈米線上之第三奈米線以及圍繞第一、第二及第三奈米線之閘極介電層。元件亦包含圍繞閘極介電層之金屬閘極層，此閘極介電層包含第一及第二奈米線以及相鄰閘極特徵之基板上所設置之源極/汲極特徵。源極/汲極特徵包含第一奈米線、設置於第一奈米線之第二奈米線以及設置於第一奈米線及第二奈米 線上之包覆層。元件亦包含源極/汲極特徵上直接設置之導電特徵，以使得導電特徵與包覆層及第二奈米線實體接觸。
根據本發明的多個實施例，一種半導體元件製造方法包含在基板上形成第一鰭及第二鰭。第一鰭及第二鰭具有源極/汲極區域。第一鰭及第二鰭係由第一磊晶層之堆疊形成。半導體元件製造方法亦包含在第一鰭及第二鰭之第一磊晶層之每一者的至少兩個表面上生長第二磊晶材料，以在源極/汲極區域中形成共用源極/汲極特徵。第二磊晶材料自第一鰭延伸至第二鰭。半導體元件製造方法亦包含凹陷共用源極/汲極特徵之上方部分，包含凹陷第一磊晶層之堆疊之上方部分。半導體元件製造方法亦包含在凹陷之源極/汲極特徵上形成矽化物層並在矽化物層上形成源極/汲極金屬。
100、2000‧‧‧製造方法
102~144、2002~2052‧‧‧步驟
200、3000‧‧‧元件
210‧‧‧基板
212‧‧‧防衝穿佈植
310‧‧‧磊晶堆疊
314‧‧‧第一磊晶層
314A、316A‧‧‧磊晶層
316‧‧‧第二磊晶層
320‧‧‧硬遮罩層
325、510、718‧‧‧氧化層
326、719‧‧‧氮化物層
410、410'‧‧‧鰭
414‧‧‧溝槽
605‧‧‧覆蓋層
610、610'‧‧‧淺溝槽隔離特徵
620‧‧‧虛設介電層
710‧‧‧閘極堆疊
714‧‧‧電極層
716‧‧‧硬遮罩
720‧‧‧通道區域
730‧‧‧源極/汲極區域
820‧‧‧間隔層
830‧‧‧縫隙
840‧‧‧內部間隔層
850、850R‧‧‧源極/汲極特徵
855‧‧‧包覆層
860、2240‧‧‧接觸蝕刻終止層
910‧‧‧間層介電質層
920‧‧‧閘極溝槽
1010‧‧‧高K值/金屬閘極堆疊
1012‧‧‧界面間層
1014‧‧‧閘極介電層
1016‧‧‧金屬層
1018‧‧‧閘極硬遮罩
1030‧‧‧源極/汲極接點溝槽
1042、2220、2230‧‧‧矽化物層
1045‧‧‧導電層
1050‧‧‧源極/汲極接點金屬
2210‧‧‧共用源極/汲極臺面
A-A、B-B、BB-BB‧‧‧線
第1圖係根據本揭示案之一或更多個態樣之多閘極元件或其部分的製造方法之流程圖，包含閘極下方之隔離區。
第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12A圖係根據第1圖之製造方法之態樣的元件200之實施例的等角視圖。
第12B圖係根據第1圖之製造方法之態樣的元件200之實施例沿著第12A圖之線A-A所繪製的剖面圖。
第12C圖係根據第1圖之製造方法之態樣的元件200之實施例沿著第12A圖之線B-B所繪製的剖面圖。
第13A圖係根據第1圖之製造方法之態樣的元件200之實施例的等角視圖。
第13B圖係根據第1圖之製造方法之態樣的元件200之實施例沿著第13A圖之線A-A所繪製的剖面圖。
第13C圖係根據第1圖之製造方法之態樣的元件200之實施例沿著第13A圖之線B-B所繪製的剖面圖。
第14A圖係根據第1圖之方法之態樣的元件200之實施例的等角視圖。
第14B圖及第14D圖係根據第1圖之製造方法之態樣的元件200之實施例沿著第14A圖之線A-A所繪製的剖面圖。
第14C圖及第14E圖係根據第1圖之製造方法之態樣的元件200之實施例沿著第14A圖之線B-B所繪製的剖面圖。
第15圖、第16圖、第17圖、第18圖、第19圖、第20圖、第21圖、第22圖、第23A圖、第23B圖係根據第1圖之製造方法之態樣的元件200之實施例的等角視圖。
第23C圖及第23F圖係根據第1圖之製造方法之態樣的元件200之實施例沿著第23B圖之線BB-BB所繪製的剖面圖。
第23D圖及第23G圖係根據第1圖之製造方法之態樣的元件200之實施例沿著第23B圖之線A-A所繪製的剖面圖。
第23E圖及第23H圖係根據第1圖之製造方法之態樣的元件200之實施例沿著第23B圖之線B-B所繪製的剖面圖。
第24圖係根據本揭示案之一或更多個態樣製造多閘極元件或其部分之另一製造方法的流程圖。
第25圖、第26圖、第27圖、第28圖、第29A圖係根據第24圖之製造方法之態樣的元件200之實施例的等角視圖。
第29B圖及第29E圖係根據第24圖之製造方法之態樣的元件200之實施例沿著第29A圖之線BB-BB所繪製的剖面圖。
第29C圖及第29F圖係根據第24圖之製造方法之態樣的元件200之實施例沿著第29A圖之線A-A所繪製的剖面圖。
第29D圖及第29G圖係根據第24圖之製造方法之態樣的元件200之實施例沿著第29A圖之線B-B所繪製的剖面圖。
以下揭示內容提供許多不同實施例或實例，以便實施所提供標的之不同特徵。下文描述組件及排列之特定實例以簡化本揭示案。當然，此等實例僅為示例且並不意欲為限制性。舉例而言，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包含以直接接觸形成第一特徵及第二特徵的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。另外，本揭示案可在各實例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，且本身並不指示所論述之各實施例及/或配置之間的關係。
進一步地，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示一個部件或特徵與另一部件(或多個部件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中元件之不同定向。設備可經其他方式定向(旋轉90度 或處於其他定向)且因此可類似解讀本文所使用之空間相對性描述詞。
亦應注意本揭示案以多閘極電晶體的形式呈現實施例。多閘極電晶體包含閘極結構形成於通道區域之至少兩個側面上之彼等電晶體。此等多閘極元件可包含P型金屬氧化物半導體元件或N型金屬氧化物半導體多閘極元件。可呈現具體的實例且基於其鰭狀結構此等實例在本文中被稱作鰭式場效電晶體(Fin Field-Effect Transistor；FINFET)。本文亦呈現的是稱作環繞式閘極(gate-all-around；GAA)元件之多閘極電晶體之類型的實施例。GAA元件包含在通道區域(例如，圍繞通道區域之部分)之四個側面上形成之具有閘極結構或其部分的任何元件。本文呈現之元件亦包含具有在奈米線通道(多個奈米線通道)、條形通道(多個條形通道)，及/或其他適當通道型態中設置之通道區域的實施例。本文呈現的是可具有與單一鄰接閘極結構相關聯之一或更多個通道區域(例如，奈米線)之元件的實施例。然而，一般技術人員將意識到本文所描述之教示適用於單一通道(例如，單一奈米線)或任何數目的通道。
第1圖係半導體之製造方法100的流程圖，包含製造多閘極元件。多閘極元件指的是具有至少一些閘極材料設置於元件之至少一通道之多個側面上的元件(例如，半導體電晶體)。在一些實例中，多閘極元件指的是具有閘極材料設置於元件之至少一通道之至少四個側面的GAA元件。 通道區域指的是「奈米線」，此「奈米線」包含各種幾何形狀(例如，圓柱狀、條狀)及各種尺寸的通道區域。
第2-11圖、第12A-14A圖、第15-22圖、第23A圖及第23B圖係根據第1圖之製造方法100之各個階段的半導體元件200之實施例的等角視圖。第12B-12C圖、第13B-13C圖、第14B-14E圖及第23C-23H圖係根據第1圖之製造方法100之各個階段的半導體元件200之實施例之與上文列出之各自等角視圖相對應的橫截面圖。與本文所討論之其他方法實施例及示例性元件一樣，應瞭解半導體元件200之部分可由互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor；CMOS)技術處理流程製造，且因此本文僅簡略描述一些製程。此外，示例性半導體元件可包含各種其他元件及特徵，諸如例如額外電晶體、雙極性接面電晶體、電阻器、電容器、電感器、二極體、熔斷器、靜態隨機存取記憶體(static random access memory；SRAM)及/或其他邏輯電路等等之其他類型元件，然出於對本揭示案之發明觀念之更好地理解而進行簡化。在一些實施例中，示例性元件包含複數個半導體元件(例如，電晶體)，包含可互相連接之p型場效電晶體(p-type field effect transistors；PFET)、n型場效電晶體(n-type field effect transistors；NFET等等。
參考第1圖及第2圖，製造方法100於步驟102開始時施加防衝穿(anti-punch through；APT)佈植212至基板210。在一些實施例中，基板210可為諸如矽基板之半 導體基板。基板210可包含各種層，包含形成於半導體基板上之導電層或絕緣層。如技術領域中所習知，基板210可取決於設計需求包含各種摻雜組態。舉例而言，可在區域中之基板210上形成設計用於不同元件類型(例如，NFET、PFET)之不同的摻雜分佈(例如，n井、p井)。適當摻雜可包含摻雜劑之離子佈植及/或擴散製程。基板210通常具有插入提供不同元件類型之區域之隔離特徵(例如，淺溝槽隔離(shallow trench isolation；STI)特徵)。基板210亦可包含諸如鍺、碳化矽(SiC)、矽鍺(SiGe)，或金剛石之其他半導體。或者，基板210可包含複合半導體及/或合金半導體。此外，基板210視情況可包含磊晶層(epitaxial layer)，可經應變以獲得效能增強，可包含矽絕緣體(silicon-on-insulator；SOI)結構，及/或具有其他適當增強特徵。
舉例而言可在元件之通道區域下之區域中執行APT佈植212，以防止衝穿或非所欲的擴散。在一些實施例中，執行第一光微影(光)步驟以圖案化P型APT區域及執行第二光步驟以圖案化N型APT區域。舉例而言，在一些實施例中，執行第一光步驟可包含：在基板210上形成光阻劑層(抗蝕劑)；使抗蝕劑與圖案(例如，P型APT佈植遮罩)接觸；執行曝露後烘烤製程；以及顯影抗蝕劑以形成圖案化抗蝕劑層。舉例而言，經由離子佈植製程佈植以形成P型APT區域之P型摻雜劑可包含硼、鋁、鎵、銦，及/或其他P型受體材料。隨後，在一些實施例中，可執行第二光步驟， 其中第二光步驟可包含：在基板210上形成抗蝕劑層；使抗蝕劑與圖案(例如，N型APT佈植遮罩)接觸；執行曝露後烘烤製程；以及顯影抗蝕劑以形成圖案化抗蝕劑層。舉例而言，經由離子佈植製程佈植進入N型APT區域之N型摻雜劑可包含砷、磷、銻，或其他N型供體材料。此外，在各種實施例中，APT佈植可具有(例如)在約1 x 1018cm-3與1 x 1019cm-3之間之高濃度摻雜劑。在一些實施例中，如下文所述，由於在APT佈植之基板上存在後續形成之隔離層，可有利地使用高濃度APT摻雜劑，此隔離層可用作摻雜劑擴散阻障層。
參考第1圖及第3圖，製造方法100接著進行至步驟104，其在APT佈植之基板210上形成磊晶堆疊310。磊晶堆疊310包含由第二組合物之第二磊晶層316插入之第一組合物之第一磊晶層314。第一組合物及第二組合物可不同或可相同。在一實施例中，第一磊晶層314由SiGe組成，第二磊晶層316由矽組成。然而，包含彼等提供用於具有不同氧化速率之第一組合物及第二組合物之其他實施例係可能的。舉例而言，在各種實施例中，第一磊晶層314具有第一氧化速率，而第二磊晶層316具有小於第一氧化速率之第二氧化速率。在一些實施例中，第一磊晶層314包含SiGe，而第二磊晶層316包含矽(Si)。第二磊晶層316之Si氧化速率小於第一磊晶層314之SiGe氧化速率。在隨後之氧化製程期間，如下文所討論，第一磊晶層314部分可完全氧化，而 第二磊晶層316可不氧化，或在一些實施例中僅略微氧化(例如，側壁)。
應注意，在隨後製程步驟中為便於參考，磊晶層314A表示最底部磊晶層。然而，在實施例中，磊晶層314A與第一磊晶層314係實質相似的材料。在實施例中，磊晶層314A係SiGe，而第一磊晶層314亦可為SiGe。在其他實施例中，磊晶層314A具有不同於第一磊晶層314及/或第二磊晶層316的組成。磊晶層314A之厚度可大於上覆第一磊晶層314之厚度。
亦應注意，在隨後製程步驟中為便於參考，磊晶層316A表示最頂部磊晶層。然而，在實施例中，磊晶層316A與第二磊晶層316係實質相似的材料。在一些實施例中，磊晶層316A之厚度可大於第二磊晶層316之厚度，以在隨後蝕刻製程期間補償厚度損耗。在一實施例中，磊晶層316A之厚度比第二磊晶層316之厚度大5nm至15nm。
第二磊晶層316/磊晶層316A或其部分可形成多閘極元件200之通道區域。舉例而言，第二磊晶層316/磊晶層316A可被稱為用於形成多閘極元件200(諸如GAA元件)之通道區域的「奈米線」。此等「奈米線」亦用於形成如下所述之多閘極元件200之源極/汲極特徵之部分。「奈米線」包含形狀為圓柱狀以及其他構型(諸如，條狀)之半導體層。下文進一步討論用以界定元件之一個通道或多個通道之第二磊晶層316/磊晶層316A的用途。
應注意，第3圖圖示第一磊晶層314(包含314A)及奈米線316(包含316A)之每一者之五層，此僅便於說明且並非意欲為限制。應瞭解，可在磊晶堆疊310中形成任何數目之磊晶層，層之數目取決於元件200之所欲通道區域之數目。在一些實施例中，奈米線316(包含316A)之數目在2與10之間。
在一些實施例中，第一磊晶層314具有約2奈米(nm)至約6nm之範圍的厚度。第一磊晶層314之厚度係實質均勻的。在一些實施例中，磊晶層314A具有大約8至15nm之厚度而其上之第一磊晶層314每一者具有範圍從約2nm至約6nm之厚度。在一些實施例中，奈米線316具有範圍從約6nm至約12nm之厚度(直徑)。在一些實施例中，奈米線316/316A的厚度係實質均勻的。如下文更詳細描述地，奈米線316/316A之每一者可用作隨後形成之多閘極元件的通道區域並基於元件效能考慮而選擇其厚度。第一磊晶層314/314A可用以界定隨後形成之多閘極元件之相鄰通道區域(多個通道區域)之間的縫隙距離並基於元件效能考慮而選擇其厚度。
舉例而言，磊晶堆疊310層之磊晶生長可由分子束磊晶(molecular beam epitaxy；MBE)製程、金屬有機化學氣相沉積(metal organic chemical vapor deposition；MOCVD)製程，及/或其他適當磊晶生長製程形成。在一些實施例中，磊晶生長層，諸如奈米線316/316A，包含與基板210相同的材料。在一些實施例中， 第一磊晶層314/314A及奈米線316/316A包含不同於基板210的材料。如上所陳述，在至少一些實例中，第一磊晶層314/314A包含磊晶生長矽鍺(SiGe)層及奈米線316/316A包含磊晶生長矽(Si)層。在一些實施例中，磊晶層314A亦為SiGe。或者，在一些實施例中，第一磊晶層314/314A及奈米線316/316A之任一者可包含其他材料，諸如鍺；化合物半導體，諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦，及/或銻化銦；合金半導體，諸如SiGe、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鎵鋁(AlGaAs)、砷化鎵銦(InGaAs)、磷化鎵銦(GaInP)及/或磷砷化鎵銦(GaInAsP)，或其組合。如所討論，可基於提供不同氧化作用、蝕刻選擇性特性選擇第一磊晶層314/314A及奈米線316/316A之材料。在各種實施例中，第一磊晶層314/314A及奈米線316/316A係實質不含摻雜劑(亦即，具有約0cm-3至約1 x 1017cm-3之外部的摻雜劑濃度)的，其中舉例而言，在磊晶生長製程期間不執行刻意的摻雜。
亦如第3圖之實例中圖示，可在磊晶堆疊310上形成硬遮罩(hard mask；HM)層320。在一些實施例中，HM層320包含氧化層326(例如，可包含SiO2之襯墊氧化層)及形成於氧化層325上之氮化物層326(例如，可包含Si3N4之襯墊氮化物層)。在一些實例中，HM層320包含熱生長氧化物、化學氣相沉積(chemical vapor deposition；CVD)所沉積之氧化物，及/或原子層沉積(atomic layer deposition；ALD)所沉積之氧化物。在一些實施例中，HM 層320包含由CVD及/或其他適當技術沉積之氮化物層。如下所討論，HM層320可用於保護基板210及/或磊晶堆疊310之部分及/或用於界定圖案(例如，鰭狀部件)。
參考第1圖及第4圖，製造方法100進行至步驟106，此處形成複數個自基板210延伸之鰭410。在各種實施例中，鰭410之每一者包含由基板210形成之基板部分，包含磊晶層314/314A及316/316A之磊晶堆疊310之磊晶層之每一者的部分，以及自HM層320之HM層部分。
可使用包含光微影製程及蝕刻製程之適當製程製造鰭410。光微影製程可包含：在基板210(例如，在第3圖之HM層320上)上形成光阻劑層；使抗蝕劑與圖案接觸；執行曝露後烘烤製程；以及顯影抗蝕劑以形成包含抗蝕劑之遮罩部件。在一些實施例中，可使用電子束(e-beam)微影術製程執行圖案化抗蝕劑以形成遮罩部件。隨後可使用遮罩部件以保護基板210之區域及在其上形成之層，而蝕刻製程經由HM層320、經由磊晶堆疊310在未保護區域中形成溝槽414並進入基板210中，從而剩下複數個延伸的鰭410。可使用乾式蝕刻(例如，活性離子蝕刻)、濕式蝕刻，及/或其組合來蝕刻溝槽414。
亦可使用在基板上形成鰭之方法之許多其他實施例，舉例而言包含：界定鰭區域(例如，藉由遮罩或隔離區域)以及以鰭410之形式磊晶生長磊晶堆疊310。在一些實施例中，形成鰭410可包含修整製程以減少鰭410之寬度。修整製程可包含濕式蝕刻製程及/或乾式蝕刻製程。
參考第1圖及第5圖，製造方法100進行至步驟108，此處執行氧化製程以在鰭部件內形成隔離區域。元件200曝露於完全氧化複數個鰭410之每一者之磊晶層部分314A的氧化製程。磊晶層部分314A轉換至氧化層510，此氧化層510提供隔離區域/層。在一些實施例中，氧化層510具有範圍約5至約25奈米(nm)之厚度。在一實施例中，氧化層510可包含矽鍺氧化物(SiGeOx)。
氧化製程可包含形成及圖案化各種遮罩層，以使得氧化可經控制在磊晶層314A。在其他實施例中，歸因於磊晶層314A之組成氧化製程係選擇性的氧化。在一些實例中，可藉由使元件200曝露於濕式氧化製程、乾式氧化製程及/或其組合來執行氧化製程。在至少一些實施例中，在約1大氣壓力下，在約400℃至約600℃之溫度範圍內使用水汽或水蒸氣作為氧化劑使元件200曝露於濕式氧化製程歷時約0.5小時至約2小時。應注意，本文提供之氧化製程條件僅為示例性，且並不意欲為限制。
如上所述，在一些實施例中，第一磊晶層部分314A可包含具有第一氧化速率之材料，及第二磊晶層316/316A可包含具有第二氧化速率之材料，第二氧化速率小於第一氧化速率。舉例而言，在第一磊晶層部分314A包含SiGe，及第二磊晶層部分316/316A包含Si之實施例中，更快的SiGe氧化速率(亦即，如與Si相比較)確保SiGe層(亦即，磊晶層部分314A)變成完全氧化同時儘可能降低或消除其他磊晶層316/316A之氧化。應理解，上文討論之 複數種材料之任一者可經選擇用於提供不同適當氧化速率之第一磊晶層部分及第二磊晶層部分之每一者。
鰭410之每一者之所得氧化層510可用作先前佈植進基板210之APT摻雜劑之擴散阻障層，且APT摻雜劑可存在於氧化層510緊鄰下方之基板210中。因此，在各種實施例中，氧化層510防止APT摻雜劑在基板部分210內進行擴散，例如擴散至上覆奈米線316/316A，此奈米線316/316A用作隨後形成之多閘極元件之通道區域。在一些實施例中，氧化層510稱作隔離區域。在其他實施例中，省去氧化層510。
參考第1圖及第6圖，製造方法100進行至步驟110，此處在鰭410之間形成淺溝槽隔離(STI)特徵610。舉例而言，在一些實施例中，在基板210上首先沉積介電層，使用介電材料填充溝槽414。在一些實施例中，介電層可包含二氧化矽(SiO2)、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(fluorine-doped sllicate glass；FSG)、低K介電質、其組合，及/或其他適當材料。在各種實例中，可藉由CVD製程、低壓CVD(SACVD)製程、可流動CVD製程、ALD製程、物理氣相沉積(physical vapor deposition；PVD)製程，及/或其他適當製程來沉積介電層。在一些實施例中，在介電層沉積之後，舉例而言，元件200可經退火以改良介電層品質。在一些實施例中，介電層(及隨後形成之STI特徵610)可包含多層結構，舉例而言，具有一或更多個襯墊層。
在形成STI特徵610中，在沉積介電層之後，例如藉由化學機械研磨(chemical mechanical polishing；CMP)製程使沉積之介電材料變薄且變平坦化。CMP製程可平坦化介電層之頂表面。在一些實施例中，用於平坦化元件200之頂表面之CMP製程亦可用以自複數個鰭410之每一者移除HM層320。在一些實施例中，在移除HM層320期間可移除磊晶層316A之部分。如上所述，具有較大厚度之磊晶層316A可補償厚度損耗且緩和製程限制。在一些實施例中，藉由使用適當蝕刻製程(例如，乾式蝕刻或濕式蝕刻)來交替執行HM層320之移除。
在一些實施例中，在形成STI特徵610之前，在鰭410上形成覆蓋層605以在形成STI特徵610期間保護鰭410不受氧化作用。覆蓋層605可包含氮化矽、碳化矽，及/或其他適當材料。可藉由CVD、ALD、PVD，及/或其他適當製程來沉積覆蓋層605。
參考第1圖及第7圖，製造方法100進行至步驟112，此處凹陷STI特徵610而形成STI特徵610'，插入鰭410以提供在凹陷之STI特徵610'上延伸之鰭410。在一些實施例中，凹陷製程可包含乾式蝕刻製程、濕式蝕刻製程，及/或其組合。在一些實施例中，凹陷深度經控制(例如，藉由控制蝕刻時間)以便產生鰭410之曝露之上方部分之所欲高度，此鰭410被稱作鰭410'。此高度曝露磊晶堆疊310之每一層。儘管第7圖圖示經凹陷之STI特徵610'之凹槽與隔離區域510之頂表面實質共面。然在其他實施中，經凹陷 之STI特徵610'可不與隔離區域(即氧化層510)之頂表面實質共面。
參考第1圖及第8圖，製造方法100進行至步驟114，此處在鰭410'上形成虛設介電層620。在一些實施例中，虛設介電層620可包含SiO2、氮化矽、高K介電材料及/或其他適當材料。在各種實例中，可藉由CVD製程、低壓CVD(SACVD)製程、可流動CVD製程、ALD製程、PVD製程，及/或其他適當製程來沉積虛設介電層620。舉例而言，可使用虛設介電層620以防止後續處理(例如，虛設閘極堆疊之後續形成)對鰭410'造成損壞。
參考第1圖及第9圖，製造方法100進行至步驟116，此處形成閘極堆疊710。在實施例中，閘極堆疊710係虛設(犧牲)閘極堆疊且將在元件200之後續處理階段由最終閘極堆疊所替換。具體言之，在隨後處理階段藉由如下討論之高K值介電層(HK)及金屬閘極(MG)來替換虛設閘極堆疊710。在一些實施例中，虛設閘極堆疊710形成於基板210上並至少部分沉積於鰭410'上。下伏虛設閘極堆疊710之鰭410'之部分可被稱作通道區域720。虛設閘極堆疊710亦可界定鰭410'之源極/汲極(Source/Drain；S/D)區域730，舉例而言，通道區域720相鄰及相對側上之鰭410'的區域。
在一些實施例中，虛設閘極堆疊710包含虛設介電層620、電極層714，以及可包含多個層(例如，氧化層718及氮化物層719)之硬遮罩716。在一些實施例中， 虛設介電層620不包含於虛設閘極堆疊710中，例如，在虛設閘極堆疊710沉積之前移除此虛設介電層620。在一些實施例中，除了虛設介電層620之外或代替虛設介電層620，額外的虛設閘極介電層包含於閘極堆疊中。在一些實施例中，虛設閘極堆疊710係由各種製程步驟形成，諸如層沉積、圖案化、蝕刻，以及其他適當處理步驟。示例性層沉積製程包含CVD(包含低氣壓CVD以及電漿增強CVD)、PVD、ALD、熱氧化、電子束蒸發，或其他適當沉積技術，或其組合。例如在形成閘極堆疊中，圖案化製程包含微影術製程(例如，光微影法或電子束微影術)，此微影術製程可進一步包含光阻抗蝕劑塗覆法(例如，旋塗式塗覆法)、軟式烘烤、遮罩對齊、曝露、曝露後烘烤、光阻劑顯影、清洗、乾燥(例如，旋轉乾燥及/或硬式烘烤)，其他適當微影術技術，及/或其組合。在一些實施例中，蝕刻製程可包含乾式蝕刻(例如，RIE蝕刻)、濕式蝕刻，及/或其他蝕刻方法。
如上所指示，虛設閘極堆疊710可包含額外閘極介電層。舉例而言，虛設閘極堆疊710可包含氧化矽。代替地或額外地，虛設閘極堆疊710之閘極介電層可包含氮化矽、高K值介電質材料或其他適當材料。在一些實施例中，電極層714可包含多晶矽(polysilicon)。在一些實施例中，硬遮罩716包含諸如襯墊氧化層之氧化層718，此氧化層718可包含SiO2。在一些實施例中，硬遮罩716包含諸如襯墊氮化層之氮化物層719，此氮化物層719可包含Si3N4、氧氮化矽及/或碳化矽。
再次參考第9圖，在一些實施例中，在形成虛設閘極710之後，自S/D區域730移除虛設介電層620。蝕刻製程可包含濕式蝕刻、乾式蝕刻，及/或其組合。在當前之實施例中，選擇蝕刻製程以選擇性蝕刻虛設介電層620而不會實質蝕刻鰭410'、硬遮罩716及虛設閘極堆疊710。
參考第1圖及第10圖，製造方法100進行至步驟118，此處在基板210上形成間隔層820。間隔層820可為在基板210上，包含在S/D區域730中之鰭410'之曝露部分上形成之保形的介電層。間隔層820可在虛設閘極堆疊710之側壁上形成間隔部件。間隔層820可包含介電質材料，諸如氧化矽、氮化矽、碳化矽、氧氮化矽、SiCN薄膜、碳氧化矽(SiOCN)薄膜，及/或其組合。在一些實施例中，間隔層820包含多個層，諸如主間隔墻壁、襯墊層，及類似。舉例而言，可藉由使用製程(諸如，CVD製程、低壓CVD(SACVD)製程、可流動CVD製程、ALD製程、PVD製程，或其他適當製程)在虛設閘極堆疊710上沉積介電質材料來形成間隔層820。在某些實施例中，沉積後執行回蝕(例如，非均質地)介電質材料。
參考第1圖及第11圖，製造方法100進行至步驟120，此處回蝕間隔層820。在當前實施例中，回蝕間隔層820以曝露S/D區域730中之鰭410'之部分。間隔層820可保留於虛設閘極結構710之側壁上形成間隔部件，同時間隔層820自虛設閘極堆疊710之頂表面移除。在一些實施例中，間隔層820之回蝕可包含濕式蝕刻製程、乾式蝕刻製程、多 步驟蝕刻製程，及/或其組合。在一些實施例中，可在蝕刻間隔層820期間移除磊晶層316A之部分。如上所述，具有較大厚度之磊晶層316A可補償厚度損耗且緩和製程限制。
參考第1圖、第12A圖、第12B圖及第12C圖，製造方法100進行至步驟122，此處自S/D區域730移除第一磊晶層314。第12A至12C圖圖示代替磊晶層314(第11圖)之縫隙830。在當前實施例中，保留通道區域720中的第一磊晶層314。縫隙830可用周邊環境(例如，空氣、N2)填充。在實施例中，可藉由選擇性濕式蝕刻製程移除第一磊晶層314。在一些實施例中，選擇性濕式蝕刻包含APM蝕刻(例如，氫氧化氨-過氧化氫-水混合物)。在一些實施例中，選擇性移除包含SiGe氧化作用，隨後進行SiGeOx移除。舉例而言，氧化作用可由O3清潔提供及隨後藉由諸如NH4OH蝕刻劑移除SiGeOx。在實施例中，第一磊晶層314係SiGe，而第二磊晶層316/316A係容許選擇性移除第一磊晶層314之矽。應注意，如隨附圖式中所圖示的，歸因於第一磊晶層314之移除製程，第二磊晶層316/316A(例如，奈米線)具有實質圓形形狀(例如，圓柱狀)。
參考第1圖、第13A圖、第13B圖及第13C圖，製造方法100進行至步驟124，此處在基板210上形成內部間隔層840，包含環繞在S/D區域730中之第二磊晶層316/316A之每一者上。內部間隔層840可填充上述步驟118中之磊晶層314之移除所提供的縫隙830。內部間隔層840可包含氧化矽、氮化矽，及/或其他適當材料。在一些實施 例中，內部間隔層840與第10圖相關之上文討論的間隔層820在許多方面相似地形成。
再次參考第1圖、第14A圖、第14B圖及第14C圖，製造方法100進行至步驟126，此處回蝕此內部間隔層840。在當前實施例中，回蝕內部間隔層840以曝露S/D區域730中之鰭410'之部分，並在通道區域720中自虛設閘極堆疊710移除此內部間隔層840。內部間隔層840自磊晶堆疊310之頂表面及側表面移除，但此內部間隔層840在S/D區域730中保持插入及設置於磊晶堆疊310之第二磊晶層316/316A下方。在一些實施例中，藉由濕式蝕刻製程、乾式蝕刻製程、多步驟蝕刻製程，及/或其組合來移除內部間隔層840。
或者，在一些實施例中，回蝕內部間隔層840以使得此內部間隔層840如第14D圖及第14E圖所示自大部分S/D區域移除。S/D區域730中之剩餘之內部間隔層840將在隨後之最終閘極形成期間提供蝕刻終止層。第14D圖及第14E圖圖示代替磊晶層314之縫隙830，此縫隙830係由周邊環境(例如，空氣、N2)填充。
再次參考第1圖及第15圖，製造方法100進行至步驟128，此處在S/D區域730中形成S/D特徵850。可藉由執行磊晶生長製程形成S/D特徵850，此磊晶生長製程提供包覆磊晶堆疊310之磊晶材料。在一些實施例中，藉由在奈米線316/316A上磊晶生長半導體材料855來形成S/D特徵850。換言之，磊晶包覆層855係圍繞奈米線316/316A而形 成，此奈米線316/316A具有插入並設置於奈米線316/316A下方之內部間隔層840，此指的是圍繞奈米線形成「包覆層」。
對於其中內部間隔層840自S/D區域730(如第14D至14E所示)之大部分移除之情況，磊晶包覆層855填充S/D區域730中之縫隙830。
在各種實施例中，磊晶包覆層855可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP，及/或其他適當材料。在一些實施例中，可在磊晶製程期間原位摻雜磊晶包覆層855。舉例而言，在一些實施例中，磊晶包覆層855可摻雜硼。在一些實施例中，磊晶包覆層855可摻雜碳以形成Si：C源極/汲極(S/D)特徵、摻雜磷以形成Si：P S/D特徵，或摻雜碳和磷以形成SiCP S/D特徵。在實施例中，奈米線316/316A係矽，而磊晶包覆層855亦為矽。在一些實施例中，奈米線316/316A及磊晶包覆層855可包含相似材料，但為不同摻雜。在其他實施例中，奈米線316/316A包含第一半導體材料，磊晶包覆層855包含不同於第一半導體材料之第二半導體。
在一些實施例中，磊晶包覆層855並不是原位摻雜的，且舉例而言，而是執行佈植製程以摻雜磊晶包覆層855。如上所述，保持存在於閘極堆疊710下方之隔離區域510阻礙所佈植摻雜劑之潛在非所欲的擴散。
因此，與虛設閘極堆疊710相關之S/D特徵850包含奈米線316/316A及/或磊晶生長材料855。來自內部間 隔層840之介電質材料插入奈米線316/316A。奈米線316/316A之每一者延伸至通道區域，從而形成多通道、多S/D區域元件。
參考第1圖及第16圖，製造方法100進行至步驟130，此處在基板210上形成接觸蝕刻終止層(contact etch stop layer；CESL)860。在一些實施例中，CESL 860包含氮化矽層、氧化矽層、氧氮化矽層，及/或技術領域中習知之其他材料。CESL 860可由PECVD製程，及/或其他適當沉積製程或氧化製程形成。
參考第1圖及第17圖，製造方法100進行至步驟132，此處在基板210上形成間層介電質(inter-layer dielectric；ILD)層910。在某些實施例中，在形成ILD層910之後，移除虛設閘極堆疊710(如下所討論)。在一些實施例中，ILD層910包含材料，諸如四乙氧基矽烷(TEOS)氧化物、未摻雜之矽酸鹽玻璃，或諸如硼磷矽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、磷矽玻璃(PSG)、硼矽(酸鹽)玻璃(BSG)之摻雜的氧化矽，及/或其他適當介電質材料。可藉由PECVD製程或其他適當沉積技術沉積ILD層910。在一些實施例中，在形成ILD層910之後，半導體元件200可遭受高熱預算製程以退火ILD層。如上所述，在此高熱預算處理期間隔離區域510阻礙一些APT摻雜劑從基板區域內潛在擴散至元件通道區域。
在一些實例中，在沉積ILD層910之後，可執行平坦化製程以曝露虛設閘極堆疊710之頂表面。舉例而言， 平坦化製程包含CMP製程，此CMP製程移除上覆虛設閘極堆疊710之ILD層910之部分及平坦化半導體元件200之頂表面。此外，CMP製程可移除上覆虛設閘極堆疊710之硬遮罩716，以曝露電極層714，諸如多晶矽電極層。
參考第1圖及第18圖，製造方法100進行至步驟134，此處移除先前形成之剩餘虛設閘極堆疊710以在通道區域720中形成閘極溝槽920。如下所述，可隨後在閘極溝槽920中形成最終閘極結構(例如，包含高K值介電層及金屬閘極)。虛設閘極堆疊特徵710之移除可使用諸如選擇性濕式蝕刻、選擇性乾式蝕刻，或其組合之選擇性蝕刻製程來執行。
參考第1圖及第19圖，製造方法100進行至步驟136，其係自閘極溝槽920中之鰭410'移除虛設介電層620及第一磊晶層314。虛設介電層620在許多方面類似於第9圖相關之上文討論的蝕刻製程而進行移除。第一磊晶層314在許多方面類似於第12A圖至第12C圖相關之上文討論的蝕刻製程而進行移除。因此，第二磊晶層316/316A(奈米線)曝露於閘極溝槽920中。應注意，在步驟134之臨時處理階段期間，在通道區域(例如，磊晶層316/316A之間的縫隙830)中之相鄰奈米線之間提供縫隙830。用周邊環境條件(例如，空氣、氮氣等等)填充縫隙830。亦應注意，如隨附圖式中所示的，歸因於虛設氧化物移除及/或高K值介電質沉積製程，第二磊晶層316/316A(例如，奈米線)具有實質圓形形狀(例如，圓柱狀)。
前面已經提及，對於內部間隔層840自S/D區域730之大部分移除但保留於S/D區域730中對通道區域720(如第14D至14E圖所示)封閉之部分中的情況，內部間隔層840用作蝕刻終止層以在移除閘極溝槽920中之第一磊晶層314期間保護S/D特徵850之磊晶包覆層855。
參考第1圖及第20圖，製造方法100進行至步驟138，此處在閘極溝槽920內形成最終閘極堆疊1010，包含環繞奈米線316/316A。最終閘極結構可為多閘極電晶體之閘極。最終閘極結構可為高K值/金屬閘極堆疊，然而其他組成係可能的。在一些實施例中，最終閘極結構形成與多通道相關之閘極，此等多通道係由通道區域720中之複數個奈米線(現在其間具有縫隙830)提供。在當前實施例中，高K值/金屬閘極(HK/MG)堆疊1010係形成於閘極溝槽920中。在各種實施例中，HK/MG堆疊1010包含界面間層1012(未圖示)、界面間層1012上形成之高K值閘極介電層1014，及/或高K值閘極介電層1014上形成之金屬層1016。如本文所用及所述，高K值閘極介電質包含具有高介電常數之介電質材料，例如，大於熱氧化矽之介電常數(~3.9)。高K值/金屬閘極堆疊1010內使用之金屬層1016可包含金屬、金屬合金，或金屬矽化物。此外，HK/MG堆疊1010之形成可包含沉積，以形成各種閘極材料、一或更多個襯墊層，及一或更多個CMP製程以移除過多的閘極材料以及從而平坦化半導體元件200之頂表面。
在一些實施例中，界面間層1020包含介電質材料，諸如氧化矽(SiO2)、HfSiO，或氧氮化矽(SiON)。界面間層1012可由化學氧化作用、熱氧化作用、ALD、CVD，及/或其他適當方法形成。HK/MG堆疊1010之閘極介電層1014可包含高K值介電層，諸如二氧化鉿(HfO2)。或者，HK/MG堆疊1010之閘極介電層1014可包含其他高K值介電質，諸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氧氮化物(SiON)，其組合，或其他適當材料。高K值閘極介電層1014可由ALD、PVD、CVD、氧化作用，及/或其他適當方法形成。
HK/MG堆疊1010之金屬層1016可包含單層結構或代替地多層結構，諸如具有用以增強元件效能(功函數金屬層)之可選功函數之金屬層、襯墊層、潤濕層、黏合層、金屬合金或金屬矽化物之各種組合。舉例而言，金屬層1016可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni，其他適當金屬材料或其組合。在各種實施例中，金屬層1016可由ALD、PVD、CVD、電子束蒸發，或其他適當製程形成。此外，可分別形成用於NFET及PFET金屬層1016，金屬層1016可使用不同金屬層。在各種實施 例中，可執行CMP製程以自金屬層1016移除過多金屬，以此方式提供金屬層1016之實質平坦的頂表面。
參考第1圖及第21圖，製造方法100進行至步驟140，此處在基板210上形成圖案化硬遮罩1020。在一些實施例中，在形成硬遮罩1020之前，在HK/MG堆疊1010上形成閘極硬遮罩1018，以在隨後之蝕刻製程期間保護HK/MG堆疊1010。閘極硬遮罩1018可包含氮化矽、碳化矽、氧氮化矽，及/或其組合。閘極硬遮罩1018可由蝕刻及沉積製程形成。圖案化HM 1020具有界定稍後待形成之S/D接點的開口1025。開口1025與ILD層910在指定之S/D特徵850上對準。在一些實施例中，開口1025延伸至一個以上之S/D特徵850且若其側邊緣位於S/D特徵850之各個邊緣，則開口1025延伸至S/D特徵850之每一者。在一些實施例中，圖案化HM 1020可包含圖案化光阻劑層且由微影術製程形成。或者，圖案化HM 1020可藉由沉積HM層、藉由微影術製程在HM層上形成圖案化光阻劑層以及經由圖案化光阻劑層蝕刻HM材料層以形成圖案化HM 1020而形成。
參考第1圖及第22圖，製造方法100進行至步驟142，此處經由開口1025及S/D特徵850之部分移除ILD層910以形成源極/汲極(Source/Drain；S/D)接點溝槽1030。在當前實施例中，在溝槽蝕刻製程期間亦移除與S/D特徵850之移除部分相關之複數個頂部奈米線316/316A。S/D區域730中之剩餘S/D特徵850稱作850R且其包含多個奈米線316。在一些實施例中，形成S/D接點溝槽1030以使得 此S/D接點溝槽1030之底部係由一個以上之S/D特徵850R共享且因此其被稱為共用S/D溝槽。其側壁之下方部分係由磊晶包覆層855形成且其上方部分係由ILD層910形成。
溝槽蝕刻可包含濕式蝕刻、乾式蝕刻，及/或其組合。作為實例，乾式蝕刻製程可實施含氟氣體(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如，HBr及/或CHBr3)、含碘氣體、其他適當氣體及/或電漿，及/或其組合。在形成共用S/D接點溝槽1030之後，藉由蝕刻製程移除圖案化HM 1020。在第一圖案化HM 1020係光阻劑圖案之一個實例中，藉由濕式剝除及/或電漿灰化移除圖案化HM 1020。
參考第1圖、第23A圖、第23B圖、第23C圖及第23D圖，製造方法100進行至步驟144，此處在共用S/D接點溝槽1030中沉積導電層1045以形成源極/汲極(Source/Drain；S/D)導電金屬1050。當前，在沉積導電層1045之前，在S/D特徵850R上形成矽化物層1042以減少接點電阻，如第23A圖所示。因為矽化物層1042係在形成閘極堆疊1010之後形成，所以其稱為矽化物最後方案。沿著共用S/D接點溝槽1030之側壁在S/D 850R之頂表面上及在磊晶包覆層855上形成矽化物層1042。矽化物層1042可包含諸如矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀，或其組合之材料。矽化物層1042可由諸如自對準矽化物(Salicide)之矽化作用形成，在此矽化作用 中沉積金屬，在退火製程期間此金屬與矽反應，以及隨後藉由蝕刻移除未反應金屬。具體而言，在金屬沉積之後，提升溫度以用於退火，以增強Si與金屬之間的反應，從而形成矽化物，最終可蝕刻去除未反應的金屬。取決於金屬材料及其他條件退火可為一個步驟或多個步驟的退火。或者，矽化物層1042可由包含矽化物沉積之程序形成，此矽化物沉積諸如CVD、PVD，或ALD。
如第23B圖所示，隨後在共用S/D接點溝槽1030中填充導電層1045，以使得導電層1045在共用S/D接點溝槽1030內延伸至S/D特徵850R。導電層1045可包含銅(Cu)、鋁(Al)、鎢(W)、銅、銅鎂(CuMn)、銅鋁(CuAl)或銅矽(CuSi)，及/或其他適當導電材料。S/D接點金屬1050可由PVD、CVD、金屬有機化學氣相沉積(MOCVD)，或電鍍形成。在一些實施例中，執行CMP製程以自ILD層910移除過多的導電層1045，以此方式提供與ILD層910之頂表面實質共面的頂表面。
元件200可執行為環繞式閘極(GAA)元件，HK/MG堆疊1010係在奈米線316之多個側壁上形成。多閘極元件200係圖示於第23A圖及第23B圖中之等角視圖中以及第23C圖(經由閘極結構1010沿著線BB-BB之橫剖面)、第23D圖(沿著線A-A之橫剖面)、第23E圖(經由S/D特徵850R沿著線B-B之橫剖面)中之相對應橫剖面圖中。
在通道區域720中，如第23C圖及第23D圖所示，閘極介電層1014係設置於奈米線316下方。在一些實施 例中，閘極介電層1014環繞奈米線316之每一者。然而，在其他實施例中，HK/MG堆疊1010(例如，閘極1016)之其他部分亦可設置於奈米線316下方。頂部奈米線316A具有大於其他奈米線316之厚度。頂部奈米線316A具有大於其他奈米線316之厚度(直徑)。
在S/D區域730中，第23D圖及第23E圖中之元件200圖示具有磊晶包覆層855之S/D特徵850R，此磊晶包覆層855設置於奈米線316之多個表面上，同時內部間隔層840設置於奈米線316之間。S/D特徵850R包含多個奈米線且奈米線316之每一者延伸至通道區域720中，從而形成多通道、多S/D區域結構。S/D接點金屬1050(具有矽化物層1042)與S/D特徵850R實體接觸。在一些實施例中，S/D接點金屬1050(具有矽化物層1042)與多個S/D特徵850R接觸。S/D接點金屬1050(具有矽化物層1042)之下方部分與S/D特徵850R之磊晶生長包覆層855實體接觸以及S/D接點金屬1050之上方部分與ILD層910實體接觸。在一些實施例中，內部間隔層840之部分將S/D接點金屬1050(具有矽化物層1042)與閘極介電層1012及1014分離。
第23F圖、第23G圖及第23H圖圖示內部間隔層840自S/D區域730之大部分移除但保留於S/D區域730中之對通道區域720(如第14D圖-第14E圖所示)封閉之部分中之情形的元件200。S/D特徵850R具有設置於奈米線316之多個表面上、包含環繞於第二磊晶層316上之磊晶生長包覆層855。
可在製造方法100之前、期間及之後實施額外製程步驟，且可根據製造方法100之各種實施例代替或消除上述之一些製程步驟。
第24圖所示係包含半導體元件3000之製造之半導體製造的製造方法2000。步驟2002至2030分別與製造方法100之步驟102至130中之上述內容相似。因此，關於步驟102至130之上文論述分別適用於步驟2002至2030。本揭示案在各種實施例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，以致重複的元件符號及/或字母在各種實施例中指示相似的特徵，除非以其他方式表明。
參考第24圖及第25圖，在形成S/D特徵850之後，製造方法2000進行至步驟2032，此處蝕刻S/D特徵850以形成共用源極/汲極(Source/Drain；S/D)臺面2210。在一些實施例中，在多個S/D特徵850R上形成共用S/D臺面2210且其每一者包含多個奈米線316。蝕刻製程可包含濕式蝕刻、乾式蝕刻，及/或其組合。作為實例，乾式蝕刻製程可實施含氯氣體(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如，HBr及/或CHBr3)、含碘氣體，其他適當氣體及/或電漿，及/或其組合。
參考第24圖及第26圖，製造方法2000進行至步驟2034，此處移除CESL 860以進一步曝露共用S/D臺面2210之側壁。蝕刻製程可包含濕式蝕刻、乾式蝕刻，及/或其組合。在實施例中，藉由選擇濕式蝕刻移除CESL 860。
參考第24圖及第27圖，製造方法2000進行至步驟2036，此處在共用S/D臺面2210上形成矽化物層2220，包含環繞側壁2220。因為矽化物層2220係在形成最終閘極堆疊之前形成，所以其稱為矽化物最先方案。矽化物層2220在許多方面(包含本文所論述之材料)係與第23A、第23C圖及第23D圖相關之上文討論之矽化物層1042相似地形成。
參考第24圖及第28圖，在基板210上，包含在矽化物層2220上形成另一CESL 2240，製造方法2000進行至步驟3238。CESL 2240在許多方面係與第16圖相關之上文討論之CESL 860相似地形成，包含其中所討論之材料。
步驟2040至2052係分別與製造方法100之步驟132至144中上文論述之步驟相似。因此，關於步驟132至144中之上文論述係分別適用於步驟2040至2052，除非在步驟2052中不存在矽化物層沉積。本揭示案在各種實施例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，以致所重複之元件符號及/或字母在各種實施例中指示類似特徵，除非以其他方式指明。
參考第29A圖、第29B圖、第29C圖及第29D圖，元件3000可執行為環繞式閘極(GAA)元件，HK/MG堆疊1010形成在多個奈米線316上。多閘極元件3000係圖示於第29A圖中之等角視圖中以及第29B圖(經由閘極結構1010沿著線BB-BB之橫剖面)、第29C圖(沿著線A-A之 橫剖面)、第29D圖(經由S/D特徵850R沿著線B-B之橫剖面)中之相對應橫剖面圖中。
在通道區域720中，如第29B圖及第29C圖所示，閘極介電層1014係設置於奈米線316下方。在一些實施例中，閘極介電層1014環繞奈米線316之每一者。然而，在其他實施例中，HK/MG堆疊1010(例如，閘極1016)之其他部分亦可設置於奈米線316下方。頂部奈米線316A具有大於其他奈米線316之厚度。頂部奈米線316A具有大於其他奈米線316之厚度(直徑)。
在S/D區域730中，第29C圖及第29D圖中之元件3000圖示具有磊晶生長包覆層855之S/D特徵850R，此磊晶生長包覆層855設置於奈米線316之多個表面上，同時內部間隔層840設置於奈米線316之間。S/D特徵850R包含多個奈米線且奈米線316之每一者延伸至通道區域720中，從而形成多通道、多S/D區域結構。在S/D特徵850R上，包含沿著共用S/D臺面2210之側壁設置矽化物層2230。S/D接點金屬1050(具有矽化物層1042)之底部與S/D特徵850R實體接觸。在一些實施例中，S/D接點金屬1050(具有矽化物層1042)之底部與多個S/D特徵850R接觸。S/D接點金屬1050之側壁與ILD層910實體接觸。在一些實施例中，內部間隔層840之部分將S/D接點金屬1050(具有矽化物層1042)與閘極介電層1012及1014分離。
第29E圖、第29F圖及第29G圖圖示內部間隔層840自S/D區域730之大部分移除但保留於S/D區域730中 之對通道區域720(如第14D圖-第14E圖所示)封閉之部分中之情形的元件3000。S/D特徵850R具有設置於奈米線316之多個表面上、包含環繞於奈米線316上之磊晶生長包覆層855。
可在製造方法2000之前、期間及之後實施額外製程步驟，且可根據製造方法2000之各種實施例代替或消除上述之一些製程步驟。
半導體元件200及3000可進一步遭受CMOS或MOS技術處理，以形成技術領域中已知之各種特徵及區域。舉例而言，各種接點/通孔及多層在基板210上與特徵(例如，夾層介電質)互連，經配置以連接半導體元件200及3000之各種特徵或結構。
基於上文，可見本揭示案提供形成環繞式閘極、多源極/汲極區域結構之類的元件之元件及方法。元件設有環繞式矽化物S/D接點，此環繞式矽化物S/D接點具有矽化物最先(在形成最終閘極之前形成矽化物)方案及矽化物最後(在形成最終閘極之後形成矽化物)方案。元件亦設有奈米線堆疊上之環繞式矽化物S/D接點。方法提供相當簡單且可行的製程整合。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭示案之態樣。熟習此項技術者應瞭解，可輕易使用本揭示案作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未 脫離本發明之精神及範疇，且可在不脫離本揭示案之精神及範疇的情況下產生本文的各種變化、替代及更改。
200‧‧‧元件
210‧‧‧基板
310‧‧‧磊晶堆疊
316‧‧‧第二磊晶層
316A‧‧‧磊晶層
510‧‧‧氧化層
605‧‧‧覆蓋層
610'‧‧‧STI特徵
620‧‧‧虛設介電層
710‧‧‧閘極堆疊
714‧‧‧電極層
716‧‧‧硬遮罩
718‧‧‧氧化層
719‧‧‧氮化層
720‧‧‧通道區域
730‧‧‧S/D區域
830‧‧‧縫隙
A‧‧‧線
B‧‧‧線

Claims (1)

  1. 一種多閘極元件，包含：一源極/汲極特徵，設置於一基板上，該源極/汲極特徵包含：一第一奈米線；一第二奈米線，設置於該第一奈米線上；一包覆層，設置於該第一奈米線及該第二奈米線上；以及一間隔層，自該第一奈米線延伸至該第二奈米線；以及一導電特徵，直接設置於該源極/汲極特徵上，以使得該導電特徵與該包覆層及該間隔層實體接觸。
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CN (1) CN106816471A (zh)
TW (1) TW201724278A (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10211307B2 (en) 2017-07-18 2019-02-19 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacturing inner spacers in a gate-all-around (GAA) FET through multi-layer spacer replacement
CN109728093A (zh) * 2017-10-31 2019-05-07 台湾积体电路制造股份有限公司 半导体结构及其制造方法
US10361278B2 (en) 2017-08-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN111128736A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 半导体元件的制造方法及其元件
TWI726280B (zh) * 2018-08-17 2021-05-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11205706B2 (en) 2017-08-30 2021-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
TWI766994B (zh) * 2017-10-30 2022-06-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11677010B2 (en) 2017-10-30 2023-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
TWI814938B (zh) * 2018-11-13 2023-09-11 美商應用材料股份有限公司 整合半導體處理

Families Citing this family (101)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BR112014024251A8 (pt) * 2012-03-30 2018-01-23 Rhizen Pharmaceuticals S A novos compostos piridina 3,5-dissubstituída-3h-imidazo [4,5-b] e piridina 3,5-dissubstituída -3h-[1,2,3]triazolo[4,5-b] como moduladores de quinases de proteína c-met
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US9887269B2 (en) 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US11088033B2 (en) 2016-09-08 2021-08-10 International Business Machines Corporation Low resistance source-drain contacts using high temperature silicides
KR20180049847A (ko) * 2016-11-03 2018-05-14 삼성전자주식회사 반도체 소자
CN108231591B (zh) * 2016-12-09 2021-05-04 Imec 非营利协会 形成纳米线内间隔的方法
US9991262B1 (en) * 2017-06-15 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device on hybrid substrate and method of manufacturing the same
EP3425673A1 (en) * 2017-07-04 2019-01-09 IMEC vzw Germanium nanowire fabrication
US10699956B2 (en) 2017-08-30 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10403550B2 (en) 2017-08-30 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10374059B2 (en) * 2017-08-31 2019-08-06 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with nanowires
KR102283024B1 (ko) 2017-09-01 2021-07-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10453752B2 (en) 2017-09-18 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a gate-all-around semiconductor device
US10680109B2 (en) 2017-09-28 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS semiconductor device having fins and method of fabricating the same
US10497624B2 (en) 2017-09-29 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
DE102018108821A1 (de) * 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zur herstellung einer halbleitervorrichtung, und halbleitervorrichtung
US10332962B2 (en) 2017-10-11 2019-06-25 International Business Machines Corporation Nanosheet semiconductor structure with inner spacer formed by oxidation
US11380803B2 (en) * 2017-10-30 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US10868127B2 (en) * 2017-10-30 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure and manufacturing method for the same
US10833157B2 (en) * 2017-12-18 2020-11-10 International Business Machines Corporation iFinFET
CN111108605A (zh) * 2017-12-28 2020-05-05 英特尔公司 纳米线晶体管的源电极和漏电极保护
CN110571192A (zh) 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10825933B2 (en) * 2018-06-11 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure and manufacturing method for the same
US10651314B2 (en) * 2018-06-26 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire stack GAA device with inner spacer and methods for producing the same
US10930794B2 (en) * 2018-06-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned spacers for multi-gate devices and method of fabrication thereof
US10403738B1 (en) * 2018-07-20 2019-09-03 Varian Semiconductor Equipment Associates, Inc. Techniques for improved spacer in nanosheet device
CN109103108A (zh) * 2018-08-29 2018-12-28 中国科学院微电子研究所 一种半导体器件的形成方法
KR102524803B1 (ko) * 2018-11-14 2023-04-24 삼성전자주식회사 소스/드레인 영역을 갖는 반도체 소자
US11031298B2 (en) * 2018-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN111755333B (zh) * 2019-03-27 2024-02-27 芯恩（青岛）集成电路有限公司 一种纳米片场效应晶体管及其制备方法
CN112018113A (zh) 2019-05-29 2020-12-01 台湾积体电路制造股份有限公司 半导体装置及其形成方法
US11430892B2 (en) 2019-05-29 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacers for gate-all-around transistors
KR20200142153A (ko) * 2019-06-11 2020-12-22 삼성전자주식회사 반도체 소자
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
US11205650B2 (en) 2019-09-26 2021-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Input/output semiconductor devices
US11205711B2 (en) 2019-09-26 2021-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Selective inner spacer implementations
US11756997B2 (en) * 2019-10-31 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for forming the same
US11264508B2 (en) 2020-01-24 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage prevention structure and method
US11430867B2 (en) 2020-01-24 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Channel mobility improvement
DE102020116347A1 (de) 2020-02-19 2021-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Optimierung des transistor-gate-profils
US11404417B2 (en) 2020-02-26 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low leakage device
US11152477B2 (en) 2020-02-26 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors with different threshold voltages
US11855225B2 (en) 2020-02-27 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with epitaxial bridge feature and methods of forming the same
US11195937B2 (en) 2020-03-31 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate transistor structure
DE102020119940A1 (de) 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrfachgatetransistorstruktur
US11424338B2 (en) 2020-03-31 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal source/drain features
US11532711B2 (en) 2020-04-16 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. PMOSFET source drain
US11417766B2 (en) 2020-04-21 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors having nanostructures
US11289584B2 (en) 2020-04-24 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacer features for multi-gate transistors
DE102020121223A1 (de) 2020-04-24 2021-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Selektive Auskleidung auf Rückseitendurchkontaktierung und deren Verfahren
US11342413B2 (en) 2020-04-24 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Selective liner on backside via and method thereof
US11670723B2 (en) * 2020-05-12 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon channel tempering
DE102020131030A1 (de) * 2020-05-12 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Siliziumkanal-anlassen
US11670692B2 (en) 2020-05-13 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around devices having self-aligned capping between channel and backside power rail
US11948987B2 (en) 2020-05-28 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned backside source contact structure
US11532626B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Reduction of gate-drain capacitance
US11232988B2 (en) 2020-05-29 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Wavy profile mitigation
US11508736B2 (en) 2020-06-08 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming different types of devices
US11158634B1 (en) 2020-06-15 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Backside PN junction diode
US11222892B2 (en) 2020-06-15 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Backside power rail and methods of forming the same
US11637109B2 (en) 2020-06-29 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain feature separation structure
US11233005B1 (en) 2020-07-10 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing an anchor-shaped backside via
US11245036B1 (en) 2020-07-21 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Latch-up prevention
US11735669B2 (en) 2020-07-30 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically-oriented complementary transistor
US11450673B2 (en) * 2020-07-31 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Connection between source/drain and gate
US11329168B2 (en) 2020-07-31 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with fish bone structure and methods of forming the same
DE102020131140A1 (de) 2020-08-10 2022-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gateisolierungsstruktur
US11450662B2 (en) 2020-08-10 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation structure
US11437373B2 (en) 2020-08-13 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device structure
US11482594B2 (en) 2020-08-27 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power rail and method thereof
US11355502B2 (en) 2020-09-21 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with gate recess and methods of forming the same
US11437245B2 (en) 2020-09-30 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium hump reduction
US11404576B2 (en) 2020-10-13 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric fin structure
US11600625B2 (en) 2020-10-14 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having an offset source/drain feature and method of fabricating thereof
US11532744B2 (en) 2020-10-26 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Gate cut structure and method of forming the same
US11489078B2 (en) 2020-10-27 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Lightly-doped channel extensions
US11658119B2 (en) 2020-10-27 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Backside signal interconnection
US11462612B2 (en) 2020-10-28 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure
US11444178B2 (en) 2020-11-13 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Inner spacer liner
US11362217B1 (en) 2020-11-23 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming transistors of different configurations
US11569364B2 (en) * 2020-11-24 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide backside contact
US11699760B2 (en) 2021-01-04 2023-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure for stacked multi-gate device
US11527534B2 (en) 2021-01-06 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Gap-insulated semiconductor device
US11735647B2 (en) 2021-01-26 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device
US11728394B2 (en) 2021-01-27 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming backside power rails
US11710737B2 (en) 2021-02-05 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid semiconductor device
US11605720B2 (en) 2021-02-26 2023-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate cap
US11444170B1 (en) 2021-03-12 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with backside self-aligned power rail and methods of forming the same
US11615987B2 (en) 2021-03-26 2023-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Backside via with a low-k spacer
US11854896B2 (en) 2021-03-26 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with S/D bottom isolation and methods of forming the same
US11916105B2 (en) 2021-03-26 2024-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with corner isolation protection and methods of forming the same
US11784228B2 (en) 2021-04-09 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process and structure for source/drain contacts
US11848372B2 (en) 2021-04-21 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for reducing source/drain contact resistance at wafer backside
US11605638B2 (en) 2021-04-21 2023-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with multiple threshold voltages
US11791402B2 (en) 2021-05-14 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having strained channels
WO2022241630A1 (zh) * 2021-05-18 2022-11-24 复旦大学 环栅器件及其源漏制备方法、器件制备方法、电子设备
US11973128B2 (en) 2021-05-27 2024-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming multi-gate transistors
US11532733B1 (en) 2021-06-25 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric isolation structure for multi-gate transistors
US11855081B2 (en) 2021-07-16 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epitaxial features
US20240170563A1 (en) 2022-11-22 2024-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric Layer for Nanosheet Protection and Method of Forming the Same

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7425740B2 (en) 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8776734B1 (en) 2008-05-19 2014-07-15 Innovative Environmental Solutions, Llc Remedial system: a pollution control device for utilizing and abating volatile organic compounds
US8053299B2 (en) 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US8084308B2 (en) * 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
US8422273B2 (en) * 2009-05-21 2013-04-16 International Business Machines Corporation Nanowire mesh FET with multiple threshold voltages
US8216902B2 (en) * 2009-08-06 2012-07-10 International Business Machines Corporation Nanomesh SRAM cell
US8415718B2 (en) 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
US8395195B2 (en) 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8618556B2 (en) 2011-06-30 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design and method of fabricating same
US8609518B2 (en) 2011-07-22 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Re-growing source/drain regions from un-relaxed silicon layer
CN106847814B (zh) * 2011-12-19 2020-12-08 英特尔公司 在栅绕式架构中的锗和iii-v纳米线及纳米带的cmos实现
KR101824971B1 (ko) * 2011-12-23 2018-02-05 인텔 코포레이션 변조된 나노와이어 카운트를 갖는 반도체 구조물 및 그 제조 방법
CN104011849B (zh) * 2011-12-23 2016-12-28 英特尔公司 Cmos纳米线结构
WO2013095650A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Nanowire structures having non-discrete source and drain regions
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US8742509B2 (en) 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US8633516B1 (en) 2012-09-28 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stack stressor for semiconductor device
US8497177B1 (en) 2012-10-04 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9831345B2 (en) * 2013-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with rounded source/drain profile
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
FR3016237B1 (fr) * 2014-01-07 2017-06-09 Commissariat Energie Atomique Dispositif a nanofils de semi-conducteur partiellement entoures par une grille
US9577100B2 (en) * 2014-06-16 2017-02-21 Globalfoundries Inc. FinFET and nanowire semiconductor devices with suspended channel regions and gate structures surrounding the suspended channel regions
US9455323B2 (en) * 2014-08-28 2016-09-27 International Business Machines Corporation Under-spacer doping in fin-based semiconductor devices
EP3127862B1 (en) * 2015-08-06 2018-04-18 IMEC vzw A method of manufacturing a gate-all-around nanowire device comprising two different nanowires
CN108028279A (zh) * 2015-09-25 2018-05-11 英特尔公司 在晶体管隔片下的电阻降低
US9570555B1 (en) * 2015-10-29 2017-02-14 International Business Machines Corporation Source and drain epitaxial semiconductor material integration for high voltage semiconductor devices
US9887269B2 (en) 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11139381B2 (en) 2017-07-18 2021-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with gate-all-around (GAA) FETs having inner insulating spacers
TWI661490B (zh) * 2017-07-18 2019-06-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US10211307B2 (en) 2017-07-18 2019-02-19 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacturing inner spacers in a gate-all-around (GAA) FET through multi-layer spacer replacement
US10861952B2 (en) 2017-07-18 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacturing gate-all-around (GAA) FETs through partial replacement of gate spacers
US10361278B2 (en) 2017-08-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
TWI683355B (zh) * 2017-08-30 2020-01-21 台灣積體電路製造股份有限公司 半導體裝置的製造方法及半導體裝置
US10636891B2 (en) 2017-08-30 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11205706B2 (en) 2017-08-30 2021-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11677010B2 (en) 2017-10-30 2023-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
TWI766994B (zh) * 2017-10-30 2022-06-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TWI759453B (zh) * 2017-10-31 2022-04-01 台灣積體電路製造股份有限公司 半導體結構及其製造方法
CN109728093B (zh) * 2017-10-31 2023-05-16 台湾积体电路制造股份有限公司 半导体结构及其制造方法
US11728384B2 (en) 2017-10-31 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing semiconductor structure
US11411083B2 (en) 2017-10-31 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
CN109728093A (zh) * 2017-10-31 2019-05-07 台湾积体电路制造股份有限公司 半导体结构及其制造方法
US10998430B2 (en) 2018-08-17 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
US11894446B2 (en) 2018-08-17 2024-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device
TWI726280B (zh) * 2018-08-17 2021-05-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11367783B2 (en) 2018-08-17 2022-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
CN111128736A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 半导体元件的制造方法及其元件
CN111128736B (zh) * 2018-10-31 2023-04-11 台湾积体电路制造股份有限公司 半导体元件的制造方法及其元件
TWI772699B (zh) * 2018-10-31 2022-08-01 台灣積體電路製造股份有限公司 半導體元件的製造方法及其元件
US11335604B2 (en) 2018-10-31 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
TWI814938B (zh) * 2018-11-13 2023-09-11 美商應用材料股份有限公司 整合半導體處理

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