TWI726280B - 半導體裝置及其製造方法 - Google Patents

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Abstract

在半導體裝置的製造方法中，形成鰭狀結構於基材上方。雕刻此鰭狀結構，使得此鰭狀結構具有複數個未蝕刻和複數個蝕刻部分，其中蝕刻部分具有較未蝕刻部分窄的寬度部分。氧化雕刻過的鰭狀結構，使得複數個奈米線分別形成於未蝕刻部分中，且蝕刻部分氧化為氧化物。藉由移除氧化物，釋出此些奈米線。

Description

半導體裝置及其製造方法
為了追求更高的裝置密度、裝置效能和較低的成本，隨著半導體工業進展至奈米科技製程節點，在製造和設計二方面的挑戰造就了三維設計的發展，如多閘極場效電晶體(field effect transistor；FET)，其包括鰭狀場效電晶體(FinFET)和環繞式閘極場效電晶體(gate-all-around FET；GAAFET)。在鰭狀場效電晶體中，閘極電極與通道區的三個側表面相鄰，而閘極介電層插入在閘極電極和通道區之間。因為閘極結構環繞(包圍)鰭的三個表面，電晶體實質上具有三個閘極控制流經鰭和通道區的電流。不幸的是，第四面，或者說是通道區的底部分遠離閘極電極，因此並不受封閉閘極控制。相反的，在環繞式場效電晶體中，通道區的所有側表面都被閘極電極環繞，允許通道區較完全的空乏(depletion)，並因為較陡峭的次臨界電流擺幅(sub-threshold current swing；SS)和較小的汲極引致能障下降(drain induced barrier lowering；DIBL)，造成短通道效應減弱。電晶體的尺寸持續縮減至次10nm科技節點，故需要進一步改善環繞式閘極場效電晶體。
10、110、210:基材
20、120、220、225:鰭狀結構
20a、120a:上部分
20b、120b:底部分
22、122:部分
25、125、215:硬式罩幕
27、27a、27b、27c、27d、28、127、127a、127b、 127c、127d:奈米線
30:隔離絕緣層
40:第一犧牲閘極結構
42、142、172:犧牲閘極介電層
44:犧牲閘極電極層
45、145:側壁間隙壁
46:第一絕緣層
50、150、157:源極/汲極覆蓋層
52:閘極空隙
55:第二絕緣層
60:第一通道覆蓋層
61:第一通道側壁間隙壁
62:第二通道覆蓋層
63:第二通道側壁間隙壁
64:第三通道覆蓋層
65:第三通道側壁間隙壁
67:最後通道側壁間隙
68:剩餘側壁
69、139、169:犧牲層
70:第二犧牲閘極結構
71、170:第二犧牲閘極電極
72:第二犧牲閘極介電層
80、180、181:源極/汲極磊晶層
85、155、185:層間介電層
90、91、92、190、194:氧化物
102:閘極介電層
104:閘極電極層
130:第一絕緣層
142:犧牲閘極介電層
144:第一犧牲閘極電極
147:剩餘部分
149:鰭覆蓋層
160:第一覆蓋層
161:第一側壁間隙壁
162:第二覆蓋層
163:第二側壁間隙壁
167:最後覆蓋層
222:空隙
230、239:絕緣層
W1、W11:寬度
D1、D2、D3、D4、D5、D6、D11、D12、D13、D14:暴露出的量
藉由以下詳細說明並配合圖式閱讀，可更容易理解本揭露。在此強調的是，按照產業界的標準做法，各種特徵並未按比例繪製，僅為說明之用。事實上，為了清楚的討論，各種特徵的尺寸可任意放大或縮小。
[圖1]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖2]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖3]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖4]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖5]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖6]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖7]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖8]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖9A]和[圖9B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖9A]為立體圖，且[圖9B]為沿Y方向的剖面圖。
[圖10A]和[圖10B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖10A]為立體圖，且[圖10B]為沿Y方向的剖面圖。
[圖11A]和[圖11B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖11A]為立體圖，且[圖11B]為沿Y方向的剖面圖。
[圖12A]和[圖12B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖12A]為立體圖，且[圖12B]為沿Y方向的剖面圖。
[圖13A]和[圖13B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖13A]為立體圖，且[圖13B]為沿Y方向的剖面圖。
[圖14A]和[圖14B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖14A]為立體圖，且[圖14B]為沿Y方向的剖面圖。
[圖15A]至[圖15C]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖15A]為立體圖，[圖15B]為沿Y方向的剖面圖，以及[圖15C]為沿X方向的剖面圖。
[圖16A]至[圖16C]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖16A]為立體圖，[圖16B]為沿Y方向的剖面圖，以及[圖16C]為沿X方向的剖面圖。
[圖17A]至[圖17C]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖17A]為立體圖，[圖17B]為沿Y方向的剖面圖，以及[圖17C]為沿X方向的剖面圖。
[圖18A]至[圖18C]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖18A]為立體圖，[圖18B]為沿Y方向的剖面圖，以及[圖18C]為沿X方向的剖面圖。
[圖19A]和[圖19B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖19A]為立體圖，且[圖19B]為沿Y方向的剖面圖。
[圖20A]和[圖20B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖20A]為立體圖，且[圖20B]為沿Y方向的剖面圖。
[圖21A]和[圖21B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖21A]為立體圖，且[圖21B]為沿Y方向的剖面圖。
[圖22A]和[圖22B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖22A]為立體圖，且[圖22B]為沿Y方向的剖面圖。
[圖23A]和[圖23B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖23A]為立體圖，且[圖23B]為沿Y方向的剖面圖。
[圖24A]和[圖24B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖24A]為立體圖，且[圖24B]為沿Y方向的剖面圖。
[圖25A]和[圖25B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖25A]為立體圖，且[圖25B]為沿Y方向的剖面圖。
[圖26A]和[圖26B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖26A]為立體圖，且[圖26B]為沿Y方向的剖面圖。
[圖27A]和[圖27B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖27A]為立體圖，且[圖27B]為沿Y方向的剖面圖。
[圖28A]和[圖28B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖28A]為立體圖，且[圖28B]為沿Y方向的剖面圖。
[圖29A]和[圖29B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖29A]為立體圖，且[圖29B]為沿Y方向的剖面圖。
[圖30A]和[圖30B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖30A]為立體圖，且[圖30B]為沿Y方向的剖面圖。
[圖31A]和[圖31B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖31A]為立體圖，且[圖31B]為沿Y方向的剖面圖。
[圖32A]和[圖32B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖32A]為立體圖，且[圖32B]為沿Y方向的剖面圖。
[圖33A]和[圖33B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖33A]為立體圖，且[圖33B]為沿Y方向的剖面圖。
[圖34A]和[圖34B]為根據本揭露的實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖34A]為立體圖，且[圖34B]為沿Y方向的剖面圖。
[圖35A]和[圖35B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖35A]為立體圖，且[圖35B]為沿Y方向的剖面圖。
[圖36A]和[圖36B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖36A]為立體圖，且[圖36B]為沿Y方向的剖面圖。
[圖37A]和[圖37B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖37A]為立體圖，且[圖37B]為沿Y方向的剖面圖。
[圖38A]和[圖38B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖38A]為立體圖，且[圖38B]為沿Y方向的剖面圖。
[圖39A]和[圖39B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖39A]為立體圖，且[圖39B]為沿Y方向的剖面圖。
[圖40A]和[圖40B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖40A]為立體圖，且[圖40B]為沿Y方向的剖面圖。
[圖41A]和[圖41B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖41A]為立體圖，且[圖41B]為沿Y方向的剖面圖。
[圖42]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖43]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖44]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖45]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖46]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖47]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖48]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖49]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖50]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖51]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖52]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖53A]和[圖53B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖53A]為立體圖，且[圖53B]為沿Y方向的剖面圖。
[圖54A]和[圖54B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖54A]為立體圖，且[圖54B]為沿Y方向的剖面圖。
[圖55A]和[圖55B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖55A]為立體圖，且[圖55B]為沿Y方向的剖面圖。
[圖56A]和[圖56B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖56A]為立體圖，且[圖56B]為沿Y方向的剖面圖。
[圖57A]和[圖57B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖57A]為立體圖，且[圖57B]為沿Y方向的剖面圖。
[圖58A]和[圖58B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖58A]為立體圖，且[圖58B]為沿Y方向的剖面圖。
[圖59A]和[圖59B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖59A]為立體圖，且[圖59B]為沿Y方向的剖面圖。
[圖60A]和[圖60B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖60A]為立體圖，且[圖60B]為沿Y方向的剖面圖。
[圖61A]和[圖61B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖61A]為立體圖，且[圖61B]為沿Y方向的剖面圖。
[圖62A]和[圖62B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖62A]為立體圖，且[圖62B]為沿Y方向的剖面圖。
[圖63A]和[圖63B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖63A]為立體圖，且[圖63B]為沿Y方向的剖面圖。
[圖64A]和[圖64B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖64A]為立體圖，且[圖64B]為沿Y方向的剖面圖。
[圖65A]和[圖65B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖65A]為立體圖，且[圖65B]為沿Y方向的剖面圖。
[圖66A]和[圖66B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖66A]為立體圖，且[圖66B]為沿Y方向的剖面圖。
[圖67A]和[圖67B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖67A]為立體圖，且[圖67B]為沿Y方向的剖面圖。
[圖68A]和[圖68B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖68A]為立體圖，且[圖68B]為沿Y方向的剖面圖。
[圖69A]和[圖69B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖69A]為立體圖，且[圖69B]為沿Y方向的剖面圖。
[圖70A]和[圖70B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖70A]為立體圖，且[圖70B]為沿Y方向的剖面圖。
[圖71A]和[圖71B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖71A]為立體圖，且[圖71B]為沿Y方向的剖面圖。
[圖72A]和[圖72B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖72A]為立體圖，且[圖72B]為沿Y方向的剖面圖。
[圖73A]和[圖73B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖73A]為立體圖，且[圖73B]為沿Y方向的剖面圖。
[圖74A]和[圖74B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖74A]為立體圖，且[圖74B]為沿Y方向的剖面圖。
[圖75A]和[圖75B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖75A]為立體圖，且[圖75B]為沿Y方向的剖面圖。
[圖76A]和[圖76B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖76A]為立體圖，且[圖76B]為沿Y方向的剖面圖。
[圖77A]和[圖77B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖77A]為立體圖，且[圖77B]為沿Y方向的剖面圖。
[圖78]為根據本揭露的另一實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖79A]和[圖79B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖79A]為立體圖，且[圖79B]為沿Y方向的剖面圖。
[圖80A]和[圖80B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖80A]為立體圖，且[圖80B]為沿Y方向的剖面圖。
[圖81A]和[圖81B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖81A]為立體圖，且[圖81B]為沿Y方向的剖面圖。
[圖82A]和[圖82B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖82A]為立體圖，且[圖82B]為沿Y方向的剖面圖。
[圖83A]和[圖83B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖83A]為立體圖，且[圖83B]為沿Y方向的剖面圖。
[圖84A]和[圖84B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖84A]為立體圖，且[圖84B]為沿Y方向的剖面圖。
[圖85A]和[圖85B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖85A]為立體圖，且[圖85B]為沿Y方向的剖面圖。
[圖86A]和[圖86B]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖86A]為立體圖，且[圖86B]為沿Y方向的剖面圖。
[圖87A]至[圖87C]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。[圖87A]為立體圖，且[圖87B]和[圖87C]為沿Y方向的剖面圖。
[圖88]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖89]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖90]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖91]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖92]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖93]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖94]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖95]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖96]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖97]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖98]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖99]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
[圖100]為根據本揭露的其他實施例繪示製造半導體場效電晶體裝置的各個階段之一。
下面的揭露提供了許多不同的實施例或例示，用於實現本揭露的不同特徵。部件和安排的具體實例描述如下，以簡化本揭露之揭露。當然，這些是僅僅是例示並且不意在進行限制。例如，元件的尺寸可根據製程條件及/或裝 置的預定性質調整，並不限於所揭露的範圍或數值。再者，在接著的說明中敘述在第二特徵上方或上形成第一特徵可以包括在第一和第二特徵形成直接接觸的實施例，並且還可以包括附加特徵形成於第一和第二特徵之間的實施例，使得第一和第二特徵可以不直接接觸。各式的特徵可任意以不同尺規來繪示，以簡化和清楚說明。在所附圖示中，為達簡化的目的而可省略一些層/特徵。
此外，空間相對術語，如「之下」、「下方」、「低於」、「上方」、「高於」等，在本文中可以用於簡單說明如圖中所示元件或特徵對另一元件(多個)或特徵(多個特徵)的關係。除了在圖式中描述的位向，空間相對術語意欲包含元件使用或步驟時的不同位向。元件可以其他方式定位(旋轉90度或者在其它方位)，並且本文中所使用的相對的空間描述，同樣可以相應地進行解釋。此外，”由……所製成”的用語可代表”包含”和”由……所組成”。
於本揭露中，提供環繞式閘極場效電晶體和其製造方法。在此揭露中，形成通道區的奈米線結構不涉及半導體層堆疊之製造。
圖1至圖34B為根據本揭露的一個實施例繪示製造環繞式閘極場效電晶體的示範順序操作。可以了解的是，可於圖1至圖34B所示的製程前、中或後提供額外的操作，且下述所提的此些操作可被取代或減少，以達成此方法的其他實施例。此些操作/製程的順序可以調換。
如圖1和圖2所示，於半導體基材10上方形成半 導體鰭狀結構20。雖然基材10上方僅提供一個半導體鰭狀結構20，但鰭狀結構的數量並不限於1，此數量可為二或更多。在一些實施例中，基材10包括至少設於其表面的單晶半導體層。基材10可包含單晶半導體材料，例如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在某些的實施例中，基材10由矽晶體製成。
基材10可包括在其表面區域中的一或多個緩衝層(未繪示)。可設置此緩衝層以逐漸改變基材的晶格常數至源極/汲極區的晶格常數。此些緩衝層可由磊晶成長的單晶半導體材料所形成，例如但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP。在某個實施例中，基材10包含磊晶成長於矽基材10上的矽鍺(SiGe)緩衝層。SiGe緩衝層的鍺含量可由最底層的緩衝層為1原子%的鍺，增加至最上層的緩衝層為99原子%的鍺。在一些實施例中，SiGe緩衝層的鍺含量可從最底層的緩衝層為30原子%的鍺，增加至最上層的緩衝層為70原子%的鍺。
可以藉由任何合適的方法圖案化鰭狀結構20。 例如：可以使用一個或多個光微影製程來圖案化此結構，包括雙圖案化或多圖案化製程。一般而言，雙圖案化或多圖案化製程結合光微影和自對準製程，其允許預定建立的圖案具有更小的間距，例如比使用單一、直接的光微影製程所獲得的圖案之間距小。例如：在一個實施例中，在基材上形成犧 牲層並使用光微影製程圖案化此犧牲層。使用自對準製程，在圖案化的犧牲層旁邊形成間隙壁。然後去除犧牲層，並可以使用剩餘的間隙壁來圖案化堆疊的鰭狀結構。
在一些實施例中，如圖1所示，在基材10上形成硬式罩幕圖案25。然後，如上所述，藉由一或多個光微影和蝕刻操作，圖案化基材10。
在一些實施例中，硬式罩幕25包括第一罩幕層和第二罩幕層。第一罩幕層是由氧化矽製成的墊氧化物層，其可藉由熱氧化形成。第二罩幕層由氮化矽(SiN)製成，其藉由化學氣相沉積(CVD)形成，所述化學氣相沉積包括低壓化學氣相沉積(low pressure CVD；LPCVD)和電漿增強化學氣相沉積(plasma enhanced CVD；PECVD)、物理氣相沉積(plasma enhanced CVD；PVD)、原子層沉積(atomic layer deposition；ALD)，或其他合適的製程。 藉由使用包括光微影和蝕刻的圖案化操作，將罩幕層圖案化為硬罩幕圖案25。如圖2所示，鰭狀結構20沿X方向延伸。 在一些實施例中，在鰭狀結構20的兩側，形成一或多個虛設鰭狀結構，以改善圖案化操作中的圖案缺陷量(pattern fidelity)。在一些實施例中，鰭狀結構沿Y方向的寬度為約10nm至約40nm，並且在其他實施例中，此寬度為約20nm至約30nm。鰭狀結構20沿Z方向的高度為約10nm至約200nm。
在形成鰭狀結構20之後，在基材上方形成絕緣材料層，其包括一或多層絕緣材料，使得鰭狀結構完全嵌入 絕緣層中。用於絕緣層的絕緣材料可包括氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、SiCN、摻氟矽酸鹽玻璃(FSG)或低介電常數材料。此絕緣層藉由低壓化學氣相(LPCVD)、電漿CVD或可流動CVD形成。可以在形成絕緣層後進行退火操作。然後，進行如化學機械研磨(chemical mechanical polishing；CMP)方法及/或回蝕方法的平坦化操作，使得硬式罩幕25的上表面從絕緣材料層中暴露出來。在一些實施例中，在形成絕緣材料層之前，在鰭狀結構上形成一或多個鰭襯墊層。鰭襯墊層包括SiN或氮化矽基底的材料(例如：SiON、SiCN或SiOCN)中的一或多種。在一些實施例中，襯墊層可以藉由例如物理氣相沉積(PVD)，化學氣相沉積(CVD)或原子層沉積(ALD)的一或多個製程製程來沉積，但也可以使用任何可接受的製程。
然後，如圖3所示，凹陷絕緣材料層以形成隔離絕緣層30，使得鰭狀結構20的上部分暴露出來。隔離絕緣層30也稱為淺溝槽隔離(STI)。
如圖4和5所示，在隔離絕緣層30形成後，形成犧牲(虛設)閘極結構40。圖5繪示於暴露的鰭狀結構20上方形成第一犧牲閘極結構40後的結構。第一犧牲閘極結構40形成在將成為通道區的鰭狀結構的一部分上。犧牲閘極結構定義環繞式場效電晶體的通道區。第一犧牲閘極結構40包括犧牲閘極介電層42和第一犧牲閘極電極層44。犧牲閘極介電層42包括一或多層絕緣材料，例如氧化矽基底的材料。在一個實施例中，使用藉由CVD所形成的氧化矽做為 犧牲閘極介電層42。在一些實施例中，犧牲閘極介電層42的厚度為約1nm至約5nm。在一些實施例中，在形成第一犧牲閘極結構40之前，移除硬式罩幕25。
第一犧牲閘極結構40是藉由在鰭狀結構上方進行第一毯覆沉積犧牲閘極介電層42而形成。然後，將第一犧牲閘極電極層44，毯覆地沉積在犧牲閘極介電層上和鰭狀結構上方，使得鰭狀結構完全嵌入第一犧牲閘極電極層中，如圖4所示。第一犧牲閘極電極層包括矽，例如多晶矽或非晶矽。在一些實施例中，第一犧牲閘極電極層的厚度為約10nm至約200nm。在一些實施例中，對第一犧牲閘極電極層施予平坦化操作。犧牲閘極介電層和第一犧牲閘極電極層的沉積係使用CVD進行，此CVD包括LPCVD和PECVD、PVD、ALD或其他合適的製程。之後，在第一犧牲閘極電極層上形成罩幕層(未繪示)。在一些實施例中，此罩幕層包括墊SiN層和氧化矽罩幕層。
接下來，對罩幕層進行圖案化操作，且第一犧牲閘極電極層係被圖案化為第一犧牲閘極結構40，如圖5所示。藉由圖案化犧牲閘極結構，鰭狀結構20部分地暴露於第一犧牲閘極結構40的相對側上，從而定義源極/汲極(S/D)區，如圖5所示。在本揭露中，源極和汲極可互換使用，且其結構基本相同。在圖5中，形成一個犧牲閘極結構，但犧牲閘極結構的數量不限於一個。在一些實施例中，在X方向上設置兩個或更多個犧牲閘極結構。在某些實施例中，在犧牲閘極結構的兩側形成一或多個虛設犧牲閘極結 構，以改善圖案缺陷量。
如圖6所示，在犧牲閘極結構形成後，形成做為側壁間隙壁的第一絕緣層46。在一些實施例中，第一絕緣層46共形地形成在暴露的鰭狀結構20和第一犧牲閘極結構40上。第一絕緣層46包括一或多層絕緣材料，例如SiN、SiON、SiOC、SiOCN和SiCN，或任何其他合適的絕緣材料。也可以使用SiC做為絕緣材料。絕緣層46可以藉由ALD或CVD，或任何其他合適的方法形成。然後，如圖7所示，進行非等向性蝕刻，以形成側壁間隙壁45。
接著，如圖8所示，形成源極/汲極覆蓋層50。在一些實施例中，源極/汲極覆蓋層50包括一或多層SiN、SiCN、SiON和SiC。接下來，如圖9A和圖9B所示，藉由使用回蝕刻操作及/或CMP操作，平坦化源極/汲極覆蓋層50，以暴露出第一犧牲閘極電極層44的上表面。圖9B是沿Y方向切出的犧牲閘極結構的剖面圖。在一些實施例中，源極/汲極覆蓋層50與側壁隔離物45是由不同的材料製成。
然後，如圖10A和圖10B所示，去除第一犧牲閘極電極層44和犧牲閘極介電層42，以形成閘極空隙52。 在一些實施例中，在閘極空隙52中，暴露出具有硬式罩幕25的鰭狀結構20。當第一犧牲閘極電極層44是多晶矽時，可以使用如四甲基氫氧化銨(tetramethylammonium hydroxide；TMAH)溶液的溼式蝕刻劑，以選擇性地去除第一犧牲閘極電極層44。然後，使用電漿乾式蝕刻及/或溼式蝕刻操作，移除犧牲閘極介電層42。
接著，如圖11A和圖11B所示，將第二絕緣層55形成於閘極空隙52和源極/汲極覆蓋層50上方，並將第二絕緣層55填入閘極空隙52。在一些實施例中，第二絕緣層55與源極/汲極覆蓋層50是由不同材料所製成，且第二絕緣層55是由氧化矽基底的材料，如氧化矽、SiON和SiOC所製成。在一些實施例中，第二絕緣層55與側壁間隙壁45是由不同材料所製成。
接著，如圖12A和圖12B所示，凹陷第二絕緣層55，使得鰭狀結構20的上部分和硬式罩幕25暴露出來。 此凹陷蝕刻操作包括一或多個乾式蝕刻及/或溼式蝕刻操作。在一些實施例中，所暴露出的量D1，其為鰭狀結構20的頂部和凹陷的第二絕緣層55之上表面的距離，為約5nm至約30nm。
然後，如圖13A和圖13B所示，形成第一通道覆蓋層60，其是由SiN、SiCN、SiON和SiC的一者所製成。 在一些實施例中，第一通道覆蓋層60與源極/汲極覆蓋層50是由相同的材料所製成。在其他實施例中，第一通道覆蓋層60與源極/汲極覆蓋層50是由不同的材料所製成。
接下來，如圖14A和圖14B所示，進行非等向性蝕刻，以形成第一通道側壁間隙壁61。然後，如圖15A至圖15C所示，藉由一或多個乾式蝕刻及/或溼式蝕刻，進一步凹陷第二絕緣層55，以暴露出鰭狀結構20的一部分。 圖15B是沿Y方向切出的鰭狀結構20的剖面圖，及圖15C是是沿X方向在鰭狀結構20和第二絕緣層55之間的界面的剖 面圖。在一些實施例中，所暴露出的量D2，其為第一通道側壁間隙壁61的底部和凹陷的第二絕緣層55的上表面之間的距離，為約5nm至約30nm。
接著，如圖16A至圖16B所示，藉由蝕刻減少暴露部分的寬度，以雕刻鰭狀結構20的暴露部分。在一些實施例中，藉由使用TMAH或KOH的溼式蝕刻，蝕刻此暴露部分。在其他實施例中，使用乾式蝕刻。在一些實施例中，藉由此蝕刻操作，雕刻過的鰭狀結構20的最窄部分22的寬度W1，約為鰭狀結構20原本的寬度之約30%至約70%。再者，如圖16C所示，位於側壁間隙壁45下的部分鰭狀結構也在X方向上受到水平蝕刻。
然後，如圖17A至圖17C所示，進一步凹陷第二絕緣層55，以進一步暴露出鰭狀結構20的一部分。凹陷蝕刻操作包括一或多個乾式蝕刻及/或溼式蝕刻操作。在一些實施例中，所暴露出的量D3實質等於或小於D1。在一些實施例中，所暴露出的量D3為約5nm至約20nm。
然後，如圖18A至圖18C所示，形成第二通道覆蓋層62，其是由SiN、SiCN、SiON和SiC的一者所製成。 在一些實施例中，第二通道覆蓋層62與第一通道覆蓋層60是由相同的材料所製成。如圖18C所示，將第二通道覆蓋層62填入位於側壁間隙壁45下的鰭狀結構20之凹陷部分22中。在一些實施例中，在第二通道覆蓋層62形成前，移除第一通道側壁間隙壁61。在其他實施例中，在第二通道覆蓋層62形成前，不移除第一通道側壁間隙壁61。
接著，如圖19A和圖19B所示，進行非等向性蝕刻以形成第二通道側壁間隙壁63。然後，如圖20A和圖20B所示，藉由一或多個乾式蝕刻及/或溼式蝕刻，進一步凹陷第二絕緣層55，以暴露出鰭狀結構20的一部分。在一些實施例中，所暴露出的量D4，其為第二通道側壁間隙壁63的底部和凹陷的第二絕緣層55的上表面之間的距離，為約5nm至約20nm。在一些實施例中，D4實質與D2相等。
接著，如圖21A和圖21B所示，類似於圖17A至圖17C，部分地蝕刻鰭狀結構20的暴露部分，以減少暴露部分的寬度。然後，如圖22A和圖22B所示，類似於圖18A和圖18B，進一步凹陷第二絕緣層55，以進一步暴露出鰭狀結構20的一部分。在一些實施例中，所暴露出的量D5實質相等於D3。
然後，如圖23A和圖23B所示，類似於圖18A至圖18C，形成第三通道覆蓋層64，其是由SiN、SiCN、SiON和SiC的一者所製成。在一些實施例中，第三通道覆蓋層64與第一通道覆蓋層60由相同材料所製成。在一些實施例中，在第三通道覆蓋層64形成前，移除第二通道側壁間隙壁63。在其他實施例中，在第三通道覆蓋層64形成前，不移除第二通道側壁間隙壁63。接著，如圖24A和圖24B所示，類似於圖19A和圖19B，進行非等向性蝕刻，以形成第三通道側壁間隙壁65。然後，如圖25A和圖25B所示，類似於圖20A和圖20B，藉由一或多個乾式蝕刻及/或溼式蝕刻，進一步凹陷第二絕緣層55，以暴露出鰭狀結構20的一 部分。在一些實施例中，所暴露出的量D6，其為第三通道側壁間隙壁65的底部和凹陷的第二絕緣層55的上表面之間的距離，為約5nm至約20nm。在一些實施例中，D6實質與D2相等。接著，如圖26A和圖26B所示，類似於圖17A至圖17C，蝕刻鰭狀結構20的暴露部分，以減少暴露部分的寬度。
重複進行形成通道覆蓋層、凹陷第二絕緣層及蝕刻暴露出的鰭狀結構的操作至預定的次數，例如總共3至10次。因此，於通道區中形成雕刻過的鰭狀結構。
然後，如圖27A和圖27B所示，在最後通道覆蓋層形成於雕刻過的鰭狀結構上方，以及最後通道側壁間隙壁67形成後，形成犧牲層69，然後進行如回蝕操作和CMP操作之一或多個平坦化操作，以形成第二犧牲閘極結構70，如圖28A和圖28B所示。在一些實施例中，第二犧牲閘極結構70是經CVD由多晶矽或非晶矽所製成。
然後，如圖29A和圖29B所示，移除源極/汲極覆蓋層50和硬式罩幕25，以暴露出鰭狀結構20的源極/汲極區。在鰭狀結構20的源極/汲極區上方形成源極/汲極磊晶層80後，形成層間介電層(interlayer dielectric；ILD)85，如圖30A和圖30B所示。源極/汲極磊晶層80包括用於n通道場效電晶體的一或多層Si、SiP、SiC和SiCP，或用於p通道場效電晶體的一或多層Si、SiGe和Ge。對n通道場效電晶體而言，源極/汲極中也可以包含磷(P)。對p通道場效電晶體而言，源極/汲極中也可以包含硼(B)。源極/汲極磊晶 層80係藉由使用CVD、ALD或分子束磊晶(molecular beam epitaxy；MBE)的磊晶生長方法所形成。在一些實施例中，凹陷源極/汲極區的鰭狀結構至大約隔離絕緣層30的上表面，然後形成源極/汲極磊晶層80。用於層間介電層85的材料包括包含Si、O、C及/或H的化合物，例如氧化矽、SiON、SiCOH和SiOC。如聚合物的有機材料可以用於層間介電層85。在形成層間介電層85的材料之後，進行如CMP的平坦化操作，使得第二犧牲閘極結構70的頂部分暴露出來。然後，移除第二犧牲閘極結構70，並移除硬式罩幕25，如圖31A和圖31B所示。
接下來，對具有蝕刻部分之暴露出的雕刻鰭狀結構20進行氧化，以形成多個奈米線27，此些奈米線27係由氧化物90分隔開。在一些實施例中，如圖32A和圖32B所示，形成4個奈米線27a至27d，但奈米線的數量並不限於4。進行氧化製程，使得雕刻鰭狀結構20被蝕刻之窄部分完全地氧化，但雕刻鰭狀結構20未被蝕刻的部分則僅部分氧化。在一些實施例中，使用一或多個熱氧化製程、電漿氧化製程及/或化學氧化製程。在一些實施例中，熱氧化製程的製程溫度為約500℃至約800℃。在一些實施例中，電漿氧化製程的製程溫度為約300℃至約500℃。在暴露的鰭狀結構20之氧化過程中，層間介電層85保護源極/汲極結構80。
然後，如圖33A和圖33B所示，移除氧化物90，以釋出半導體奈米線27。可藉由適合的乾式蝕刻及/或溼式 蝕刻操作，移除氧化物90。在半導體奈米線27形成之後，形成環繞每個奈米線27(通道)的閘極介電層102，且閘極電極層104形成於閘極介電層102上，如圖34A和圖34B所示。
在某些實施例中，閘極介電層102包括一或多層介電材料，例如氧化矽、氮化矽或高介電常數材料、其他合適的介電材料，及/或其組合。高介電常數材料的例子包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高介電常數材料，及/或其組合。在一些實施例中，閘極介電層102包括在通道層和介電材料之間形成的界面層。
可以藉由CVD、ALD或任何合適的方法形成閘極介電層102。在一實施例中，使用如ALD的高度共形沉積製程，形成閘極介電層102，以確保形成於每個通道層周圍的閘極介電層具有均勻厚度。在一實施例中，閘極介電層102的厚度為約1nm至約6nm。
閘極電極層104形成於閘極介電層102上，以圍繞每個通道層。閘極電極層104包括一或多層導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料，及/或其組合。
閘極電極層104可以藉由CVD、ALD、電鍍或其他合適的方法形成。閘極電極層104也沉積於層間介電層85的上表面上方。然後，藉由使用例如CMP，平坦化形成 於層間介電層85上的閘極介電層和閘極電極層，直到顯露出層間介電層85的頂表面。
在本揭露的某些實施例中，一或多個功函數調整層(未繪示)插入於閘極介電層102和閘極電極104之間。 功函數調整層由導電材料所製成，如單一層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或此些材料的二或更多者的多層。對n通道場效電晶體而言，以TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一或多者做為功函數調整層，而對p通道場效電晶體而言，以TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一或多者做為功函數調整層。此功函數調整層可以藉由ALD、PVD、CVD、電子束蒸發或其他合適的製程形成。此外，可分開形成用於n通道場效電晶體和p通道場效電晶體的功函數調整層，其可使用不同的金屬層。
在一些實施例中，如圖34A和圖34B所示，至少一奈米線27的剖面形狀和面積，與其他剩餘的奈米線之剖面形狀和面積不同。在某些實施例中，在此些奈米線27中，最上方奈米線27d具有最大的剖面面積。在一些實施例中，最上方奈米線27d具有非點對稱的淚滴形，但其他剩餘的奈米線具有點對稱的橢圓形。在其他實施例中，此些奈米線27的剖面形狀和面積彼此不同。
可以了解的是，此環繞式閘極場效電晶體可進一步進行互補式金氧半場效電晶體製程，以形成如接觸/介層窗、內連接金屬層、介電層、鈍化層等之各種特徵。
圖35A至圖41B為根據本揭露的另一實施例繪示製造環繞式閘極場效電晶體的示範順序操作。可以了解的是，可於圖35A至圖41B所示的製程前、中或後提供額外的操作，且下述所提的此些操作可被取代或減少，以達成此方法的其他實施例。此些操作/製程的順序可以調換。與圖1至圖34B所述之實施例相同或相似的材料、配置、尺寸及/或製程，可適用於下述實施例中，且可能會省略關於上述內容的詳細說明。
在此實施例中，在源極/汲極磊晶層80形成前，形成奈米線27。在如圖15A至圖15C所示的結構形成後，重複圖16A至圖26B所述的製程，以形成具有數個蝕刻窄部分的鰭狀結構20。然後，移除最後通道覆蓋層和硬式罩幕25，從而獲得圖35A和圖35B所示的結構。然後，藉由與圖32A和圖32B所說明之操作相同或相似者，對具有蝕刻部分的暴露出的鰭狀結構20進行氧化，以形成由氧化物90分隔開的多個奈米線27。圖36A和圖36B繪示氧化物90形成後的結構。
然後，如圖37A和圖37B所示，藉由與圖33A和圖33B所說明之相同或相似的操作，移除氧化物90以釋出半導體奈米線27。在半導體奈米線27形成後，形成環繞於每個奈米線27(通道)的第二犧牲閘極介電層72，且第二犧牲閘極電極71形成於閘極介電層72上，如圖38A和圖38B所示。在一些實施例中，藉由CVD形成由氧化矽所製成的第二犧牲閘極介電層72，以及藉由CVD形成由多晶矽或非 晶矽所製成的第二犧牲閘極電極71。
然後，類似於圖29A和圖29B，移除源極/汲極覆蓋層50和硬式罩幕25，以暴露出鰭狀結構20的源極/汲極區，如圖39A和圖39B所示。類似於圖30A和圖30B，在鰭狀結構20的源極/汲極區上方形成源極/汲極磊晶層80後，形成層間介電層(interlayer dielectric；ILD)85，如圖40A和圖40B所示。源極/汲極磊晶層80包括用於n通道場效電晶體的一或多層Si、SiP、SiC和SiCP，或用於p通道場效電晶體的一或多層Si、SiGe和Ge。對n通道場效電晶體而言，源極/汲極中也可以包含磷(P)。對p通道場效電晶體而言，源極/汲極中也可以包含硼(B)。源極/汲極磊晶層80係藉由使用CVD、ALD或分子束磊晶(molecular beam epitaxy；MBE)的磊晶生長方法所形成。在一些實施例中，源極/汲極區的鰭狀結構係凹陷至大約隔離絕緣層30的上表面，然後形成源極/汲極磊晶層80。在形成層間介電層85的材料之後，進行如CMP的平坦化操作，使得第二犧牲閘極電極71的頂部分暴露出來。然後，移除第二犧牲閘極電極71，並移除第二犧牲閘極介電層72，如圖41A和圖41B所示。然後，以類似於圖34A和圖34B的方法形成閘極介電層和金屬閘極電極。
圖42至圖46為根據本揭露的另一實施例繪示製造環繞式閘極場效電晶體的示範順序操作。可以了解的是，可於圖42至圖46所示的製程前、中或後提供額外的操作，且下述所提的此些操作可被取代或減少，以達成此方法 的其他實施例。此些操作/製程的順序可以調換。與圖1至圖41B所述之實施例相同或相似的材料、配置、尺寸及/或製程，可適用於下述實施例中，且可能會省略關於上述內容的詳細說明。
在圖15A至圖15C所示的結構形成之後，重複前述製程以形成具有數個蝕刻窄部分的鰭狀結構20。圖42繪示最後通道側壁間隙壁67形成後的結構。然後，如圖43所示，移除通道側壁間隙壁67的一部分，使得通道側壁間隙壁67做為剩餘側壁68，僅留於鰭狀結構20的窄部分上。 在一些實施例中，使用一或多個等向性蝕刻操作進行上述操作。
然後，對具有剩餘通道側壁68的暴露出的鰭狀結構20進行氧化，以形成被氧化物92分隔開的多個奈米線28，如圖44所示。在一些實施例中，使用一或多個熱氧化製程、電漿氧化製程及/或化學氧化製程。在一些實施例中，熱氧化製程的製程溫度為約500℃至約800℃。在一些實施例中，電漿氧化製程的製程溫度為約300℃至約500℃。在暴露的鰭狀結構20之氧化過程中，剩餘通道側壁68保護將要形成奈米線28的部分鰭狀結構。
接下來，如圖45所示，移除氧化物92，並進一步移除剩餘通道側壁68，如圖46所示，從而釋出奈米線。 在一些實施例中，對奈米線28進行一或多個額外的蝕刻操作，以圓化奈米線28的角。
在一些實施例中，形成如圖30A和圖30B所示 的結構，並移除犧牲層70後，獲得如圖42所示的結構。在此種狀況中，形成奈米線28後，進行如圖34A和圖34B所說明的操作。換言之，在源極/汲極磊晶層80形成後，形成奈米線28。在另一些實施例中，在圖27A和圖27B所示的犧牲層69形成前，獲得如圖42所示的結構，並依照前述形成奈米線28。在此種情況中，進行圖38A至圖41B所說明的操作。換言之，在一些實施例中，在源極/汲極磊晶層80形成前，形成奈米線28。
圖47至圖52為根據本揭露的另一實施例繪示製造環繞式閘極場效電晶體的示範順序操作。可以了解的是，可於圖47至圖52所示的製程前、中或後提供額外的操作，且下述所提的此些操作可被取代或減少，以達成此方法的其他實施例。此些操作/製程的順序可以調換。與圖1至圖46所述之實施例相同或相似的材料、配置、尺寸及/或製程，可適用於下述實施例中，且可能會省略關於上述內容的詳細說明。
圖47與圖26B相同。在此實施例中，進行蝕刻操作以減少鰭狀結構的寬度，使得鰭狀結構20的上部分20a與底部分20b分開，如圖48所示。然後，如圖49所示，移除第三通道側壁間隙壁65。需說明的是，鰭狀結構20的上部分20a至少由側壁間隙壁45所支撐。然後，在一些實施例中，如圖50所示，選擇性地凹陷第二絕緣層55，以暴露出鰭狀結構的底部分20b的上部分。接下來，如圖51所示，藉由相同或類似於圖32A、圖32B、圖36A和圖36B所說明的 操作，進行氧化製程以形成奈米線27。然後，移除氧化物91，從而釋出如圖52所示的奈米線。在前述的實施例中，於第三通道側壁間隙壁65形成後，進行分開製程，以分開上部分20a和底部分20b。在其他實施例中，在最後通道側壁間隙壁形成後，此最後通道側壁間隙壁可為第四、第五、……等，進行此分開製程，以分開上部分20a和底部分20b。
圖53A至圖77B為根據本揭露的另一實施例繪示製造環繞式閘極場效電晶體的示範順序操作。可以了解的是，可於圖53A至圖77B所示的製程前、中或後提供額外的操作，且下述所提的此些操作可被取代或減少，以達成此方法的其他實施例。此些操作/製程的順序可以調換。與圖1至圖52所述之實施例相同或相似的材料、配置、尺寸及/或製程，可適用於下述實施例中，且可能會省略關於上述內容的詳細說明。
在下述的實施例中，在犧性閘極結構形成前，雕刻鰭狀結構。
類似於圖2，具有硬式罩幕125的半導體鰭狀結構120係形成於半導體基材110上，如圖53A所示。然後，如圖54A和圖54B所示，於鰭狀結構120上方形成第一絕緣層130。形成第一絕緣層130，以完全地覆蓋鰭狀結構120，並進行如CMP的平坦化操作，以暴露出硬式罩幕125。第一絕緣層130包括氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、SiCN、摻氟矽酸鹽玻璃(FSG)或低介電常數材 料。此絕緣層藉由LPCVD、電漿CVD或可流動CVD形成。
接下來，如圖55A和圖55B所示，凹陷第一絕緣層130，以暴露出鰭狀結構120的上部分。此凹陷蝕刻包括一或多個乾式蝕刻及/或溼式蝕刻操作。在一些實施例中，所暴露出的量D11，其為鰭狀結構120的頂部和凹陷的第一絕緣層130之上表面的距離，為約5nm至約30nm。
然後，如圖56A和圖56B所示，形成第一覆蓋層160，其是由SiN、SiCN、SiON和SiC的一者所製成。 在一些實施例中，第一覆蓋層160與第一絕緣層130是由不同的材料所製成。在一些實施例中，第一覆蓋層160與硬式罩幕125是由相同的材料所製成。
接著，如圖57A和圖57B所示，進行非等向性蝕刻，以形成第一側壁間隙壁161。然後，如圖58A和圖58B所示，藉由一或多個乾式蝕刻及/或溼式蝕刻，進一步凹陷第一絕緣層130，以暴露出鰭狀結構120的一部分。在一些實施例中，所暴露出的量D12，其為第一側壁間隙壁161的底部和凹陷的第一絕緣層130的上表面之間的距離，為約5nm至約30nm。
接著，如圖59A至圖59B所示，藉由蝕刻以減少暴露部分的寬度，以雕刻鰭狀結構20的暴露部分。在一些實施例中，藉由使用TMAH或KOH的溼式蝕刻，蝕刻此暴露部分。在其他實施例中，使用乾式蝕刻。在一些實施例中，藉由此蝕刻操作，雕刻鰭狀結構20的最窄部分122的寬度W11，約為鰭狀結構120原本的寬度之約30%至約70%。
然後，如圖60A和圖60B所示，進一步凹陷第一絕緣層130，以進一步暴露出鰭狀結構120的一部分。凹陷蝕刻操作包括一或多個乾式蝕刻及/或溼式蝕刻操作。在一些實施例中，所暴露出的量D13實質等於或小於D11。在一些實施例中，所暴露出的量D13為約5nm至約20nm。
然後，如圖61A和圖61B所示，形成第二覆蓋層162，其是由SiN、SiCN、SiON和SiC的一者所製成。 在一些實施例中，在第二覆蓋層162形成前，移除第一通道側壁間隙壁161。在其他實施例中，在第二覆蓋層162形成前，不移除第一通道側壁間隙壁161。在一些實施例中，第二覆蓋層162與第一覆蓋層160是由相同的材料所製成。
接著，如圖62A和圖62B所示，進行非等向性蝕刻以形成第二側壁間隙壁163。然後，如圖63A和圖63B所示，藉由一或多個乾式蝕刻及/或溼式蝕刻，進一步凹陷第一絕緣層130，以暴露出鰭狀結構120的一部分。在一些實施例中，所暴露出的量D14，其為第二側壁間隙壁163的底部和凹陷的第一絕緣層130的上表面之間的距離，為約5nm至約20nm。在一些實施例中，D14實質與D12相等。
接著，如圖64A和圖64B所示，類似於圖59A和圖59B，部分地蝕刻鰭狀結構120的暴露部分，以減少暴露部分的寬度，從而雕刻鰭狀結構120的暴露部分。
重複進行形成覆蓋層、凹陷第一絕緣層及蝕刻(雕刻)暴露出的鰭狀結構的操作至預定的次數，例如總共3至10次。因此，於通道區和源極/汲極區中形成雕刻鰭狀結 構120。
圖65A和圖65B繪示形成最後覆蓋層167和進行最後的雕刻操作後的結構。然後，如圖66A和圖66B所示，形成鰭覆蓋層149。在一些實施例中，鰭覆蓋層149與第一至最後的覆蓋層是由相同的材料所製成，此材料可包括SiN、SiCN、SiON和SiC的一者。接下來，如圖67A和圖67B所示，圖案化鰭覆蓋層以暴露出雕刻過的鰭狀結構的通道區，並形成源極/汲極覆蓋層150。
然後，如圖68A和圖68B所示，形成犧牲閘極介電層142於雕刻過的鰭狀結構120上方，並形成犧牲層139。然後，如圖69A和圖69B所示，進行如回蝕操作和CMP操作之一或多個平坦化操作，以形成第一犧牲閘極電極144。在一些實施例中，第一犧牲閘極電極144是經CVD由多晶矽或非晶矽所製成。犧牲閘極介電層142是經CVD由氧化矽所製成。
然後，如圖70A和圖70B所示，移除源極/汲極覆蓋層，並形成做為閘極側壁間隙壁的絕緣材料層140。絕緣材料層140包括一或多層的絕緣材料，如SiN、SiON、SiOC、SiOCN和SiCN，或任何其他適合的絕緣材料。也可使用SiC做為絕緣材料。絕緣材料層140可以藉由ALD或CVD，或任何其他合適的方法形成。然後，如圖71A和圖71B所示，進行非等向性蝕刻，以形成側壁間隙壁145。圖71B是沿Y方向切出的源極/汲極區的剖面圖。如圖71A和圖71B所示，絕緣材料層140的剩餘部分147存在於鰭狀結構 的雕刻部分，且接著藉由一或多個乾式蝕刻及/或溼式蝕刻，移除剩餘部分147，如圖72A和圖72B所示。圖72B為是沿Y方向切出的源極/汲極區的剖面圖。在一些實施例中，側壁間隙壁145也稍微被蝕刻，因此側壁間隙壁145的寬度變小。
然後，如圖73A和圖73B所示，形成源極/汲極磊晶層180於雕刻過的鰭狀結構120之源極/汲極區上方。圖73B是沿Y方向切出的源極/汲極區的剖面圖。源極/汲極磊晶層180包括用於n通道場效電晶體的一或多層Si、SiP、SiC和SiCP，或用於p通道場效電晶體的一或多層Si、SiGe和Ge。對n通道場效電晶體而言，源極/汲極中也可以包含磷(P)。對p通道場效電晶體而言，源極/汲極中也可以包含硼(B)。源極/汲極磊晶層180係藉由使用CVD、ALD或分子束磊晶(molecular beam epitaxy；MBE)的磊晶生長方法所形成。接著，如圖74A和圖74B所示，形成層間介電層155。圖74B是沿Y方向切出的源極/汲極區的剖面圖。層間介電層155的材料包括包含Si、O、C和/或H的化合物，例如氧化矽、SiON、SiCOH和SiOC。如聚合物的有機材料可以用於層間介電層155。在形成層間介電層155的材料之後，進行如CMP的平坦化操作，使得第一犧牲閘極電極144和犧牲閘極介電層142的頂部分暴露出來。然後，移除第一犧牲閘極電極144和犧牲閘極介電層142，如圖75A和圖75B所示。圖75B是沿Y方向切出的通道區的剖面圖。
接下來，如圖76A和圖76B所示，對雕刻後的 鰭狀結構120進行氧化，以形成多個奈米線127，此些奈米線127係由氧化物190分隔開。圖76B是沿Y方向切出的通道區的剖面圖。在一些實施例中，如圖76A和圖76B所示，形成4個奈米線127a至127d，但奈米線的數量並不限於4。 進行氧化製程，使得雕刻後的鰭狀結構120被蝕刻之窄部分完全地氧化，但雕刻後的鰭狀結構120未被蝕刻的部分則僅部分氧化。在一些實施例中，使用一或多個熱氧化製程、電漿氧化製程及/或化學氧化製程。在一些實施例中，熱氧化製程的製程溫度為約500℃至約800℃。在一些實施例中，電漿氧化製程的製程溫度為約300℃至約500℃。在暴露的鰭狀結構120之氧化過程中，層間介電層155保護源極/汲極結構180。
然後，如圖77A和圖77B所示，移除氧化物190，以釋出半導體奈米線127。圖77B是沿Y方向切出的通道區的剖面圖。類似於圖34A和圖34B所示，在半導體奈米線127形成之後，形成環繞每個奈米線127的閘極介電層，並形成閘極電極層於閘極介電層上。可以了解的是，此環繞式閘極場效電晶體可進一步進行互補式金氧半場效電晶體製程，以形成如接觸/介層窗、內連接金屬層、介電層、鈍化層等之各種特徵。
在一些實施例中，於源極/汲極磊晶層形成前，凹陷雕刻過的鰭狀結構之源極/汲極區至約第一絕緣層130的上表面，然後形成源極/汲極磊晶層181，如圖78所示。 圖78是沿Y方向切出的源極/汲極區的剖面圖。
圖79A至圖87C為根據本揭露的另一實施例繪示製造環繞式閘極場效電晶體的示範順序操作。可以了解的是，可於圖79A至圖87C所示的製程前、中或後提供額外的操作，且下述所提的此些操作可被取代或減少，以達成此方法的其他實施例。此些操作/製程的順序可以調換。與圖1至圖78所述之實施例相同或相似的材料、配置、尺寸及/或製程，可適用於下述實施例中，且可能會省略關於上述內容的詳細說明。
圖79A和圖79B與圖71A和圖71B相同。然後，如圖80A和圖80B所示，形成第二源極/汲極覆蓋層157。圖80B是沿Y方向切出的源極/汲極區的剖面圖。在些實施例中，源極/汲極覆蓋層157包括SiN、SiCN、SiON和SiC的一或多層。
然後，移除第一犧牲閘極電極144和犧牲閘極介電層142，以暴露出雕刻過的鰭狀結構120。接著，如圖81A和圖81B所示，類似於圖76A和圖76B，對暴露出的雕刻過的鰭狀結構120進行氧化，以形成由氧化物190分隔開的多個奈米線127。圖81B是沿Y方向切出的通道區的剖面圖。在一些實施例中，如圖81A和圖81B所示，形成4個奈米線127a至127d，但奈米線的數量並不限於4。進行氧化製程，使得雕刻後的鰭狀結構120被蝕刻之窄部分完全地氧化，但雕刻後的鰭狀結構20未被蝕刻的部分則僅部分氧化。在一些實施例中，使用一或多個熱氧化製程、電漿氧化製程及/或化學氧化製程。在一些實施例中，熱氧化製程的 製程溫度為約500℃至約800℃。在一些實施例中，電漿氧化製程的製程溫度為約300℃至約500℃。在暴露的鰭狀結構120的通道區之氧化過程中，第二源極/汲極覆蓋層157保護鰭狀結構120的源極/汲極區。
然後，如圖82A和圖82B所示，移除氧化物190，以釋出半導體奈米線127。圖82B是沿Y方向切出的通道區的剖面圖。如圖83A和圖83B所示，在半導體奈米線127形成之後，形成環繞每個奈米線127的犧性閘極介電層172，並形成犧牲層169於犧牲閘極介電層172上。然後，進行如回蝕操作和CMP操作的一或多個平坦化操作，以形成第二犧牲閘極電極170於犧牲閘極介電層172上，如圖84A和圖84B所示。
接下來，如圖85A和圖85B所示，移除第二源極/汲極覆蓋層157，並從源極/汲極區移除絕緣材料層140的剩餘部分147。圖85B是沿Y方向切出的源極/汲極區的剖面圖。在一些實施例中，絕緣材料層140的剩餘部分147保留於側壁間隙壁145下。
然後，如圖86A和圖86B所示，類似於圖73A和圖73B，形成源極/汲極磊晶層180於雕刻過的鰭狀結構120之源極/汲極區上方。圖86B是沿Y方向切出的源極/汲極區的剖面圖。
接著，如圖87A至圖87C所示，形成層間介電層185於源極/汲極磊晶層180上方。圖87B是沿Y方向切出的通道區的剖面圖，以及圖87C是沿Y方向切出的源極/汲極 區的剖面圖。在一些實施例中，類似於圖78，在源極/汲極磊晶層形成前，凹陷源極/汲極區的雕刻過的鰭狀結構至約第一絕緣層130的上表面，然後形成源極/汲極磊晶層180。 然後，類似於圖34A和圖34B，移除第二犧牲閘極電極170和犧牲閘極介電層172，並形成閘極介電層和金屬閘極電極。
圖88至圖93為根據本揭露的另一實施例繪示製造環繞式閘極場效電晶體的示範順序操作。可以了解的是，可於圖88至圖93所示的製程前、中或後提供額外的操作，且下述所提的此些操作可被取代或減少，以達成此方法的其他實施例。此些操作/製程的順序可以調換。與圖1至圖87C所述之實施例相同或相似的材料、配置、尺寸及/或製程，可適用於下述實施例中，且可能會省略關於上述內容的詳細說明。
圖88繪示與圖65A和圖65B相同的結構。圖88是沿Y方向切出的源極/汲極區的剖面圖。然後，如圖89所示，進行氧化操作，以完全地氧化鰭狀結構120的最底部雕刻部分，從而形成氧化物194。此氧化操作可與前述製造通道奈米線者相同或相似。藉由此氧化製程，將鰭狀結構120分割為上部分120a和底部分120b。接下來，進行如圖66A至圖71B所說明的製程操作。圖90繪示剩餘部分147形成後，沿Y方向切出的源極/汲極區的剖面圖。然後，如圖91所示，其繪示沿Y方向切出的源極/汲極區的剖面圖，類似於圖72A和圖72B，移除剩餘部分147。接著，如圖92所示， 其繪示沿Y方向切出的源極/汲極區的剖面圖，形成源極/汲極磊晶層180以覆蓋鰭狀結構的上部分120a。在此實施例中，藉由氧化物194，使具有磊晶層的鰭狀結構之源極/汲極區，與鰭狀結構的底部分120b和基材110電性分隔。在通道區上，進行如圖81A和圖81B所說明的氧化操作，然後形成半導體奈米線127。圖93繪示氧化物190形成後沿Y方向切出的通道區的剖面圖。
圖94至圖100為根據本揭露的另一實施例繪示製造環繞式閘極場效電晶體的示範順序操作。可以了解的是，可於圖94至圖100所示的製程前、中或後提供額外的操作，且下述所提的此些操作可被取代或減少，以達成此方法的其他實施例。此些操作/製程的順序可以調換。與圖1至圖93所述之實施例相同或相似的材料、配置、尺寸及/或製程，可適用於下述實施例中，且可能會省略關於上述內容的詳細說明。
在前述的實施例中，藉由蝕刻大塊矽基材(矽晶圓)，以形成鰭狀結構20和120。在前述的實施例中，使用矽鍺(SiGe)通道，特別是對p型環繞式閘極場效電晶體。雕刻過的鰭狀結構是由SiGe鰭狀結構所形成。
圖94繪示與圖2、圖53A和圖53B相同的結構，其中此圖呈現藉由使用硬式罩幕215來蝕刻矽基材210所形成的鰭狀結構220。然後，如圖95所示，形成絕緣層230。絕緣層230與隔離絕緣層30和第一絕緣層130相同或相似。
接下來，如圖96所示，藉由蝕刻，移除硬式罩 幕215和鰭狀結構220的上部分，以形成空隙222。然後，如圖97所示，將SiGe鰭狀結構225磊晶地形成於空隙222中。在一些實施例中，SiGe鰭狀結構由Si1-xGex所製成，其中x為大於約0.1至約1.0。在一些實施例中，形成一或多個緩衝層於蝕刻的鰭狀結構220和SiGe鰭狀結構225之間，此些緩衝層是由Si1-yGey所製成，其中y<x。
接著，如圖98所示，形成絕緣層239於SiGe鰭狀結構225和絕緣層230上方。然後，如圖99所示，進行如CMP的一或多個平坦化操作，以暴露出絕緣層230。藉由此操作，形成蓋絕緣層240於SiGe鰭狀結構235上。
然後，如圖100所示，凹陷絕緣層230，此結構對應至圖55A和圖55B的結構。在一些實施例中，進一步凹陷絕緣層230，以暴露出全部的SiGe鰭狀結構，其對應至圖3的結構。接下來，進行形成雕刻鰭狀結構和半導體奈米線的操作，以製造環繞式閘極場效電晶體。
在一些實施例中，在形成至少二個圖95之結構後，加工此二結構的一者，以根據圖96至圖100所說明的操作，製造p型環繞式閘極場效電晶體的SiGe鰭狀結構。另一方面，在形成p型環繞式閘極場效電晶體的操作過程中，以覆蓋層覆蓋此二結構的另一者，並在移除此覆蓋層後，進行製造n型環繞式閘極場效電晶體的操作。
此處所述的各種實施例和例子可提供優於現存技術的諸多優點。例如：在本揭露中，奈米線的製造可不使用如Si/SiGe堆疊層結構，故可簡化製造過程並減少製造成 本。
需了解的是，此處並不需要討論到所有的優點，並沒有特定的優點是所有實施例和例子都必須具有的，且其他實施例和例子可能提供不同優點。
根據本揭露的一個態樣，在半導體裝置的製造方法中，形成鰭狀結構於基材上方。雕刻此鰭狀結構，使得此鰭狀結構具有複數個未蝕刻和複數個蝕刻部分，其中蝕刻部分具有較未蝕刻部分窄的寬度部分。氧化雕刻過的鰭狀結構，使得複數個奈米線分別形成於未蝕刻部分中，且蝕刻部分氧化為氧化物。藉由移除氧化物，釋出(release)此些奈米線。在一或多個前述或下述的實施例中，雕刻鰭狀結構的操作包括(i)除了對應至所述蝕刻部分的一者之暴露部分外，覆蓋鰭狀結構；以及，(ii)蝕刻所述暴露部分，以形成所述蝕刻部分的一者。在一或多個前述或下述的實施例中，重複進行操作(i)和操作(ii)二次或多次，以形成蝕刻部分。在一或多個前述或下述的實施例中，由對應蝕刻部分的最上方一者之一部分，重複進行操作(i)和操作(ii)至對應蝕刻部分的最下方一者之一部分。在一或多個前述或下述的實施例中，在操作(i)中，低於暴露部分之鰭狀結構的下部分係由第一絕緣層所覆蓋，以及高於暴露部分之鰭狀結構的上部分係由通道覆蓋層所覆蓋。在一或多個前述或下述的實施例中，第一絕緣層包括氧化矽。在一或多個前述或下述的實施例中，通道覆蓋層包括SiN、SiCN、SiON和SiC的一者。在一或多個前述或下述的實施例中，鰭狀結構包含通道區和 複數個源極/汲極區，且於雕刻鰭狀結構的操作期間，源極/汲極區係由源極/汲極覆蓋層所覆蓋。在一或多個前述或下述的實施例中，源極/汲極覆蓋層和通道覆蓋層由相同的材料所製成。在一或多個前述或下述的實施例中，源極/汲極覆蓋層和通道覆蓋層由不同的材料所製成。在一或多個前述或下述的實施例中，源極/汲極覆蓋層包括SiN、SiCN、SiON和SiC的一者。在一或多個前述或下述的實施例中，於雕刻鰭狀結構的操作後，形成犧牲閘極結構，以覆蓋雕刻過的鰭狀結構；移除源極/汲極覆蓋層；形成複數個源極/汲極磊晶層於鰭狀結構的源極/汲極區上方；以介電層覆蓋源極/汲極磊晶層；以及移除犧牲閘極結構。移除犧牲閘極結構後，進行氧化雕刻過的鰭狀結構的操作及釋出奈米線的操作；以及，形成閘極介電層於釋出的奈米線之每一者上方，且形成閘極電極層於閘極介電層上方。在一或多個前述或下述的實施例中，鰭覆蓋層設置於犧牲閘極結構和雕刻過的鰭狀結構之間。在一或多個前述或下述的實施例中，於雕刻鰭狀結構、氧化雕刻過的鰭狀結構及釋出奈米線的操作中，以源極/汲極覆蓋層覆蓋源極/汲極區。接著，於釋出奈米線的操作後，形成犧牲閘極結構於釋出的奈米線上；移除源極/汲極覆蓋層；形成複數個源極/汲極磊晶層於鰭狀結構的源極/汲極區上方；以介電層覆蓋源極/汲極磊晶層；移除犧牲閘極結構；以及，形成閘極介電層於釋出的奈米線之每一者上方，以及形成閘極電極層於閘極介電層上方。在一或多個前述或下述的實施例中，氧化雕刻過的鰭狀結構的操作 係由熱氧化、電漿氧化和化學氧化的一者所進行。
根據本揭露的另一個態樣，在半導體裝置的製造方法中，形成鰭狀結構於基材上方。雕刻此鰭狀結構，使得此鰭狀結構具有複數個未蝕刻和複數個蝕刻部分，其中蝕刻部分具有較未蝕刻部分窄的寬度部分。以鰭覆蓋層覆蓋雕刻過的鰭狀結構。對鰭覆蓋層進行蝕刻，使得鰭覆蓋層的複數個剩餘部分留在蝕刻部分中。氧化雕刻過的鰭狀結構，使得複數個奈米線分別形成於蝕刻部分中，且未蝕刻部分氧化為氧化物。藉由移除氧化物，釋出(release)奈米線。移除鰭覆蓋層的剩餘部分。在一或多個前述或下述的實施例中，雕刻該鰭狀結構的操作包括(i)除了對應蝕刻部分的一者之暴露部分外，覆蓋鰭狀結構；(ii)蝕刻所述暴露部分，以形成所述蝕刻部分的一者；以及，重複進行操作(i)和操作(ii)二次或多次，以形成所述蝕刻部分。在一或多個前述或下述的實施例中，在操作(i)中，低於暴露部分之鰭狀結構的下部分係由第一絕緣層所覆蓋，以及高於暴露部分之鰭狀結構的上部分係由通道覆蓋層所覆蓋。在一或多個前述或下述的實施例中，第一絕緣層和通道覆蓋層是由不同的材料所製成。
根據本揭露的另一個態樣，在半導體裝置的製造方法中，形成鰭狀結構於基材上方。雕刻此鰭狀結構，使得此鰭狀結構具有複數個未蝕刻和複數個蝕刻部分，其中蝕刻部分具有較未蝕刻部分窄的寬度部分。移除蝕刻部分的最下方者。氧化雕刻過的鰭狀結構，使得多個奈米線分別形成於未蝕刻部分中，並將多個蝕刻部分氧化為氧化物。藉由移 除氧化物而釋出奈米線。
根據本揭露的一個態樣，半導體裝置包括複數個半導體線、包覆每個半導體線的閘極介電層，以及設置於閘極介電層上方的閘極電極層。最上方的半導體線的剖面形狀具有淚滴形，且於此些半導體線中，最上方的半導體線之剖面形狀具有最大面積。
前述內容概述多個實施例之特徵，以使於本技術領域具有通常知識者可進一步了解本揭露之態樣。本技術領域具通常知識者應可輕易利用本揭露作為基礎，設計或潤飾其他製程及結構，藉以執行此處所描述之實施例的相同的目的及/或達到相同的優點。本技術領域具有通常知識者亦應可了解，上述相等的結構並未脫離本揭露之精神和範圍，且在不脫離本揭露之精神及範圍下，其可經潤飾、取代或替換。
10:基材
27、27a、27b、27c、27d:奈米線
30:隔離絕緣層
55:第二絕緣層

Claims (10)

  1. 一種半導體裝置的製造方法，包含：形成一鰭狀結構於一基材上；雕刻該鰭狀結構，使得該鰭狀結構具有複數個未蝕刻部分和複數個蝕刻部分，其中該些蝕刻部分具有較該些未蝕刻部分窄的一寬度；氧化雕刻過的該鰭狀結構，使得複數個奈米線分別形成於該些未蝕刻部分中，及該些蝕刻部分氧化為氧化物；以及藉由移除該氧化物，釋出(release)該些奈米線。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該雕刻該鰭狀結構的操作包括：(i)除了對應至該些蝕刻部分的一者之一暴露部分外，覆蓋該鰭狀結構；以及(ii)蝕刻該暴露部分，以形成該些蝕刻部分的該者。
  3. 如申請專利範圍第2項所述之半導體裝置的製造方法，其中在該操作(i)中，低於該暴露部分之該鰭狀結構的一下部分係由一第一絕緣層所覆蓋，以及高於該暴露部分之該鰭狀結構的一上部分係由一通道覆蓋層所覆蓋。
  4. 如申請專利範圍第3項所述之半導體裝置的製造方法，其中： 該鰭狀結構包含一通道區和複數個源極/汲極區，以及於該雕刻該鰭狀結構的操作期間，該些源極/汲極區係由一源極/汲極覆蓋層所覆蓋。
  5. 如申請專利範圍第4項所述之半導體裝置的製造方法，更包含：於該雕刻該鰭狀結構的操作後，形成一犧牲閘極結構，以覆蓋雕刻過的該鰭狀結構；移除該源極/汲極覆蓋層；形成複數個源極/汲極磊晶層於該鰭狀結構的該些源極/汲極區上方；以一介電層覆蓋該些源極/汲極磊晶層；以及移除該犧牲閘極結構，其中：移除該犧牲閘極結構後，進行該氧化雕刻過的該鰭狀結構的操作及該釋出該些奈米線的操作；以及形成一閘極介電層於釋出的該些奈米線之每一者上方，且形成一閘極電極層於該閘極介電層上方。
  6. 如申請專利範圍第4項所述之半導體裝置的製造方法，其中：於該雕刻該鰭狀結構、該氧化雕刻過的該鰭狀結構及該釋出該些奈米線的該些操作中，以該源極/汲極覆蓋層覆蓋該些源極/汲極區；以及該製造方法更包含，於該釋出該些奈米線的該操作後：形成一犧牲閘極結構於釋出的該些奈米線上； 移除該源極/汲極覆蓋層；形成複數個源極/汲極磊晶層於該鰭狀結構的該些源極/汲極區上方；以一介電層覆蓋該些源極/汲極磊晶層；移除該犧牲閘極結構；以及形成一閘極介電層於釋出的該些奈米線之每一者上方，以及形成一閘極電極層於該閘極介電層上方。
  7. 一種半導體裝置的製造方法，包含：形成一鰭狀結構於一基材上；雕刻該鰭狀結構，使得該鰭狀結構具有複數個未蝕刻部分和複數個蝕刻部分，其中該些蝕刻部分具有較該些未蝕刻部分窄的一寬度；以一鰭覆蓋層覆蓋雕刻過的該鰭狀結構；對該鰭覆蓋層進行蝕刻，使得該鰭覆蓋層的複數個剩餘部分留在該些蝕刻部分中；氧化雕刻過的該鰭狀結構，使得複數個奈米線分別形成於該些蝕刻部分中，及該些未蝕刻部分氧化為氧化物；藉由移除該氧化物，釋出(release)該些奈米線；以及移除該鰭覆蓋層的該些剩餘部分。
  8. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中該雕刻該鰭狀結構的操作包括：(i)除了對應該些蝕刻部分的一者之一暴露部分外，覆蓋該鰭狀結構； (ii)蝕刻該暴露部分，以形成該些蝕刻部分的該者；以及重複進行該操作(i)和該操作(ii)二次或多次，以形成該些蝕刻部分。
  9. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中在該操作(i)中，低於該暴露部分之該鰭狀結構的一下部分係由一第一絕緣層所覆蓋，以及高於該暴露部分之該鰭狀結構的一上部分係由一通道覆蓋層所覆蓋。
  10. 一種半導體裝置，包含：複數個半導體線；一底部鰭狀結構凸出於一半導體基材，並且該複數個半導體線設置於該底部鰭狀結構之上；一閘極介電層，包覆該些半導體線的每一者；一閘極電極層，設置於該閘極介電層；一源極/汲極區為一源極/汲極半導體鰭狀結構；一隔離絕緣層，該源極/汲極半導體鰭狀結構穿出該隔離絕緣層；以及複數側壁間隙壁設置於該閘極電極層的相對面上，其中該源極/汲極半導體鰭狀結構具有交替排列的複數第一部份以及複數第二部分，該複數第二部分的寬度窄於該複數第一部分的寬度，以及該底部鰭狀結構、該複數第一部分、該複數第二部分 由一相同半導體材料連續性形成。
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