TW202027170A - 半導體元件及其製造方法 - Google Patents

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馬汀克里斯多福荷蘭
范達爾 馬庫斯瓊斯亨利庫斯
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Abstract

一種半導體元件製造方法，形成一閘極結構於一鰭狀結構上。凹陷化一源極/汲極區於該鰭狀結構。形成一第一半導體層於該凹陷化源極/汲極區。形成一第二半導體層於該第一半導體層上。該鰭狀結構係由SixGe1-x製成，其中0
Figure 108131935-A0202-11-0001-61
x
Figure 108131935-A0202-11-0001-62
0.3，該第一半導體層係由SiyGe1-y製成，其中0.45
Figure 108131935-A0202-11-0001-63
y
Figure 108131935-A0202-11-0001-64
1.0，以及該第二半導體層係由SizGe1-z形成，其中0
Figure 108131935-A0202-11-0001-65
z

Description

半導體元件及其製造方法
為了追求更高的裝置密度、更佳的效能及更低的成本，半導體產業已進入奈米技術製程。而來自製造與設計的雙重挑戰已促使三維設計的開發，例如：鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)，包括鰭式FET(FinFET)和環繞式閘極(GAA)FET。在一個鰭式場效電晶體中，閘極電極層與通道區的三個側表面相鄰且閘極介電層位於其間。因為閘極結構在三個面上圍繞(纏繞)鰭狀結構，因此電晶體實質上具有三個閘極控制鰭狀結構或通道區的電流。FinFET的電流驅動能力通常由鰭狀結構的數量，位於通道區的鰭狀結構之寬度及鰭狀結構之高度所決定。此外，矽鍺或鍺取代了矽，用作FET的通道區。
10‧‧‧基板
22‧‧‧硬遮罩圖案
28‧‧‧鰭襯墊層
29‧‧‧第一絕緣材料層
30‧‧‧第一隔離絕緣層
31‧‧‧上表面
40‧‧‧虛設閘極結構
41‧‧‧虛設閘極介電層
42‧‧‧虛設閘極電極層
45‧‧‧側壁間隔物
48‧‧‧閘極開口
60‧‧‧層間介電層
61‧‧‧源/汲極開口
62‧‧‧閘極介電層
65‧‧‧閘極電極層
70‧‧‧導電性接觸
100‧‧‧源/汲極區
103‧‧‧第一擴散半導體層
105‧‧‧第二擴散半導體層
107‧‧‧第三擴散半導體層
110‧‧‧磊晶半導體層
120‧‧‧第一半導體層
125‧‧‧第二半導體層
102 104‧‧‧擴散阻障層
20 121‧‧‧鰭狀結構
50 52‧‧‧阻障半導層
55 57 58 59‧‧‧源/汲極磊晶層
本揭露之觀點從後續描述以及附圖可以更佳理解。應注意的是，根據本產業的標準作業，許多特徵結構未按照比例繪製。事實上，許多特徵結構之尺寸可以任意地放大或縮小以清楚論述。
第1A圖，第1B圖以及第1C圖係根據本揭露之實施例展示半導體場效電晶體元件之源/汲極磊晶層之剖面圖。
第2A圖及第2B圖係根據本揭露之實施例繪示半導體元件製造過程中不同階段中之一個階段。
第3A圖及第3B圖係根據本揭露之實施例繪示半導體元件製造過程中不同階段中之一個階段。
第4A圖及第4B圖係根據本揭露之實施例繪示半導體元件製造過程中不同階段中之一個階段。
第5A圖及第5B圖係根據本揭露之實施例繪示半導體元件製造過程中不同階段中之一個階段。
第6A圖，第6B圖及第6C圖係根據本揭露之實施例繪示半導體元件製造過程中不同階段中之一個階段。
第7A圖及第7B圖係根據本揭露之實施例繪示半導體元件製造過程中不同階段中之一個階段。
第8A圖及第8B圖係根據本揭露之實施例繪示半導體元件製造過程中不同階段中之一個階段。
第9A圖，第9B圖及第9C圖係根據本揭露之實施例繪示半導體元件製造過程中不同階段中之一個階段。
第10A圖及第10B圖係根據本揭露之實施例繪示半導體元件製造過程中不同階段中之一個階段。
第11A圖及第11B圖係根據本揭露之實施例繪示半導體元件製造過程中不同階段中之一個階段。
第12A圖及第12B圖係根據本揭露之實施例繪示半導體元件製造過程中不同階段中之一個階段。
第13A圖，第13B圖及第13C圖係根據本揭露之實施例繪示半導體元件製造過程中不同階段中之一個階段。
第14A圖及第14B圖係根據本揭露之實施例繪示半導體元件製造過程中不同階段中之一個階段。
第15A圖及第15B圖係根據本揭露之實施例繪示半導體元件製造過程中不同階段中之一個階段。
第16A圖及第16B圖係根據本揭露之另一實施例繪示半導體元件製造過程中不同階段中之一個階段。
第17A圖，第17B圖及第17C圖係根據本揭露之另一實施例繪示半導體元件製造過程中不同階段中之一個階段。第17D圖係根據本揭露之另一實施例繪示半導體元件製造過程中不同階段中之一個階段。
第18A圖及第18B圖係根據本揭露之另一實施例繪示半導體元件製造過程中不同階段中之一個階段。
第19A圖及第19B圖係根據本揭露之另一實施例繪示半導體元件製造過程中不同階段中之一個階段。
第20圖係根據本揭露之另一實施例繪示半導體元件製造過程中不同階段中之一個階段。
第21A圖及第21B圖係根據本揭露之另一實施例繪示半導體元件製造過程中不同階段中之一個階段。
第22A圖及第22B圖係根據本揭露之另一實施例繪示半導體元件製造過程中不同階段中之一個階段。
第23A圖及第23B圖係根據本揭露之另一實施例繪示半導體元件製造過程中不同階段中之一個階段。
第24A圖，第24B圖及第24C圖係根據本揭露之另一實施例繪示半導體元件製造過程中不同階段中之一個階段。
第25A圖及第25B圖係根據本揭露之另一實施例繪示半導體元件製造過程中不同階段中之一個階段。
第26A圖及第26B圖係根據本揭露之另一實施例繪示半導體元件製造過程中不同階段中之一個階段。
以下的揭露內容提供許多不同實施例或範例，以實施本揭露的不同結構。以下敘述構件及排列方式的特定實施例或範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本揭露。舉例來說，構件尺寸並未限定於所揭露的範圍或數值，而是根據製程條件及/或元件的期望特性。再者，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了上述第一特徵部件與上述第二特徵部件形成直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使得上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。為達簡化及明確目的，不同特徵部件可隨意繪製成不同尺寸。
再者，在空間上的相關用語，例如”之下”、”以下”、”下”、”以上”、”上”等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋 圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。此外，”由...所製成”一詞可意味”包含”或”僅包含”。在此揭露中"A，B和C中的至少一個"一詞意味"A，B及/或C"(A，B，C，A+B，A+C，B+C，A+B+C)，除非另有說明，否則並不表示A中的一個，B中的一個以及C中的一個。
隨著半導體元件的尺寸縮小，舉例來說，鰭式場效電晶體(FinFETs)及環繞式閘極電晶體(GAA FETs)，需要改善源/汲極區的結構及/或構形以降低導電接觸孔(金屬層)和源/汲極區(半導體)之間的接觸電阻，以及提供源/汲極區的通道區一合適應力。為提供一合適應力給FinFETs或GAA FETs的源/汲極區，形成一或多層的磊晶半導體層。為降低接觸電阻，採用環繞式接觸孔其覆蓋鰭狀結構源/汲極區的頂面及側面。
由於Ge的高載子移動率，使用高含量Ge之Ge或SiGe來製作下一世代的半導體元件的通道區。當Ge或SiGe用於FinFET的鰭狀結構時，作為鰭狀結構一部分的源/汲極區也由Ge或SiGe製成。因此含有Ge或SiGe的FinFET之中，n形FET的源/汲極區磊晶層包括摻雜磷(P)的Ge(Ge：P)，摻雜磷(P)的SiGe(SiGe：P)，及/或摻雜磷(P)的Si(Si：P)，P形FET則採用包括一個或多個摻雜硼的Ge，SiGe及/或Si。然而，P在Ge中的擴散係數約為P在Si的1000倍(在450℃之下，磷在Ge中的擴散係數約為1× 10-19cm2/s)。因此，P容易在Ge中擴散，以及從Ge：P到通道區的P遷移將導致器件性能下降，舉例來說，高漏電流，較低的電子遷移率，較大的介質泄滯及/或低可靠性。本揭露，提供用於FinFET和GAA FET的源/汲極磊晶結構其包含擴擴散阻障層及其製造方法。
本揭露以下所述實施例中，除非另有說明，可以在另一實施例中採用一個實施例的材料，構形，尺寸及/或製造過程，並且可以省略說明。以下實施例中，半導體(例如，Si，Ge，SiGe等)，半導體層和磊晶層等通常是指單晶層，除非另有說明。本揭露中，"源/汲極"一詞是指源極和汲極中的一者或兩者，並且“源極”和“汲極”可互換使用且其結構實質上為相同。
第1A至第1C圖根據本揭露之實施例繪示源/汲極磊晶結構的剖面圖。第1A至第1C圖中，源/汲極區100是鰭狀結構的一部份。在一些實施例中，源/汲極區100為凹陷化的鰭狀結構其頂部低於鰭狀結構之通道區。在一些實施例中，鰭狀結構包含通道區和源/汲極區100其由SixGe1-x製成，其中0
Figure 108131935-A0202-12-0006-73
x
Figure 108131935-A0202-12-0006-74
0.3。在特定實施例中，鰭狀結構包含通道區和源/汲極區100其由Ge(x=0)製成。在一些實施例中，鰭狀結構包含通道區和源/汲極區100其非有意摻雜(不摻雜)。在一些實施例中，如果鰭狀結構包含雜質其濃度小於1×1018原子/cm3。
如第1A至第1C圖所示，形成一磊晶半導體層110於源/汲極區100上，在一些實施例中，磊晶半導體層110 由SizGe1-z製成，其中0
Figure 108131935-A0202-12-0007-75
z
Figure 108131935-A0202-12-0007-76
0.3，在特定實施例中，磊晶半導體層110由Ge(z=0)製成。在一些實施例中，磊晶半導體層110摻雜雜質，例如P，As，Sb及/或B。在特定實例中，磊晶半導體層110摻雜P。在一些實施例中，磊晶半導體層110中的磷濃度(例如Ge：P)介於5×1019atoms/cm3至1×1020atoms/cm3。
如第1A至第1C圖所示，設置擴散阻障層於磊晶半導體層110和源/汲極區100之間以抑制雜質(例如，P)從磊晶半導體層110經由源/汲極區100擴散至通道區。更具體地，在一些實施例中，擴散阻障層在450℃下具有一磷擴散係數其小於1×10-21cm2/s。
如第1A圖所示，擴散阻障層102係為含矽的材料，例如SiyGe1-y，其中0.7
Figure 108131935-A0202-12-0007-77
y
Figure 108131935-A0202-12-0007-78
1.0。在特定的實施例中，擴散阻障層102為矽(y=1)並磊晶形成於源/汲極區100上。在一些實施例中，擴散阻障層102的厚度範圍介於約0.2nm至約0.8nm，而在其他實施例中，擴散阻障層102的厚度等於或小於約0.5nm。在一些實施例中，擴散阻障層102是單個Si層，由於在450℃下，磷在矽中之擴散係數約為8×10-23cm2/s，所以針對磷(P)，單個Si層可作為有效的擴散阻障層。
如第1B圖所示，擴散阻障層104為含SiGe的材料並磊晶形成於源/汲極區100上，例如SiyGe1-y，其中0.45
Figure 108131935-A0202-12-0007-82
y
Figure 108131935-A0202-12-0007-81
0.7。在特定實施例中，0.5
Figure 108131935-A0202-12-0007-80
y
Figure 108131935-A0202-12-0007-79
0.7。在一些實施例中，擴散阻障層104的厚度範圍為約0.2nm至約0.8nm。 而在其他實例中，擴散阻障層104的厚度等於或小於約0.5nm。在一些實施例中，擴散阻障層104是單個SiGe層。由於磷在Si0.6Ge0.4中之擴散係數約為1×10-22cm2/s，一個SiGe層其具有Si濃度等於或大於0.5，所以針對磷(P)，該SiGe層可作為有效的擴散阻障層。
如第1C圖所示，擴散阻障層包含三層，第一擴散半導體層103，第二擴散半導體層105和第三擴散半導體層107。在一些實施例中，第一擴散半導體層103由Siy1Ge1-y1製成，其中0.2
Figure 108131935-A0202-12-0008-83
y1
Figure 108131935-A0202-12-0008-84
0.7。第二擴散半導體層105由Siy2Ge1-y2製成，其中0.45
Figure 108131935-A0202-12-0008-85
y2
Figure 108131935-A0202-12-0008-86
1.0，以及第三擴散半導體層107由Siy3Ge1-y3製成，其中0.2
Figure 108131935-A0202-12-0008-87
y3
Figure 108131935-A0202-12-0008-88
0.7.在一些實施例中，滿足y1>x，y2>y1，y2>y3，及y3>z.在特定實施例中，y2=1.0。在一些實施例中，第一擴散半導體層103，105和107的厚度範圍介於約0.2nm至約0.8nm，而在其他實施例中，其厚度範圍等於或小於約0.5nm。在一些實施例中，第二擴散半導體層105的厚度小於第一及第三擴散半導體層103和107的厚度。藉由第一及第三阻障半導體層具有矽濃度其大於源/汲極區100和磊晶半導體層110的矽濃度以及小於第二擴散半導體層105的矽濃度，可以降低晶格不匹配導致的應力，其可降低界面能態。
在一些實施例中，省略第一及第三阻障半導體層103和107中的一個(兩層結構)。在其他實施例中，形成多於三個(例如，4-8個)阻障半導體層。
第2A至第15B圖係根據本揭露之另一個實施 例，繪示包含鰭式場效電晶體的半導體元件製造過程，此鰭式場效電晶體具有位於源/汲極區的阻障半導體層。須知在其他的實施例中，可於第2A至第15B圖所繪示的製程之前，之中或之後加入額外的操作。操作/製程步驟可以調換。
第2A至第2B圖係根據本揭露之一個實施例，繪示包含鰭式場效電晶體的半導體元件製造過程中不同階段中之一個階段，此鰭式場效電晶體具有位於源/汲極區的阻障半導體層。第2A圖係為對應第2B圖中直線Y1-Y1之剖面圖。
如第2A圖和第2B圖所示，形成一或多個鰭狀結構20於基板10上，在一個實施例中，基板10至少在其表面部分上包括單晶半導體層。基板10可包含單晶半導體材料，舉例來說，但不設限於此，Si，Ge，SiGe，GaAs，InSb，GaP，GaSb，InAlAs，InGaAs，GaSbP，GaAsSb及InP。在一個實施例中，基板10由Ge製成或者基板的表面具有一Ge層。在其他實施例中，基板10由SixGe1-x製成，其中0<x
Figure 108131935-A0202-12-0009-89
0.3或基板10的表面具有一SixGe1-x層。
基板10可包含一個或多個緩衝層(未繪示)在其表面區域。緩衝層可用於逐漸改變晶格常數，從基板的晶格常數到源/汲極區的晶格常數。緩衝層可由單晶半導體材料磊晶成長而成，例如，但不設限於此，Si，Ge，GeSn，SiGe，GaAs，InSb，GaP，GaSb，InAlAs，InGaAs，GaSbP，GaAsSb，GaN，GaP，和InP。在一個特定的實施例中，基板10包含在基板10上磊晶成長的矽鍺(SiGe) 緩衝層。SiGe緩衝層的鍺濃度從最底部緩衝層的30atomic%，可增加到最頂部緩衝層的70atomic%。基板10可包含不同的區域其已適當摻雜雜質(例如，p型或n型導電性)。
可以使用任何合適的方法圖案化鰭狀結構20。例如，可以使用一或多個光刻工藝來圖案化鰭狀結構，包括雙重曝光或多重曝光圖案化操作。一般而言，相較於單次直接光刻，雙重曝光或多重曝光圖案化結合光刻和自對準工藝，可製造具有較小節距的圖案。舉例來說，在其他實施例中，形成虛設層於基板上，並使用光刻工藝圖案化虛設層。使用自對準工藝在圖案化虛設層旁邊形成間隔物。接著移除虛設層，可使用剩餘的間隔物來圖案化鰭狀結構。
在其他實施例中，可以使用硬遮罩圖案22作為蝕刻遮罩來圖案化鰭狀結構。在一些實施例中，硬遮罩圖案22包括第一遮罩層和設置第一遮罩層上的第二遮罩層。第一遮罩層為墊氧化層其由氧化矽所製成，其可藉由熱氧化形成。第二遮罩層由氮化矽製成，其由化學氣相沉積(CVD)形成，包括低壓化學氣相沉積(LPCVD)和電漿化學氣相沉積(PECVD)，物理氣相沉積(PVD)，原子層沉積(ALD)，或其他合適的方法。使用圖案化操作包含光刻和蝕刻工藝將沉積形成的硬遮罩層圖案化為硬遮罩圖案22。接著，使用硬遮罩圖案將基板10圖案化為鰭狀結構20，兩者均沿X方向延伸。如圖2A和2B所示，兩個鰭狀結構20沿Y方向排列。但鰭狀結構的數量不限於兩個，可為一個或三個或更多個。在一些實施例中，在鰭狀結構的兩側上形成 一個或多個虛設鰭狀結構，以提高圖案化操作中的圖案擬真度。
在一些實施例中，鰭狀結構的上部部分其沿著Y方向的寬度範圍介於約5nm至約40nm，在其他實施例中，其介於約10nm至約20nm的範圍內。在一些實施例中，鰭狀結構沿著Z方向的高度範圍介於約100nm至約200nm。
第3A至第3B圖係根據本揭露之一個實施例，繪示包含鰭式場效電晶體的半導體元件製造過程中不同階段中之一個階段，此鰭式場效電晶體具有位於源/汲極區的阻障半導體層。第3A圖係為對應第3B圖中直線Y1-Y1之剖面圖。
形成鰭狀結構20之後，形成包括一層或多層絕緣材料的第一絕緣材料層29於基板10上，使得鰭狀結構20完全嵌入第一絕緣材料層29中。第一絕緣材料層29所使用的絕緣材料可包括氧化矽，氮化矽，氮氧化矽(SiON)，SiCN，氟摻雜矽酸鹽玻璃(FSG)或低介電常數介電材料，其可以由下面方式形成，LPCVD(低壓化學氣相沉積)，電漿化學氣相沉積(PECVD)或可流動的CVD或任何其它合適的成膜方法。在一些實施例中，第一絕緣材料層29由氧化矽製成。形成第一絕緣材料層29之後，可以執行退火操作。接著平坦化操作，例如利用化學機械拋光(CMP)方法及/或回蝕方法移除硬遮罩圖案22，使得鰭狀結構20的上表面從第一絕緣材料層29露出如第3A圖所示。
在一些實施例中，在形成第一絕緣材料層29之 前，在鰭狀結構上方形成一個或多個鰭襯墊層28。鰭襯墊層28可以由氮化矽或氮化矽基材料製成(例如，SiON或SiCN)。
第4A至第4B圖係根據本揭露之一個實施例，繪示包含鰭式場效電晶體的半導體元件製造過程中不同階段中之一個階段，此鰭式場效電晶體具有位於源/汲極區的阻障半導體層。第4A圖係為對應第4B圖中直線Y1-Y1之剖面圖。
接著，如圖4A所示，凹陷第一絕緣材料層29以形成第一隔離絕緣層30，使得鰭狀結構20的上部部份露出。利用這個操作，第一隔離絕緣層30使得數個鰭狀結構20彼此電隔離，這也稱為淺凹溝絕緣(STI)。在一些實施例中，凹陷蝕刻後，露出的鰭狀結構之高度H1範圍介於約30nm至約100nm，其他實施例中，其範圍介於約40nm至約80nm。
第5A至第5B圖係根據本揭露之一個實施例，繪示包含鰭式場效電晶體的半導體元件製造過程中不同階段中之一個階段，此鰭式場效電晶體具有位於源/汲極區的阻障半導體層。第5A圖係為對應第5B圖中直線Y1-Y1之剖面圖。
在形成隔離絕緣層30之後，形成虛設閘極結構40如第圖5A和第5B圖所示。虛設閘極結構40包含虛設閘極介電層41和虛設閘極電極層42。虛設閘極介電層41包含一或多層絕緣材料，例如含氧化矽材料。在一個實施例中，使 用CVD形成氧化矽。在一些實施例中，虛設閘極介電層41的厚度範圍介於約1nm至約5nm。
在暴露之鰭狀結構20和第一隔離絕緣層30的上表面上，先毯式地沉積虛設閘極介電層41以形成虛設閘極結構40。接著，在虛設閘極介電層41上，毯式地沉積虛設閘極電極層42，使得鰭狀結構20完全嵌入虛設閘極電極層42中。虛設閘極電極層42包含矽例如多晶矽(複晶矽)或非晶矽。在一些實施例中，虛設閘極電極層42由複晶矽製成。在一些實施例中，虛設閘極電極層42的厚度範圍介於約100nm至約200nm。在一些實施例中，虛設閘極電極層42歷經平坦化操作。虛設閘極介電層41和虛設閘極電極層42係由化學沉積而成，包含低壓化學氣相沉積和電漿化學氣相沉積，物理氣相沉積，原子層沉積或其它合適的方法。接著，形成一個光罩層於虛設閘極電極層上。這個光罩層可為光阻圖案或硬遮罩圖案。
接著，在光罩層及虛設閘極電極層42上執行圖案化操作，圖案化虛設閘極電極層42為虛設閘極結構40如第5A和第5B圖所示。利用圖案化虛設閘極結構，將成為源/汲極區的鰭狀結構20之上部部份，其部份暴露於虛設閘極結構40之反側如第5B圖所示，第5B圖中分別是，形成二個虛設閘極結構40於二個鰭狀結構20上，形成一個虛設閘極結構40於二個鰭狀結構20之上或上方。然而佈置方式並不限於第5B圖。
在一些實施例中，Y方向上的虛設閘極結構40 之寬度範圍介於約5nm至約30nm。在其他實施例中，其介於約7nm至約15nm。在一些實施例中，虛設閘極結構的節距範圍介於約10nm至約50nm。在其他實施例中，其介於約15nm至約40nm。
第6A至第6C圖係根據本揭露之一個實施例，繪示包含鰭式場效電晶體的半導體元件製造過程中不同階段中之一個階段，此鰭式場效電晶體具有位於源/汲極區的阻障半導體層。第6A圖係為對應第6B圖中直線Y2-Y2之剖面圖以及第6C圖係為對應第6B圖中直線X1-X2之剖面圖。
形成虛設閘極結構40之後，利用CVD或者其他合適的方法保角式地形成毯覆層，其為絕緣材料且用於側壁間隔物45。因為毯覆層由保角方式沉積而成，所以在垂直表面上具有實質上相等的厚度，例如在側壁，在水平表面及在虛設閘極結構的頂部。在一些實施例中，沉積後的毯覆層具有一厚度範圍介於約2nm至約20nm。在一個實施例中，毯覆層的隔絕材料不同於第一隔離絕緣層和第二隔離絕緣層的材料，以及毯覆層的隔絕材料含有氮化矽的材料，例如氮化矽，SiON，SiOCN或SiCN及上述組合。在一些實施例中，毯覆層(側壁間隔物45)由氮化矽製成。利用異向性蝕刻形成側壁間隔物45於虛設閘極結構40的相對側如第6A和6B圖所示。
第7A至第7B圖係根據本揭露之一個實施例，繪示包含鰭式場效電晶體的半導體元件製造過程中不同階段中之一個階段，此鰭式場效電晶體具有位於源/汲極區的 阻障半導體層。第7A圖係為對應第7B圖中直線X1-X2之剖面圖。
接著，虛設閘極結構40並未覆蓋鰭狀結構20的源/汲極區，以及將側壁間隔物45向下凹陷至第一隔離絕緣層30的上表面31之下。
第8A至第8B圖係根據本揭露之一個實施例，繪示包含鰭式場效電晶體的半導體元件製造過程中不同階段中之一個階段，此鰭式場效電晶體具有位於源/汲極區的阻障半導體層。第8A圖係為對應第8B圖中直線X1-X2之剖面圖。
凹陷源/汲極之後，形成一或多個阻障半導層50於凹陷化源/汲極之內表面。阻障半導層50為一或多個擴散阻障層如第1A至第1C圖所示。可藉由有機金屬化學氣相沉積法(MOCVD)，分子束磊晶法(MBE)，ALD或任何其他成膜方法磊晶形成阻障半導層50於鰭狀結構20上。在一些實施例中，Si2H6作為Si的來源氣體，以及Ge2H6作為Ge的來源氣體。在特定實施例中，替代或除此之外，使用Ge2H6及/或Si2H6，GeH4及/或SiH4。可利用一或多種惰性氣體作為稀釋氣體例如，H2，He，Ar及/或N2。阻障半導層50之最底部與鰭狀結構20之凹陷化源/汲極接觸，其鰭狀結構20位於隔離絕緣層30的上表面31之下方。
第9A至第9B圖係根據本揭露之一個實施例，繪示包含鰭式場效電晶體的半導體元件製造過程中不同階段中之一個階段，此鰭式場效電晶體具有位於源/汲極區的 阻障半導體層。第9A圖係為對應第9B圖中直線X1-X2之剖面圖。
形成阻障半導層50之後，接著形成一或多個源/汲極磊晶層55於阻障半導層50上如第9A和第9B圖所示。在一些實施例中，用於n型FET，源/汲極磊晶層55包含摻雜磷的Ge(Ge：P)或者摻雜P的SizGe1-z(SiGe：P)，其中0<z
Figure 108131935-A0202-12-0016-90
0.3。在其他實施例中，除了P以外，As及/或Sb被用作摻雜。在一些實施例中，Ge：P或SiGe之磷含量範圍介於約1×1019atoms/cm3至1×1020atoms/cm3。在其他實施例中，磷含量範圍介於約5×1019atoms/cm3至8×1019atoms/cm3。在其他實施例中，摻雜硼(B)於P型FET，硼含量範圍介於約2×1019atoms/cm3至8×1019atoms/cm3。
利用有機金屬化學氣相沉積法(MOCVD)，分子束磊晶法(MBE)，ALD或任何其他膜形成方法，可磊晶形成Ge：P層於鰭狀結構20的源/汲極區上。在一些實施例中，Ge2H6氣體用作Ge的來源氣體，在一些實施例中，Si2H6氣體用作Si的來源氣體，在特定的施實例中，替代或除此之外，使用Ge2H6及/或Si2H6，GeH4及/或SiH4作為來源氣體。一或多個惰性氣體作為稀釋氣體，例如H2，He，Ar及/或N2。
如第9C圖所示，在一些實施例中，源/汲極磊晶層55從第一隔離絕緣層30的上表面凸出，以及源/汲極磊晶層55具有菱形或六邊形之橫截面形狀。
第10A至第11B圖係根據本揭露之一個實施 例，繪示包含鰭式場效電晶體的半導體元件製造過程中不同階段中之一個階段，此鰭式場效電晶體具有位於源/汲極區的阻障半導體層。第10A和11A圖係為對應第10B和11B圖中直線X1-X2之剖面圖。
接著，形成層間介電(ILD)層60。ILD層60包含化合物其包含Si，O，C及/或H，例如氧化矽，SiCOH和SiOC。有機材料例如高分子聚合物，可被用來形成ILD層60。形成ILD層60之後，執行平坦化操作例如CMP，使得虛設閘極結構40之上部部份的虛設閘極電極層露出如第11A圖所示。在一些實施例中，以硬遮罩層(未繪示)來圖案化虛設閘極結構40，以及在一些實施例中利用平坦化操作移除硬遮罩層。
第12A至第12B圖係根據本揭露之一個實施例，繪示包含鰭式場效電晶體的半導體元件製造過程中不同階段中之一個階段，此鰭式場效電晶體具有位於源/汲極區的阻障半導體層。第12A圖係為對應第12B圖中直線X1-X1之剖面圖。
接著，如第12A和第12B圖所示，移除虛設閘極結構40(虛設閘極介電層41和虛設閘極電極層42)，分別地形成閘極開口48，而鰭狀結構20的上部暴露在其中。在一些實施例中，並未移除側壁間隔物45。
在移除虛設閘極結構40的過程中，阻障半導層50保護源/汲極磊晶結構。可藉由電漿乾蝕刻及/或濕蝕刻移除虛設閘極結構40。當虛設閘極電極層為複晶矽，以及阻 障半導層50為氧化矽，可使用溼蝕刻劑例如四甲基氫氧化銨(TMAH)選擇性移除虛設閘極電極層。接著使用電漿乾蝕刻及/或濕蝕刻移除虛設閘極介電層。
第13A至第13C圖係根據本揭露之一個實施例，繪示包含鰭式場效電晶體的半導體元件製造過程中不同階段中之一個階段，此鰭式場效電晶體具有位於源/汲極區的阻障半導體層。第13A圖係為對應第13B圖中直線X1-X1之剖面圖以及第13C圖係為對應第13B圖中直線Y1-Y1之剖面圖。
接著，形成閘極介電層62於閘極開口48之中，該閘極開口48位於露出的鰭狀結構20上，其為通道區域及周圍區域如第13A和第13B圖所示，在特定實施例中，閘極介電層62包含一或多層介電材料，例如氧化矽，氮化矽或高介電常數介電材料，其他合適的介電材料，及/或以上述組合。高介電常數介電材料的實例包含HfO2，HfSiO，HfSiON，HfTaO，HfTiO，HfZrO，氧化鋯，氧化鋁，氧化鈦，二氧化鉿-氧化鋁(HfO2-Al2O3)合金，其他合適的高介電常數介電材料，及/或上述組合。在一些實施例中，閘極介電層62包含在溝道層和介電材料之間形成的界面層，其利用化學氧化而成。
可藉由CVD，ALD或任何其他合適的方法形成閘極介電層62，在一個實施例中，藉由高度保角式沉積製程例如ALD，以確保閘極介電層在每個通道層具有均一厚度。在一個實施例中，閘極介電層62的厚度範圍介於約1nm 至約6nm。
接著，形成閘極電極層65於閘極介電層62上。閘極電極層65包含一或多層導電材料，例如多晶矽，鋁，銅，鈦，鉭，鎢，鈷，鉬，氮化鉭，矽化鎳，矽化鈷，TiN，WN，TiAl，TiAlN，TaCN，TaC，TaSiN，金屬合金，其他合適的材料及/或上述組合。
可藉由CVD，ALD，電鍍或任何其他合適的方法形成閘極電極層65。閘極介電層62和閘極電極層65也沉積於ILD層60的上表面上。形成閘極介電層及閘極電極層於ILD層60上，接著執行平坦化操作例如CMP，直到ILD層60的上表面露出如第13A圖所示。
本揭露之特定實施例，在閘極介電層62和閘極電極層65之間，插入一或多層功函數調整層(未繪示)。功函數調整層由導電材料製成例如單層TiN，TaN，TaAlC，TiC，TaC，Co，Al，TiAl，HfTi，TiSi，TaSi或TiAlC，或上述材料的兩種或多種之多層製成。對於n溝道FET，可藉由一或多層的TaN，TaAlC，TiN，TiC，Co，TiAl，HfTi，TiSi和TaSi作為功函數調整層，以及對於p溝道FET，一或多層TiAlCAl，TiAl，TaN，TaAlC，TiN，TiC和Co作為功函數調整層。功函數調整層可藉由ALD，PVD，CVD，電子束蒸鍍或其他合適的工藝形成。此外，可分別對n溝道FET和p溝道FET形成功函數調整層，其可以使用不同的金屬層。
第13C圖繪示形成閘極電極層65之後，鰭狀結 構20的源/汲極區。如第13C圖所示，源/汲極磊晶層55被ILD層60所覆蓋。如第13C圖所示，阻障半導層50設置於第一隔離絕緣層30和ILD層60之間的界面之下。
第14A至第14B圖係根據本揭露之一個實施例，繪示包含鰭式場效電晶體的半導體元件製造過程中不同階段中之一個階段，此鰭式場效電晶體具有位於源/汲極區的阻障半導體層。第14A圖係為對應第14B圖中直線Y1-Y1之剖面圖。
如第14A和14B圖所示，進行一次或多次光刻和蝕刻操作圖案化ILD層60，從而形成源/汲極開口61。在源/汲極開口61中，露出源/汲極磊晶層55其形成於鰭狀結構20上。如第14A和14B圖所示，形成源/汲極開口61以露出一部份之源/汲極磊晶層55。然而，其構形不限於此。在一些實施例中，形成源/汲極開口61於二個源/汲極磊晶層55上且形成源/汲極磊晶層55於二個分離的鰭狀結構，在其他實施例中，形成源/汲極開口61於三個或多個源/汲極磊晶層55上且形成源/汲極磊晶層55於三個或多個鰭狀結構。
第15A及第15B圖係根據本揭露之一個實施例，繪示包含鰭式場效電晶體的半導體元件製造過程中不同階段中之一個階段，此鰭式場效電晶體具有位於源/汲極區的阻障半導體層。第15A圖係為對應第15B圖中直線Y1-Y1之剖面圖。
形成源/汲極開口61之後，形成導電性接觸70如第15A及第15B圖所示。形成一或多層導電材料於源/汲 極開口61的殘留部份。形成一或多層導電材料於接觸口裡以及上，然後執行平坦化操作例如CMP，以形成導電性接觸70如第18A及第18B圖所示。在一些實施例中，導電性接觸70包含一個襯墊層和一個體層。一個襯墊層是一個阻障層及/或一個粘著(黏合)層。在一些實施例中，形成Ti層於源/汲極磊晶層55上以及形成一個TiN或TaN層於此Ti層上，其作為襯墊層。體層包含一或多層的Co，Ni，W，Ti，Ta，Cu及Al，或任何其他合適的材料。如第15A及第15B圖所示，導電性接觸70纏繞源/汲極磊晶層55。
第16A及第16B圖係根據本揭露之另一實施例，繪示半導體元件製造過程中不同階段中之一個階段。
如第16A圖所示，多層阻障半導層52與第1圖所示的第一擴散半導體層103，105及107相同，其形成於凹陷化源/汲極區之內表面。第16B圖繪示形成源/汲極磊晶層55之後的結構。
第17A至第19B圖係根據本揭露之一個實施例，繪示包含鰭式場效電晶體的半導體元件製造過程中不同階段中之一個階段，此鰭式場效電晶體具有位於源/汲極區的阻障半導體層。須知可以提供額外的操作於第17A至第19B圖所繪示的製程之前、之中、之後，以及以上所述的操作可以被置換或刪除，在額外的實施例中，這些操作/製程的次序為可互換。
在此實施例中，源/汲極磊晶層57不具有菱形或六邊形之形狀，但也不具有平頂形狀。
第17A至17C圖係根據本揭露之一個實施例，繪示包含鰭式場效電晶體的半導體元件製造過程中不同階段中之一個階段，此鰭式場效電晶體具有位於源/汲極區的阻障半導體層。第17A圖係為對應第17B圖中直線X1-X1之剖面圖。第17C圖係為對應第17B圖中直線Y1-Y1之剖面圖。
形成阻障半導層50之後，形成一或多個源/汲極磊晶層57於阻障半導層50上如第17A和17B圖所示。在一些實施例中，源/汲極磊晶層57具有相同或類似以上所述的源/汲極磊晶層55之組成成份。
可藉由有機金屬化學氣相沉積法(MOCVD)，分子束磊晶法(MBE)，ALD或任何其他成膜方法，磊晶形成源/汲極磊晶層57(例如，Ge：P或SiGe：P)於阻障半導層50上。在一些實施例中，氣體Ge2H6作為Ge的來源氣體。在一些實施例中，氣體Si2H6作為Si的來源氣體。在特定實施例中，替代或除此之外，使用Ge2H6及/或Si2H6，GeH4及/或SiH4。可利用一或多種惰性氣體作為稀釋氣體例如，H2，He，Ar及/或N2。
磊晶形成Ge：P層或SiGe：P層時，維持基板溫度於約至350℃至410℃的範圍。在一些實施例中，這個基板溫度為熱板或晶圓夾/座之溫度。在其他實施例中，基板溫度範圍約至380℃至約400℃。當使用氣體Ge2H6及/或氣體Si2H6時，可在低於約400℃的較低溫度下磊晶形成Ge或SiGe層57。可從阻障半導層50選擇性形成源/汲極磊晶層 57，且其不形成於ILD層60的上表面。磷的摻雜氣體為PH3，砷的摻雜氣體為AsH3或硼的摻雜氣體為B2H6。在一些實施例中，沉積後的源/汲極磊晶層57具有不平坦表面。
形成源/汲極磊晶層57之後，選擇性地執行熱退火操作來平整化源/汲極磊晶層57之表面如第17A和17B圖所示。在一些實施例中，在介於約至410℃至約470℃的一溫度下將基板加熱以執行熱退火操作。在其他實施例中，其溫度範圍約至440℃至約460℃。在一些實施例中，執行熱退火操作於時間範圍約至100sec至約至500sec。在其他實施例中，其時間範圍約至250秒至約至350秒.在一些實施例中，執行熱退火操作於相同的製造裝置，特別是與形成源/汲極磊晶層57相同的處理室中。在特定實施例中，當用於磊晶成長的氣體製程停止之後，然後增加基板溫度至退火溫度。因此，執行退火操作而未將基板(源/汲極磊晶層)暴露於大氣環境，特別是暴露於含氧環境。在一些實施例中，執行退火操作時，提供惰性氣體例如H2，He，Ar及/或N2。由於執行退火操作，源/汲極磊晶層57的上表面實質上變得平坦。
在特定實施例中，執行雷射退火操作以平整化導電性接觸70。在此狀況下，雷射束只選擇性用於源/汲極區而避開閘極結構。在一些實施例中，加熱源/汲極磊晶層至約800℃至約1000℃。在一些實施例中，執行雷射退火操作時間長度約0.1nsec至1000nsec。在一些實施例中，其操作時間長度約1nsec至100nsec。
第17D圖繪示當形成三層阻障半導層52之後和平整化操作之後的剖面圖。
第18A至18B圖係根據本揭露之另一個實施例，繪示包含鰭式場效電晶體的半導體元件製造過程中不同階段中之一個階段，此鰭式場效電晶體具有位於源/汲極區的阻障半導體層。第18A圖係為對應第18B圖中直線Y1-Y1之剖面圖。
類似第18A至18B圖所示，利用一或多個光刻和蝕刻操作形成圖案化ILD層60，從而形成源/汲極開口61。在源/汲極開口61中，形成源/汲極磊晶層57於露出的鰭狀結構20上。
第19A至19B圖係根據本揭露之另一個實施例，繪示包含鰭式場效電晶體的半導體元件製造過程中不同階段中之一個階段，此鰭式場效電晶體具有位於源/汲極區的阻障半導體層。第19A圖係為對應第19B圖中直線Y1-Y1之剖面圖。
類似於第15A至15B圖，形成源/汲極開口61之後，形成導電性接觸70如第19A和19B圖所示。
在一些實施例中，形成虛設閘極結構40之後及形成源/汲極磊晶層57之前，形成ILD層60，接著圖案化ILD層60以產生開口於源/汲極區上。然後，形成源/汲極磊晶層57其具有平坦上頂部。接著，形成第二ILD層60以保護源/汲極磊晶層57，以及執行閘極置換操作。
第20圖係根據本揭露之另一個實施例，繪示包 含鰭式場效電晶體的半導體元件之剖面圖，此鰭式場效電晶體具有位於源/汲極區的阻障半導體層。第20圖係沿著閘極延伸的方向之剖面圖。
在此實施例中，形成額外的59於源/汲極磊晶層58上，其形成於阻障半導層50或52上。源/汲極磊晶層58與源/汲極磊晶層55或57有相同的組成。在一些實施例中，額外的源/汲極磊晶層59由SiwGe1-w製成，其中0.7
Figure 108131935-A0202-12-0025-91
w
Figure 108131935-A0202-12-0025-92
1.0。在特定實施例中，額外的源/汲極磊晶層59由Si製成。在一些實施例中，額外的源/汲極磊晶層59有摻雜P。P含量介一範圍約1×1019atoms/cm3至1×1020atoms/cm3，在其他實施例中，其範圍約5×1019atoms/cm3至8×1019atoms/cm3。
第21A至26B圖係根據本揭露之一個實施例，繪示包含GAA FETs的半導體元件之製造過程，此GAA FETs具有位於源/汲極區的阻障半導體層。須知可以提供額外的操作於第21A至第26B圖所繪示的製程之前、之中、之後，以及以上所述的操作可以被置換或刪除，在額外的實施例中，這些操作/製程的次序為可互換。
第21A至21B圖係根據本揭露之另一個實施例，繪示包含GAA FETs的半導體元件製造過程中不同階段中之一個階段，此GAA FETs具有位於源/汲極區的阻障半導體層。第21A圖係為對應第21B圖中直線Y1-Y1之剖面圖。
如第21A圖所示，第一半導體層120和第二半 導體層125交互堆疊於基板10上。在一個實施例中，基板10由Ge製成或基板10的表面具有一層Ge，在其他實施例中，基板10由SixGe1-x製成，其中0<x
Figure 108131935-A0202-12-0026-93
0.3，或基板10的表面具有一層SixGe1-x。
在一些實施例中，第一半導體層120為Ge或SixGe1-x，其中0<x
Figure 108131935-A0202-12-0026-94
0.3，以及第二半導體層125為Si或SivGe1-v，其中0.5<v<1.0。可藉由CVD，MBE，ALD或者其他合適的方法磊晶形成第一半導體層120和第二半導體層125。在一些實施例中，形成緩衝層在基板10上。
藉由類似於第2A至第4B圖所述操作，形成鰭狀結構其從第一隔離絕緣層30突出如第22A至22B圖所示。第22A圖係為對應第22B圖中直線Y1-Y1之剖面圖。
如第22A圖所示，鰭狀結構包含數層交互堆疊的第一半導體層120及第二半導體層125。即使第22A圖繪示二個第一半導體層120和二個第二半導體層125，第一半導體層和第二半導體層的數目可以為一，三或大於三，最多為十。
藉由類似於第5A至第9C圖所述操作，形成虛設閘極結構40，其包含形成虛設閘極介電層41和虛設閘極電極層42，以及形成側壁間隔物45。接著，凹陷化鰭狀結構的源/汲極區，以及形成阻障半導層50於源/汲極區的內表面上如第23A和23B圖所示。第23A圖係為對應第23B圖中直線X1-X1之剖面圖。
接著，類似於第10A至第12B圖所述操作，分 別地形成ILD層60和閘極開口48，其中露出鰭狀結構121的上部份如第24A和24C圖所示。第24A圖係為對應第24B圖中直線X1-X1之剖面圖。第24C圖係為對應第24B圖中直線Y2-Y2之剖面圖。
形成閘極開口48之後，移除閘極開口48中的第二半導體層125如第25A和25B圖所示。第25A圖係為對應第25B圖中直線Y2-Y2之剖面圖。可使用溼蝕刻劑選擇性移除第二半導體層125，例如，但不設於此，氫氧化銨(NH4OH)，氫氧化四甲基銨(TMAH)，乙二胺鄰苯二酚(EDP)或氫氧化鉀(KOH)溶液。由此，半導體導線由第一半導體層120形成。
接著，藉由類似於第13A至第13B圖所述操作，形成閘極結構其具有閘極介電層62和閘極電極層65，且形成纏繞第一半導體層120如第26A和26B圖所示。第26A圖係為對應第26B圖中直線Y2-Y2之剖面圖。
再來，藉由類似於第14A至第15B圖所述操作，形成導電性接觸70。
須知FinFET和GAA FET經歷更進一步的CMOS工藝以形成各種特徵，例如接觸/通孔，互連金屬層，介電層，鈍化層等。
本文描述的各種實施例或示例提供優於現有技術的若干優點。舉例來說，本揭露使用一個擴散阻障層。可抑制雜質(例如：P)從磊晶層擴散至鰭狀結構的通道區。其擴散阻障層可為一個薄矽層或富含矽層，其矽含量高於源/ 汲極區(鰭狀結構)及/或其上形成的磊晶層。由此在FinFET或GAAFET，可能得到較低漏電流，較高的載子流動率，降低介質泄滯及/或更高的可靠性。薄擴散阻障層可以有效的抑制其他種雜質擴散，例如As，Sb及/或B。除了FinFET和GAAFET外，具有以上所述之擴散阻障層的源/汲極結構可以應用於平面FET或其他FET。
須知並非所有優點都已在本文中討論，所有實施例或示例不需要求特定優點，以及其他實施例或示例可能提供不同的優點。
在另一例示性態樣中，一種製造半導體元件的方法，形成閘極結構於鰭狀結構上。凹陷化鰭狀結構的源/汲極區。形成第一半導體層在凹陷化的源/汲極區上。形成第二半導體層於第一半導體層上。鰭狀結構由SixGe1-x製成，其中0
Figure 108131935-A0202-12-0028-95
x
Figure 108131935-A0202-12-0028-96
0.3，第一半導體層由SiyGe1-y製成，其中0.45
Figure 108131935-A0202-12-0028-98
y
Figure 108131935-A0202-12-0028-97
1.0，第二半導體層由SizGe1-z製成，其中0
Figure 108131935-A0202-12-0028-99
z
Figure 108131935-A0202-12-0028-100
0.3。在前述或以下一或多個實施例中，鰭狀結構由Ge製成，第二半導體層由Ge製成。在前述或以下一或多個實施例中，第一半導體層由Si製成。在前述或以下一或多個實施例中，0.5
Figure 108131935-A0202-12-0028-101
y
Figure 108131935-A0202-12-0028-102
1.0。在前述或以下一或多個實施例中，第一半導體層的厚度範圍介於0.2nm至0.8nm。在前述或以下一或多個實施例中，鰭狀結構由未摻雜的Ge製成。在前述或以下一或多個實施例中，第二半導體層由摻雜有磷的Ge製成。在前述或以下實施方案中的一個或多個中，磷的濃度範圍介於5×1019atoms/cm3至1×1020atoms/cm3。在 前述或以下一或多個實施例中，第二半導體層由摻雜硼的Ge製成。在前述或以下一或多個實施例中，進一步形成第三半導體層於第二半導體層上。在前述或以下一或多個實施例中，第三半導體層由SiwGe1-w製成，其中0.7
Figure 108131935-A0202-12-0029-103
w
Figure 108131935-A0202-12-0029-104
1.0。
在另一例示性態樣中，一種製造半導體元件的方法，形成閘極結構於鰭狀結構上。凹陷化鰭狀結構的源/汲極區。形成第二阻障半導體層於第一阻障半導體層上。形成第三阻障半導體層於第二阻障半導體層上。形成第二半導體層於第三阻障半導體層上。第一阻障半導體層的厚度範圍介於0.2nm至0.8nm，第二阻障半導體層的厚度範圍介於0.2nm至0.8nm，並且第三阻障半導體層的厚度範圍介於0.2nm到0.8nm。在前述或以下一或多個實施例中，鰭狀結構由SixGe1-x製成，其中0
Figure 108131935-A0202-12-0029-110
x
Figure 108131935-A0202-12-0029-111
0.3，第二半導體層由SizGe1-z製成，其中0
Figure 108131935-A0202-12-0029-107
z
Figure 108131935-A0202-12-0029-108
0.3，以及第一阻障半導體層以及該第三阻障半導體層係由一種不同於鰭狀結構以及該第二半導體層的半導體材料製成。在前述或以下一或多個實施例中，第一阻障半導體層由Siy1Ge1-y1製成，其中0.2
Figure 108131935-A0202-12-0029-112
y1
Figure 108131935-A0202-12-0029-115
0.7，第二阻障半導體層由Siy2Ge1-y2製成，其中0.5
Figure 108131935-A0202-12-0029-113
y2
Figure 108131935-A0202-12-0029-116
1.0，第三阻障半導體層由Siy3Ge1-y3製成，其中0.2
Figure 108131935-A0202-12-0029-114
y3
Figure 108131935-A0202-12-0029-117
0.7，並且y1>x，y2>y1，y2>y3，並且y3>z。在前述或以下一或多個實施例中，鰭狀結構由Ge製成，第二半導體層由Ge製成。在前述或以下一或多個實施例中，第二阻障半導體層由Si製成，並且0.4
Figure 108131935-A0202-12-0029-105
y1且y3
Figure 108131935-A0202-12-0029-106
0.6。在前述或以下一或多個實施例中，鰭狀結構由未摻雜的Ge製成。 在前述或以下一或多個實施例中，第二半導體層由摻雜磷的Ge製成。在前述或以下實施方案中的一個或多個中，磷的濃度範圍介於5×1019atoms/cm3至1×1020atoms/cm3。
在另一例示性態樣中，一種製造半導體元件的方法，形成閘極結構於鰭狀結構上。凹陷化鰭狀結構的源/汲極區。形成磊晶半導體層於阻障半導體層上。阻障半導體層的厚度範圍介於0.2nm至0.8nm，並且阻障半導體層於450℃時，其磷的擴散係數小於1×10-21cm2/s。
在另一例示性態樣中，一半導體元件包含閘極結構，其設置在通道半導體層上，一源/汲極區設置在通道半導體層一側上，第一磊晶半導體層設置在設置在源極/漏極區上，第二磊晶半導體層設置在第一磊晶半導體層上，導電接觸孔設置在第二磊晶半導體層上，以及一介電層具有一開口且該導電接觸孔填於該開口。在前述或以下一或多個實施例中，半導體器件另包含隔離絕緣層，介電層設置在隔離絕緣層上。第一磊晶層設置在隔離絕緣層和介電層之間的界面下方。在前述或以下一或多個實施例中，溝道半導體層由SixGe1-x製成，其中0
Figure 108131935-A0202-12-0030-118
x
Figure 108131935-A0202-12-0030-119
0.3，第一磊晶半導體層由SiyGe1-y製成，其中0.45
Figure 108131935-A0202-12-0030-120
y
Figure 108131935-A0202-12-0030-121
1.0，並且第二磊晶半導體層由SizGe1-z製成，其中0
Figure 108131935-A0202-12-0030-123
z
Figure 108131935-A0202-12-0030-122
0.3。在前述或以下一或多個實施例中，通道半導體層和源/汲極區由Ge製成，第二磊晶半導體層由Ge製成。在前述或以下一或多個實施例中，第一磊晶半導體層由Si製成。在前述或以下實施方案中的一個或多個中，0.5
Figure 108131935-A0202-12-0030-124
y
Figure 108131935-A0202-12-0030-125
1.0。在前述或以下一或多個實施例中，第 一磊晶半導體層的厚度範圍介於0.2nm至0.8nm。在前述或以下實施方案中的一個或多個中，源/汲極區的雜質濃度小於1×1018atoms/cm3。在前述或以下一或多個實施例中，第二磊晶半導體層由摻雜磷的Ge製成。在前述或以下實施方案中的一個或多個中，磷的濃度範圍介於5×1019atoms/cm3至1×1020atoms/cm3。在前述或以下一或多個實施例中，第二磊晶半導體層由摻雜硼的Ge製成。
在另一例示性態樣中，一半導體元件包含閘極結構，其設置在通道半導體層上，一源/汲極區設置在通道半導體層一側上，第一阻障半導體層設置在源極/漏區上，第二阻障半導體層設置在第一阻障半導體層上，第三阻障半導體層設置在第二阻障半導體層上，第二磊晶半導體層設置在第三阻障半導體層上，導電接觸孔設置在第二磊晶半導體層上，以及一介電層具有一開口且該導電接觸孔填於該開口。在前述或以下實施方式中的一個或多個中，第一阻障半導體層的厚度範圍介於0.2nm至0.8nm，第二阻障半導體層的厚度範圍介於0.2nm至0.8nm，並且第三阻障半導體層的厚度範圍介於0.2nm至0.8nm。在前述或以下一或多個實施例中，溝道半導體層由SixGe1-x製成，其中0
Figure 108131935-A0202-12-0031-126
x
Figure 108131935-A0202-12-0031-127
0.3，第二磊晶半導體層由SizGe1-z製成，其中0
Figure 108131935-A0202-12-0031-128
z
Figure 108131935-A0202-12-0031-129
0.3，以及第一阻障半導體層和第三阻障半導體層由與鰭狀結構和第二半導體層不同的半導體材料製成。在前述或以下一或多個實施例中，第一阻障半導體層由Siy1Ge1-y1製成，其中0.2
Figure 108131935-A0202-12-0031-130
y1
Figure 108131935-A0202-12-0031-131
0.7，第二阻障半導體層由Siy2Ge1-y2製成，其中 0.45
Figure 108131935-A0202-12-0032-132
y2
Figure 108131935-A0202-12-0032-133
1.0，第三阻障半導體層由Siy3Ge1-y3製成，其中0.2
Figure 108131935-A0202-12-0032-134
y3
Figure 108131935-A0202-12-0032-135
0.7，並且y1>x，y2>y1，y2>y3，並且y3>z。在前述或以下一或多個實施例中，通道半導體層由Ge製成，第二磊晶半導體層由Ge製成。在前述或以下一或多個實施例中，第二阻障半導體層由Si製成，並且0.4
Figure 108131935-A0202-12-0032-136
y1且y3
Figure 108131935-A0202-12-0032-137
0.6。在前述或以下一或多個實施例中，通道半導體層由未摻雜的Ge製成。在前述或以下一或多個實施例中，第二磊晶半導體層由摻雜磷的Ge製成。
在另一例示性態樣中，一半導體元件包含閘極結構，其設置在通道半導體層上，一源/汲極區設置在通道半導體層一側上，第一磊晶半導體層設置在源極/漏極區上，第二磊晶半導體層設置在第一磊晶半導體層上，導電接觸孔設置在第二磊晶半導體層上，以及一介電層具有一開口且該導電接觸孔填於該開口。第一磊晶半導體層的厚度範圍介於0.2nm至0.8nm，並且第一磊晶半導體層於450℃時磷的擴散係數小於1×10-21cm2/s。
前述內容概述了許多實施例或示例的特徵，使本技術領域中具有通常知識者可以從各方面更佳了解本揭露。本技術領域中具有通常知識者應可理解，且輕易地以本揭露為基礎來設計或修飾其他製程和結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同的優點。本技術領域中具有通常知識者也應理解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神和範圍的情況下，可對本揭露進行各種改變，替換和變更。
10‧‧‧基板
22‧‧‧硬遮罩圖案
28‧‧‧鰭襯墊層
30‧‧‧第一隔離絕緣層
45‧‧‧側壁間隔物
48‧‧‧閘極開口
60‧‧‧層間介電層
120‧‧‧第一半導體層
125‧‧‧第二半導體層

Claims (20)

  1. 一種半導體元件製造方法，該方法包含：
    形成一閘極結構於一鰭狀結構之上；
    凹陷化該鰭狀結構的一源/汲極區；
    形成一第一半導體層於該凹陷化源/汲極區之上；以及
    形成一第二半導體層於該第一半導體層之上，其中：
    該鰭狀結構係由SixGe1-x製成，其中0
    Figure 108131935-A0202-13-0001-138
    x
    Figure 108131935-A0202-13-0001-139
    0.3，
    該第一半導體層係由SiyGe1-y製成，其中0.45
    Figure 108131935-A0202-13-0001-140
    y
    Figure 108131935-A0202-13-0001-141
    1.0，以及
    該第二半導體層係由SizGe1-z製成，其中0
    Figure 108131935-A0202-13-0001-142
    z
    Figure 108131935-A0202-13-0001-143
    0.3。
  2. 如申請專利範圍第1項所述之半導體元件製造方法，其中該鰭狀結構係由Ge製成，以及該第二半導體層係由Ge製成。
  3. 如申請專利範圍第1項所述之半導體元件製造方法，其中該第一半導體層係由Si製成。
  4. 如申請專利範圍第1項所述之半導體元件製造方法，其中0.5
    Figure 108131935-A0202-13-0001-144
    y
    Figure 108131935-A0202-13-0001-145
    1.0。
  5. 如申請專利範圍第1項所述之半導體元件製造方法，其中該第一半導體層的一厚度範圍介於0.2nm至0.8nm。
  6. 如申請專利範圍第1項所述之半導體元件製造方法，其中該鰭狀結構係由未摻雜的Ge製成。
  7. 如申請專利範圍第1項所述之半導體元件製造方法，其中該第二半導體層係由摻雜磷(phosphorous)的Ge製成。
  8. 如申請專利範圍第7項所述之半導體元件製造方法，其中該磷(phosphorous)的一濃度範圍介於5×1019atoms/cm3至1×1020atoms/cm3。
  9. 如申請專利範圍第1項所述之半導體元件製造方法，其中該第二半導體層係由摻雜硼(boron)的Ge製成。
  10. 如申請專利範圍第1項所述之半導體元件製造方法，更包含形成一第三半導體層於該第二半導體層上。
  11. 如申請專利範圍第10項所述之半導體元件製造方法，其中該第三半導體層係由SiwGe1-w製成，其中0.7
    Figure 108131935-A0202-13-0002-146
    w
    Figure 108131935-A0202-13-0002-147
    1.0.。
  12. 一種半導體元件製造方法，該方法包含：
    形成一閘極結構於一鰭狀結構之上；
    凹陷化該鰭狀結構的一源/汲極區；
    形成一第一阻障半導體層於該源/汲極區之上；
    形成一第二阻障半導體層於該第一阻障半導體層之上；
    形成一第三阻障半導體層於該第二阻障半導體層之上；
    形成一第二半導體層於該第三阻障半導體層之上，
    其中：
    該第一阻障半導體層的一厚度範圍介於0.2nm至0.8nm，
    該第二阻障半導體層的一厚度範圍介於0.2nm至0.8nm，
    以及
    該第三阻障半導體層的一厚度範圍介於0.2nm至0.8nm。
  13. 如申請專利範圍第12項所述之半導體元件製造方法，其中
    該鰭狀結構係由SixGe1-x製成，其中0
    Figure 108131935-A0202-13-0003-148
    x
    Figure 108131935-A0202-13-0003-149
    0.3，
    該第二半導體層係由SizGe1-z製成，其中0
    Figure 108131935-A0202-13-0003-150
    z
    Figure 108131935-A0202-13-0003-151
    0.3，以及
    該第一阻障半導體層以及該第三阻障半導體層係由一種不同於該鰭狀結構以及該第二半導體層的半導體材料製成。
  14. 如申請專利範圍第13項所述之半導體元件製造方法，其中
    該第一阻障半導體層係由Siy1Ge1-y1製成，其中0.2
    Figure 108131935-A0202-13-0004-152
    y1
    Figure 108131935-A0202-13-0004-153
    0.7，
    該第二阻障半導體層係由Siy2Ge1-y2製成，其中0.5
    Figure 108131935-A0202-13-0004-157
    y2
    Figure 108131935-A0202-13-0004-154
    1.0，
    該第三阻障半導體層係由Siy3Ge1-y3製成，其中0.2
    Figure 108131935-A0202-13-0004-156
    y3
    Figure 108131935-A0202-13-0004-158
    0.7，以及y1>x，y2>y1，y2>y3，以及y3>z。
  15. 如申請專利範圍第14項所述之半導體元件製造方法，其中該鰭狀結構係由Ge製成，以及該第二半導體層係由Ge製成。
  16. 如申請專利範圍第15項所述之半導體元件製造方法，其中該第二阻障半導體層係由Si製成，以及0.4
    Figure 108131935-A0202-13-0004-160
    y1以及y3
    Figure 108131935-A0202-13-0004-159
    0.6。
  17. 如申請專利範圍第14項所述之半導體元件製造方法，其中該鰭狀結構係由未摻雜的Ge製成。
  18. 如申請專利範圍第14項所述之半導體元件製造方法，其中該第二半導體層係由摻雜磷(phosphorous)的Ge製成。
  19. 如申請專利範圍第18項所述之半導體元件製造方法，其中該磷(phosphorous)的一濃度範圍介於5×1019atoms/cm3至1×1020atoms/cm3。
  20. 一種半導體元件，包含：
    一閘極結構設於一通道半導體層之上；
    一源/汲極區設於該通道半導體層之一側壁；
    一第一磊晶半導體層設於該源/汲極區之上；
    一第二磊晶半導體層設於該第一磊晶半導體層之上；
    一導電接觸孔設於該第二磊晶半導體層之上；以及
    一介電層具有一開口且該導電接觸孔填於該開口，其中：
    該第一磊晶半導體層的一厚度範圍介於0.2nm至0.8nm，
    以及
    該第一磊晶半導體層的磷之一擴散係數於450℃時小於1×10-21cm2/s。
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