TW202213642A - 半導體裝置及其製造方法 - Google Patents

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謝文興
程冠倫
吳忠緯
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract

一種半導體裝置的製造方法，包括形成鰭狀結構，在此鰭狀結構中第一半導體層和第二半導體層交替堆疊；形成犧牲閘極結構在鰭狀結構上方；蝕刻鰭狀結構未被犧牲閘極結構覆蓋的源極/汲極（Source/Drain, S/D）區域，以形成源極/汲極（S/D）空間；通過源極/汲極（S/D）空間橫向蝕刻第一半導體層，以形成凹槽；在蝕刻的第一半導體層上的凹槽中形成第一絕緣層；在形成第一絕緣層之後，在第一絕緣層上的凹槽中形成第二絕緣層，其中第二絕緣層的介電常數小於第一絕緣層的介電常數；以及在源極/汲極（S/D）空間中形成源極/汲極（S/D）磊晶層，其中第二絕緣層與源極/汲極（S/D）磊晶層接觸。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體裝置，特別是關於具有多層的內在間隔物多閘極之半導體裝置及其製造方法。
半導體積體電路(integrated circuit, IC)工業經歷了指數型成長。IC材料與設計的技術進步已產出數代的IC，其中每一代都比上一代具有更小且更複雜的電路。在IC的發展過程，功能密度(即每單位晶片區域互連裝置的數量)已大量增加，而幾何大小(即可以使用製程產出的最小組件(或線))已縮小。這種微縮化製程一般通過提高生產效率與降低相關成本以提供效益。這種微縮化也增加了IC製程與製造的複雜性。
舉例來說，隨著半導體工業為了追求更高的裝置密度，更高的性能和更低的成本而向奈米技術製程節點發展，來自製造和設計問題的挑戰導致了三維設計的發展，例如多閘極場效應電晶體（field effect transistor, FET），包括鰭式場效應電晶體（FinFET）和環繞式閘極（gate-all-around, GAA）場效應電晶體。在鰭式場效應電晶體（FinFET）中，閘電極與通道區的三個側表面相鄰，且閘極介電層介於其間。因為閘極結構環繞（包繞）鰭上的三個表面上，所以電晶體本質上具有三個閘極來控制流過鰭或通道區域的電流。不幸的是，在第四側，通道的底部遠離閘極電極，因此沒有受到接近的閘極控制。相反的是，在環繞式閘極場效應電晶體（GAA FET）中，通道區的所有側面都被閘極電極環繞，這允許在通道區中進行更充分的空乏，由於較陡的次臨界電流擺幅（sub-threshold current swing, SS）和較小的汲極引發能障下降（drain induced barrier lowering, DIBL），導致較少的短通道效應。 隨著電晶體尺寸不斷縮小到10nm以下的技術節點，需要對環繞式閘極場效應電晶體（GAA FET）進一步的改進。
本發明實施例提供一種半導體裝置的製造方法，包括：形成鰭狀結構，其中具有第一半導體層和第二半導體層交替堆疊；形成犧牲閘極結構在鰭狀結構上；蝕刻鰭狀結構未被犧牲閘極結構覆蓋的源極/汲極區域，以形成源極/汲極空間；通過源極/汲極空間橫向蝕刻第一半導體層，形成凹槽；形成第一絕緣層在凹槽中被蝕刻的第一半導體層上；在形成第一絕緣層之後，於凹槽中的第一絕緣層上形成第二絕緣層，其中第二絕緣層的介電常數小於第一絕緣層的介電常數；以及形成源極/汲極磊晶層在源極/汲極空間中，其中第二絕緣層與源極/汲極磊晶層接觸。
本發明實施例提供一種半導體裝置的製造方法，包括：形成第一類型和第二類型磊晶層的堆疊在半導體基板上，其中第一類型和第二類型磊晶層具有不同的材料成分，且第一類型和第二類型磊晶層在垂直方向上交替設置；圖案化此堆疊以形成鰭狀結構；形成犧牲閘極結構在鰭狀結構上方；從鰭狀結構的未被犧牲閘極結構覆蓋的源極/汲極區域中至少移除第一類型磊晶層；形成第一絕緣層在第一類型磊晶層的橫向端上，其中第一絕緣層包括含碳化合物；形成第二絕緣層在第一絕緣層上，其中第二絕緣層包括含氧化合物；以及形成源極/汲極磊晶部件，與第二類型磊晶層的橫向端接觸，其中第一及第二絕緣層介於源極/汲極磊晶部件和第一類型磊晶層之間。
本發明實施例提供一種半導體裝置，包括：半導體通道部件，設置在基板上；閘極介電層，設置在半導體通道構件上且包繞半導體通道構件；閘極電極層，設置在閘極介電層上且環繞半導體通道構件；源極/汲極磊晶層，與半導體通道構件接觸；以及 介電間隔物，介於該源極/汲極磊晶部件和閘極介電層之間，其中每一個介電間隔物包括與閘極介電層接觸的第一介電層和與第一介電層接觸的第二介電層，其中第一介電層的介電常數高於第二介電層的介電常數。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本揭露大致上涉及半導體裝置和製造方法，且更具體地涉及製造具有多層內部間隔物的多閘極裝置。這些多閘極裝置可以包括p型金屬氧化物半導體裝置或n型金屬氧化物半導體裝置。 特定示例可以被呈現出且在本文中將其稱為鰭式場效應電晶體（FinFET），由於它們的鰭狀結構。本文還提出了一種多閘極電晶體的實施方式，該多閘極電晶體被稱為環繞式閘極（GAA）裝置。環繞式閘極（GAA）裝置包括其閘極結構或其一部分形成在通道區的四側（例如，環繞通道區的一部分）的任何裝置。本文提出的裝置還包括實施方式具有設置在奈米片通道、奈米線通道、條狀通道及/或與單個連續的閘極結構相關聯的其他合適的配置的通道區域。但是，本發明所屬技術領域中具有通常知識者應理解，此教導可以應用於單個通道（例如，單個奈米線/奈米片）或任意數量的通道。本發明所屬技術領域中具有通常知識者應理解其他半導體裝置的示例可以從本揭露的方面中受益。
隨著電晶體尺寸不斷縮小到10奈米以下及以下的技術節點，通常希望減小多閘極電晶體部件之間的雜散電容，例如閘極結構及源極/汲極接觸之間的電容，以增加開關速度，降低開關功耗及/或降低電晶體的耦合雜訊。某些低k材料（例如，介電常數低於氧化矽的介電常數）已經被建議作為絕緣材料，例如用於插入金屬閘極結構和源極/汲極（Source / Drain, S/D）磊晶部件的內部間隔物，提供低介電常數以減少雜散電容。然而，隨著半導體技術發展到更小的幾何形狀，在替代柵極（或稱為「後柵極」）製程流程期間，內部間隔物中低k材料的蝕刻損失變得不可忽略，因為這會進一步減小閘極結構與源極/汲極接觸之間的距離，導致雜散電容增加。本揭露的實施例提供了相對於現有技術的優點，儘管應理解其他實施例可以提供不同的優點，在本文中不必討論所有優點，且所有實施例都不需要特定的優點。在本揭露的一些實施例中，示例出至少包括低k介電層和保護該低k介電層免受蝕刻損失的覆蓋層的多層內部間隔物，其提供了降低多閘極裝置的Cgd（閘極到源極電容）和多閘極裝置的Cgs（閘極到源極電容）。因此，可以進一步提高電路的速度。 覆蓋層還使得可以更精確地控制內部間隔物的厚度、形狀及/或位置，以提高裝置的均勻性和良率。
在本揭露中，源極/汲極（S/D）是指源極及/或汲極。在本揭露中應注意的是，源極和汲極可互換地使用，且其結構基本相同。
第1A-1D圖根據本揭露的一實施例，繪示出半導體場效應電晶體（FET）裝置的各種剖面圖。第1A圖是沿著X方向（源極-汲極方向）的剖面圖；第1B圖是對應於第1A圖的Y1-Y1的剖面圖；第1C圖是對應於第1A圖的Y2-Y2的剖面圖；第1D圖是對應於第1A圖的Y3-Y3的剖面圖。
如第1A-1D圖所示，半導體通道構件（例如，奈米線或奈米片）25設置在半導體基板10上方，且沿著Z方向（基板10的主表面的法線方向）垂直地佈置。在一些實施例中，基板10至少在其表面部分上包括單晶半導體層。基板10可以包括單晶半導體材料，例如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在某些實施例中，基板10由結晶Si製成。
基板10可在其表面區域中包括一個或多個緩衝層（未示出）。緩衝層可以用來將基板的晶格常數逐漸改變為源極/汲極區的晶格常數。緩衝層可以由磊晶生長的單晶半導體材料形成，例如但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在一特定實施例中，基板10包括在矽基板10上磊晶生長的矽鍺（SiGe）緩衝層。SiGe緩衝層的鍺濃度可以從最底部緩衝層的30％原子百分比的鍺增加到最頂部緩衝層的70％原子百分比的鍺。
如第1A-1C圖所示，半導體通道構件25設置在基板10上方，提供用於半導體場效應電晶體（FET）裝置的通道層。半導體通道構件25也可以被稱為通道層25。在一些實施例中，通道層25設置在基板10突出的鰭結構（未示出）上方。每一個通道層25被閘極介電層82和閘極電極層84包繞。在一些實施例中，閘極介電層82包括界面層和高k介電層。閘極結構包括閘極介電層82、閘極電極層84和側壁間隔物40。儘管第1A-1C圖繪示出四個通道層25，然而通道層25的數量不限於四個，且可以小至一個或多於四個，且在一些實施例中可以多達十個。
此外，源極/汲極（S/D）磊晶層50設置在基板10上方。源極/汲極（S/D）磊晶層50與通道層25直接接觸，且通過內部間隔物31與閘極介電層82分開。如第1A圖所示，內部間隔物31的沿X方向的剖面具有大致矩形的形狀。如將在下面結合第2A-2K圖更詳細地討論，在各個實施例中，內部間隔物31沿X方向的剖面可以具有其他形狀。仍然參照第1A圖，在一些實施例中，每一個內部間隔物31至少包括第一絕緣層33和第二絕緣層35。第一絕緣層33保形地形成在與閘極介電層82直接對接的內部間隔物31的內表面上，且與相鄰的兩個通道層25的末端部分的一部分接觸。第二絕緣層35介於第一絕緣層33和源極/汲極（S/D）磊晶層50之間，並與相鄰的兩個通道層25的末端部分的一部分接觸。
層間介電質（ILD）層70設置在源極/汲極（S/D）磊晶層50上，導電接觸層72設置在源極/汲極（S/D）磊晶層50上，且穿過層間介電質（ILD）層70的導電插塞75設置在導電接觸層72上。導電接觸層72包括一層或多層導電材料。在一些實施例中，導電接觸層72包括例如WSi、NiSi、TiSi或CoSi的矽化物層或其他合適的矽化物材料。
第2A­-2K圖根據本揭露的實施例，示出內部間隔物31的各種構造。第2A-2D圖示出具有矩形剖面的內部間隔物31，第2E-2H圖示出具有（100）和（110）刻面的內部間隔物31，第2I-2K圖示出具有三角形剖面的內部間隔物區域，此三角形間隔具有（111）刻面。通過適當地選擇基板10的主表面的晶體取向及/或用於形成在其中沉積內部間隔物的凹部的蝕刻溶液的類型，可以將內部間隔物31的剖面形狀設計為用於特定目的的各種實施例中。
內部間隔物31包括多個介電層。第一絕緣層33位於閘極結構側，第二絕緣層35位於源極/汲極（S/D）側。在各種實施例中，第二絕緣層35包括含氧的化合物，例如氧化矽，氮氧化矽或其組合。一般來說，含氧的化合物為絕緣層提供相對較低的介電常數，例如低於4.5的介電常數（例如，在一些實施例中為約3.5至約4.5的範圍）。然而，由於含氧的化合物與在虛置閘極和犧牲磊晶層中使用的其他材料具有相對較低的蝕刻對比度，因此含氧的化合物可能會在隨後移除虛置閘極和釋放通道構件的蝕刻過程中遭受顯著的蝕刻損失。第一絕緣層33作為覆蓋層或蝕刻停止層，以保護第二絕緣層35免遭受這種蝕刻損失。第一絕緣層33的介電常數大於第二絕緣層35的介電常數，例如大於5（例如，在一些實施例中，在大約5至6的範圍內）。在各種實施例中，第一絕緣層33的碳濃度高於第二絕緣層35的碳濃度。在一些實施例中，第一絕緣層33是摻雜有碳的富氮化合物。在一個示例中，第一絕緣層33包括氮氧化碳矽，其碳和氮的濃度分別高於第二絕緣層35碳和氮的濃度，但是氧的濃度低於第二絕緣層35氧的濃度。富氮化合物中碳的存在增加了第一絕緣層33的蝕刻對比度。作為比較，第二絕緣層35可以基本不含碳。本文使用的術語「基本上不含碳」是指小於1％的碳原子。在一示例中，第二絕緣層35包括氮氧化矽。在進一步的示例中，第一絕緣層33包括原子百分比為約25％至約35％的矽、原子百分比為約30％至約40％的氧、原子百分比為約5％至約30％的碳、原子百分比為約15％至約20％的氮，而第二絕緣層35包括以原子百分比為約30％的矽、原子百分比為約60％的氧、原子百分比為小於1％的碳、原子百分比為約5％至約10％的氮。
如第2A-2C圖和第2E-2G圖所示，第一絕緣層33位於閘極結構側且不與源極/汲極（S/D）磊晶層50接觸，第二絕緣層35位於源極/汲極（S/D）側且不與閘極結構接觸。內部間隔物31的沿X方向測量的厚度可以在約3nm至約10nm的範圍內，基於裝置性能考慮來選擇。第一絕緣層33的厚度，從與第二絕緣層35接觸的邊緣到與閘極結構接觸的相對邊緣沿X方向測量，可以在大約1nm至大約5nm的範圍內。第二絕緣層35的厚度，從與源極/汲極（S/D）磊晶層50接觸的邊緣到與第一絕緣層33接觸的相對的邊緣沿X方向測量，可以在大約1nm至大約6nm的範圍內。在一些實施例中，第一絕緣層33的厚度小於第二絕緣層35的厚度，以減小內部間隔物31的總體有效介電常數。
在某些實施例中，如第1和2圖所示，內部間隔物31還包括第三絕緣層39。第三絕緣層39可以具有與第一絕緣層33基本相同的材料成分，且在源極/汲極（S/D）側作為覆蓋層或蝕刻停止層，這進一步保護了第二絕緣層35免遭受在源極/汲極（S/D）上蝕刻損失的影響，例如在源極/汲極（S/D）空間清潔過程中。在一示例中，第一絕緣層33和第三絕緣層39均包括氮氧化碳矽，而第一絕緣層33的碳濃度高於第三絕緣層39。第三絕緣層39與源極/汲極（S/D）磊晶層50接觸，且可以將第二絕緣層35與源極/汲極（S/D）磊晶層50分開而無接觸。第一絕緣層33的厚度，從與第二絕緣層35接觸的邊緣到與閘極結構接觸的相對邊緣沿X方向測量，可以在大約1nm至大約5nm的範圍內。第二絕緣層35的厚度，從與第三絕緣層39接觸的邊緣到與第一絕緣層33接觸的相對的邊緣沿X方向測量， 可以在大約1nm至大約3nm的範圍內。第三絕緣層39的厚度，從與源極/汲極（S/D）磊晶層50接觸的邊緣到與第二絕緣層35接觸的相對的邊緣沿X方向測量，可以在大約1nm至大約3nm的範圍內。在一些實施例中，第一絕緣層33的厚度大於第三絕緣層39的厚度，因為在閘極結構側的蝕刻通常比在源極/汲極（S/D）側的蝕刻強。
在某些實施例中，如第2B、2C、2F、2G圖所示，第二絕緣層35具有U形（旋轉90度）的剖面且環繞通道層25的橫向端。在一些實施例中，如第2B和2F圖所示，氣隙37位於源極/汲極（S/D）側以與源極/汲極（S/D）磊晶層50接觸。氣隙37由第二絕緣層35和源極/汲極（S/D）磊晶層50的U形共同定義。氣隙37的厚度沿X方向測量可以在約1nm至約3nm的範圍內。氣隙37進一步降低了內部間隔物31的整體有效介電常數。在一些替代實施例中，在絕緣層35的U形中不形成氣隙。在這種情況下，如第2C和2G圖所示，第三絕緣層39被設置且被第二絕緣層35的U形環繞。
在其他實施例中，如第2I-2K圖所示。第一絕緣層33保形地沉積在閘極結構的暴露的V形（旋轉90度）側壁上，且也與源極/汲極（S/D）磊晶層50接觸。第二絕緣層35與源極/汲極（S/D）磊晶層50接觸，並通過第一絕緣層33與接觸閘極結構分離。氣隙37或第三絕緣層39可以被第二絕緣層35環繞，如第2J和2K圖所示。
第3A和3B圖繪示出半導體製造的方法100，其包括多閘極裝置的製造。方法100為示例，且不意圖將本揭露作出除了請求項中明確記載範圍之外的限制。在方法100之前、期間以及∕或之後，可提供額外的操作，且對於該方法的額外的實施例可被替換、刪去或移動。下面結合第4-25D圖描述方法100。第4-9圖是根據第3A和3B的方法100的各個階段半導體場效應電晶體（FET）裝置的實施例的透視圖。 第10A-25D圖是根據第3A和2B圖的方法100的各個階段半導體場效應電晶體（FET）裝置的實施例的剖面圖。其中，以「A」為後綴的符號表示沿X方向（源極–汲極方向）的剖面圖，以「B」為後綴的符號表示與以後綴「A」的各個附圖的Y1-Y1切線相對應的剖面圖，以「C」為後綴的符號表示與以後綴「A」的各個附圖的Y2-Y2切線相對應的剖面圖，以「D」為後綴的符號表示與以後綴「A」的各個附圖的Y3-Y3切線相對應的剖面圖。
參照第4圖，在操作102，方法100（第3A圖）提供（或配備有）基板10。雜質離子（摻雜劑）12被佈植到基板10中以形成井區。進行離子佈植以防止擊穿效應。 基板10可以包括已經適當地摻有雜質（例如，p型或n型導電性）的各種區域。摻雜劑12，舉例來說，對於n型鰭式場效應電晶體（FinFET）為硼（BF 2），對於p型鰭式場效應電晶體（FinFET）為磷。
參照第5圖，在操作104，方法100（第3A圖）形成堆疊的半導體層在基板10上方。堆疊的半導體層包括第一半導體層20和第二半導體層25。此外，遮罩層16形成在堆疊的層上方。
第一半導體層20和第二半導體層25由具有不同晶格常數的材料製成，且可以包括一層或多層的Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。 在一些實施例中，第一半導體層20和第二半導體層25由Si、Si的化合物、SiGe、Ge或Ge的化合物製成。在一實施例中，第一半導體層20為Si 1-xGe x或Ge（x = 1.0），其中x大於約0.3，第二半導體層25為Si或Si 1-yGe y，其中y小於約0.4，且x＞y。在另一實施例中，第二半導體層25為Si 1-yGe y或Ge，其中y大於約0.3，第一半導體層20為Si或Si 1-xGe x，其中x小於約0.4，且x＜y。在又另一實施例中，第一半導體層20由Si 1-xGe x製成，其中x在約0.3至約0.8的範圍內，且第二半導體層25由Si 1-yGe y製成，其中y在約0.1至約0.4的範圍內。
仍然參考第5圖，設置第一半導體層20的四層，和第二半導體層25的四層。 然而，層的數量不限於四，且可以小到1（每一層），且在一些實施例中，第一半導體層和第二半導體層的每一個中形成2-10層。 通過調節堆疊層的數量，可以調節環繞式閘極場效應電晶體（GAA FET）裝置的驅動電流。
第一半導體層20和第二半導體層25磊晶形成在基板10上。第一半導體層20的厚度可以等於或大於第二半導體層25的厚度，且在一些實施例中在約2nm至約20nm的範圍內，在其他實施例中在約5nm至約15nm的範圍內。在一些實施例中，第二半導體層25的厚度在約2nm至約20nm的範圍內，在其他實施例中，在約5nm至約15nm的範圍內。每一個第一半導體層20的厚度可以相同或可以變化。在一些實施例中，底部的第一半導體層（最接近基板10的層）比其餘的第一半導體層厚。在一些實施例中，底部第一半導體層的厚度在約10nm至約50nm的範圍內，或者在其他實施例中，在20nm至40nm的範圍內。
在一些實施例中，遮罩層16包括第一遮罩層16A和第二遮罩層16B。第一遮罩層16A為由氧化矽製成的墊氧化層，其可以通過熱氧化形成。第二遮罩層16B由氮化矽（SiN）製成，其形成通過化學氣相沉積（chemical vapor deposition, CVD）包括低壓化學氣相沉積（low pressure chemical vapor deposition, LPCVD）和電漿化學氣相沉積（plasma enhanced chemical vapor deposition, PECVD）、物理氣相沉積（physical vapor deposition, PVD）、原子層沉積（atomic layer deposition, ALD）或其他合適的製程。通過使用包括微影和蝕刻的圖案化操作將遮罩層16圖案化為遮罩圖案。
參照第6圖，在操作106，方法100（圖3A）通過使用圖案化的遮罩層16來圖案化第一半導體層20和第二半導體層25的堆疊層，因此堆疊層形成在X方向上延伸的鰭狀結構29。在第6圖中，兩鰭狀結構沿Y方向配置。但是，鰭狀結構的數量不限於兩個，且可以小至一個或三個或更多。在一些實施例中，在鰭狀結構29的兩側上形成一個或多個虛置鰭狀結構，以提高圖案化操作中的圖案保真度。鰭狀結構29具有由堆疊的半導體層20、25構成的上部和井部11。在一些實施例中，鰭狀結構的上部沿Y方向的寬度W1在約10nm大約40nm的範圍內，在其他實施例中在約20nm至約30 nm的範圍內。沿著鰭狀結構的Z方向的高度H1在約100nm至約200nm的範圍內。
堆疊的鰭狀結構29可以通過任何合適的方法來圖案化。舉例來說，可以使用一種或多種微影製程來圖案化結構，其微影製程包括雙圖案化或多圖案化製程。一般來說，雙重圖案化或多重圖案化製程將微影和自對準過程相結合，而允許創造例如間距小於直接使用單個微影可獲得的間距的圖案。舉例來說，在一實施例中，在基板上方形成犧牲層且使用微影製程將其圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，接著可以使用剩餘的間隔物來圖案化堆疊的鰭狀結構29。
方法100（圖3A）進行到操作108，在基板10上形成隔離部件。在一些實施例中，在形成鰭狀結構29之後，在基板上方形成包括一層或多層絕緣材料的絕緣材料層，使得鰭狀結構完全嵌入在絕緣層中。用於絕緣層的絕緣材料可以包括通過低壓化學氣相沉積（LPCVD）、電漿化學氣相沉積（PECVD）、流動式化學氣相沉積（FCVD）形成的氧化矽、氮化矽、氮氧化矽（SiON）、SiOCN、SiCN、氟矽玻璃（FSG）或低k介電材料。退火操作可以在形成絕緣層之後執行。然後，執行平坦化操作，例如化學機械拋光（chemical mechanical polishing, CMP）方法及/或回蝕方法之類的，使得最上面的第二半導體層25的上表面從絕緣材料層露出。在一些實施例中，在形成絕緣材料層之前，形成鰭狀襯墊層13在鰭狀結構上方。鰭狀襯墊層13由SiN或氮化矽基（silicon nitride-based）的材料（例如SiON、SiCN或SiOCN）製成。
在一些實施例中，鰭狀襯墊層13包括第一鰭狀襯墊層，形成在基板10上方和鰭狀結構29底部的側壁，以及第二鰭狀襯墊層，形成在第一鰭狀襯墊層上。在一些實施例中，每個襯墊層的厚度在約1nm至約20nm之間。在一些實施例中，第一鰭狀襯墊層包括氧化矽且具有在約0.5nm至約5nm之間的厚度，第一鰭狀襯墊層包括氮化矽且具有在約0.5nm至約5nm之間的厚度。襯墊層可以通過例如物理氣相沉積（PVD）、化學氣相沉積（CVD）或原子層沉積（ALD）的一種或多種製程來沉積，儘管可以採用任何可接受的方法。
參照第7圖，使絕緣材料層被凹蝕以形成隔離絕緣層15，以露出鰭狀結構29的上部。通過此操作，鰭狀結構29通過隔離絕緣層15彼此分離，此操作也被稱為淺溝槽隔離（shallow trench isolation, STI）。隔離絕緣層15可以由合適的介電材料製成，例如氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃（FSG）、低k介電質例如碳摻雜氧化物、極低k介電質例如多孔碳摻雜的二氧化矽。 碳摻雜的二氧化矽、聚合物例如聚醯亞胺及其組合等。在一些實施例中，隔離絕緣層15通過例如化學氣相沉積（CVD）、流動式化學氣相沉積（FCVD）或旋轉塗佈玻璃製程形成，儘管可以使用任何可接受的製程。在此示例性的實施例中，絕緣材料層15被凹蝕直到暴露出井部（井層）11的上部。在其他實施例中，井部11的上部不暴露。第一半導體層20為隨後被部分移除的犧牲層，第二半導體層25為隨後形成作為環繞式閘極場效應電晶體（GAA FET）的通道層的半導體線。
參照第8圖，在操作110，方法100（圖3A）形成犧牲（虛置）閘極結構49。第8圖繪示出在暴露的鰭狀結構29之上形成犧牲閘極結構49之後的結構。犧牲閘極結構49形成在鰭狀結構將成為通道區的一部分上。犧牲閘極結構49定義了環繞式閘極場效應電晶體（GAA FET）的通道區。犧牲閘極結構49包括犧牲閘極介電層41和犧牲閘極電極層42。犧牲閘極介電層41包括一層或多層絕緣材料，例如氧化矽基（silicon oxide-based）的材料。在一實施例中，使用通過化學氣相沉積（CVD）形成的氧化矽。在一些實施例中，犧牲閘極介電層41的厚度在約1nm至約5nm的範圍內。
犧牲閘極結構49的形成，是通過第一毯覆式沉積犧牲閘極介電層41在鰭狀結構上。然後將犧牲閘極電極層毯覆式沉積在犧牲閘極介電層上和鰭狀結構上方，使得鰭狀結構完全嵌入在犧牲閘極電極層中。犧牲閘極電極層包括矽例如多晶矽或非晶矽。在一些實施例中，犧牲閘極電極層的厚度在約100nm至約200nm的範圍內。在一些實施例中，對犧牲閘極電極層進行平坦化操作。犧牲閘極介電層和犧牲閘極電極層通過使用化學氣相沉積（CVD），包括低壓化學氣相沉積（LPCVD）、電漿化學氣相沉積（PECVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其他合適的製程的來沉積。隨後，在犧牲閘極電極層上方形成遮罩層。遮罩層包括襯墊SiN層43和氧化矽遮罩層44。
接下來，如第8圖所示，在遮罩層上執行圖案化操作，將犧牲閘極電極層圖案化到犧牲閘極結構49。犧牲閘極結構包括犧牲閘極介電層41、犧牲閘極電極層42（例如，多晶矽）、襯墊SiN層43和氧化矽遮罩層44。通過圖案化犧牲閘極結構，第一半導體層和第二半導體層的堆疊層在犧牲閘極結構的相對側上部分地暴露，定義出源極/汲極（S/D）區域。在本揭露中，源極和汲極可互換使用，且其結構基本相同。參照第8圖，形成一個犧牲閘極結構，但犧牲閘極結構的數量不限於一個。在一些實施例中，在X方向上配置兩個或更多個犧牲閘極結構。在某些實施例中，在犧牲閘極結構的兩側形成一個或多個虛置犧牲閘極結構以提高圖案保真度。
參照第9圖，在操作112，方法100（圖3A）形成閘極側壁間隔物。 在一些實施例中，側壁間隔物的覆蓋層40形成在犧牲閘極結構49上方。覆蓋層40以保形的方式沉積，使得覆蓋層40形成為在犧牲柵極結構的垂直表面（例如，側壁）、水平表面和頂部上分別具有基本上相等的厚度。在一些實施例中，覆蓋層40的厚度大於第一覆蓋層的厚度，且厚度在約5nm至約20nm的範圍內。覆蓋層40包括SiN，SiON和SiCN或任何其他合適的介電材料中的一種或多種。覆蓋層40可以通過原子層沉積（ALD）、化學氣相沉積（CVD）或任何其他合適的方法形成。
在某些實施例中，在形成覆蓋層40之前，在暴露的鰭狀結構和犧牲閘極結構49上方保形地形成由絕緣材料製成的附加覆蓋層47。在這種情況下，附加的覆蓋層和覆蓋層由不同的材料製成，使得它們中的一個可以被選擇性地蝕刻。附加覆蓋層47包括低k介電材料，例如SiOC及/或SiOCN或任何其他合適的介電材料，且可以通過原子層沉積（ALD）、化學氣相沉積（CVD）或任何其他合適的方法形成。
通過利用第4-9圖所說明的操作，可獲得第10A-10D圖所示的結構。 參照圖4至圖9，圖1至圖4的被示出。 可獲得10A-10D。在第10A-10D圖中，未示出犧牲閘極結構的上部。
接下來，參考第11A-11D，在操作114，方法100（圖3A）在源極/汲極（S/D）區域向下蝕刻第一半導體層20和第二半導體層25的堆疊結構，通過使用一個或多個微影和蝕刻操作，形成源極/汲極（S/D）空間27。在一些實施例中，基板10（或鰭狀結構29的底部）也被部分蝕刻。
參照第12A-12D圖，在操作116，方法100（圖3A）通過源極/汲極（S/D）空間27在X方向上橫向蝕刻第一半導體層20，形成凹孔（或凹部）22。在一些實施例中，第一半導體層20的蝕刻量在約3nm至約10nm的範圍內。當第一半導體層20為Ge或SiGe，第二半導體層25為Si時，可以通過使用濕蝕刻劑例如但不限於氫氧化銨（NH 4OH）、四甲基氫氧化銨（TMAH）、乙二胺鄰苯二酚（EDP）或氫氧化鉀（KOH）溶液來選擇性地蝕刻第一半導體層20。
在其他實施例中，如第13A至13D圖所示。通過選擇第一半導體層20適當的晶體取向和蝕刻劑，第一半導體層20的側向端的蝕刻表面具有由（100）和（110）刻面定義的八角形凹孔23。在沿著X方向的橫剖面中，凹孔23具有梯形形狀，如第13A圖所示。
在另外的其他實施例中，如第14A至14D圖所示。通過選擇第一半導體層20適當的晶體取向和蝕刻劑，第一半導體層20的側向端的蝕刻表面具有由（111）刻面定義的四邊形凹孔24。在沿著X方向的剖面中，凹孔24具有V形（或開三角形（open - triangle）的形狀），如第7A圖所示。
在以下附圖中，說明在第12A-12D圖中所示結構之後的製造操作。然而，可以將相同的操作應用於第13A-13D圖和第14A-14D圖的結構。
參照第15A-15D圖，在操作118，方法100（圖3A）在源極/汲極（S/D）空間27中的第一半導體層20和第二半導體層25的側端上沉積第一絕緣層33。在此示例性的實施例中，第一絕緣層33是保形形成的。為了便於描述，在本文中可以使用術語「保形地」，即在各個區域上具有基本相同的厚度的層。第一絕緣層33可以通過原子層沉積（ALD）或任何其他合適的方法來形成。通過保形地形成第一絕緣層33，減小孔洞22的尺寸。
參照第16A-16D圖，在操作120，方法100（圖3A）執行蝕刻操作以從孔洞22的外部部分地移除第一絕緣層33。通過該蝕刻，由於孔洞22的體積小，第一絕緣層33基本上保留在孔洞22內。特別是，第一絕緣層33保留在第一半導體層20的暴露的垂直側壁上，且從第二半導體層25側向端的一部分移除。一般來說，電漿乾刻蝕在寬和平坦區域中的層比凹的（例如孔、溝槽及/或狹縫）部分更快。因此，第一絕緣層33可以保留在孔洞22內部。在一特定示例中，以適當的蝕刻時間使用蝕刻劑濃度大於30％的乾蝕刻製程，將孔洞22的外部以及孔洞22內第二半導體層25的側向末端移除第一絕緣層33。
參照第17A-17D圖，在操作122，方法100（圖3B）沉積第二絕緣層35在源極/汲極（S/D）空間27中第一半導體層20和第二半導體層25的側向端上。特別是，第二絕緣層35在孔洞22中鄰接第一絕緣層33。在此示例性的實施例中，第二絕緣層35是保形形成的。第二絕緣層35可以通過原子層沉積（ALD）或任何其他合適的方法來形成。通過保形地形成第二絕緣層35，孔洞22的尺寸被進一步減少或完全填充。
參照第18A-18D圖，在操作124，方法100（圖3B）執行蝕刻操作從孔洞22的外部部分地移除第二絕緣層35。通過該蝕刻，由於孔洞22的體積小，第二絕緣層35基本上保留在孔洞22內。特別是，第一絕緣層33保留第二半導體層25的橫向端的包繞部分。在一些實施例的進一步方案中，閘極側壁間隔物40下方的第二絕緣層35的末端部分（邊緣）與第二半導體層25的末端部分（邊緣）基本齊平。在此，「基本上齊平」是指相對位置的差小於約1nm。通常，電漿乾刻蝕在寬和平坦區域中的層比凹的（例如孔、溝槽及/或狹縫）部分更快。因此，第二絕緣層35可以保留在孔洞22內部。在特定的示例中，在適當的蝕刻時間下使用蝕刻劑濃度小於30％的乾蝕刻製程，從孔洞22的外部移除第二絕緣層35。
隨後，參考第19A-19D圖，在操作130，方法100（圖3B）形成源極/汲極（S/D）磊晶層50在源極/汲極（S/D）空間27中。源極/汲極磊晶層50包括一層或多層用於n通道場效應電晶體（FET）的Si、SiP、SiC和SiCP或用於p通道場效應電晶體（FET）的Si、SiGe、Ge。對於P-通道場效應電晶體（FET），源極/汲極中也可能包含硼（B）。源極/汲極磊晶層50通過使用化學氣相沉積（CVD）、原子層沉積（ALD）或分子束磊晶（molecular beam epitaxy, MBE）的磊晶生長方法形成。如第19A-19D圖，形成源極/汲極磊晶層50，與第二半導體層25和第二絕緣層35接觸。
參照第20A-20D圖，在一些實施例中，在保形沉積的第二絕緣層35沒有填充孔洞22的情況下，第二絕緣層35具有U形（旋轉90度）且氣隙37形成在源極/汲極（S/D）磊晶層50和第一絕緣層33之間。氣隙37降低了內部間隔物31的整體有效介電常數。
在一些替代實施例中，從操作124開始，在生長源極/汲極（S/D）磊晶層50之前，方法100可以可選地進行以在孔洞22中形成第三絕緣層39。第三絕緣層39保護第二絕緣層35免受來自源極/汲極（S/D）側的蝕刻損失例如源極/汲極（S/D）空間清潔製程的。第三絕緣層39的形成可以包括操作126（圖3B），其中第三絕緣層39保形地沉積在源極/汲極（S/D）空間27中並填充孔洞22。第三絕緣層39的形成可以進一步包括操作128（圖3B），其中在電漿乾蝕刻製程中從孔洞22的外部部分地移除第三絕緣層39。然後，方法100從操作128進行到操作130。在操作130之後替代所得的結構在第21A-21D圖中示出。
參照第22A-22D圖，在操作132，方法100（圖3B）形成層間介電質（interlayer dielectric layer, ILD）層70在源極/汲極（S/D）磊晶層50上方。用於層間介電質（ILD）層70的材料包括例如Si、O、C及/或H的化合物，例如氧化矽、SiCOH以及SiOC。有機材料可以用於層間介電質（ILD）層70，例如聚合物。在形成層間介電質（ILD）層70之後，執行例如CMP的平坦化操作，以暴露出犧牲閘極電極層42的頂部。
參照第23A-23D圖，在操作134，方法100（圖3B）移除犧牲閘極電極層42和犧牲閘極介電層41。在移除犧牲閘極結構期間，層間介電質（ILD）層70保護源極/汲極（S/D）磊晶層50。移除犧牲柵極結構可以使用電漿乾蝕刻及/或濕蝕刻。當犧牲閘極電極層42為多晶矽且層間介電質（ILD）層70為氧化矽時，可以使用濕蝕刻劑例如TMAH溶液來選擇性地移除犧牲閘極電極層42。在此之後，使用電漿乾蝕刻及/或濕蝕刻移除犧牲閘極介電質層41。
繼續參考第23A-23D圖，在操作136，方法100（圖3B）移除第一半導體層20，形成第二半導體層25的通道構件（例如奈米線或奈米片）。       如上所述，第一半導體層20可以被移除或蝕刻通過使用能夠，相較於蝕刻第二半導體層25，選擇性地蝕刻第一半導體層20的蝕刻劑。由於形成了第一絕緣層33，因此第一半導體層20的蝕刻停止在第一絕緣層33。換句話說，第一絕緣層33作為蝕刻第二絕緣層35的蝕刻停止層。
參照第24A-24D圖，在操作138，方法100（圖3B）形成閘極介電層82，包繞每個通道構件和在閘極介電層82上的閘極電極層84。在某些實施例中，閘極介電層82包括一層或多層介電材料，例如氧化矽、氮化矽、高k介電材料、其他合適的介電材料及/或它們的組合。高k介電材料的示例包括HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、氧化鋁鉿（HfO2—Al2O3）合金、其他合適的高k介電材料及/或其組合。在一些實施例中，閘極介電層82包括形成在通道層和介電材料之間的界面層（未示出）。      閘極介電層82可以通過化學氣相沉積（CVD）、原子層沉積（ALD）或任何合適的方法形成。在一實施例中，閘極介電層82使用例如原子層沉積（ALD）的高度保形沉積製程來形成，以確保在每個通道層周圍具有均勻厚度的閘極介電層形成。在一實施例中，閘極介電層82的厚度在約1nm至約6nm的範圍內。
閘極電極層84形成在閘極介電層82上以環繞每個通道層。閘極電極層84包括一層或多層導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、 TaC、TaSiN、金屬合金、其他合適的材料及/或其組合。閘極電極層84可以通過化學氣相沉積（CVD）、原子層沉積（ALD）、電鍍或其他合適的方法形成。閘極電極層也沉積在層間介電質（ILD）層70的上表面上方。然後，通過使用例如CMP來平坦化形成在層間介電質（ILD）層70上的閘極介電層和閘極電極層，直到露出層間介電質（ILD）層70的頂表面。在一些實施例中，在平坦化操作之後，凹蝕閘極電極層84且在凹蝕的閘極電極層84上方形成蓋絕緣層（未示出）。蓋絕緣層包括一層或多層氮化矽基（silicon nitride-based）的材料，例如SiN。蓋絕緣層可以通過沉積絕緣材料與隨後進行平坦化操作來形成。
在本揭露的某些實施例中，一個或多個功函數調節層（未示出）介於閘極介電層82和閘極電極84之間。功函數調節層由導電材料製成，例如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、TiAlC或多層的這些兩個或多個材料。對於n通道場效應電晶體場效應電晶體（FET），將TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一種或多種作為功函數調節層，對於p通道場效應電晶體（FET），將TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一種或多種作為功函數調節層。功函數調整層可以通過原子層沉積（ALD）、物理氣相沉積（PVD）、化學氣相沉積（CVD）、電子束蒸發或其他合適的製程形成。此外，功函數調整層可以使用不同金屬層，針對n通道場效應電晶體（FET）和p通道場效應電晶體（FET）可以分別形成。
參照第25A-25D圖，進行方法100以形成本領域已知的各種部件和區域。舉例來說，形成接觸孔，通過使用乾蝕刻在層間介電質（ILD）層70中，暴露出源極/汲極（S/D）磊晶層50的上部。在一些實施例中，在源極/汲極（S/D）磊晶層50上方形成矽化物層。矽化物層包括WSi、CoSi、NiSi、TiSi、MoSi和TaSi中的一種或多種。然後，在接觸孔中形成導電接觸層72。導電接觸層72包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一種或多種。此外，在導電接觸層72上形成導電接觸插塞75。導電接觸插塞75包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一層或多層。隨後的處理可以形成多層互連部件（例如，金屬層和層間介電質），其被配置為連接各種部件以形成可以包括一個或多個多閘極裝置的功能性電路。在此示例的進一步方案中，多層互連可以包括垂直互連例如孔或接觸，以及水平互連例如金屬線。各種互連部件可以採用各種導電材料，包括銅、鎢及/或矽化物。在一示例中，鑲嵌/雙鑲嵌製程用於形成銅相關的多層互連結構。此外，根據方法100的各種實施例，可以在方法100之前、期間以及∕或之後，可提供額外的步驟，所述一些步驟在不同實施例中可被替換或刪去。
儘管並非用以限定本發明實施例，本揭露的一個或多個實施例為半導體裝置及其形成提供了許多益處。舉例來說，本揭露的實施例提供具有多層的內部間隔物，這些多層的內部間隔物具有至少一低k介電層和一作為蝕刻停止層的覆蓋層。覆蓋層可以更精確地控制內部間隔物的厚度、形狀及/或位置，因此可以控制在源極/汲極和閘極周圍的電容。此外，內部間隔物形成方法可以容易地整合到現有的半導體製造製程中。
在一示例性的面向，本揭露關於一種半導體裝置的製造方法。此方法包括形成鰭狀結構，其中具有第一半導體層和第二半導體層交替堆疊；形成犧牲閘極結構在鰭狀結構上；蝕刻鰭狀結構未被犧牲閘極結構覆蓋的源極/汲極區域，以形成源極/汲極空間；通過源極/汲極空間橫向蝕刻第一半導體層，形成凹槽；形成第一絕緣層在凹槽中被蝕刻的第一半導體層上；在形成第一絕緣層之後，於凹槽中的第一絕緣層上形成第二絕緣層，其中第二絕緣層的介電常數小於第一絕緣層的介電常數；以及形成源極/汲極磊晶層在源極/汲極空間中，其中第二絕緣層與源極/汲極磊晶層接觸。在一些實施例中，第一絕緣層的碳濃度高於第二絕緣層的碳濃度。在一些實施例中，第二絕緣層基本上不含碳。在一些實施例中，第二絕緣層的氧濃度高於第一絕緣層的氧濃度。在一些實施例中，第二絕緣層將第一絕緣層與該源極/汲極磊晶層分離而無接觸。在一些實施例中，此方法更包括：在形成第二絕緣層之後，形成第三絕緣層在凹槽中的第二絕緣層上。在一些實施例中，第二絕緣層的介電常數小於該第三絕緣層的介電常數。在一些實施例中，該第一絕緣層和該第三絕緣層具有相同的材料成分。在一些實施例中，源極/汲極磊晶層的形成導致在源極/汲極磊晶層與第一及第二絕緣層之間形成氣隙。在一些實施例中，每一個氣隙由極/汲極磊晶層和第二絕緣層定義。在一些實施例中，此製造方法，更包括：移除犧牲柵結構，以暴露鰭狀結構；從暴露的鰭狀結構中移除第一半導體層，以形成包括第二半導體層的通道構件；以及形成閘極介電層和閘極電極層在通道構件周圍。
在另一示例性的面向，本揭露關於一種半導體裝置的製造方法。此方法包括一種半導體裝置的製造方法。此方法包括形成第一類型和第二類型磊晶層的堆疊在半導體基板上，其中第一類型和第二類型磊晶層具有不同的材料成分，且第一類型和第二類型磊晶層在垂直方向上交替設置；圖案化此堆疊以形成鰭狀結構；形成犧牲閘極結構在鰭狀結構上方；從鰭狀結構的未被犧牲閘極結構覆蓋的源極/汲極區域中至少移除第一類型磊晶層；形成第一絕緣層在第一類型磊晶層的橫向端上，其中第一絕緣層包括含碳化合物；形成第二絕緣層在第一絕緣層上，其中第二絕緣層包括含氧化合物；以及形成源極/汲極磊晶部件，與第二類型磊晶層的橫向端接觸，其中第一及第二絕緣層介於源極/汲極磊晶部件和第一類型磊晶層之間。在一些實施例中，第二絕緣層的介電常數小於第一絕緣層的介電常數。在一些實施例中，第一絕緣層包括氮氧化矽，且第二絕緣層包括氮氧化矽。在一些實施例中，源極/汲極磊晶部件和第二絕緣層共同定義介於源極/汲極磊晶部件和第一類型磊晶層之間的氣隙。在一些實施例中，此方法更包括在形成磊晶源極/汲極部件之前，形成與第二絕緣層不同的第三絕緣層在第二絕緣層上。在一些實施例中，第二絕緣層將第三絕緣層與第二類型磊晶層分離而無接觸。
在又另一例性的面向，本揭露關於一種半導體裝置。此半導體裝置裝置包括半導體通道部件，設置在基板上；閘極介電層，設置在半導體通道構件上且包繞半導體通道構件；閘極電極層，設置在閘極介電層上且環繞半導體通道構件；源極/汲極磊晶層，與半導體通道構件接觸；以及介電間隔物，介於該源極/汲極磊晶部件和閘極介電層之間，其中每一個介電間隔物包括與閘極介電層接觸的第一介電層和與第一介電層接觸的第二介電層，其中第一介電層的介電常數高於第二介電層的介電常數。在一些實施例中，介電間隔物更包括與源極/汲極磊晶層接觸的第三介電質層。在一些實施例中，半導體裝置更包括一氣隙，介於該源極/汲極磊晶層和該介電間隔物之間。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的製程和結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
10:半導體基板 11:井部、井層 13, 43:襯墊層 12:摻雜劑 15:隔離絕緣層、絕緣材料層 16, 16A, 16B, 44:遮罩層 20:半導體層 22, 23, 24:凹孔 25:半導體通道構件、通道層、半導體層 27:源極/汲極空間 29:鰭狀結構 31:內部間隔物 33, 35, 39:絕緣層 37:氣隙 40, 47:覆蓋層 41, 82:介電層 42, 84:電極層 49:犧牲閘極結構 50:源極/汲極磊晶層 70:層間介電質層 72:導電接觸層 75:導電插塞、導電接觸插塞 100:方法 102, 104,106, 108, 110, 112, 114, 116, 118, 120, 122, 124, 126, 128, 130, 132, 134, 136, 138:操作 H1:高度 W1:寬度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小單元的尺寸，以清楚地表現出本發明實施例的特徵。 第1A-1D圖是根據本發明的實施例，繪示出半導體電晶體裝置的各種剖面圖。 第2A-2K圖是根據本發明的實施例，繪示內部間隔物區域的各種構造。 第3A及3B圖是根據本發明的一個或多個方面，繪示出用於形成半導體電晶體裝置的方法的流程圖。 第4-9圖是根據本發明的一個或多個方面，根據第3A及3B圖的方法，繪示出在製造過程期間的半導體結構的透視圖。 第10A、10B、10C、10D、11A、11B、11C、11D、12A、12B、12C、12D、13A、13B、13C、13D、14A、14B、14C、14D、15A、15B、15C、15D、16A、16B、16C、16D、17A、17B、17C、17D、18A、18B、18C、18D、19A、19B、19C、19D、20A、20B、20C、20D、21A、21B、21C、21D、22A、22B、22C、22D、23A、23B、23C、23D、24A、24B、24C、24D、25A、25B、25C及25D圖是根據本發明的一些實施例，根據第3A及3B圖的方法，繪示出在製造過程期間的半導體結構的剖面圖。
10:半導體基板
25:通道層、半導體層
31:內部間隔物
33,35:絕緣層
40:覆蓋層
50:源極/汲極磊晶層
70:層間介電質層
72:導電接觸層
75:導電插塞、導電接觸插塞
82:介電層
84:電極層

Claims (20)

  1. 一種半導體裝置的製造方法，包括： 形成一鰭狀結構，其中具有複數個第一半導體層和複數個第二半 導體層交替堆疊； 形成一犧牲閘極結構在該鰭狀結構上； 蝕刻該鰭狀結構未被該犧牲閘極結構覆蓋的一源極/汲極區域， 以形成一源極/汲極空間； 通過該源極/汲極空間橫向蝕刻該第一半導體層，形成複數個凹 槽； 形成一第一絕緣層在該些凹槽中被蝕刻的該第一半導體層上； 在形成該第一絕緣層之後，於該些凹槽中的該第一絕緣層上形成 一第二絕緣層，其中該第二絕緣層的介電常數小於該第一絕緣層的介電常數；以及 形成一源極/汲極磊晶層在該源極/汲極空間中，其中該第二絕緣 層與該源極/汲極磊晶層接觸。
  2. 如請求項1之半導體裝置的製造方法，其中該第一絕緣層的碳濃度高於該第二絕緣層的碳濃度。
  3. 如請求項2之半導體裝置的製造方法，其中該第二絕緣層基本上不含碳。
  4. 如請求項1之半導體裝置的製造方法，其中該第二絕緣層的氧濃度高於該第一絕緣層的氧濃度。
  5. 如請求項1之半導體裝置的製造方法，其中該第二絕緣層將該第一絕緣層與該源極/汲極磊晶層分離而無接觸。
  6. 如請求項1之半導體裝置的製造方法，更包括： 在形成該第二絕緣層之後，形成一第三絕緣層在該些凹槽中的該 第二絕緣層上。
  7. 如請求項6之半導體裝置的製造方法，其中該第二絕緣層的介電常數小於該第三絕緣層的介電常數。
  8. 如請求項6之半導體裝置的製造方法，其中該第一絕緣層和該第三絕緣層具有相同的材料成分。
  9. 如請求項1之半導體裝置的製造方法，其中該源極/汲極磊晶層的形成導致在該源極/汲極磊晶層與該些第一及第二絕緣層之間形成複數個氣隙。
  10. 如請求項9之半導體裝置的製造方法，其中每一個該些氣隙由該極/汲極磊晶層和該第二絕緣層定義。
  11. 如請求項1之半導體裝置的製造方法，更包括： 移除該犧牲柵結構，以暴露該鰭狀結構； 從暴露的該鰭狀結構中移除該第一半導體層，以形成包括該些第 二半導體層的複數個通道構件；以及 形成一閘極介電層和一閘極電極層在該些通道構件周圍。
  12. 一種半導體裝置的製造方法，包括： 形成一第一類型和一第二類型磊晶層的一堆疊在一半導體基板 上，其中該第一類型和該第二類型磊晶層具有不同的材料成分，且該第一類型和該第二類型磊晶層在垂直方向上交替設置； 圖案化該堆疊以形成一鰭狀結構； 形成一犧牲閘極結構在該鰭狀結構上方； 從該鰭狀結構的未被該犧牲閘極結構覆蓋的一源極/汲極區域中移除至少該些第一類型磊晶層； 形成一第一絕緣層在該些第一類型磊晶層的橫向端上，其中該第一絕緣層包括含碳化合物； 形成一第二絕緣層在該第一絕緣層上，其中該第二絕緣層包括含氧化合物；以及 形成一源極/汲極磊晶部件，與該些第二類型磊晶層的橫向端接觸，其中該些第一及第二絕緣層介於該源極/汲極磊晶部件和該些第一類型磊晶層之間。
  13. 如請求項12之半導體裝置的製造方法，其中該第二絕緣層的介電常數小於該第一絕緣層的介電常數。
  14. 如請求項12之半導體裝置的製造方法，其中該第一絕緣層包括氮氧化矽，且該第二絕緣層包括氮氧化矽。
  15. 如請求項12之半導體裝置的製造方法，其中該源極/汲極磊晶部件和該第二絕緣層共同定義介於該源極/汲極磊晶部件和該第一類型磊晶層之間的複數個氣隙。
  16. 如請求項12之半導體裝置的製造方法，更包括： 在形成該磊晶源極/汲極部件之前，形成與該第二絕緣層不同的一第三絕緣層在該第二絕緣層上。
  17. 如請求項16之半導體裝置的製造方法，其中該第二絕緣層將該第三絕緣層與該些第二類型磊晶層分離而無接觸。
  18. 一種半導體裝置，包括： 複數個半導體通道部件，設置在一基板上； 一閘極介電層，設置在該些半導體通道構件上且包繞該些半導體 通道構件； 一閘極電極層，設置在該閘極介電層上且環繞該些半導體通道構 件； 一源極/汲極磊晶層，與該些半導體通道構件接觸；以及 一介電間隔物，介於該源極/汲極磊晶部件和該閘極介電層之 間，其中每一個該介電間隔物包括與該閘極介電層接觸的一第一介電層和與該第一介電層接觸的一第二介電層，其中該第一介電層的介電常數高於該第二介電層的介電常數。
  19. 如請求項18之半導體裝置，其中該介電間隔物更包括與該源極/汲極磊晶層接觸的一第三介電質層。
  20. 如請求項18之半導體裝置，其中該半導體裝置更包括一氣隙，介於該源極/汲極磊晶層和該介電間隔物之間。
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