DE102021108179A1 - Multigate-bauelemente mit mehrschichtigen inneren abstandshaltern und verfahren zu deren fertigung - Google Patents

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Chih-Ching Wang
Jon-Hsu Ho
Wen-Hsing Hsieh
Kuan-Lun Cheng
Chung-Wei Wu
Zhiqiang Wu
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Abstract

Verfahren zum Herstellen eines Halbleiterbauelements, umfassend das Bilden einer Finnenstruktur, in der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd gestapelt werden; das Bilden einer Opfer-Gatestruktur über der Finnenstruktur; das Ätzen eines Source-/Drain (S/D)-Bereichs der Finnenstruktur, der nicht von der Opfer-Gatestruktur abgedeckt ist, wodurch ein S/D-Raum gebildet wird; das seitliche Ätzen der ersten Halbleiterschichten durch den S/D-Raum, wodurch Vertiefungen gebildet werden; das Bilden einer ersten Isolierschicht in den Vertiefungen der ersten Halbleiterschichten; das Bilden einer zweiten Isolierschicht in den Vertiefungen der ersten Isolierschicht, wobei eine Dielektrizitätskonstante der zweiten Isolierschicht kleiner ist als die der ersten Isolierschicht; und Bilden einer S/D-Epitaxieschicht in dem S/D-Raum, wobei die zweite Isolierschicht mit der S/D-Epitaxieschicht in Kontakt steht.

Description

  • PRIORITÄTSDATEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/031,314 , eingereicht am 28. Mai 2020, deren Offenbarung hiermit durch Bezugnahme vollständig hierin aufgenommen wird.
  • HINTERGRUND
  • Die Industrie der integrierten Halbleiterschaltungen (Integrated Circuit - IC) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei IC-Materialien und -Design haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltungen als die vorangehende Generation aufweist. Mit fortschreitender IC-Entwicklung hat sich die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen je Chipfläche) im Allgemeinen erhöht, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Fertigungsprozesses erzeugt werden kann) verringert hat. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile durch Verbessern der Produktionseffizienz und Senken der zugehörigen Kosten. Diese Verkleinerung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
  • Mit dem Fortschreiten der Halbleiterindustrie zu Nanometertechnologie-Prozessknoten im Bestreben nach höherer Bauelemente-Dichte, höherer Leistung und niedrigeren Kosten haben Herausforderungen zum Beispiel bei Fertigung und Entwurf zur Entwicklung dreidimensionaler Konstruktionen geführt, wie etwa Multigate-Feldeffekttransistoren (FETs), einschließlich Finnen-FETs (FinFETs) und Gate-All-Around-FETs (GAA-FETs). Bei einem FinFET ist eine Gate-Elektrode zu drei Seitenflächen eines Kanalbereichs benachbart, wobei eine Gate-Dielektrikum-Schicht dazwischen angeordnet ist. Da die Gatestruktur die Finne auf drei Flächen umgibt, weist der Transistor im Wesentlichen drei Gates auf, die den Stromfluss durch die Finne oder den Kanalbereich steuern. Leider ist die vierte Seite, die Unterseite des Kanals, weit von der Gate-Elektrode entfernt und steht somit nicht unter einer strengen Gate-Steuerung. Im Gegensatz dazu sind in einem GAA-FET alle Seitenflächen des Kanalbereichs von der Gate-Elektrode umgeben, was eine umfassendere Verarmung des Kanalbereichs ermöglicht und zu weniger Kurzkanaleffekten aufgrund des steileren Unterschwellenstromstoßes (SS) und einem geringeren DIBL-Effekt (drain-induced barrier lowering, Drain-bedingte Potentialbarriereabsenkung) führt. Da die Transistorabmessungen immer weiter auf Technologieknoten von unter 10 nm verkleinert werden, müssen weitere Verbesserungen der GAA-FET vorgenommen werden.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es wird betont, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur zur Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1A, 1B, 1C und 1D veranschaulichen verschiedene Querschnittsansichten eines Halbleiter-FET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2A, 2B, 2C, 2D, 2E, 2F, 2G, 2H, 21, 2J und 2K veranschaulichen verschiedene Konfigurationen von inneren Abstandshalterbereichen gemäß einiger Ausführungsformen der vorliegenden Offenbarung.
    • 3A und 3B zeigen ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiter-FET-Bauelements gemäß eines oder mehrerer Aspekte/s der vorliegenden Offenbarung.
    • 4, 5, 6, 7, 8 und 9 veranschaulichen Perspektivansichten einer Halbleiterstruktur während eines Fertigungsprozesses gemäß dem Verfahren aus 3A und 3B gemäß eines oder mehrerer Aspekte/s der vorliegenden Offenbarung.
    • 10A, 10B, 10C, 10D, 11A, 11B, 11C, 11D, 12A, 12B, 12C, 12D, 13A, 13B, 13C, 13D, 14A, 14B, 14C, 14D, 15A, 15B, 15C, 15D, 16A, 16B, 16C, 16D, 17A, 17B, 17C, 17D, 18A, 18B, 18C, 18D, 19A, 19B, 19C, 19D, 20A, 20B, 20C, 20D, 21A, 21B, 21C, 21D, 22A, 22B, 22C, 22D, 23A, 23B, 23C, 23D, 24A, 24B, 24C, 24D, 25A, 25B, 25C, 25D veranschaulichen Querschnittsansichten einer Halbleiterstruktur während eines Fertigungsprozesses gemäß dem Verfahren aus 3A und 3B gemäß einiger Ausführungsformen der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Ausführungsbeispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal gebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden. Wenn eine Zahl oder ein Bereich von Zahlen mit „etwa“, „ungefähr“ oder dergleichen angegeben wird, soll der Begriff ferner Zahlen innerhalb +/- 10 % der angegebenen Zahl umfassen, sofern nicht anders angegeben. Zum Beispiel umfasst der Ausdruck „etwa 5 nm“ einen Größenbereich von 4,5 nm bis 5,5 nm.
  • Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente und Verfahren zu deren Fertigung, und insbesondere zur Fertigung von Multigate-Bauelemente mit mehrschichtigen inneren Abstandshaltern. Diese Multi-Gate-Bauelemente können ein p-Metalloxid-Halbleiterbauelement oder ein n-Metalloxid-Halbleiterbauelement umfassen. Aufgrund ihrer finnenartigen Struktur können bestimmte Beispiele hierin als FinFETs dargestellt und bezeichnet werden. Hierin können außerdem Ausführungsformen einer Art von Multigate-Transistor dargestellt werden, der als Gate-All-Around (GAA)-Bauelement bezeichnet wird. Ein GAA-Bauelement umfasst jedes Bauelement, dessen Gatestruktur oder ein Abschnitt davon an vier Seiten (z. B. um einen Abschnitt eines Kanalbereichs) eines Kanalbereichs gebildet ist. Die hierin dargestellten Bauelemente umfassen auch Ausführungsformen mit Kanalbereichen, die in Nanofolienkanälen, Nanodrahtkanälen, stabförmigen Kanälen und/oder anderen geeigneten Kanalkonfigurationen angeordnet sind, die mit einer einzelnen, zusammenhängenden Gatestruktur verknüpft sind. Eine Fachperson würde jedoch erkennen, dass die Lehre auf einen einzelnen Kanal (z. B. einen einzelnen Nanodraht/eine einzelne Nanofolie) oder jede beliebige Anzahl von Kanälen angewandt werden kann. Eine Durchschnittsfachperson kann weitere Beispiele für Halbleiterbauelemente erkennen, die von Aspekten der vorliegenden Offenbarung profitieren können.
  • Da die Abmessungen von Transistoren kontinuierlich auf Technologieknoten von weniger als 10 nm und kleiner verringert werden, ist es allgemein wünschenswert, die Streukapazität zwischen den Merkmalen eines Multi-Gate-Transistors, z. B. die Kapazität zwischen einer Gatestruktur und den Source-/Drain-Kontakten, zu verringern, um die Schaltgeschwindigkeit zu steigern, den Energieverbrauch des Schaltens zu verringern und/oder das Kopplungsrauschen der Transistoren zu verringern. Bestimmte Materialien mit niedrigem k-Wert (z. B. mit einer Dielektrizitätskonstante, welche geringer ist als die von Siliziumoxid) wurden als Isoliermaterialien vorgeschlagen, z. B. für innere Abstandshalter, die zwischen Metall-Gatestrukturen und epitaktischen Source-/Drain (S/D)-Elementen angeordnet werden, um eine niedrigere Dielektrizitätskonstante bereitzustellen, um Streukapazitäten zu reduzieren. Mit dem Fortschreiten der Halbleitertechnologie zu kleineren Geometrien wird jedoch der Ätzverlust von Materialien mit niedrigem k-Wert in inneren Abstandshaltern während eines Ersatz-Gate-Prozessablaufs (auch „Gate-Last“ genannt) nicht vernachlässigbar, da er zu einer weiteren Verringerung des Abstands zwischen der Gatestruktur und den Source-/Drain-Kontakten führt, was zu einer gesteigerten Streukapazität führt. Ausführungsformen der vorliegenden Offenbarung bieten Vorteile gegenüber dem Stand der Technik, es versteht sich jedoch, dass andere Ausführungsformen unterschiedliche Vorteile bieten können, nicht alle Vorteile hierin zwingend beschrieben werden und kein besonderer Vorteil für alle Ausführungsformen erforderlich ist. In einigen Ausführungsformen der vorliegenden Offenbarung werden mehrschichtige innere Abstandshalter veranschaulicht, die mindestens eine dielektrische Schicht mit niedrigem k-Wert und eine Deckschicht umfassen, die die dielektrische Schicht mit niedrigem k-Wert vor Ätzverlusten schützt, was den Vorteil bietet, die Cgd (Gate-zu-Drain-Kapazität) und Cgs (Gate-zu-Source-Kapazität) von Multi-Gate-Bauelementen zu verringern. Folglich kann die Geschwindigkeit der Schaltung weiter gesteigert werden. Die Deckschicht ermöglicht es auch, die Dicke, die Form und/oder die Position der inneren Abstandshalter genauer zu steuern und somit die Einheitlichkeit und Produktivität des Bauelements zu verbessern.
  • In der vorliegenden Offenbarung betrifft ein Source/Drain (S/D) eine Source und/oder einen Drain. Es ist zu beachten, dass in der vorliegenden Offenbarung eine Source und ein Drain austauschbar verwendet werden und dass ihre Struktur im Wesentlichen gleich ist.
  • 1A bis 1D zeigen verschiedene Querschnittsansichten eines Halbleiter-FET-Bauelements gemäß einer Ausführungsform der vorliegenden Offenbarung. 1A ist eine Querschnittsansicht in X-Richtung (Source-Drain-Richtung), 1B ist eine Querschnittsansicht, die Y1-Y1 aus 1A entspricht, 1C ist eine Querschnittsansicht, die Y2-Y2 aus 1A entspricht, und 1D ist eine Querschnittsansicht, die Y3-Y3 aus 1A entspricht.
  • Wie in 1A bis 1D gezeigt, werden Halbleiterkanalelemente (z. B. Nanodrähte oder Nanofolien) 25 über einem Halbleitersubstrat 10 bereitgestellt und vertikal in Z-Richtung (die Normalenrichtung der Hauptoberfläche des Substrats 10) angeordnet. In einigen Ausführungsformen umfasst das Substrat 10 eine einkristalline Halbleiterschicht auf mindestens einem Oberflächenabschnitt davon. Das Substrat 10 kann ein einkristallines Halbleitermaterial wie Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP enthalten, ist jedoch nicht darauf beschränkt. In bestimmten Ausführungsformen ist das Substrat 10 aus kristallinem Si hergestellt.
  • Das Substrat 10 kann in seinem Oberflächenbereich eine oder mehrere Pufferschichten (nicht gezeigt) umfassen. Die Pufferschichten können dazu dienen, die Gitterkonstante allmählich von einer Gitterkonstante des Substrats zu einer Gitterkonstante der Source-/Drain-Bereiche zu ändern. Die Pufferschichten können aus epitaktisch aufgewachsenen einkristallinen Halbleitermaterialien wie Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP gebildet werden, sind jedoch nicht auf diese Materialien beschränkt. In einer bestimmten Ausführungsform umfasst das Substrat 10 Siliziumgermanium-Pufferschichten (SiGe-Pufferschichten), die epitaktisch auf das Siliziumsubstrat 10 aufgewachsen werden. Die Germaniumkonzentration der SiGe-Pufferschichten kann von 30 Atomprozent Germanium für die unterste Pufferschicht auf 70 Atomprozent Germanium für die oberste Pufferschicht ansteigen.
  • Wie in den 1A bis 1C gezeigt, werden die Halbleiterkanalelemente 25, die Kanalschichten für das Halbleiter-FET-Bauelement bereitstellen, über dem Substrat 10 angeordnet. Die Halbleiterkanalelemente 25 können auch als Kanalschichten 25 bezeichnet werden. In einigen Ausführungsformen werden die Kanalschichten 25 über einer Finnenstruktur (nicht gezeigt) angeordnet, die aus dem Substrat 10 herausragt. Jede der Kanalschichten 25 ist von einer Gate-Dielektrikum-Schicht 82 und einer Gate-Elektrodenschicht 84 umgeben. In einigen Ausführungsformen umfasst die Gate-Dielektrikum-Schicht 82 eine Zwischenschicht und eine dielektrische Schicht mit hohem k-Wert. Die Gatestruktur umfasst die Gate-Dielektrikum-Schicht 82, die Gate-Elektrodenschicht 84 und Seitenwandabstandshalter 40. Obwohl in 1A bis 1C vier Kanalschichten 25 gezeigt werden, ist die Anzahl der Kanalschichten 25 nicht auf vier beschränkt und kann nur eine oder mehr als vier, und in einigen Ausführungsformen bis zu zehn betragen.
  • Ferner wird eine Source-/Drain (S/D)-Epitaxieschicht 50 über dem Substrat 10 angeordnet. Die S/D-Epitaxieschicht 50 steht in direktem Kontakt mit den Kanalschichten 25 und wird durch die inneren Abstandshalter 31 von der Gate-Dielektrikum-Schicht 82 getrennt. Wie in 1A gezeigt, weist der Querschnitt der inneren Abstandshalter 31 in X-Richtung eine im Wesentlichen rechteckige Form auf. Wie nachstehend in Verbindung mit 2A bis 2K ausführlicher erörtert wird, kann der Querschnitt der inneren Abstandshalter 31 in X-Richtung in verschiedenen Ausführungsformen andere Formen aufweisen. In Bezug auf 1A umfasst jeder der inneren Abstandshalter 31 in einigen Ausführungsformen mindestens eine erste Isolierschicht 33 und eine zweite Isolierschicht 35. Die erste Isolierschicht 33 wird konform auf der Innenfläche der inneren Abstandshalter 31, die in direkter Verbindung mit der Gate-Dielektrikum-Schicht 82 stehen und mit Teilen der Endabschnitte der zwei danebenliegenden Kanalschichten 25 in Kontakt stehen, gebildet. Die zweite Isolierschicht 35 wird zwischen der ersten Isolierschicht 33 und der S/D-Epitaxieschicht 50 angeordnet, und steht mit Teilen der Endabschnitte der zwei danebenliegenden Kanalschichten 25 in Kontakt.
  • Eine Zwischenschichtdielektrikum (ILD)-Schicht 70 wird über der S/D-Epitaxieschicht 50 angeordnet, eine leitfähige Kontaktschicht 72 wird auf der S/D-Epitaxieschicht 50 angeordnet, und ein leitfähiger Kontaktstecker 75, der durch die ILD-Schicht 70 verläuft, wird über der leitfähigen Kontaktschicht 72 angeordnet. Die leitfähige Kontaktschicht 72 umfasst eine oder mehrere Schichten aus leitfähigem Material. In einigen Ausführungsformen umfasst die leitfähige Kontaktschicht 72 eine Silizidschicht, z. B. WSi, NiSi, TiSi oder CoSi oder andere geeignete Silizidmaterialien.
  • 2A bis 2K zeigen verschiedene Konfigurationen von inneren Abstandshaltern 31 gemäß Ausführungsformen der vorliegenden Offenbarung. 2A bis 2D zeigen die inneren Abstandshalter 31 mit einem rechteckigen Querschnitt, 2E bis 2H zeigen die inneren Abstandshalter 31 mit den (100)- und (110)-Flächen, und 21 bis 2K zeigen die inneren Abstandshalterbereiche mit einem dreieckigen Querschnitt mit (111)-Flächen. Durch die geeignete Auswahl der Kristallorientierung der Hauptoberfläche des Substrats 10 und/oder der Art der Ätzlösungen, die verwendet werden, um Vertiefungen zum Abscheiden der inneren Abstandshalter darin zu bilden, kann die Querschnittsform der inneren Abstandshalter 31 in verschiedenen Ausführungsformen für bestimmte Zwecke gestaltet werden.
  • Der innere Abstandshalter 31 umfasst mehrere dielektrische Schichten. Die erste Isolierschicht 33 wird an einer Seite der Gatestruktur angeordnet, und die zweite Isolierschicht 35 wird an einer S/D-Seite angeordnet. In verschiedenen Ausführungsformen umfasst die zweite Isolierschicht 35 eine oxidhaltige Verbindung, z. B. Siliziumoxid, Siliziumoxinitrid oder eine Kombination davon. In der Regel stellt die oxidhaltige Verbindung eine Isolierschicht mit einer relativ niedrigen Dielektrizitätskonstante bereit, z. B. mit einer Dielektrizitätskonstante von weniger als 4,5 (in einigen Ausführungsformen z. B. im Bereich von etwa 3,5 bis etwa 4,5). Da die oxidhaltige Verbindung im Vergleich zu anderen Materialien, die in Dummy-Gate und epitaktischen Opferschichten verwendet werden jedoch einen relativ geringen Ätzkontrast aufweist, kann sie bei nachfolgenden Ätzprozessen bei der Dummy-Gate-Entfernung und beim Freilegen des Kanalelements einen erheblichen Ätzverlust erfahren. Die erste Isolierschicht 33 dient als Deckschicht oder Ätzstoppschicht, um die zweite Isolierschicht 35 vor einem solchen Ätzverlust zu schützen. Die Dielektrizitätskonstante der ersten Isolierschicht 33 ist größer als die der zweiten Isolierschicht 35, z. B. größer als 5 (in einigen Ausführungsformen z. B. im Bereich von etwa 5 bis 6). In verschiedenen Ausführungsformen umfasst die erste Isolierschicht 33 eine höhere Kohlenstoffkonzentration als die zweite Isolierschicht 35. In einigen Ausführungsformen ist die erste Isolierschicht 33 eine stickstoffreiche Verbindung, die mit Kohlenstoff dotiert ist. In einem Ausführungsbeispiel umfasst die erste Isolierschicht 33 Siliziumoxinitrid-Kohlenstoff, dessen Stickstoff- bzw. Kohlenstoffkonzentration höher ist als die der zweiten Isolierschicht 35, dessen Sauerstoffkonzentration jedoch geringer ist als die der zweiten Isolierschicht 35. Die stickstoffreiche Verbindung erhöht aufgrund des Vorhandenseins von Kohlenstoff den Ätzkontrast der ersten Isolierschicht 33. Im Vergleich dazu kann die zweite Isolierschicht 35 im Wesentlichen frei von Kohlenstoff sein. Der Begriff „im Wesentlichen frei von Kohlenstoff“ wird hier verwendet, um sich auf ein Kohlenstoff-Atomprozent von weniger als 1% zu beziehen. In einem Ausführungsbeispiel umfasst die zweite Isolierschicht 35 Siliziumoxinitrid. In weiteren Aspekten dieses Beispiels umfasst die erste Isolierschicht 33 Silizium in Atomprozent von etwa 25 % bis etwa 35 %, Sauerstoff in Atomprozent von etwa 30 % bis etwa 40 %, Kohlenstoff in Atomprozent von etwa 5 % bis etwa 30 % und Stickstoff in Atomprozent von etwa 15 % bis etwa 20 %, während die zweite Isolierschicht 35 Silizium in Atomprozent von etwa 30 %, Sauerstoff in Atomprozent von mehr als etwa 60 %, Kohlenstoff in Atomprozent von weniger als 1 % und Stickstoff in Atomprozent von etwa 5 % bis etwa 10 % umfasst.
  • Wie in 2A bis 2C und 2E bis 2G gezeigt, wird die erste Isolierschicht 33 an der Seite einer Gatestruktur angeordnet und steht nicht in Kontakt mit der S/D-Epitaxieschicht 50, und die zweite Isolierschicht 35 wird an einer S/D-Seite angeordnet und steht nicht in Kontakt mit der Gatestruktur. Die Dicke des inneren Abstandshalters 31, gemessen in X-Richtung, kann in einem Bereich von etwa 3 nm bis etwa 10 nm liegen, der auf der Grundlage von Erwägungen der Bauelementleistung gewählt wird. Eine Dicke der ersten Isolierschicht 33, gemessen in X-Richtung von einem Rand, der mit der zweiten Isolierschicht 35 in Kontakt steht, zu einem gegenüberliegenden Rand, der mit der Gatestruktur in Kontakt steht, kann im Bereich von etwa 1 nm bis etwa 5 nm liegen. Eine Dicke der zweiten Isolierschicht 35, gemessen in X-Richtung von einem Rand, der mit der S/D-Epitaxieschicht 50 in Kontakt steht, zu einem gegenüberliegenden Rand, der mit der ersten Isolierschicht 33 in Kontakt steht, kann im Bereich von etwa 1 nm bis etwa 6 nm liegen. In einigen Ausführungsformen beträgt die Dicke der ersten Isolierschicht 33 weniger als die der zweiten Isolierschicht 35, um die gesamte tatsächliche Dielektrizitätskonstante des inneren Abstandshalters 31 zu verringern.
  • In bestimmten Ausführungsformen, wie in 2D und 2H gezeigt, umfasst der innere Abstandshalter 31 ferner eine dritte Isolierschicht 39. Die dritte Isolierschicht 39 kann im Wesentlichen die gleiche Materialzusammensetzung aufweisen wie die erste Isolierschicht 33 und als eine Deckschicht oder eine Ätzstoppschicht auf der S/D-Seite dienen, die die zweite Isolierschicht 35 weiter vor einem Ätzverlust auf der S/D-Seite schützt, z. B. während des S/D-Raum-Reinigungsprozesses. In einem Ausführungsbeispiel umfassen sowohl die erste Isolierschicht 33 als auch die dritte Isolierschicht 39 Siliziumoxinitrid-Kohlenstoff, während die erste Isolierschicht 33 eine höhere Kohlenstoffkonzentration aufweist als die dritte Isolierschicht 39. Die dritte Isolierschicht 39 steht mit der S/D-Epitaxieschicht 50 in Kontakt und kann die zweite Isolierschicht 35 vom Kontakt mit der S/D-Epitaxieschicht 50 isolieren. Eine Dicke der ersten Isolierschicht 33, gemessen in X-Richtung von einem Rand, der mit der zweiten Isolierschicht 35 in Kontakt steht, zu einem gegenüberliegenden Rand, der mit der Gatestruktur in Kontakt steht, kann im Bereich von etwa 1 nm bis etwa 5 nm liegen. Eine Dicke der zweiten Isolierschicht 35, gemessen in X-Richtung von einem Rand, der mit der dritten Isolierschicht 39 in Kontakt steht, zu einem gegenüberliegenden Rand, der mit der ersten Isolierschicht 33 in Kontakt steht, kann im Bereich von etwa 1 nm bis etwa 3 nm liegen. Eine Dicke der dritten Isolierschicht 39, gemessen in X-Richtung von einem Rand, der mit der S/D-Epitaxieschicht 50 in Kontakt steht, zu einem gegenüberliegenden Rand, der mit der zweiten Isolierschicht 35 in Kontakt steht, kann im Bereich von etwa 1 nm bis etwa 3 nm liegen. In einigen Ausführungsformen ist eine Dicke der ersten Isolierschicht 33 größer als die der dritten Isolierschicht 39, da das Ätzen auf der Gatestrukturseite in der Regel stärker ist als auf der S/D-Seite.
  • In einigen Ausführungsformen weist die zweite Isolierschicht 35 einen U-förmigen (um 90 Grad gedrehten) Querschnitt auf und umgibt die seitlichen Enden der Kanalschichten 25, wie in 2B, 2C, 2F, 2G gezeigt. In einigen Ausführungsformen, z. B. in 2B und 2F, befindet sich ein Luftspalt 37 an der S/D-Seite, die mit der S/D-Epitaxieschicht 50 in Kontakt stehen soll. Der Luftspalt 37 wird gemeinsam durch die U-Form der zweiten Isolierschicht 35 und die S/D-Epitaxieschicht 50 definiert. Eine Dicke des Luftspalts 37, gemessen in X-Richtung, kann im Bereich von etwa 1 nm bis etwa 3 nm liegen. Der Luftspalt 37 verringert die gesamte tatsächliche Dielektrizitätskonstante des inneren Abstandshalters 31 weiter. In einigen alternativen Ausführungsformen wird in der U-Form der Isolierschicht 35 kein Luftspalt gebildet. In diesem Fall wird, wie in 2C und 2G gezeigt, die dritte Isolierschicht 39 angeordnet und von der U-Form der zweiten Isolierschicht 35 umgeben.
  • In anderen Ausführungsformen wird, wie in 21 bis 2K gezeigt, die erste Isolierschicht 33 konform auf die freiliegenden V-förmigen (um 90 Grad gedrehten) Seitenwände der Gatestruktur abgeschieden und steht auch mit der S/D-Epitaxieschicht 50 in Kontakt. Die zweite Isolierschicht 35 steht mit der S/D-Epitaxieschicht 50 in Kontakt und wird durch die erste Isolierschicht 33 vom Kontakt mit der Gatestruktur isoliert. Ein Luftspalt 37 oder eine dritte Isolierschicht 39 kann von der zweiten Isolierschicht 35 umgeben sein, wie in 2I und 2K gezeigt.
  • In 3A und 3B wird ein Verfahren 100 zur Halbleiterfertigung, einschließlich der Fertigung von Multigate-Bauelementen, veranschaulicht. Das Verfahren 100 ist lediglich ein Beispiel und soll die vorliegende Offenbarung nicht über das, was in den Ansprüchen explizit aufgeführt ist, hinaus beschränken. Zusätzliche Vorgänge können vor, während und nach dem Verfahren 100 bereitgestellt werden, und einige beschriebene Vorgänge können für zusätzliche Ausführungsformen des Verfahrens ersetzt, weggelassen oder verschoben werden. Das Verfahren 100 wird nachstehend in Verbindung mit 4 bis 25D beschrieben. 4 bis 9 sind Perspektivansichten einer Ausführungsform eines Halbleiter-FET-Bauelements gemäß verschiedener Schritte des Verfahrens 100 aus 3A und 3B. 10A bis 25D sind Querschnittsansichten von Ausführungsformen eines Halbleiter-FET-Bauelements gemäß verschiedener Schritte des Verfahrens 100 aus 3A und 2B, wobei Figuren, die mit dem Zusatz „A“ nummeriert sind, eine Querschnittsansicht entlang der X-Richtung (Source-Drain-Richtung) repräsentieren, Figuren, die mit dem Zusatz „B“ nummeriert sind, eine Querschnittsansicht, die dem Schnitt entlang Y1-Y1 der entsprechenden Figur, die mit dem Zusatz „A“ nummeriert ist, repräsentieren, Figuren, die mit dem Zusatz „C“ nummeriert sind, eine Querschnittsansicht, die dem Schnitt entlang Y2-Y2 der entsprechenden Figuren, die mit dem Zusatz „A“ nummeriert sind, repräsentieren, und Figuren, die mit dem Zusatz „D“ nummeriert sind, eine Querschnittsansicht, die dem Schnitt entlang Y3-Y3 der entsprechenden Figuren, die mit dem Zusatz „A“ nummeriert sind, repräsentieren.
  • Bezug nehmend auf 4 bei Vorgang 102 stellt das Verfahren 100 (3A) ein Substrat 10 bereit (oder wird mit einem Substrat bereitgestellt). Fremdsteffionen (Dotierstoffe) 12 werden in das Substrat 10 implantiert, um einen Wannenbereich zu bilden. Die Ionenimplantation wird durchgeführt, um einen Durchstoßeffekt zu verhindern. Das Substrat 10 kann verschiedene Bereiche umfassen, die in geeigneter Weise mit Fremdstoffen (z. B. für p- oder n-Leitung) dotiert wurden. Die Dotierstoffe 12 sind zum Beispiel Bor (BF2) für einen n-FinFET und Phosphor für einen p-FinFET.
  • Bezug nehmend auf 5 bei Vorgang 104 bildet das Verfahren 100 (3A) gestapelte Halbleiterschichten über dem Substrat 10. Die gestapelten Halbleiterschichten umfassen erste Halbleiterschichten 20 und zweite Halbleiterschichten 25. Ferner wird eine Maskenschicht 16 über den gestapelten Schichten gebildet.
  • Die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 sind aus Materialien mit verschiedenen Gitterkonstanten hergestellt und können eine oder mehrere Schichten aus Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb oder InP umfassen. In einigen Ausführungsformen sind die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 aus Si, einer Si-Verbindung, SiGe, Ge oder einer Ge-Verbindung hergestellt. In einer Ausführungsform sind die ersten Halbleiterschichten 20 Si1-xGex, wobei x mehr als etwa 0,3 beträgt, oder Ge (x = 1,0), und die zweiten Halbleiterschichten 25 Si oder Si1 yGey, wobei y weniger als etwa 0,4 beträgt und x>y. In einer weiteren Ausführungsform sind die zweiten Halbleiterschichten 25 Si1-yGey, wobei y mehr als etwa 0,3 beträgt, oder Ge, und die ersten Halbleiterschichten 20 Si oder Si1-xGex, wobei x weniger als etwa 0,4 beträgt und x<y. In noch einer weiteren Ausführungsform ist die erste Halbleiterschicht 20 aus Si1-xGex hergestellt, wobei x in einem Bereich von etwa 0,3 bis etwa 0,8 liegt, und die zweite Halbleiterschicht 25 ist aus Si1-yGey hergestellt, wobei y in einem Bereich von etwa 0,1 bis etwa 0,4 liegt.
  • Weiterhin Bezug nehmend auf 5 werden vier Schichten der ersten Halbleiterschicht 20 und vier Schichten der zweiten Halbleiterschicht 25 abgeschieden. Die Anzahl der Schichten ist jedoch nicht auf vier beschränkt und kann nur 1 Schicht (jeder Schicht) betragen, und in einigen Ausführungsformen werden 2 bis 10 Schichten jeder der ersten und zweiten Halbleiterschichten gebildet. Durch Anpassen der Anzahl der gestapelten Schichten kann ein Ansteuerstrom des GAA-FET-Bauelements angepasst werden.
  • Die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 werden epitaktisch über dem Substrat 10 gebildet. Die Dicke der ersten Halbleiterschichten 20 kann gleich oder größer als die Dicke der zweiten Halbleiterschichten 25 sein und in einigen Ausführungsformen im Bereich von etwa 2 nm bis etwa 20 nm liegen, und in anderen Ausführungsformen im Bereich von etwa 5 nm bis etwa 15 nm liegen. In einigen Ausführungsformen liegt die Dicke der zweiten Halbleiterschichten 25 in einem Bereich von etwa 2 nm bis etwa 20 nm, und in anderen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 15 nm. Die Dicke jeder der ersten Halbleiterschichten 20 kann gleich sein oder variieren. In einigen Ausführungsformen ist die unterste erste Halbleiterschicht (die dem Substrat 10 am nächsten liegende Schicht) dicker als die restlichen ersten Halbleiterschichten. In einigen Ausführungsformen liegt die Dicke der untersten ersten Halbleiterschicht in einem Bereich von etwa 10 nm bis etwa 50 nm, und in anderen Ausführungsformen in einem Bereich von etwa 20 nm bis etwa 40 nm.
  • In einigen Ausführungsformen umfasst die Maskenschicht 16 eine erste Maskenschicht 16A und eine zweite Maskenschicht 16B. Die erste Maskenschicht 16A ist eine Pufferoxidschicht, die aus einem Siliziumoxid hergestellt ist, das durch einen thermischen Oxidationsprozess gebildet werden kann. Die zweite Maskenschicht 16B ist aus einem Siliziumnitrid (SiN) hergestellt, das durch chemische Gasphasenabscheidung (CVD - Chemical Vapor Deposition), einschließlich Niederdruck-CVD (LPCVD - Low-Pressure-CVD) und plasmaunterstützter CVD (PECVD - Plasma-enhanced CVD), physikalische Gasphasenabscheidung (PVD - Physical Vapor Deposition), Atomlagenabscheidung (ALD - Atomic Layer Deposition) oder einen anderen geeigneten Prozess gebildet wird. Die Maskenschicht 16 wird unter Verwendung von Strukturierungsvorgängen, einschließlich Fotolithografie und Ätzen, zu einer Maskenstruktur strukturiert.
  • Bezug nehmend auf 6 bei Vorgang 106 strukturiert das Verfahren 100 (3A) die gestapelten Schichten der ersten und zweiten Halbleiterschichten 20, 25 unter Verwendung der strukturierten Maskenschicht 16, wodurch die gestapelten Schichten zu Finnenstrukturen 29, die in X-Richtung verlaufen, gebildet werden. In 6 sind in Y-Richtung zwei Finnenstrukturen 29 angeordnet. Die Anzahl der Finnenstrukturen ist jedoch nicht auf zwei beschränkt, sondern kann auch nur eine, drei oder mehr betragen. In einigen Ausführungsformen werden auf beiden Seiten der Finnenstrukturen 29 eine oder mehrere Dummy-Finnenstrukturen gebildet, um die Strukturtreue bei den Strukturierungsvorgängen zu verbessern. Die Finnenstrukturen 29 weisen obere Abschnitte auf, die aus den gestapelten Halbleiterschichten 20, 25 und Wannenabschnitten 11 bestehen. In einigen Ausführungsformen liegt die Breite W1 des oberen Abschnitts der Finnenstruktur in Y-Richtung in einem Bereich von etwa 10 nm bis etwa 40 nm, und in anderen Ausführungsformen in einem Bereich von etwa 20 nm bis etwa 30 nm. Die Höhe H1 in Z-Richtung der Finnenstruktur liegt in einem Bereich von etwa 100 nm bis etwa 200 nm.
  • Die gestapelte Finnenstruktur 29 kann durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Strukturen unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, einschließlich Doppel- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen werden bei Doppel- oder Mehrfachstrukturierungsprozessen Fotolithografie- und selbstausrichtende Prozesse kombiniert, was die Herstellung von Strukturen mit kleineren Abmessungen ermöglicht als beispielsweise unter Verwendung eines einzigen direkten Fotolithografieprozesses erreichbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandshalter werden unter Verwendung eines selbstausrichtenden Prozesses neben der strukturierten Opferschicht gebildet. Die Opferschicht wird anschließend entfernt und die verbleibenden Abstandshalter können anschließend verwendet werden, um die gestapelte Finnenstruktur 29 zu strukturieren.
  • Das Verfahren 100 (3A) geht zu Vorgang 108 über, um Isolationsmerkmale auf dem Substrat 10 zu bilden. In einigen Ausführungsformen wird nach dem Bilden der Finnenstrukturen 29 eine Isoliermaterialschicht, die eine oder mehrere Schichten aus Isoliermaterial umfasst, derart über dem Substrat gebildet, dass die Finnenstrukturen vollständig in der Isolierschicht eingebettet sind. Das Isoliermaterial für die Isolierschicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid (SiON), SiOCN, SiCN, fluordotiertes Silikatglas (FSG) oder ein dielektrisches Material mit niedrigem k-Wert, jeweils durch LPCVD (chemische Niederdruck-Gasphasenabscheidung), Plasma-CVD oder fließfähige CVD gebildet, umfassen. Nach der Bildung der Isolierschicht kann ein Tempervorgang durchgeführt werden. Anschließend wird ein Planarisierungsvorgang, z. B. ein chemisch-mechanisches Polier (CMP)-Verfahren und/oder ein Rückätzverfahren, durchgeführt, sodass die obere Oberfläche der obersten zweiten Halbleiterschicht 25 von der Isoliermaterialschicht freigelegt wird. In einigen Ausführungsformen wird vor dem Bilden der Isoliermaterialschicht eine Finnenauskleidungsschicht 13 über den Finnenstrukturen gebildet. Die Finnenauskleidungsschicht 13 ist aus SiN oder einem Material auf Siliziumnitrid-Basis (z. B. SiON, SiCN oder SiOCN) hergestellt.
  • In einigen Ausführungsformen umfassen die Finnenauskleidungsschichten 13 eine erste Finnenauskleidungsschicht, die über dem Substrat 10 und den Seitenwänden des unteren Teils einer der Finnenstrukturen 11 gebildet wird, und eine zweite Finnenauskleidungsschicht, die auf der ersten Finnenauskleidungsschicht gebildet wird. In einigen Ausführungsformen weist jede der Auskleidungsschichten eine Dicke von etwa 1 nm bis etwa 20 nm auf. In einigen Ausführungsformen umfasst die erste Finnenauskleidungsschicht Siliziumoxid und weist eine Dicke von etwa 0,5 nm bis etwa 5 nm auf, und die zweite Finnenauskleidungsschicht umfasst Siliziumnitrid und weist eine Dicke von etwa 0,5 nm bis etwa 5 nm auf. Die Auskleidungsschichten können durch einen oder mehrere Prozesse abgeschieden werden, z. B. physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD) oder Atomlagenabscheidung (ALD), obwohl jeder geeignete Prozess verwendet werden kann.
  • Bezug nehmend auf 7 wird die Isoliermaterialschicht vertieft, um eine Isolationsisolierschicht 15 zu bilden, sodass die oberen Abschnitte der Finnenstrukturen 29 freigelegt werden. Bei diesem Vorgang werden die Finnenstrukturen 29 durch die Isolationsisolierschicht 15, die auch als flache Grabenisolation (STI - Shallow Trench Isolation) bezeichnet wird, voneinander isoliert. Die Isolationsisolierschicht 15 kann aus geeigneten dielektrischen Materialien hergestellt werden, z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, mit Fluor dotiertes Silikatglas (FSG), Dielektrika mit niedrigem k-Wert, z. B. mit Kohlenstoff dotiertes Oxid, Dielektrika mit extrem niedrigem k-Wert, z. B. poröses, mit Kohlenstoff dotiertes Siliziumdioxid, einem Polymer, z. B. Polyimid, Kombinationen dieser Materialien oder dergleichen. In einigen Ausführungsformen wird die Isolationsisolierschicht 15 durch einen Prozess wie CVD, fließfähiges CVD (FCVD) oder einen Spin-On-Glass-Prozess gebildet, obwohl jeder akzeptable Prozess verwendet werden kann. In der veranschaulichten Ausführungsform wird die Isoliermaterialschicht 15 vertieft, bis der obere Abschnitt der Finnenstruktur (Wannenschicht) 11 freigelegt ist. In anderen Ausführungsformen wird der obere Abschnitt der Finnenstruktur 11 nicht freigelegt. Die ersten Halbleiterschichten 20 sind Opferschichten, die anschließend teilweise entfernt werden, und die zweiten Halbleiterschichten 25 werden anschließend zu Halbleiterdrähten als Kanalschichten eines GAA-FET gebildet.
  • Bezug nehmend auf 8 bei Vorgang 110 bildet das Verfahren 100 (3A) eine Opfer (Dummy)-Gatestruktur 49. 8 veranschaulicht eine Struktur nach dem Bilden einer Opfer-Gatestruktur 49 über den freiliegenden Finnenstrukturen 29. Die Opfer-Gatestruktur 49 wird über einem Abschnitt der Finnenstrukturen, der dazu vorgesehen ist, ein Kanalbereich zu sein, gebildet. Die Opfer-Gatestruktur 49 definiert den Kanalbereich des GAA-FET. Die Opfer-Gatestruktur 49 umfasst eine Opfer-Gate-Dielektrikum-Schicht 41 und eine Opfer-Gate-Elektrodenschicht 42. Die Opfer-Gate-Dielektrikum-Schicht 41 umfasst eine oder mehrere Schichten aus Isoliermaterial, z. B. ein Material auf Siliziumoxid-Basis. In einer Ausführungsform wird durch CVD gebildetes Siliziumoxid verwendet. In einigen Ausführungsformen liegt die Dicke der Opfer-Gate-Dielektrikum-Schicht 41 in einem Bereich von etwa 1 nm bis etwa 5 nm.
  • Die Opfer-Gatestruktur 49 wird gebildet, indem zuerst die Opfer-Gate-Dielektrikum-Schicht 41 flächendeckend über den Finnenstrukturen abgeschieden wird. Eine Opfer-Gate-Elektrodenschicht wird dann flächendeckend derart auf der Opfer-Gate-Dielektrikum-Schicht und über den Finnenstrukturen abgeschieden, dass die Finnenstrukturen vollständig in der Opfer-Gate-Elektrodenschicht eingebettet sind. Die Opfer-Gate-Elektrodenschicht umfasst Silizium, beispielsweise Polysilizium oder amorphes Silizium. In einigen Ausführungsformen liegt die Dicke der Opfer-Gate-Elektrodenschicht in einem Bereich von etwa 100 nm bis etwa 200 nm. In einigen Ausführungsformen wird die Opfer-Gate-Elektrodenschicht einem Planarisierungsvorgang unterzogen. Die Opfer-Gate-Dielektrikum-Schicht und die Opfer-Gate-Elektrodenschicht werden unter Verwendung von CVD, einschließlich LPCVD und PECVD, PVD, ALD oder eines anderen geeigneten Prozesses abgeschieden. Anschließend wird eine Maskenschicht über der Opfer-Gate-Elektrodenschicht gebildet. Die Maskenschicht umfasst eine SiN-Übergangsschicht 43 und eine Siliziumoxid-Maskenschicht 44.
  • Als Nächstes wird ein Strukturierungsvorgang an der Maskenschicht durchgeführt, und die Opfer-Gate-Elektrodenschicht wird, wie in 37 gezeigt, zu einer Opfer-Gatestruktur 49 strukturiert. Die Opfer-Gatestruktur umfasst die Opfer-Gate-Dielektrikum-Schicht 41, die Opfer-Gate-Elektrodenschicht 42 (z. B. Polysilizium), die SiN-Übergangsschicht 43 und die Siliziumoxid-Maskenschicht 44. Durch das Strukturieren der Opfer-Gatestruktur werden die gestapelten Schichten der ersten und zweiten Halbleiterschichten teilweise auf gegenüberliegenden Seiten der Opfer-Gatestruktur freigelegt, wodurch Source-/Drain (S/D)-Bereiche definiert werden. In dieser Offenbarung werden Source und Drain austauschbar verwendet und weisen im Wesentlichen dieselbe Struktur auf. In 8 wird eine Opfer-Gatestruktur gebildet, die Anzahl von Opfer-Gatestrukturen ist jedoch nicht auf eine beschränkt. In einigen Ausführungsformen werden in X-Richtung zwei oder mehr Opfer-Gatestrukturen angeordnet. In einigen Ausführungsformen werden auf beiden Seiten der Opfer-Gatestrukturen eine oder mehrere Dummy-Opfer-Gatestrukturen gebildet, um die Strukturtreue zu verbessern.
  • Bezug nehmend auf 9 bei Vorgang 112 bildet das Verfahren 100 (3A) Gate-Seitenwandabstandshalter. In einigen Ausführungsformen wird eine Deckschicht 40 für Seitenwandabstandshalter über der Opfer-Gatestruktur 49 gebildet. Die Deckschicht 40 wird derart auf konforme Weise abgeschieden, dass sie auf vertikalen Oberflächen wie den Seitenwänden, horizontalen Oberflächen und der Oberseite der Opfer-Gatestruktur mit im Wesentlichen gleicher Dicke gebildet wird. In einigen Ausführungsformen weist die Deckschicht 40 eine größere Dicke auf als die erste Deckschicht, und weist eine Dicke im Bereich von etwa 5 nm bis etwa 20 nm auf. Die Deckschicht 40 umfasst SiN, SiON und/oder SiCN oder ein anderes geeignetes dielektrischen Material. Die Deckschicht 40 kann durch ALD oder CVD oder jedes andere geeignete Verfahren gebildet werden.
  • In bestimmten Ausführungsformen wird vor dem Bilden der Deckschicht 40 eine zusätzliche Deckschicht 47 aus Isoliermaterial konform über den freiliegenden Finnenstrukturen und der Opfer-Gatestruktur 49 gebildet. In diesem Fall sind die zusätzliche Deckschicht und die Deckschicht aus verschiedenen Materialien hergestellt, sodass eine von ihnen selektiv geätzt werden kann. Die zusätzliche Deckschicht 47 umfasst ein dielektrisches Material mit niedrigem k-Wert, z. B. SiOC und/oder SiOCN oder jedes andere geeignete dielektrische Material, und kann durch ALD oder CVD oder jedes andere geeignete Verfahren gebildet werden.
  • Die Strukturen aus 10A bis 10D können durch die anhand der 4 bis 9 erklärten Vorgänge erhalten werden. In 10A bis 10D ist der obere Abschnitt der Opfer-Gatestruktur nicht gezeigt.
  • Bezug nehmend auf 11A bis 11D bei Vorgang 114 ätzt das Verfahren 100 ( 3A) als Nächstes die Stapelstruktur der ersten Halbleiterschichten 20 und der zweiten Halbleiterschichten 25 unten am S/D-Bereich unter Verwendung von Lithografie- und/oder Ätzvorgängen, wodurch ein S/D-Raum 27 gebildet wird. In einigen Ausführungsformen wird auch das Substrat 10 (oder der untere Abschnitt der Finnenstrukturen 11) teilweise geätzt.
  • Bezug nehmend auf die 12A bis 12D bei Vorgang 116 ätzt das Verfahren 100 (3A) die ersten Halbleiterschichten 20 seitlich in X-Richtung durch den S/D-Raum 27, wodurch Aussparungen (oder Vertiefungen) 22 gebildet werden. In einigen Ausführungsformen liegt der Umfang des Ätzens der ersten Halbleiterschichten 20 in einem Bereich von etwa 3 nm bis etwa 10 nm. Wenn die ersten Halbleiterschichten 20 aus Ge oder SiGe bestehen und die zweiten Halbleiterschichten 25 aus Si bestehen, können die ersten Halbleiterschichten 20 selektiv unter Verwendung eines Nassätzmittels, z. B., jedoch nicht beschränkt auf, Lösungen aus Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH), Ethylendiaminpyrocatechol (EDP) oder Kaliumhydroxid (KOH).geätzt werden.
  • Durch die Auswahl einer geeigneten Kristallorientierung der ersten Halbleiterschichten 20 und eines geeigneten Ätzmittels weist die geätzte Oberfläche der seitlichen Enden der ersten Halbleiterschichten 20 in anderen Ausführungsformen, wie in 13A bis 13D gezeigt, eine achteckige Aussparung 23 auf, die durch die (100)-und (110)-Flächen definiert wird. Im Querschnitt entlang der X-Richtung weist die Aussparung 23 eine Trapezform auf, wie in 13A gezeigt.
  • Durch die Auswahl einer geeigneten Kristallorientierung der ersten Halbleiterschichten 20 und eines geeigneten Ätzmittels weist die geätzte Oberfläche der seitlichen Enden der ersten Halbleiterschichten 20 in weiteren Ausführungsformen, wie in 14A bis 14D gezeigt, eine viereckige Aussparung 24 auf, die durch die (111)-Flächen definiert wird. Im Querschnitt entlang der X-Richtung weist die Aussparung 24 eine V-Form (oder offene Dreiecksform) auf, wie in 7A gezeigt.
  • In den folgenden Figuren werden Herstellungsvorgänge nach dem Bilden der in den 12A bis 12D gezeigten Struktur erklärt. Dieselben Vorgänge können jedoch auch auf die in 13A bis 13D gezeigte Struktur und die in 14A bis 14D gezeigte Struktur angewandt werden.
  • Bezug nehmend auf 15A bis 15D bei Vorgang 118 scheidet das Verfahren 100 (3A) die erste Isolierschicht 33 auf den seitlichen Enden der ersten Halbleiterschicht 20 und auf der zweiten Halbleiterschicht 25 im S/D-Raum 27 ab. In der veranschaulichten Ausführungsform wird die erste Isolierschicht 33 konform gebildet. Der Begriff „konform“ kann hierin der Einfachheit halber für eine Schicht verwendet werden, die im Wesentlichen dieselbe Dicke über verschiedene Bereiche aufweist. Die erste Isolierschicht 33 kann durch ALD oder jedes andere geeignete Verfahren gebildet werden. Durch das konforme Bilden der ersten Isolierschicht 33 werden die Abmessungen der Aussparung 22 verringert.
  • Bezug nehmend auf 16A bis 16D bei Vorgang 120 führt das Verfahren 100 ( 3A) einen Ätzvorgang durch, um die erste Isolierschicht 33 teilweise von der Außenseite der Aussparung 22 zu entfernen. Durch dieses Ätzen verbleibt die erste Isolierschicht 33 aufgrund des kleinen Volumens der Aussparung im Wesentlichen innerhalb der Aussparung 22. Insbesondere verbleibt die erste Isolierschicht 33 auf den freigelegten vertikalen Seitenwänden der ersten Halbleiterschicht 20 und wird von Abschnitten der seitlichen Enden der zweiten Halbleiterschicht 25 entfernt. In der Regel wird durch Plasma-Trockenätzen eine Schicht in breiten und flachen Bereichen schneller geätzt als in vertieften Abschnitten (z. B. Löcher, Rillen und/oder Schlitze). Somit kann die erste Isolierschicht 33 innerhalb der Aussparung 22 verbleiben. In einem bestimmten Beispiel wird ein Trockenätzprozess mit einer Ätzmittelkonzentration von mehr als 30 % und mit einer geeigneten Ätzdauer verwendet, um die erste Isolierschicht 33 von der Außenseite der Aussparung 22 und von den seitlichen Enden der zweiten Halbleiterschicht 25 innerhalb der Aussparung 22 zu entfernen.
  • Bezug nehmend auf 17A bis 17D bei Vorgang 122 scheidet das Verfahren 100 (3B) die zweite Isolierschicht 35 auf den seitlichen Enden der ersten Halbleiterschicht 20 und auf der zweiten Halbleiterschicht 25 im S/D-Raum 27 ab. Insbesondere grenzt die zweite Isolierschicht 35 in der Aussparung 22 an die erste Isolierschicht 33. In der veranschaulichten Ausführungsform wird die zweite Isolierschicht 35 konform gebildet. Die zweite Isolierschicht 35 kann durch ALD oder jedes andere geeignete Verfahren gebildet werden. Durch das konforme Bilden der zweiten Isolierschicht 35 werden die Abmessungen der Aussparung 22 weiter verringert oder vollständig gefüllt.
  • Bezug nehmend auf 18A bis 18D bei Vorgang 124 führt das Verfahren 100 ( 3B) einen Ätzvorgang durch, um die zweite Isolierschicht 35 teilweise von der Außenseite der Aussparung 22 zu entfernen. Durch dieses Ätzen verbleibt die zweite Isolierschicht 35 aufgrund des kleinen Volumens der Aussparung im Wesentlichen innerhalb der Aussparung 22. Insbesondere verbleibt die erste Isolierschicht 33 derart, dass sie Teile der seitlichen Enden der zweiten Halbleiterschichten 25 umgibt. In weiteren Aspekten einiger Ausführungsformen verlaufen die Endabschnitte (Ränder) der zweiten Isolierschicht 35 unter dem Gate-Seitenwandabstandshalter 40 im Wesentlichen bündig mit den Endabschnitten (Rändern) der zweiten Halbleiterschicht 25. Hier bedeutet „im Wesentlichen bündig“, dass der Unterschied der relativen Positionen weniger als etwa 1 nm beträgt. In der Regel wird durch Plasma-Trockenätzen eine Schicht in breiten und flachen Bereichen schneller geätzt als in vertieften Abschnitten (z. B. Löcher, Rillen und/oder Schlitze). Somit kann die zweite Isolierschicht 35 innerhalb der Aussparungen 22 verbleiben. In einem bestimmten Beispiel wird ein Trockenätzprozess mit einer Ätzmittelkonzentration von weniger als 30 % und mit einer geeigneten Ätzdauer verwendet, um die zweite Isolierschicht 35 von der Außenseite der Aussparung 22 zu entfernen.
  • Bezug nehmend auf 19A bis 19D bei Vorgang 130 bildet das Verfahren 100 ( 3B) anschließend eine S/D-Epitaxieschicht 50 in dem S/D-Raum 27. Die Source-/Drain-Epitaxieschicht 50 umfasst eine oder mehrere Schichten aus Si, SiP, SiC und SiCP für einen n-Kanal-FET oder aus Si, SiGe, Ge für einen p-Kanal-FET. Bor (B) kann auch im Source/Drain für einen p-Kanal-FET enthalten sein. Die Source-/Drain-Epitaxieschicht 50 wird durch ein epitaktisches Aufwachsverfahren unter Verwendung von CVD, ALD oder Molekularstrahlepitaxie (MBE - Molecular Beam Epitaxy) gebildet. Wie in 19A bis 19D gezeigt, wird die Source-/Drain-Epitaxieschicht 50 in Kontakt mit den zweiten Halbleiterschichten 25 und der zweiten Isolierschicht 35 gebildet.
  • Bezug nehmend auf 20A bis 20D weist die zweite Isolierschicht 35 in einigen Ausführungsformen in Fällen, in denen die konform abgeschiedene zweite Isolierschicht 35 die Aussparung 22 nicht vollständig füllt, eine U-Form (um 90 Grad gedreht) auf, und die Luftspalte 37 werden zwischen der S/D-Epitaxieschicht 50 und der ersten Isolierschicht 33 gebildet. Die Luftspalte 37 verringern die gesamte tatsächliche Dielektrizitätskonstante der inneren Abstandshalter 31.
  • In einigen alternativen Ausführungsformen kann das Verfahren 100 ab Vorgang 124 vor dem Aufwachsen der S/D-Epitaxieschicht 50 optional damit fortfahren, die dritte Isolierschicht 39 in der Aussparung 22 zu bilden. Die dritte Isolierschicht 39 schützt die zweite Isolierschicht 35 vor einem Ätzverlust an der S/D-Seite, z. B. bei einem S/D-Raum-Reinigungsprozess. Das Bilden der dritten Isolierschicht 39 kann Vorgang 126 (3B) umfassen, in welchem die dritte Isolierschicht 39 konform in den S/D-Raum 27 abgeschieden wird und die Aussparung 22 füllt. Das Bilden der dritten Isolierschicht 39 kann ferner Vorgang 128 (3B) umfassen, in welchem die dritte Isolierschicht 39 in einem Plasma-Trockenätzprozess teilweise von der Außenseite der Aussparung 22 entfernt wird. Das Verfahren 100 fährt anschließend von Vorgang 128 bis Vorgang 130 fort. Die alternativ resultierende Struktur nach Vorgang 130 wird in 21A bis 21D veranschaulicht.
  • Bezug nehmend auf 22A bis 22D bei Vorgang 132 bildet das Verfahren 100 ( 3B) eine Zwischenschichtdielektrikum (ILD)-Schicht 70 über der S/D-Epitaxieschicht 50. Die Materialien für die ILD-Schicht 70 umfassen Verbindungen, die Si, O, C und/oder H enthalten, z. B. Siliziumoxid, SiCOH und SiOC. Für die ILD-Schicht 70 können organische Materialien wie Polymere verwendet werden. Nach dem Bilden der ILD-Schicht 70 wird ein Planarisierungsvorgang, z. B. CMP, derart ausgeführt, dass der obere Abschnitt der Opfer-Gate-Elektrodenschicht 42 freigelegt wird.
  • Bezug nehmend auf 23A bis 23D bei Vorgang 134 entfernt das Verfahren 100 (3B) die Opfer-Gate-Elektrodenschicht 42 und Opfer-Gate-Dielektrikum-Schicht 41. Die ILD-Schicht 70 schützt die S/D-Epitaxieschicht 50 während des Entfernens der Opfer-Gatestrukturen. Die Opfer-Gatestrukturen können unter Verwendung von Plasma-Trockenätzen und/oder Nassätzen entfernt werden. Wenn die Opfer-Gate-Elektrodenschicht 42 aus Polysilizium ist und die ILD-Schicht 70 aus Siliziumoxid ist, kann ein Nassätzmittel, z. B. eine TMAH-Lösung, verwendet werden, um die Opfer-Gate-Elektrodenschicht 42 selektiv zu entfernen. Danach wird die Opfer-Gate-Dielektrikum-Schicht 41 unter Verwendung von Plasma-Trockenätzen und/oder Nassätzen entfernt.
  • Weiterhin Bezug nehmend auf 23A bis 23D bei Vorgang 136 entfernt das Verfahren 100 (3B) die ersten Halbleiterschichten 20, wodurch Kanalelemente (z. B. Nanodrähte oder Nanofolie) der zweiten Halbleiterschichten 25 gebildet werden. Wie vorstehend dargelegt, können die ersten Halbleiterschichten 20 unter Verwendung eines Ätzmittels, das die ersten Halbleiterschichten 20 gegenüber den zweiten Halbleiterschichten 25 selektiv ätzt, entfernt oder geätzt werden. Da die erste Isolierschicht 33 gebildet wurde, endet das Ätzen der ersten Halbleiterschichten 20 an der ersten Isolierschicht 33. Mit anderen Worten dient die erste Isolierschicht 33 als eine Ätzstoppschicht zum Ätzen der zweiten Isolierschicht 35.
  • Bezug nehmend auf 24A bis 24D bei Vorgang 138 bildet das Verfahren 100 ( 3B) eine Gate-Dielektrikum-Schicht 82, die jedes Kanalelement umgibt, und eine Gate-Elektrodenschicht 84 auf der Gate-Dielektrikum-Schicht 82. In bestimmten Ausführungsformen umfasst die Gate-Dielektrikum-Schicht 82 eine oder mehrere Schichten aus einem dielektrischen Material, wie etwa Siliziumoxid, Siliziumnitrid, ein dielektrisches Material mit hohem k-Wert, ein anderes geeignetes dielektrisches Material und/oder Kombinationen davon. Beispiele für Materialien mit hohem k-Wert umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, eine Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3), andere geeignete dielektrische Materialien mit hohem k-Wert und/oder Kombinationen davon. In einigen Ausführungsformen umfasst die Gate-Dielektrikum-Schicht 82 eine zwischen den Kanalschichten und dem dielektrischen Material gebildete Grenzflächenschicht. Die Gate-Dielektrikum-Schicht 82 kann durch CVD, ALD oder ein beliebiges geeignetes Verfahren gebildet werden. In einer Ausführungsform wird die Gate-Dielektrikum-Schicht 82 unter Verwendung eines hochkonformen Abscheidungsprozesses, zum Beispiel ALD, gebildet, um sicherzustellen, dass die Gate-Dielektrikum-Schicht mit einer gleichmäßigen Dicke um die Kanalschichten gebildet wird. In einigen Ausführungsformen liegt die Dicke der Gate-Dielektrikum-Schicht 82 in einem Bereich von etwa 1 nm bis etwa 6 nm.
  • Die Gate-Elektrodenschicht 84 wird auf der Gate-Dielektrikum-Schicht 82 gebildet, um jede Kanalschicht zu umgeben. Die Gate-Elektrode 84 umfasst eine oder mehrere Schichten aus leitfähigem Material, z. B. Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Cobalt, Molybdän, Tantalnitrid, Nickelsilizid, Cobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon. Die Gate-Elektrodenschicht 84 kann durch CVD, ALD, Galvanisieren oder ein anderes geeignetes Verfahren gebildet werden. Die Gate-Elektrodenschicht wird auch über der oberen Oberfläche der ILD-Schicht 70 abgeschieden. Die Gate-Dielektrikum-Schicht und die Gate-Elektrodenschicht, die über der ILD-Schicht 70 gebildet wurden, werden anschließend unter Verwendung von beispielsweise CMP planarisiert, bis die obere Oberfläche der ILD-Schicht 70 freigelegt ist. In einigen Ausführungsformen wird die Gate-Elektrodenschicht 84 nach dem Planarisieren vertieft und eine Abdeckisolierschicht (nicht gezeigt) wird über der vertieften Gate-Elektrodenschicht 84 gebildet. Die Abdeckisolierschicht umfasst eine oder mehrere Schichten aus einem Material auf Siliziumnitrid-Basis, z. B. SiN. Die Abdeckisolierschicht kann durch Abscheiden eines Isoliermaterials gefolgt von einem Planarisierungsvorgang gebildet werden.
  • In bestimmten Ausführungsformen der vorliegenden Offenbarung werden eine oder mehrere Austrittsarbeitseinstellungsschichten (nicht gezeigt) zwischen der Gate-Dielektrikum-Schicht 82 und der Gate-Elektrode 84 angeordnet. Die Austrittsarbeitseinstellungsschichten sind aus einem leitfähigen Material hergestellt, wie zum Beispiel einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Für den n-Kanal-FET wird TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und/oder TaSi als Austrittsarbeitseinstellungsschicht verwendet, und für den p-Kanal-FET wird TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und/oder Co als Austrittsarbeitseinstellungsschicht verwendet. Die Austrittsarbeitseinstellungsschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess gebildet werden. Ferner kann die Austrittsarbeitseinstellungsschicht separat für den n-Kanal-FET und den p-Kanal-FET gebildet werden, wobei dafür verschiedene Metallschichten verwendet werden können.
  • Bezug nehmend auf 25A bis 25D fährt das Verfahren 100 damit fort, verschiedene Merkmale und Bereiche, die auf dem Stand der Technik bekannt sind, zu bilden. Beispielsweise werden durch Trockenätzen Kontaktlöcher in der ILD-Schicht 70 gebildet, wodurch der obere Abschnitt der S/D-Epitaxieschicht 50 freigelegt wird. In einigen Ausführungsformen wird über der S/D-Epitaxieschicht 50 eine Silizidschicht gebildet. Die Silizidschicht umfasst WSi, CoSi, NiSi, TiSi, MoSi und/oder TaSi. Anschließend wird eine leitfähige Kontaktschicht 72 in den Kontaktlöchern gebildet. Die leitfähige Kontaktschicht 72 umfasst Co, Ni, W, Ti, Ta, Cu, Al, TiN und/oder TaN. Ferner wird auf der leitfähigen Kontaktschicht 72 ein leitfähiger Kontaktstecker 75 gebildet. Der leitfähige Kontaktstecker 75 umfasst eine oder mehrere Schichten aus Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN. Die nachfolgende Verarbeitung kann mehrschichtige Verschaltungsmerkmale (z. B. Metallschichten und Zwischenschichtdielektrika) bilden, die dazu konfiguriert sind, verschiedene Merkmale zu verbinden, um einen funktionalen Schaltkreis zu bilden, der eine oder mehrere Multi-Gate-Vorrichtungen umfassen kann. In weiteren Aspekten des Beispiels kann eine mehrschichtige Verschaltung vertikale Verschaltungen wie Durchkontaktierungen oder Kontakte und horizontale Verschaltungen wie Metallleitungen umfassen. Die verschiedenen Verschaltungsmerkmale können verschiedene leitfähige Materialien, einschließlich Kupfer, Wolfram und/oder Silizid, einsetzen. In einem Beispiel wird ein Damascene- und/oder ein Dual-Damascene-Prozess verwendet, um eine kupferbezogene mehrschichtige Verschaltungsstruktur zu bilden. Ferner können vor, während oder nach dem Verfahren 100 zusätzliche Prozessschritte durchgeführt werden, und einige der vorstehend beschriebenen Prozessschritte können in Übereinstimmung mit verschiedenen Ausführungsformen des Verfahrens 100 ersetzt oder weggelassen werden.
  • Eine oder mehrere Ausführungsformen der vorliegenden Offenbarung bieten viele Vorteile für Halbleiterbauelemente und deren Bildung, sie sollen jedoch nicht einschränkend sein. Zum Beispiel stellen Ausführungsformen der vorliegenden Offenbarung innere Abstandshalter mit mehreren Schichten bereit, die mindestens eine dielektrische Schicht mit niedrigem k-Wert und eine Deckschicht als Ätzstoppschicht aufweisen. Die Deckschicht ermöglicht eine genauere Steuerung der Dicke, Form und/oder Position der inneren Abstandshalter und somit der Kapazitäten um den Source/Drain und das Gate herum. Ferner kann das Verfahren zum Bilden von inneren Abstandshaltern leicht in bestehende Halbleiterfertigungsprozesse integriert werden.
  • In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren zum Herstellen eines Halbleiterbauelements. Das Verfahren umfasst das Bilden einer Finnenstruktur, in der erste Halbleiterschichten und zweite Halbleiterschichten alternativ gestapelt werden; das Bilden einer Opfer-Gatestruktur über der Finnenstruktur; das Ätzen eines Source-/Drain (S/D)-Bereichs der Finnenstruktur, der nicht durch die Gatestruktur abgedeckt ist, wodurch ein S/D-Raum gebildet wird; das seitliche Ätzen der ersten Halbleiterschichten durch den S/D-Raum, wodurch Vertiefungen gebildet werden; das Bilden einer ersten Isolierschicht in den Vertiefungen der ersten Halbleiterschichten; das Bilden einer zweiten Isolierschicht in den Vertiefungen der ersten Isolierschicht, nachdem die erste Isolierschicht gebildet wurde, wobei eine Dielektrizitätskonstante der zweiten Isolierschicht geringer ist als die der ersten Isolierschicht; und das Bilden einer S/D-Epitaxieschicht in dem S/D-Raum, wobei die zweite Isolierschicht mit der S/D-Epitaxieschicht in Kontakt steht. In einigen Ausführungsformen weist die erste Isolierschicht eine höhere Kohlenstoffkonzentration auf als die zweite Isolierschicht. In einigen Ausführungsformen ist die zweite Isolierschicht im Wesentlichen frei von Kohlenstoff. In einigen Ausführungsformen weist die zweite Isolierschicht eine höhere Sauerstoffkonzentration auf als die erste Isolierschicht. In einigen Ausführungsformen isoliert die zweite Isolierschicht die erste Isolierschicht von einem Kontakt mit der S/D-Epitaxieschicht. In einigen Ausführungsformen umfasst das Verfahren ferner das Bilden einer dritten Isolierschicht in den Vertiefungen der zweiten Isolierschicht, nachdem die zweite Isolierschicht gebildet wurde. In einigen Ausführungsformen ist die Dielektrizitätskonstante der zweiten Isolierschicht kleiner ist als die der dritten Isolierschicht. In einigen Ausführungsformen weisen die erste und dritte Isolierschicht dieselbe Materialzusammensetzung auf. In einigen Ausführungsformen führt das Bilden der S/D-Epitaxieschicht zur Bildung von Luftspalten zwischen der S/D-Epitaxieschicht und der ersten und zweiten Isolierschicht. In einigen Ausführungsformen wird jeder Luftspalt durch die S/D-Epitaxieschicht und die zweite Isolierschicht definiert. In einigen Ausführungsformen umfasst das Verfahren ferner das Entfernen der Opfer-Gatestruktur, wodurch die Finnenstruktur freigelegt wird; das Entfernen der ersten Halbleiterschichten von der freiliegenden Finnenstruktur, wodurch Kanalelemente gebildet werden, einschließlich der zweiten Halbleiterschichten; und das Bilden einer Gate-Dielektrikum-Schicht und einer Gate-Elektrodenschicht um die Kanalelemente.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren zum Herstellen eines Halbleiterbauelements. Das Verfahren umfasst ein Verfahren zum Herstellen eines Halbleiterbauelements. Das Verfahren umfasst das Bilden eines Stapels aus Epitaxieschichten eines ersten Typs und eines zweiten Typs auf einem Halbleitersubstrat, wobei die Epitaxieschichten des ersten Typs und des zweiten Typs verschiedene Materialzusammensetzungen aufweisen und die Epitaxieschichten des ersten Typs und des zweiten Typs abwechselnd in einer ersten vertikalen Richtung angeordnet werden; das Strukturieren des Stapels, um eine Finnenstruktur zu bilden; das Entfernen von mindestens der Epitaxieschichten des ersten Typs von einem Source-/Drain (S/D)-Bereich der Finnenstruktur, der nicht von der Opfer-Gatestruktur abgedeckt ist; das Bilden einer ersten Isolierschicht an seitlichen Enden der Epitaxieschichten des ersten Typs, wobei die erste Isolierschicht eine kohlenstoffhaltige Verbindung umfasst; das Bilden einer zweiten Isolierschicht, wobei die zweite Isolierschicht eine oxidhaltige Verbindung umfasst; und das Bilden eines epitaktischen S/D-Merkmals, das mit den seitlichen Enden der Epitaxieschichten des ersten Typs in Kontakt steht, wobei die ersten und zweiten Isolierschichten zwischen dem epitaktischen S/D-Merkmal und den Epitaxieschichten des ersten Typs liegen. In einigen Ausführungsformen ist eine Dielektrizitätskonstante der zweiten Isolierschicht kleiner als die der ersten Isolierschicht. In einigen Ausführungsformen umfasst die erste Isolierschicht Siliziumoxinitrid-Kohlenstoff und die zweite Isolierschicht Siliziumoxinitrid. In einigen Ausführungsformen definieren das epitaktische S/D-Merkmal und die zweite Isolierschicht gemeinsam Luftspalte, die zwischen dem epitaktischen S/D-Merkmal und den Epitaxieschichten des ersten Typs angeordnet sind. In einigen Ausführungsformen umfasst das Verfahren vor dem Bilden des epitaktischen S/D-Merkmals ferner das Bilden einer dritten Isolierschicht, die sich von der zweiten Isolierschicht unterscheidet, auf der zweiten Isolierschicht. In einigen Ausführungsformen isoliert die zweite Isolierschicht die dritte Isolierschicht von einem Kontakt mit den Epitaxieschichten des zweiten Typs.
  • In noch einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Halbleiterbauelement. Das Halbleiterbauelement umfasst Halbleiterkanalelemente, die über einem Substrat angeordnet werden; eine Gate-Dielektrikum-Schicht, die auf den Halbleiterkanalelementen angeordnet wird und diese umgibt; eine Gate-Elektrodenschicht, die auf der Gate-Dielektrikum-Schicht angeordnet wird und die Halbleiterkanalelemente umgibt; eine Source-/Drain (S/D)-Epitaxieschicht in Kontakt mit den Halbleiterkanalelementen; und einen dielektrischen Abstandshalter zwischen der S/D-Epitaxieschicht und der Gate-Dielektrikum-Schicht, wobei jeder dielektrische Abstandshalter eine erste dielektrische Schicht in Kontakt mit der Gate-Dielektrikum-Schicht und eine zweite dielektrische Schicht in Kontakt mit der ersten dielektrischen Schicht umfasst, wobei die erste dielektrische Schicht eine größere Dielektrizitätskonstante aufweist als die der zweiten dielektrischen Schicht. In einigen Ausführungsformen umfasst der dielektrische Abstandshalter ferner eine dritte dielektrische Schicht, die mit der S/D-Epitaxieschicht in Kontakt steht. In einigen Ausführungsformen umfasst das Halbleiterbauelement ferner einen Luftspalt, der zwischen der S/D-Epitaxieschicht und dem dielektrischen Abstandshalter angeordnet ist.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Durchschnittsfachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Durchschnittsfachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Durchschnittsfachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/031314 [0001]

Claims (20)

  1. Verfahren zum Herstellen eines Halbleiterbauelements, umfassend: Bilden einer Finnenstruktur, in welcher erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd gestapelt sind; Bilden einer Opfer-Gatestruktur über der Finnenstruktur; Ätzen eines Source-/Drain (S/D)-Bereichs der Finnenstruktur, der nicht von der Opfer-Gatestruktur bedeckt ist, wodurch ein S/D-Raum gebildet wird; seitliches Ätzen der ersten Halbleiterschichten durch den S/D-Raum, wodurch Vertiefungen gebildet werden; Bilden einer ersten Isolierschicht in den Vertiefungen der geätzten ersten Halbleiterschichten; Bilden einer zweiten Isolierschicht in den Vertiefungen der ersten Isolierschicht nach dem Bilden der ersten Isolierschicht, wobei eine Dielektrizitätskonstante der zweiten Isolierschicht kleiner ist als die der ersten Isolierschicht; und Bilden einer S/D-Epitaxieschicht in dem S/D-Raum, wobei die zweite Isolierschicht mit der S/D-Epitaxieschicht in Kontakt steht.
  2. Verfahren nach Anspruch 1, wobei die erste Isolierschicht eine höhere Kohlenstoffkonzentration aufweist als die zweite Isolierschicht.
  3. Verfahren nach Anspruch 2, wobei die zweite Isolierschicht im Wesentlichen frei von Kohlenstoff ist.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei die zweite Isolierschicht eine höhere Sauerstoffkonzentration aufweist als die erste Isolierschicht.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei die zweite Isolierschicht die erste Isolierschicht von einem Kontakt mit der S/D-Epitaxieschicht isoliert.
  6. Verfahren nach einem der vorangehenden Ansprüche, ferner umfassend: Bilden einer dritten Isolierschicht in den Vertiefungen der zweiten Isolierschicht, nachdem die zweite Isolierschicht gebildet ist.
  7. Verfahren nach Anspruch 6, wobei die Dielektrizitätskonstante der zweiten Isolierschicht kleiner ist als die der dritten Isolierschicht.
  8. Verfahren nach Anspruch 6 oder 7, wobei die erste und dritte Isolierschicht eine gleiche Materialzusammensetzung aufweisen.
  9. Verfahren nach einem der vorangehenden Ansprüche, wobei das Bilden der S/D-Epitaxieschichten zum Bilden von Luftspalten zwischen der S/D-Epitaxieschicht und der ersten und zweiten Isolierschicht führt.
  10. Verfahren nach Anspruch 9, wobei jeder der Luftspalte durch die S/D-Epitaxieschicht und die zweite Isolierschicht definiert ist.
  11. Verfahren nach einem der vorangehenden Ansprüche, ferner umfassend: Entfernen der Opfer-Gatestruktur, wodurch die Finnenstruktur freigelegt wird; Entfernen der ersten Halbleiterschicht von der freiliegenden Finnenstruktur, wodurch Kanalelemente gebildet werden, einschließlich der zweiten Halbleiterschichten; und Bilden einer Gate-Dielektrikum-Schicht und einer Gate-Elektrodenschicht um die Kanalelemente.
  12. Verfahren zum Herstellen eines Halbleiterbauelements, umfassend: Bilden eines Stapels aus Epitaxieschichten eines ersten Typs und eines zweiten Typs auf einem Halbleitersubstrat, wobei die Epitaxieschichten des ersten Typs und des zweiten Typs verschiedene Materialzusammensetzungen aufweisen, und wobei die Epitaxieschichten des ersten Typs und des zweiten Typs abwechselnd in einer vertikalen Richtung angeordnet sind; Strukturieren des Stapels, um eine Finnenstruktur zu bilden; Bilden einer Opfer-Gatestruktur über der Finnenstruktur; Entfernen von mindestens Epitaxieschichten des ersten Typs aus einem Source-/Drain (S/D)-Bereich der Finnenstruktur, der nicht durch die Opfer-Gatestruktur abgedeckt ist; Bilden einer ersten Isolierschicht an seitlichen Enden der Epitaxieschichten des ersten Typs, wobei die erste Isolierschicht eine kohlenstoffhaltige Verbindung umfasst; Bilden einer zweiten Isolierschicht auf der ersten Isolierschicht, wobei die zweite Isolierschicht eine oxidhaltige Verbindung umfasst; und Bilden eines epitaktischen S/D-Merkmals, das mit den seitlichen Enden der Epitaxieschichten des zweiten Typs in Kontakt steht, wobei das epitaktische S/D-Merkmal und die Epitaxieschichten des ersten Typs zwischen den ersten und zweiten Isolierschichten angeordnet sind.
  13. Verfahren nach Anspruch 12, wobei die Dielektrizitätskonstante der zweiten Isolierschicht kleiner ist als die der ersten Isolierschicht.
  14. Verfahren nach Anspruch 12 oder 13, wobei die erste Isolierschicht Siliziumoxinitrid-Kohlenstoff umfasst und die zweite Isolierschicht Siliziumoxinitrid umfasst.
  15. Verfahren nach einem der vorangehenden Ansprüche 12 bis 14, wobei das epitaktische S/D-Merkmal und die zweite Isolierschicht zusammen Luftspalte zwischen dem epitaktischen S/D-Merkmal und den Epitaxieschichten des ersten Typs definieren.
  16. Verfahren nach einem der vorangehenden Ansprüche 12 bis 15, ferner umfassend: Bilden einer dritten Isolierschicht, die sich von der zweiten Isolierschicht unterscheidet, auf der zweiten Isolierschicht vor dem Bilden des epitaktischen S/D-Merkmals.
  17. Verfahren nach Anspruch 16, wobei die zweite Isolierschicht die dritte Isolierschicht vom Kontakt mit der Epitaxieschicht des zweiten Typs isoliert.
  18. Halbleiterbauelement, umfassend: Halbleiterkanalelemente, die über einem Substrat angeordnet sind; eine Gate-Dielektrikum-Schicht, die auf den Halbleiterkanalelementen angeordnet ist und diese umgibt; eine Gate-Elektrodenschicht, die auf der Gate-Dielektrikum-Schicht angeordnet ist und die Halbleiterkanalelemente umgibt; eine Source-/Drain (S/D)-Epitaxieschicht, die mit den Halbleiterkanalelementen in Kontakt steht; und einen dielektrischen Abstandshalter, der zwischen der S/D-Epitaxieschicht und der Gate-Dielektrikum-Schicht angeordnet ist, wobei jeder dielektrische Abstandshalter eine erste dielektrische Schicht, die mit der Gate-Dielektrikum-Schicht in Kontakt steht, und eine zweite dielektrische Schicht, die mit der ersten dielektrischen Schicht in Kontakt steht, umfasst, wobei die erste dielektrische Schicht eine größere Dielektrizitätskonstante aufweist als die der zweiten dielektrischen Schicht.
  19. Halbleiterbauelement nach Anspruch 18, wobei der dielektrische Abstandshalter ferner eine dritte dielektrische Schicht, die mit der S/D-Epitaxieschicht in Kontakt steht, umfasst.
  20. Halbleiterbauelement nach Anspruch 18 oder 19, wobei das Halbleiterbauelement ferner einen Luftspalt zwischen der S/D-Epitaxieschicht und dem dielektrischen Abstandshalter umfasst.
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