DE102019128703A1 - Halbleitervorrichtung und herstellungsverfahren - Google Patents

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Marcus Johannes Henricus Van Dal
Gerben Doornbos
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Halbleitervorrichtung umfasst eine Leistungsschalter-Schaltung und eine Logikschaltung. Die Halbleitervorrichtung umfasst eine erste Dielektrikumschicht und einen Dünnschichttransistor (TFT), der auf der ersten Dielektrikumschicht gebildet ist. Der TFT umfasst ein Halbleiternanoblatt, eine Gatedielektrikumschichtumhüllung um eine Kanalregion des Halbleiternanoblatts herum und eine auf der Gatedielektrikumschicht gebildete Gateelektrodenschicht. Das Halbleiternanoblatt ist aus einem Oxidhalbleitermaterial hergestellt.

Description

  • VERWANDTE ANMELDUNG
  • Die vorliegende Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/753,890 , eingereicht am 31. Oktober 2018, deren Gesamtinhalt hierin durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • Während die Größe von Halbleitervorrichtungen kleiner wird, wird auch eine Zellenhöhe von Standardzellen kleiner. Die Zellenhöhe ist generell als ein periodischer Abstand (Teilung) zwischen zwei Stromversorgungsleitungen, VDD und VSS, definiert und wird generell durch die Anzahl und eine Teilung von Finnenstrukturen und/oder Metallleitungen bestimmt. Die Zellenhöhe wird auch Spurhöhe genannt. Typische Spurhöhen sind 7,5T, 6,5T oder 5,5T, wobei T eine kleinste Teilung von über der Standardzelle verlaufenden Metallleitungen ist. Gegenwärtig ist eine Verkleinerung auf 4,5T oder 4T erforderlich, um die Größe von Halbleitervorrichtungen weiter zu minimieren.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder verkleinert sein.
    • 1 zeigt einen Stromlaufplan einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2 zeigt eine Querschnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3 zeigt eine Querschnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4 zeigt eine Querschnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5 zeigt eine Querschnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6A und 6B sind schematische Veranschaulichungen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 6A ist eine isometrische Ansicht und 6B ist eine Draufsicht.
    • 7A und 7B sind schematische Veranschaulichungen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 7A ist eine isometrische Ansicht und 7B ist eine Draufsicht.
    • 8A und 8B sind schematische Veranschaulichungen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 8A ist eine isometrische Ansicht und 8B ist eine Draufsicht.
    • 9A und 9B sind schematische Veranschaulichungen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 9A ist eine isometrische Ansicht und 9B ist eine Draufsicht.
    • 10A und 10B sind schematische Veranschaulichungen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 10A ist eine isometrische Ansicht und 10B ist eine Draufsicht.
    • 11A und 11B sind schematische Veranschaulichungen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 11A ist eine isometrische Ansicht und 11B ist eine Draufsicht.
    • 12A und 12B sind schematische Veranschaulichungen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 12A ist eine isometrische Ansicht und 12B ist eine Draufsicht.
    • 13A und 13B sind schematische Veranschaulichungen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 13A ist eine isometrische Ansicht und 13B ist eine Draufsicht.
    • 14A und 14B sind schematische Veranschaulichungen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 14A ist eine isometrische Ansicht und 14B ist eine Draufsicht.
    • 15A und 15B sind schematische Veranschaulichungen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 15A ist eine isometrische Ansicht und 15B ist eine Draufsicht.
    • 16A und 16B sind schematische Veranschaulichungen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 16A ist eine isometrische Ansicht und 16B ist eine Draufsicht.
    • 17A und 17B sind schematische Veranschaulichungen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 17A ist eine isometrische Ansicht und 17B ist eine Draufsicht.
    • Die 18A und 18B sind schematische Veranschaulichungen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 18A ist eine isometrische Ansicht und 18B ist eine Draufsicht.
    • 19A und 19B sind schematische Veranschaulichungen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 19A ist eine isometrische Ansicht und 19B ist eine Draufsicht.
    • 20A und 20B sind schematische Veranschaulichungen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 20A ist eine isometrische Ansicht und 20B ist eine Draufsicht
    • 21A und 21B sind schematische Veranschaulichungen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 21A ist eine isometrische Ansicht und 21B ist eine Draufsicht
    • 22A und 22B sind schematische Veranschaulichungen eines sequenziellen Prozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 22A ist eine isometrische Ansicht und 22B ist eine Draufsicht.
    • 23 zeigt eine Querschnittansicht einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele bereit, um unterschiedliche Merkmale von verschiedenen Ausführungsformen der Erfindung zu implementieren. Es werden nachfolgend spezielle Ausführungsformen oder Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränken. Beispielsweise sind Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte begrenzt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Des Weiteren kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Elemente in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Elemente zwischen den ersten und zweiten Elementen gebildet sein können, sodass die ersten und zweiten Elemente nicht in direktem Kontakt sein müssen. Verschiedene Elemente können zur Einfachheit und Übersichtlichkeit willkürlich in unterschiedlichen Maßstäben gezeichnet sein. In den begleitenden Zeichnungen können einige Schichten/Elemente zur Vereinfachung ausgelassen sein.
  • Weiter können räumlich relative Begriffe, wie „darunter“, „unter“, „untere“, „über“, „obere“ und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden. Außerdem kann der Begriff „hergestellt aus“ entweder „umfassend“ oder „daraus bestehend“ bedeuten. Ferner kann es in dem folgenden Herstellungsprozess einen oder mehrere zusätzliche Arbeitsvorgänge in/zwischen den beschriebenen Arbeitsvorgängen geben und die Reihenfolge von Arbeitsvorgängen kann geändert sein. In den folgenden Ausführungsformen sind die Begriffe „über“ und/oder „oberhalb“ entlang Richtungen mit einer Zunahme in einem Abstand von der Vorderfläche und der Rückfläche definiert. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Arbeitsvorgänge, wie sie in Bezug auf eine Ausführungsform erklärt sind, können in den anderen Ausführungsformen eingesetzt sein und die ausführliche Beschreibung dazu kann ausgelassen sein.
  • Die Minimierung des Energieverbrauchs in einer Halbleitervorrichtung wie einer integrierten Schaltung (IC) ist ein kritisches Problem bei Halbleitervorrichtungen für Hochgeschwindigkeitsoperationen und/oder Halbleitervorrichtungen für mobile Endvorrichtungen. Es wurden verschiedene Technologien zum Reduzieren des Energieverbrauchs vorgeschlagen, aber viele davon erfordern aufgrund zusätzlicher Schaltungen zum Steuern des Stroms eine größere Chipfläche. Eine solche Technologie umfasst das Vorsehen einer virtuellen Stromversorgungsleitung (WDD und/oder WSS) zusammen mit einem Header-Schalter und/oder einem Footer-Schalter zwischen einer Hauptstromversorgungsleitung (VDD und/oder VSS) und der virtuellen Stromversorgungsleitung. Die virtuelle Stromversorgungsleitung kann lokale Stromversorgungsleitung genannt werden, während die Hauptstromversorgungsleitung eine globale Stromversorgungsleitung genannt werden kann. Es ist zu beachten, dass die VDD generell ein höheres Potenzial (Spannung) als die VSS aufweist und bei einigen Ausführungsformen ist die VSS mit der Masse (0 V) gekoppelt. Der Energieverbrauch wird durch Ausschalten (Öffnen) des Header/Footer-Schalters reduziert, der mit einer inaktiven Funktionsschaltung in der Halbleitervorrichtung gekoppelt ist.
  • 1 zeigt einen Stromlaufplan einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Wie gezeigt in 1 wird ein p-MOS-FET als ein Header-Schalter verwendet und ein n-MOS-FET als ein Footer-Schalter verwendet, um die Stromversorgung zur lokalen WDD abzuschalten, die weiter Strom an Blöcke liefert, die eine oder mehrere Standardzellen STDC umfassen, von denen jede eine Funktionsschaltung (z. B. CMOS-Inverter) umfasst. Bei einigen Ausführungsformen ist kein Footer-Schalter verwendet und die Standardzellen sind direkt mit der VSS gekoppelt. Bei einigen Ausführungsformen ist, wie gezeigt in 1, eine erste Hauptstromversorgungsleitung VDD mit einer VDD-Erzeugungsschaltung (Vdd Source) gekoppelt, die eine Spannung, wie 0,5 V, 0,8 V, 1,0 V, 1,2 V, 1,8 V, 2,4 V, 3,3 V oder 5,0 V erzeugt. Eine zweite Hauptstromversorgungsleitung VSS ist mit einer VSS-Erzeugungsschaltung (Vss Source) gekoppelt, die bei einigen Ausführungsformen eine Spannung von niedriger als die VDD oder Masse erzeugt. Wie gezeigt in 1 sind die lokalen Stromversorgungsleitungen WDD in mehrere lokale Stromversorgungsleitungen unterteilt, wobei jede davon mit einer oder mehreren Standardzellen STDC als ein Zellenblock verbunden ist. Dementsprechend kann die Stromversorgung zu den Standardzellen auf einer Block-für-Block-Basis gesteuert werden. Bei einigen Ausführungsformen umfassen die Standardzellen STDC ferner eine interne Stromversorgungsleitung (Busleitung) INT und die lokale Stromversorgungsleitung WDD ist mit der internen Stromversorgungsleitung mit oder ohne einen Schalter gekoppelt.
  • Bei Ausführungsformen der vorliegenden Offenbarung wird in einer Halbleitervorrichtung eine Leistungsschalter-Schaltung (Header- und/oder Footer-Schalter) von der Front-End-Of-Line- (FEOL) -Schaltungsebene zur Back-End-Of-Line-(BEOL) -Schaltungsebene versetzt, um wie gezeigt in 2 Vorrichtungen verminderter Größe zu ermöglichen. Die FEOL-Schaltungsebene umfasst auf einem Halbleitersubstrat gebildete MOS-Transistoren. Die MOS-Transistoren umfassen planare Feldeffekttransistoren (FETs), Finnen-FETs und/oder Gate-Rundum- (GAA) - FETs. Die FEOL-Schaltungsebene umfasst bei einigen Ausführungsformen ferner lokale Kopplungsstrukturen. Die BEOL-Schaltungsebene umfasst Metallverdrahtungsstrukturen, die eine oder mehrere Dielektrikumschichten, Metallverdrahtungen und in der Dielektrikumschicht eingebettete Durchkontaktierungen umfassen. Das Versetzen der Leistungsschalter-Schaltung von der FEOL-Schaltungsebene zu den Verdrahtungsschichten in der BEOL-Schaltungsebene ermöglicht, dass die Vorrichtungsfläche um ungefähr 10 % reduziert wird. Das Anordnen der Leistungsschalter-Schaltung in der BEOL-Schaltungsebene erfordert weniger zu verwendende Durchkontaktierungen, was daher Raum für mehr Leitungsführung zu dem Logikblock freigibt und dadurch die Vorrichtungsdichte im Logikblock erhöht. TFTs mit einem nichtkristallinen Halbleiter sind für einen Back-End-of-Line-Prozess geeignet, da ein nichtkristalliner Halbleiter generell bei einer niedrigen Temperatur wie beispielsweise weniger als 450 °C gebildet werden kann.
  • Bei einigen Ausführungsformen umfasst die Leistungsschalter-Schaltung Dünnfilmtransistoren (TFTs) wie gezeigt in 2, da Herstellungsvorgänge von TFTs nicht generell eine hohe Temperatur erfordern, um beispielsweise einen epitaktischen Halbleiterkanal zu bilden, und für die BEOL-Schaltungsebene geeignet sind. Die Leistungsschalter-Schaltung wird beispielsweise wie gezeigt in 2 in der M1-M2-Ebene, der M4-M5-Ebene oder der M8-M9-Ebene angeordnet.
  • Bei einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Kanalregion der TFTs Oxidhalbleiter, wie beispielsweise amorphes Indiumgalliumzinkoxid (IGZO), Kristall mit ausgerichteter c-Achse (CAAC)-IGZO, ZnO, In2O3, Ga2O3 und ZnON.
  • Transistoren der Leistungsschalter-Schaltung erfordern generell einen niedrigen Betriebswiderstand Ron = Vds / Id. IGZO bietet beispielsweise einen extrem niedrigen Aus-Strom Ioff (niedriger Leckstrom) und IGZO-TFTs weisen eine großes Verhältnis Ion/Ioff auf. Da amorphes IGZO (a-IGZO) eine niedrige Elektronenbeweglichkeit aufweist (~15 cm2Vs), wäre ein einschichtiger planarer TFT, der aus einem a-IGZO hergestellt ist, jedoch für den erforderlichen Ron-Wert für eine Leistungsschalter-Schaltung nicht ausreichend.
  • Um diese Eigenschaft zu kompensieren, wird die Kanalbreite Weff bei einigen Ausführungsformen erhöht, um einen niedrigen Ron > Reh = Lg/(Weff-Beweglichkeit Cox (Vg-Vt)) bereitzustellen, da Cox gewöhnlich aufgrund von Gatestromeinschränkungen nicht erhöht werden kann und Vg-Vt durch die Versorgungsspannung festgelegt ist. Bei Ausführungsformen dieser Offenbarung werden eine Mehrfachstapelnanoblatt-Gate-Rundum-Oxidhalbleitervorrichtungsstruktur und ein entsprechender Prozessablauf bereitgestellt, um die Wirkbreite pro Footprint zu erhöhen und Ron zu reduzieren, ohne das Verhältnis Ion/Ioff zu beeinträchtigen. Die Vorteile der Verwendung eines Oxidhalbleiters wie IGZO umfassen einen niedrigen Leckstrom, angemessene Elektronenbeweglichkeit und hohe Zuverlässigkeit.
  • 3 ist eine schematische Querschnittsveranschaulichung (X-Z-Ebene) über das Oxidhalbleiternanoblatt einer Halbleitervorrichtung hinweg und 4 ist eine schematische Querschnittsveranschaulichung (Y-Z-Ebene) über die Gateelektrode der Halbleitervorrichtung hinweg gemäß einer Ausführungsform der Offenbarung.
  • Bei einigen Ausführungsformen ist die Halbleitervorrichtung ein Gate-Rundum- (GAA) -FET wie in den 3 und 4 gezeigt. Bei einigen Ausführungsformen erstrecken sich die Oxidhalbleiternanoblätter 25 in der Y-Richtung (Source-zu-Drain-Richtung) und sind entlang der Z-Richtung (vertikale Richtung) gestapelt. Obwohl vier Oxidhalbleiternanoblätter 25 in den 3 und 4 veranschaulicht sind, kann die Anzahl an Oxidhalbleiternanoblättern 25 abhängig von einem erforderlichen Strom nur 2 und so viel wie 20 betragen. Bei einigen Ausführungsformen reicht die Anzahl an Oxidhalbleiternanoblättern von 4 bis 10. Eine Breite W1 der Oxidhalbleiternanoblätter 25 liegt abhängig von dem erforderlichen Strom und/oder den Herstellungsprozessbedingungen bei einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis zu ungefähr 50 nm und bei anderen Ausführungsformen in einem Bereich von ungefähr 15 nm bis zu ungefähr 30 nm. Eine Dicke T1 der Oxidhalbleiternanoblätter 25 liegt abhängig von dem erforderlichen Strom und/oder den Herstellungsprozessbedingungen bei einigen Ausführungsformen in einem Bereich von ungefähr 5 nm bis zu ungefähr 30 nm und bei anderen Ausführungsformen in einem Bereich von ungefähr 10 nm bis zu ungefähr 20 nm. Bei einigen Ausführungsformen ist W1 > T1. Bei einigen Ausführungsformen liegt ein Seitenverhältnis W1/T1 in einem Bereich von ungefähr 1,2 bis zu ungefähr 10 und bei anderen Ausführungsformen in einem Bereich von ungefähr 2 bis zu ungefähr 5. Ein Raum S1 zwischen angrenzenden Oxidhalbleiternanoblättern 25 liegt abhängig von dem erforderlichen Strom und/oder den Herstellungsprozessbedingungen bei einigen Ausführungsformen in einem Bereich von ungefähr 5 nm bis zu ungefähr 30 nm und bei anderen Ausführungsformen in einem Bereich von ungefähr 10 nm bis zu ungefähr 20 nm. Bei einigen Ausführungsformen ist S1 ≥ T1 und bei anderen Ausführungsformen S1 < T1. Wenn der Raum S1 zu knapp ist, wäre es schwierig, einheitlich Schichten zu bilden (z. B. eine Gatedielektrikumschicht und eine Gateelektrodenschicht), um sie um das Oxidhalbleiternanoblatt 25 zu hüllen.
  • Es hüllt sich eine Gatedielektrikumschicht 82 sich um jedes von Oxidhalbleiternanoblatt 25. Bei einigen Ausführungsformen ist die Gatedielektrikumschicht ein High-k-Dielektrikum, wie beispielsweise Siliziumnitrid, HfO2, La2O3, ZrO2, BaO, TiO2, Ta2O5, SrO, Y2O3, HfSiO4, ZrSiO4, Al2O3, MgO, CaO, andere geeignete High-k-Dielektrika und/oder Kombinationen davon. Eine Dicke der Gatedielektrikumschicht 82 liegt bei einigen Ausführungsformen in einem Bereich von ungefähr 2 nm bis zu ungefähr 20 nm. Die Gatedielektrikumschicht 82 kann durch CVD, ALD oder jedes geeignete Verfahren gebildet sein. Bei einer Ausführungsform wird die Gatedielektrikumschicht unter Verwendung eines hochkonformen Abscheidungsprozesses wie ALD gebildet, um die Bildung einer Gatedielektrikumschicht mit einer gleichförmigen Dicke um jedes Oxidhalbleiternanoblatt herum sicherzustellen.
  • Eine Metallgateelektrode 80 ist auf der Gatedielektrikumschicht 82 gebildet, sodass sie sich um jedes der Oxidhalbleiternanoblätter 25 hüllt. Die Metallgateelektrode 80 umfasst bei einigen Ausführungsformen mehrere leitende Schichten. Bei einigen Ausführungsformen umfasst die Metallgateelektrode 80 eine oder mehrere Austrittsarbeitsanpassungsschichten 84 und eine Körpermetallgateelektrodenschicht 86. Die Austrittsarbeitsanpassungsschichten sind aus einem leitenden Material wie einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Mehrfachschicht von zwei oder mehr dieser Materialien hergestellt. Die Austrittsarbeitsanpassungsschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess gebildet sein. Ferner kann die Austrittsarbeitsanpassungsschicht 84 für den nFET und den pFET, die unterschiedliche Metallschichten verwenden können, separat gebildet sein. Die Körpergateelektrodenschicht wird gebildet, sodass sie jedes Oxidhalbleiternanoblatt (Kanalregion) umgibt. Die Körpergateelektrodenschicht umfasst eine oder mehrere Schichten aus leitendem Material, wie beispielsweise Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Cobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilicid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon. Die Körpergateelektrodenschicht kann durch CVD, ALD, Galvanisation oder ein anderes geeignetes Verfahren gebildet sein.
  • Die Gatestruktur, welche die Gatedielektrikumschicht 82 und die Metallgateelektrode 80 umfasst, ist wie gezeigt in 3 zwischen Gateseitenwandabstandselementen 48 angeordnet, und eine Zwischenschichtdielektrikum- (ILD) -Schicht 50 ist ferner wie gezeigt in 3 angeordnet.
  • Bei einigen Ausführungsformen sind, wie in 4 gezeigt, innere Abstandselemente 21 zwischen der Gateelektrodenschicht 84 und dem Source/Drain-Kontakt 70 angeordnet. Die inneren Abstandselemente 21 sind verbleibende Abschnitte einer Opferschicht 20 wie nachfolgend beschrieben.
  • Das Oxidhalbleiternanoblatt 25 weist zudem eine Source/Drain-Region wie gezeigt in 4 auf. Ein Source/Drain-Kontakt 70 ist in Kontakt damit gebildet und hüllt sich um die Source/Drain-Region von jedem der Oxidhalbleiternanoblätter 25. Bei einigen Ausführungsformen weist der Source/Drain-Kontakt 70 eine Mehrschichtstruktur auf. Der Source/Drain-Kontakt 70 umfasst bei einigen Ausführungsformen wie gezeigt in 4 eine Auskleidung oder eine Sperrschicht 72 und eine Körperkontaktschicht 74. Bei einigen Ausführungsformen ist die Auskleidungsschicht 72 aus einem oder mehreren von Ti, TiN, Ta und TaN hergestellt und die Körperkontaktschicht 74 ist aus einem oder mehreren von W, Cu, Ti, Ag, Al, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr hergestellt.
  • Bei einigen Ausführungsformen gehen die Oxidhalbleiternanoblätter 25 durch den Source/Drain-Kontakt 70 hindurch und erreichen die ILD-Schicht 50 wie gezeigt in 4. Bei anderen Ausführungsformen liegen die Enden der Oxidhalbleiternanoblätter 25 im Source/Drain-Kontakt 70.
  • 5 ist eine schematische Querschnittsveranschaulichung (Y-Z-Ebene) über die Gateelektrode der Halbleitervorrichtung hinweg gemäß einer weiteren Ausführungsform der Offenbarung.
  • Bei dieser Ausführungsform dringen die Oxidhalbleiternanoblätter 25 nicht in den Source/Drain-Kontakt 70 ein oder gehen durch ihn hindurch. Der Source/Drain-Kontakt 70 deckt wie gezeigt in 5 Stirnflächen der Nichtoxidhalbleiterbleche 25 ab.
  • Die 6A bis 20B zeigen sequenzielle Arbeitsvorgänge zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich jedoch, dass zusätzliche Arbeitsvorgänge vor, während und nach den Prozessen, die durch die 6A bis 20B gezeigt sind, vorgesehen werden können und einige der nachfolgend beschriebenen Arbeitsvorgänge für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die Reihenfolge der Arbeitsvorgänge/Prozesse kann austauschbar sein. Die „A“-Figuren zeigen isometrische Ansichten und die „B“-Figuren zeigen Draufsichten (Ansichten von oben).
  • Die 6A und 6B sind schematische Veranschaulichungen von einer der Stufen eines sequenziellen Herstellungsvorgangs einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Wie gezeigt in 6A wird ein Substrat 5 bereitgestellt. Bei einigen Ausführungsformen umfasst das Substrat 5 eine einkristalline Halbleiterschicht auf mindestens einem Flächenabschnitt. Das Substrat 5 kann ein einkristallines Halbleitermaterial wie z. B., aber nicht beschränkt auf, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP umfassen. Bei bestimmten Ausführungsformen wird das Substrat 5 aus kristallinem Si, SiGe oder Ge hergestellt. Das Substrat 5 kann bei einigen Ausführungsformen in seiner Flächenregion eine oder mehrere Pufferschichten (nicht gezeigt) umfassen. Die Pufferschichten können dazu dienen, die Gitterkonstante von der des Substrats zu der der Source/Drain-Regionen allmählich zu ändern. Die Pufferschichten können aus epitaktisch gewachsenen einkristallinen Halbleitermaterialien wie z. B., aber nicht beschränkt auf, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP gebildet sein. Bei einer speziellen Ausführungsform umfasst das Substrat 5 Silizium-Germanium- (SiGe) -Pufferschichten, die auf dem Siliziumsubstrat 5 epitaktisch gewachsen sind. Die Germaniumkonzentration der SiGe-Pufferschichten kann von 30 Atom% Germanium für die allerunterste Pufferschicht bis zu 70 Atom% Germanium für die oberste Pufferschicht zunehmen.
  • Wie gezeigt in 6A sind eine oder mehrere erste Zwischenschichtdielektrikum- (ILD) -Schichten 10 über dem Substrat 5 gebildet. Bei einigen Ausführungsformen sind eine oder mehrere elektronische Vorrichtungen, wie Transistoren (z. B. FETs), Speicher (z. B. dynamischer Random Access Memory (DRAM), statischer RAM, magnetischer MRAM und/oder Phasenwechsel-RAM), auf dem Substrat 5 gebildet und die eine oder die mehreren ersten Zwischenschichtdielektrikumschichten 10 decken die elektronischen Vorrichtungen ab.
  • Bei einigen Ausführungsformen sind eine oder mehrere Metallverdrahtungsstrukturen in den ILD-Schichten 10 eingebettet. Das Dielektrikum für die ersten ILD-Schichten 10 umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid (SiON), SiCN, fluordotiertes Silikatglas (FSG) oder ein Low-k-Dielektrikum, das durch LPCVD (chemische Niederdruck-Gasphasenabscheidung), Plasma-CVD oder fließfähige CVD oder irgendein anderes geeignetes Filmbildungsverfahren gebildet ist. Es kann ein Temperarbeitsvorgang nach der Bildung der ersten ILD-Schicht 10 ausgeführt werden. Bei einigen Ausführungsformen wird ein Planarisierungsvorgang wie ein chemischmechanisches Polieren- (CMP) -Verfahren und/oder ein Rückätzverfahren ausgeführt, um die Fläche der ersten ILD-Schicht 10 abzuflachen.
  • Die 7A und 7B sind schematische Veranschaulichungen eines sequenziellen Schritts zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Bei einigen Ausführungsformen werden Halbleiterschichten 25 und Opferschichten 20 abwechselnd über der ILD-Schicht 10 gebildet.
  • Bei einigen Ausführungsformen sind die Halbleiterschichten 25 aus Oxidhalbleitermaterialien, wie beispielsweise amorphes Indiumgalliumzinkoxid (IGZO), Kristall mit ausgerichteter c-Achse (CAAC)-IGZO, ZnO, In2O3, Ga2O3 und ZnON hergestellt. Bei einigen Ausführungsformen wird amorphes IGZO verwendet. Die Halbleiterschichten 25 werden durch CVD, Atomlagenabscheidung (ALD), physikalische Gasphasenabscheidung einschließlich Sputtern oder jedes andere geeignete Filmbildungsverfahren gebildet. Bei einigen Ausführungsformen werden die Halbleiterschichten 25 durch CVD bei einer Temperatur im einem Bereich von ungefähr 50 °C bis 600 °C gebildet. Bei anderen Ausführungsformen werden die Halbleiterschichten 25 durch Atomlagenabscheidung (ALD) bei einer Temperatur in einem Bereich von ungefähr 25 °C bis 400 °C gebildet. Bei einigen Ausführungsformen werden die Halbleiterschichten 25 durch physikalische Gasphasenabscheidung einschließlich Sputtern bei einer Temperatur in einem Bereich von ungefähr 25 °C bis 400 °C gebildet.
  • Bei einigen Ausführungsformen werden die Opferschichten 20 aus unterschiedlichem Material als die Halbleiterschichten 25 hergestellt, sodass die Opferschichten 20 selektiv zu den Halbleiterschichten 25 im anschließenden Prozess entfernt werden. Bei einigen Ausführungsformen wird die Opferschicht 25 aus einer oder mehreren Schichten von Isoliermaterialien, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, SiOC, Aluminiumoxid, Hafniumoxid oder jedem anderen geeigneten Isoliermaterial hergestellt. Bei einigen Ausführungsformen werden die Opferschichten 25 aus einer oder mehreren Halbleitermaterialschichten, wie beispielsweise Si SiGe und Ge, hergestellt. Bei einigen Ausführungsformen ist die Halbleiterschicht amorph oder polykristallin. Bei anderen Ausführungsformen werden die Opferschichten 25 aus einer oder mehreren Schichten eines metallischen Materials wie Metallnitrid hergestellt, das TiN und TaN umfasst.
  • Bei einigen Ausführungsformen liegt die Dicke der Halbleiterschichten 25 in einem Bereich von ungefähr 5 nm bis zu ungefähr 30 nm und bei anderen Ausführungsformen in einem Bereich von ungefähr 10 nm bis zu ungefähr 20 nm. Bei einigen Ausführungsformen liegt die Dicke der Opferschichten 20 in einem Bereich von ungefähr 5 nm bis zu ungefähr 30 nm und bei anderen Ausführungsformen in einem Bereich von ungefähr 10 nm bis zu ungefähr 20 nm. Bei einigen Ausführungsformen ist die Dicke der Halbleiterschichten 25 gleich der Dicke der Opferschichten 20 und bei anderen Ausführungsformen ist die Dicke der Halbleiterschichten 25 größer oder kleiner als die Dicke der Opferschichten 20.
  • Obwohl vier Halbleiterschichten 25 und fünf Opferschichten 20 gezeigt sind, werden bei einigen Ausführungsformen bis zu jeweils 20 Schichten gebildet. Bei einigen Ausführungsformen reicht die Anzahl an Schichten von jeweils 4 bis 10 Schichten der Halbleiter- und Opferschichten. Bei einigen Ausführungsformen wird eine Opferschicht 20 direkt auf der ersten ILD-Schicht 10 gebildet und die oberste Schicht des alternativen Stapels ist eine Opferschicht 20. Bei anderen Ausführungsformen ist die oberste Schicht des alternativen Stapels eine Halbleiterschicht 25.
  • Die 8A und 8B sind schematische Veranschaulichungen eines sequenziellen Schritts zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Bei einigen Ausführungsformen wird der abwechselnde Stapel aus den Halbleiterschichten 25 und Opferschichten 20 in Finnenstrukturen 22 strukturiert.
  • Die Finnenstrukturen 22 können durch jedes geeignete Verfahren strukturiert werden. Die Strukturen können beispielsweise unter Verwendung eines oder mehrerer Fotolithographieprozesse einschließlich Doppelstrukturierungs- oder Mehrstrukturierungsprozessen strukturiert werden. Generell kombinieren Doppelstrukturierungs- oder Mehrstrukturierungsprozesse Fotolithografie- und Selbstausrichtungsprozesse, was ermöglicht, Strukturen herzustellen, die beispielsweise Abstände aufweisen, die kleiner sind als das, was anderweitig unter Verwendung eines einzelnen direkten Fotolithographieprozesses erreichbar ist. Bei einer Ausführungsform wird beispielsweise eine Opferschicht (eine Dornstruktur) über einem Substrat gebildet und unter Verwendung eines Fotolithographieprozesses strukturiert. Es werden Abstandselemente entlang der strukturierten Opferschicht unter Verwendung eines Selbstausrichtungsprozesses gebildet. Die Opferschicht (Dornstruktur) wird dann entfernt und die verbleibenden Abstandselemente können dann verwendet werden, um die Finnenstruktur 22 zu strukturieren.
  • Obwohl fünf Finnenstrukturen 22 in 8B gezeigt sind, ist die Anzahl an Finnenstrukturen für einen TFT nicht auf fünf begrenzt. Bei einigen Ausführungsformen reicht die Anzahl an Finnenstrukturen pro TFT von 1 bis 10 und liegt bei anderen Ausführungsformen abhängig von Ansteuerstromanforderungen in einem Bereich von 2 bis 5. Eine Breite der Finnenstrukturen 25 liegt bei einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis zu ungefähr 50 nm und bei anderen Ausführungsformen in einem Bereich von ungefähr 15 nm bis zu ungefähr 30 nm.
  • Die 9A und 9B sind schematische Veranschaulichungen eines sequenziellen Schritts zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Bei einigen Ausführungsformen wird wie gezeigt in 9A eine Opfergatedielektrikumschicht 42 über den Finnenstrukturen 22 und der ILD-Schicht 20 gebildet. Bei einigen Ausführungsformen wird die Opfergatedielektrikumschicht 42 aus Isoliermaterial, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, SiOC, Aluminiumoxid, Hafniumoxid oder jedem anderen geeigneten Isoliermaterial hergestellt. Bei anderen Ausführungsformen wird keine Opfergatedielektrikumschicht gebildet.
  • Die 10A und 10B sind schematische Veranschaulichungen eines sequenziellen Schritts zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Dann wird eine Opfergatestruktur 40 für eine Gateaustauschtechnik wie gezeigt in den 10A und 10B gebildet. Bei einigen Ausführungsformen umfasst die Opfergatestruktur eine Opfergateelektrodenschicht 44 und eine Hartmaskenschicht 46. Bei einigen Ausführungsformen ist die Opfergateelektrodenschicht 44 polykristallines oder amorphes Si, SiGe oder Ge. Die Opfergateelektrodenschicht 44 wird durch chemische Gasphasenabscheidung (CVD) oder irgendwelche anderen geeigneten Filmbildungsverfahren gebildet und eine Hartmaskenschicht 46 wird über der Opfergateelektrodenschicht 44 gebildet. Bei einigen Ausführungsformen wird die Hartmaskenschicht 46 aus einem siliziumnitridbasierten Material, wie beispielsweise Siliziumnitrid, SiON oder SiCN, oder einem siliziumoxidbasierten Material wie Siliziumoxid hergestellt. Nachdem die Hartmaskenschicht 46, unter Verwendung eines oder mehrerer Lithografie- und Ätzvorgänge gebildet wurde, wird die Hartmaskenschicht 46 strukturiert. Dann wird unter Verwendung der strukturierten Hartmaskenschicht 46 als eine Ätzmaske die abgeschiedene Opfergateelektrodenschicht 44 strukturiert. Bei einigen Ausführungsformen werden eine oder mehrere Dummygatestrukturen zum Unterdrücken von Prozessvariationen und/oder um die Strukturtreue der Struktur zu verbessern, gebildet, um die Opfergatestrukturen zugunsten eines funktionellen Transistors zu umgeben.
  • Die 11A und 11B sind schematische Veranschaulichungen eines sequenziellen Schritts zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Anschließend werden wie gezeigt in den 11A und 11B Gateseitenwandabstandselemente 48 auf Seitenflächen der Opfergatestruktur 40 gebildet. Eine Deckschicht eines Isoliermaterials für die ersten Seitenwandabstandselemente wird unter Verwendung von CVD oder anderen geeigneten Verfahren konform gebildet. Die Deckschicht wird in einer konformen Weise abgeschieden, sodass sie derart gebildet wird, dass sie im Wesentlichen gleiche Dicken auf Vertikalflächen, wie den Seitenwänden, Horizontalflächen und der Oberseite der Opfergatestruktur 40 aufweisen. Bei einigen Ausführungsformen wird die Deckschicht zu einer Dicke in einem Bereich von ungefähr 2 nm bis zu ungefähr 30 nm abgeschieden. Bei einer Ausführungsform unterscheidet sich das Isoliermaterial der Deckschicht von den Materialien der Opfergatestruktur und ist aus einem siliziumnitridbasierten Material, wie beispielsweise Siliziumnitrid, SiON, SiOCN oder SiCN und Kombinationen davon, hergestellt. Bei einigen Ausführungsformen wird die Deckschicht aus Siliziumnitrid hergestellt. Die Seitenwandabstandselemente werden auf gegenüberliegenden Seitenflächen der Opfergatestruktur durch anisotropes Ätzen gebildet. Bei einigen Ausführungsformen werden die Gateseitenwandabstandselemente 48 auf gegenüberliegenden Seitenflächen der Hartmaskenschicht 46 gebildet. Bei einigen Ausführungsformen werden die Seitenwandabstandselemente auf Seitenflächen der Finnenstrukturen 22 gebildet.
  • Die 12A und 12B sind schematische Veranschaulichungen eines sequenziellen Schritts zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Dann wird die Opfergatedielektrikumschicht 42 entfernt und die Finnenstrukturen 22, wie gezeigt in den 12A und 12B freigelegt. Wie gezeigt in 12A verbleibt die Opfergatedielektrikumschicht 42 unter der Opfergatestruktur 40 und den Gateseitenwandabstandselementen 48.
  • Die 13A und 13B sind schematische Veranschaulichungen eines sequenziellen Schritts zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Dann wird wie gezeigt in den 13A und 13B eine zweite ILD-Schicht 50 über der Opfergatestruktur 40 und den Finnenstrukturen 22 gebildet. Die Materialien für die zweite ILD-Schicht 50 umfassen Verbindungen, die Si, O, C und/oder H umfassen, wie beispielsweise Siliziumoxid, SiCOH und SiOC. Organische Materialien wie Polymere können für die zweite ILD-Schicht 50 verwendet werden. Bei einigen Ausführungsformen wird die zweite ILD-Schicht 50 aus dem gleichen Material wie die erste ILD-Schicht 10 hergestellt. Nachdem die zweite ILD-Schicht 50 gebildet ist, wird ein Planarisierungsvorgang wie CMP ausgeführt, sodass der obere Abschnitt der Opfergateelektrodenschicht 44 wie gezeigt in den 13A und 13B freigelegt wird.
  • Die 14A und 14B sind schematische Veranschaulichungen eines sequenziellen Schritts zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Anschließend wird die Opfergateelektrodenschicht 44 und die Opfergatedielektrikumschicht 42 entfernt und dadurch wie gezeigt in den 14A und 14B ein Gateraum 52 gebildet. Die Opfergateelektrodenschicht 44 kann unter Verwendung von Plasmatrockenätzen und/oder Nassätzen entfernt werden. Wenn bei einigen Ausführungsformen die Opfergateelektrodenschicht 44 aus polykristallinem oder amorphem Si hergestellt wird, wird eine Tetramethylammoniumhydroxidlösung (TMAH) als ein Nassätzmittel verwendet. Die Opfergatedielektrikumschicht 42 wird auch durch ein geeignetes Nass-/Trockenätzen entfernt.
  • Ferner werden, wie gezeigt in den 14A und 14B, die Opferschichten 20 auch unter dem Gateraum 52 entfernt. Wenn die Opferschichten 20 und die Opfergatedielektrikumschicht 42 aus dem gleichen oder ähnlich Materialien hergestellt werden, entfernt der Entfernungsvorgang (z. B. Nassätzen) der Opfergatedielektrikumschicht 42 auch die Opferschicht 20. Wenn die Opferschichten 20 und die Opfergatedielektrikumschicht 42 aus unterschiedlichem Material hergestellt werden, werden zwei oder mehr Ätzvorgänge ausgeführt, um die Opfergatedielektrikumschicht 42 und die Opferschichten 20 sequenziell zu entfernen. Durch Entfernen der Opferschichten 20 werden Kanalregionen der Halbleiterschichten 25 in dem Gateraum 52 als Halbleiternanoblätter freigegeben.
  • Die 15A und 15B sind schematische Veranschaulichungen eines sequenziellen Schritts zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Dann wird wie gezeigt in den 15A und 15B eine Gatedielektrikumschicht 82 und eine Gateelektrodenschicht 80 in dem Gateraum 52 gebildet. Bei einigen Ausführungsformen umfasst die Gatedielektrikumschicht 82 eine oder mehrere Schichten eines Dielektrikums, wie Siliziumoxid, Siliziumnitrid oder ein High-k-Dielektrikummaterial, ein anderes geeignetes Dielektrikum und/oder Kombinationen davon. Beispiele für High-k-Dielektrikummaterialien umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkonoxid, Aluminiumoxid, Titanoxid, Hafniumdioxidaluminiumoxid- (HfO2-Al2O3) - Legierung, andere geeignete High-k-Dielektrikummaterialien und/oder Kombinationen davon. Bei einigen Ausführungsformen umfasst die Gatedielektrikumschicht 82 eine Zwischenschicht, die zwischen der Kanalregion und dem Dielektrikum gebildet wird. Die Gatedielektrikumschicht 82 kann durch CVD, ALD oder jedes geeignete Verfahren gebildet werden. Bei einer Ausführungsform wird die Gatedielektrikumschicht 82 unter Verwendung eines hochkonformen Abscheidungsprozesses wie ALD gebildet, um die Bildung einer Gatedielektrikumschicht mit einer gleichförmigen Dicke um jede Kanalregion herum sicherzustellen. Die Dicke der Gatedielektrikumschicht 82 liegt bei einigen Ausführungsformen in einem Bereich von ungefähr 1 nm bis zu ungefähr 20 nm und bei anderen Ausführungsformen in einem Bereich von ungefähr 2 nm bis zu ungefähr 10 nm.
  • Die Metallgateelektrodenschicht 80 umfasst bei einigen Ausführungsformen eine oder mehrere Austrittsarbeitsanpassungsschichten 84 und eine Körpermetallgateelektrodenschicht 86. Die Austrittsarbeitsanpassungsschichten sind aus einem leitenden Material wie einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Mehrfachschicht von zwei oder mehr dieser Materialien hergestellt. Die Austrittsarbeitsanpassungsschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess gebildet sein. Ferner kann die Austrittsarbeitsanpassungsschicht 84 für den nFET und den pFET, die unterschiedliche Metallschichten verwenden können, separat gebildet sein. Die Körpergateelektrodenschicht wird gebildet, sodass sie jedes Oxidhalbleiternanoblatt (Kanalregion) umgibt. Die Körpergateelektrodenschicht umfasst eine oder mehrere Schichten aus leitendem Material, wie beispielsweise Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Cobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilicid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon. Die Körpergateelektrodenschicht kann durch CVD, ALD, Galvanisation oder ein anderes geeignetes Verfahren gebildet werden. Die Metalle für die Gatedielektrikumschicht 82 und die Gateelektrodenschicht 80 werden auch über der oberen Fläche der zweiten ILD-Schicht 50 abgeschieden. Das Material für die Gateelektrodenschicht 80, die über der zweiten ILD-Schicht 50 gebildet wird, wird dann unter Verwendung von beispielsweise CMP planarisiert, bis die obere Fläche der zweiten ILD-Schicht 50 wie gezeigt in den 15A und 15B aufgedeckt ist. Bei einigen Ausführungsformen wird nach dem Planarisierungsvorgang, die Metallgateelektrodenschicht ausgespart und eine Kappenisolierschicht (nicht gezeigt) über der ausgesparten Gateelektrodenschicht gebildet. Die Kappenisolierschicht umfasst eine oder mehrere Schichten eines siliziumnitridbasierten Materials wie Siliziumnitrid. Die Kappenisolierschicht kann durch Abscheiden eines Isoliermaterials gefolgt von einem Planarisierungsvorgang gebildet werden.
  • Die 16A und 16B sind schematische Veranschaulichungen eines sequenziellen Schritts zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Ferner wird eine dritte ILD-Schicht 60 über der zweiten ILD-Schicht 50 gebildet und die Kontaktlöcher 65 für den Source/Drain-Kontakt werden in den dritten und zweiten ILD-Schichten wie gezeigt in den 16A und 16B gebildet. Die Materialien für die dritte ILD-Schicht 60 umfassen Verbindungen, die Si, O, C und/oder H umfassen, wie beispielsweise Siliziumoxid, SiCOH und SiOC. Organische Materialien wie Polymere können für die dritte ILD-Schicht 60 verwendet werden. Bei einigen Ausführungsformen wird die dritte ILD-Schicht 60 aus dem gleichen Material wie die zweite ILD-Schicht und/oder die erste ILD-Schicht 10 hergestellt. Bei einigen Ausführungsformen fungiert die dritte ILD-Schicht 60 als eine Hartmaskenschicht zum Ätzen der zweiten ILD-Schicht.
  • Die 17A und 17B sind schematische Veranschaulichungen eines sequenziellen Schritts zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Nachdem die Kontaktlöcher 65 gebildet sind, werden die Opferschichten 20 unter den Kontaktlöchern 65 entfernt, wodurch Source/Drain-Regionen der Halbleiterschichten 20 wie gezeigt in 17A freigegeben werden.
  • Bei einigen Ausführungsformen verbleibt ein Teil der Opferschichten 20 als innere Abstandselemente 21. Wenn die Opferschichten 20 als die inneren Abstandselemente 21 verbleiben, werden die Opferschichten 20 bei einigen Ausführungsformen aus einem Isoliermaterial hergestellt. Bei anderen Ausführungsformen werden die Opferschichten 20 vollständig entfernt.
  • Die 18A bis 20B sind schematische Veranschaulichungen eines sequenziellen Schritts zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 18A zeigt einen Querschnitt entlang der der Source-zu-Drain-Richtung (Y-Richtung), 19A zeigt einen Querschnitt entlang der Gateerstreckungsrichtung (X-Richtung) der Gateelektrode und 20A zeigt einen Querschnitt entlang der X-Richtung eines Source/Drain-Kontakts.
  • Wie gezeigt in den 18A bis 20B, werden Source/Drain-Kontakte 70 in den Kontaktlöchern 65 gebildet. Eine oder mehrere Schichten aus leitenden Materialien werden in und über den Kontaktlöchern gebildet und dann wird ein Planarisierungsvorgang wie ein CMP-Arbeitsvorgang ausgeführt, um die leitenden Kontakte 70 zu bilden. Bei einigen Ausführungsformen umfasst der Source/Drain-Kontakt 70 eine Auskleidung oder eine Sperrschicht 72 und eine Körperkontaktschicht 74 wie gezeigt in 4. Bei einigen Ausführungsformen ist die Auskleidungsschicht 72 aus einem oder mehreren von Ti, TiN, Ta und TaN hergestellt und die Körperkontaktschicht 74 ist aus einem oder mehreren von W, Cu, Ti, Ag, Al, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr hergestellt. Wie gezeigt in 20A hüllt sich mindestens die Auskleidungsschicht 72 um die Source/Drain-Regionen der Halbleiterschichten (Nanoblatt) 25. Bei anderen Ausführungsformen hüllt sich die Körperkontaktschicht 74 auch um die Source/Drain-Regionen.
  • Es versteht sich, dass der TFT weiteren Prozessen unterzogen wird, um verschiedene Merkmale wie Kontakte/Durchkontaktierungen, Kopplungsstrukturmetallschichten, Dielektrikumschichten, Passivierungsschichten usw. zu bilden.
  • Die 21A bis 22B zeigen sequenzielle Arbeitsvorgänge zum Herstellen einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung. Es versteht sich jedoch, dass zusätzliche Arbeitsvorgänge vor, während und nach den Prozessen, die durch die 21A bis 22B gezeigt sind, vorgesehen werden können und einige der nachfolgend beschriebenen Arbeitsvorgänge für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die in den 21A bis 22B gezeigten Herstellungsvorgänge entsprechen der in 5 gezeigten TFT-Struktur.
  • Nachdem die Kontaktlöcher 65 für die Source/Drain-Kontakte gebildet wurden, werden sowohl die Halbleiterschicht 25 als auch die Opferschichten 20 in den Kontaktlöchern 65 wie gezeigt in den 21A und 21B entfernt. Dann werden ähnlich den 20A und 20B Source/Drain-Kontakte 70, wie gezeigt in den 22A und 22B gebildet.
  • 23 zeigt eine Querschnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Wie gezeigt in 23 wird eine untere Schicht-Vorrichtung 100 über einem Substrat gebildet. Die Vorrichtungen der unteren Schicht 100 umfassen einen oder mehrere Finnen-Feldeffekttransistoren (FinFETs), Gate-Rundum-FET (GAA FET), planare FETs, vertikale FETs oder irgendwelche anderen elektronischen Vorrichtungen. 23 zeigt zudem eine obere Schicht-Vorrichtung 200, die über der unteren Schicht-Vorrichtung 100 angeordnet ist. Bei einigen Ausführungsformen werden eine oder mehrere ILD-Schichten, Metallverdrahtungsschichten und/oder Durchkontaktierungskontakte zwischen der unteren Schicht-Vorrichtung 100 und der oberen Schicht-Vorrichtung 200 angeordnet. Bei einigen Ausführungsformen umfasst die obere Schicht-Vorrichtung 200 einen oder mehrere durch die vorstehend beschriebenen Ausführungsformen der vorliegenden Offenbarung hergestellte TFTs.
  • Bei den vorliegenden Ausführungsformen werden eine Ein-Aus-Schaltung zum Schalten der Stromversorgung von der Hauptstromversorgung (VDD oder VSS) zur lokalen Stromversorgung (WDD oder WSS) und Stromversorgungsverdrahtungen unter Verwendung eines Oxidhalbleiters wie IGZO gebildet. Dementsprechend ist es möglich, die Ein-Aus-Schaltung auf der BEOL-Schaltungsebene vorzusehen.
  • Es versteht sich, dass nicht alle Vorteile zwangsläufig hierin beschrieben wurden, dass kein spezieller Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist und andere Ausführungsformen oder Beispiele unterschiedliche Vorteile bieten können.
  • Gemäß einem Aspekt der vorliegenden Offenbarung werden in einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Stapelstruktur einschließlich Halbleiterschichten und Opferschichten abwechselnd gestapelt gebildet, eine Opfergatestruktur wird über der Stapelstruktur gebildet, eine Dielektrikumschicht wird über der Opfergatestruktur gebildet, die Opfergatestruktur wird entfernt, wodurch ein Gateraum gebildet wird, die Opferschichten werden in dem Gateraum entfernt, wodurch die Halbleiterschichten freigegeben werden, und eine Gatestruktur, die sich um die Halbleiterschichten hüllt, wird gebildet. Die Halbleiterschichten sind aus einem Oxidhalbleitermaterial hergestellt werden. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst das Oxidhalbleitermaterial eines das ausgewählt ist aus der Gruppe bestehend aus Indiumgalliumzinkoxid (IGZO), Kristall mit ausgerichteter c-Achse (CAAC)-IGZO, ZnO, In2O3, Ga2O3 und ZnON. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst das Oxidhalbleitermaterial amorphes Indiumgalliumzinkoxid (IGZO). Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst die Opferschicht eines, das ausgewählt wird aus der Gruppe bestehend aus einem Isoliermaterial, einem amorphen oder polykristallinen Halbleitermaterial und einem Metallnitridmaterial. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen wird die Stapelstruktur auf einer Isoliermaterialschicht gebildet. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen deckt die Isoliermaterialschicht über einem Halbleitersubstrat gebildete Transistoren ab. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen wird die Stapelstruktur durch abwechselndes Bilden der Halbleiterschichten und der Opferschichten auf einer Isoliermaterialschicht und Strukturieren der Halbleiterschichten und der Opferschichten in eine oder mehrere Finnenstrukturen gebildet.
  • Gemäß einem weiteren Aspekt der vorliegenden Offenbarung werden in einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Finnenstruktur einschließlich Halbleiterschichten und Opferschichten abwechselnd gestapelt über einer ersten Dielektrikumschicht gebildet, eine Opfergatestruktur wird über der Finnenstruktur gebildet, Gateseitenwandabstandselemente werden auf gegenüberliegenden Seitenflächen der Opfergatestruktur gebildet, eine zweite Dielektrikumschicht wird über der Opfergatestruktur und der Finnenstruktur gebildet, die Opfergatestruktur wird entfernt, wodurch ein Gateraum gebildet wird, die Opferschichten im Gateraum werden entfernt, wodurch Kanalregionen der Halbleiterschichten freigeben werden, eine Gatestruktur, die sich um die Kanalregionen der Halbleiterschichten hüllt, wird gebildet, eine dritte Dielektrikumschicht wird gebildet, eine Kontaktöffnung wird in der dritten Dielektrikumschicht und der zweiten Dielektrikumschicht gebildet, die Opferschichten werden in der Kontaktöffnung entfernt, wodurch Source/Drain-Regionen der Halbleiterschichten freigegeben werden, und ein Source/Drain-Kontakt, der sich um die Source/Drain-Regionen der Halbleiterschichten hüllt, wird gebildet. Die Halbleiterschichten werden aus einem Oxidhalbleitermaterial hergestellt. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst das Oxidhalbleitermaterial eines das ausgewählt ist aus der Gruppe bestehend aus Indiumgalliumzinkoxid (IGZO), Kristall mit ausgerichteter c-Achse (CAAC)-IGZO, ZnO, In2O3, Ga2O3 und ZnON. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst das Oxidhalbleitermaterial amorphes Indiumgalliumzinkoxid (IGZO). Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst die Opferschicht eines das ausgewählt ist aus der Gruppe bestehend aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, SiOC, Aluminiumoxid, Hafniumoxid. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst die Opferschicht eines das ausgewählt ist aus der Gruppe bestehend aus amorphem oder polykristallinem Si, SiGe und Ge. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst die Opferschicht eines das ausgewählt ist aus der Gruppe bestehend aus TiN und TaN. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen deckt die erste Dielektrikumschicht über einem Halbleitersubstrat gebildete Transistoren ab. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen verbleiben beim Entfernen der Opferschichten in der Kontaktöffnung Teile der Opferschichten und, nachdem der Source/Drain-Kontakt gebildet wurde, werden die verbleibenden Teile der Opferschichten zwischen dem Source/Drain-Kontakt und der Gatestruktur angeordnet.
  • Gemäß einem weiteren Aspekt der vorliegenden Offenbarung werden in einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Finnenstruktur einschließlich Halbleiterschichten und Opferschichten abwechselnd gestapelt über einer ersten Dielektrikumschicht gebildet, eine Opfergatestruktur wird über der Finnenstruktur gebildet, Gateseitenwandabstandselemente werden auf gegenüberliegende Seitenflächen der Opfergatestruktur gebildet, eine zweite Dielektrikumschicht wird über der Opfergatestruktur und der Finnenstruktur gebildet, die Opfergatestruktur wird entfernt, wodurch eines Gateraum gebildet wird, die Opferschichten werden im Gateraum entfernt, wodurch Kanalregionen der Halbleiterschichten freigegeben werden, eine Gatestruktur, die sich um die Kanalregionen der Halbleiterschichten hüllt, wird gebildet, eine dritte Dielektrikumschicht wird gebildet, eine Kontaktöffnung wird in der dritten Dielektrikumschicht und der zweiten Dielektrikumschicht gebildet, die Opferschichten und die Halbleiterschicht werden in der Kontaktöffnung entfernt und ein Source/Drain-Kontakt wird in der Kontaktöffnung gebildet. Die Halbleiterschichten sind aus einem Oxidhalbleitermaterial hergestellt werden. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst das Oxidhalbleitermaterial eines das ausgewählt ist aus der Gruppe bestehend aus Indiumgalliumzinkoxid (IGZO), Kristall mit ausgerichteter c-Achse (CAAC)-IGZO, ZnO, In2O3, Ga2O3 und ZnON. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst das Oxidhalbleitermaterial amorphes Indiumgalliumzinkoxid (IGZO). Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst die Opferschicht eines das ausgewählt ist aus der Gruppe bestehend aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, SiOC, Aluminiumoxid, Hafniumoxid. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen verbleiben beim Entfernen der Opferschichten in der Kontaktöffnung Teile der Opferschichten und, nachdem der Source/Drain-Kontakt gebildet wurde, werden die verbleibenden Teile der Opferschichten zwischen dem Source/Drain-Kontakt und der Gatestruktur angeordnet.
  • Gemäß einem Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung eine Leistungsschalter-Schaltung und eine Logikschaltung. Die Halbleitervorrichtung umfasst eine erste Dielektrikumschicht und einen Dünnschichttransistor (TFT), der auf der ersten Dielektrikumschicht gebildet ist. Der TFT umfasst ein Halbleiternanoblatt, eine Gatedielektrikumschichtumhüllung um eine Kanalregion des Halbleiternanoblatts herum und eine auf der Gatedielektrikumschicht gebildete Gateelektrodenschicht. Das Halbleiternanoblatt ist aus einem Oxidhalbleitermaterial hergestellt. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst das Oxidhalbleitermaterial eines das ausgewählt ist aus der Gruppe bestehend aus Indiumgalliumzinkoxid (IGZO), Kristall mit ausgerichteter c-Achse (CAAC)-IGZO, ZnO, In2O3, Ga2O3 und ZnON. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst das Oxidhalbleitermaterial amorphes Indiumgalliumzinkoxid (IGZO). Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen liegt eine Dicke T1 des Halbleiternanoblatts in einem Bereich von 5 nm bis 30 nm und eine Breite W1 von jedem der Halbleiternanoblätter entlang einer Gateerstreckungsrichtung in einem Bereich von 10 nm bis 50 nm. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen liegt ein Verhältnis W1/T1 in einem Bereich von 1,2 bis 10.
  • Gemäß einem weiteren Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung eine Leistungsschalter-Schaltung und eine Logikschaltung. Die Leistungsschalter-Schaltung umfasst eine erste Dielektrikumschicht und einen auf der ersten Dielektrikumschicht gebildeten Dünnschichttransistor (TFT). Der TFT umfasst Halbleiternanoblätter, die senkrecht angeordnet sind, eine Gatedielektrikumschicht, die sich um eine Kanalregion von jedem der Halbleiternanoblätter hüllt, und eine auf der Gatedielektrikumschicht gebildete Gateelektrodenschicht. Die Halbleiternanoblätter sind aus einem Oxidhalbleitermaterial hergestellt. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst das Oxidhalbleitermaterial eines das ausgewählt ist aus der Gruppe bestehend aus Indiumgalliumzinkoxid (IGZO), Kristall mit ausgerichteter c-Achse (CAAC)-IGZO, ZnO, In2O3, Ga2O3 und ZnON. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst das Oxidhalbleitermaterial amorphes Indiumgalliumzinkoxid (IGZO). Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen liegt eine Dicke T1 von jedem der Halbleiternanoblätter in einem Bereich von 5 nm bis 30 nm und eine Breite W1 von jedem der Halbleiternanoblätter entlang einer Gateerstreckungsrichtung in einem Bereich von 10 nm bis 50 nm. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen liegt ein Verhältnis W1/T1 in einem Bereich von 2 bis 5. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen liegt eine Anzahl der Halbleiternanoblätter in einem Bereich von 2 bis 10. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst der TFT ferner einen Source/Drain-Kontakt, der sich um eine Source/Drain-Region von jedem der Halbleiternanoblätter hüllt. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst der TFT ferner innere Abstandselemente, die zwischen dem Source/Drain-Kontakt und der Gateelektrodenschicht angeordnet sind. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst der TFT ferner einen Source/Drain-Kontakt in Kontakt mit Stirnflächen der Halbleiternanoblätter. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst der TFT ferner innere Abstandselemente, die zwischen dem Source/Drain-Kontakt und der Gateelektrodenschicht angeordnet sind.
  • Gemäß einem weiteren Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung eine Leistungsschalter-Schaltung und eine Logikschaltung und die Halbleitervorrichtung eine erste Dielektrikumschicht und einen auf der ersten Dielektrikumschicht (TFT) gebildeten Dünnschichttransistor. Der TFT umfasst mehrere Gruppen von Halbleiternanoblättern, wobei die Halbleiternanoblätter in jeder der mehreren Gruppen senkrecht angeordnet sind, eine Gatedielektrikumschicht, die sich um eine Kanalregion von jedem der Halbleiternanoblätter der mehreren Gruppen von Halbleiternanoblättern hüllt, und eine Gateelektrodenschicht, die auf der Gatedielektrikumschicht über den mehreren Gruppen von Halbleiternanoblättern gebildet ist. Die Halbleiternanoblätter sind aus einem Oxidhalbleitermaterial hergestellt. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen umfasst das Oxidhalbleitermaterial amorphes Indiumgalliumzinkoxid (IGZO). Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen liegt eine Dicke T1 von jedem der Halbleiternanoblätter in einem Bereich von 5 nm bis 30 nm und eine Breite W1 von jedem der Halbleiternanoblätter entlang einer Gateerstreckungsrichtung in einem Bereich von 10 nm bis 50 nm. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen liegt eine Anzahl der Halbleiternanoblätter in einem Bereich von 2 bis 10. Bei einer oder mehreren der vorhergehenden und/oder folgenden Ausführungsformen liegt eine Anzahl der mehreren Gruppen in einem Bereich von 2 bis 5.
  • Das vorhergehende beschreibt Merkmale von mehreren Ausführungsformen oder Beispielen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen oder Beispiele zu erreichen. Der Fachmann sollte auch realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62753890 [0001]

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Bilden einer Stapelstruktur, die abwechselnd gestapelte Halbleiterschichten und Opferschichten umfasst; Bilden einer Opfergatestruktur über der Stapelstruktur; Bilden einer Dielektrikumschicht über der Opfergatestruktur; Entfernen der Opfergatestruktur und dadurch Bilden eines Gateraums; Entfernen der Opferschichten in dem Gateraum und dadurch Freigeben der Halbleiterschichten; und Bilden einer Gatestruktur um die Halbleiterschichten herum, wobei die Halbleiterschichten aus einem Oxidhalbleitermaterial hergestellt werden.
  2. Verfahren nach Anspruch 1, wobei das Oxidhalbleitermaterial eines umfasst, das ausgewählt wird aus der Gruppe bestehend aus Indiumgalliumzinkoxid (IGZO), Kristall mit ausgerichteter c-Achse (CAAC)-IGZO, ZnO, In2O3, Ga2O3 und ZnON.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Oxidhalbleitermaterial amorphes Indiumgalliumzinkoxid (IGZO) umfasst.
  4. Verfahren nach einem der vorstehenden Ansprüche, wobei die Opferschicht eines umfasst, das ausgewählt wird aus der Gruppe bestehend aus einem Isoliermaterial, einem amorphen oder polykristallinen Halbleitermaterial und einem Metallnitridmaterial.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei die Stapelstruktur über einer Isoliermaterialschicht gebildet wird.
  6. Verfahren nach Anspruch 5, wobei die Isoliermaterialschicht über einem Halbleitersubstrat gebildete Transistoren abdeckt.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei die Stapelstruktur gebildet wird durch: abwechselndes Bilden der Halbleiterschichten und der Opferschichten auf einer Isoliermaterialschicht; und Strukturieren der Halbleiterschichten und der Opferschichten in eine oder mehrere Finnenstrukturen.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Bilden einer Finnenstruktur, die abwechselnd gestapelte Halbleiterschichten und Opferschichten über einer ersten Dielektrikumschicht umfasst; Bilden einer Opfergatestruktur über der Finnenstruktur; Bilden von Gateseitenwandabstandselementen auf entgegengesetzten Seitenflächen der Opfergatestruktur; Bilden einer zweiten Dielektrikumschicht über der Opfergatestruktur und der Finnenstruktur; Entfernen der Opfergatestruktur und dadurch Bilden eines Gateraums; Entfernen der Opferschichten im Gateraum und dadurch Freigeben von Kanalregionen der Halbleiterschichten; Bilden einer Gatestruktur um die Kanalregionen der Halbleiterschichten herum; Bilden einer dritten Dielektrikumschicht; Bilden einer Kontaktöffnung in der dritten Dielektrikumschicht und der zweiten Dielektrikumschicht; Entfernen der Opferschichten in der Kontaktöffnung und dadurch Freigeben von Source/Drain-Regionen der Halbleiterschichten; und Bilden eines Source/Drain-Kontakts um die Source/Drain-Regionen der Halbleiterschichten herum, wobei die Halbleiterschichten aus einem Oxidhalbleitermaterial hergestellt werden.
  9. Verfahren nach Anspruch 8, wobei das Oxidhalbleitermaterial eines umfasst, das ausgewählt wird aus der Gruppe bestehend aus Indiumgalliumzinkoxid (IGZO), Kristall mit ausgerichteter c-Achse (CAAC)-IGZO, ZnO, In2O3, Ga2O3 und ZnON.
  10. Verfahren nach Anspruch 8, wobei das Oxidhalbleitermaterial amorphes Indiumgalliumzinkoxid (IGZO) umfasst.
  11. Verfahren nach Anspruch 10, wobei die Opferschicht eines umfasst, das ausgewählt wird aus der Gruppe bestehend aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, SiOC, Aluminiumoxid, Hafniumoxid.
  12. Verfahren nach Anspruch 10, wobei die Opferschicht eines umfasst, das ausgewählt wird aus der Gruppe bestehend aus amorphem oder polykristallinem Si, SiGe und Ge.
  13. Verfahren nach Anspruch 10, wobei die Opferschicht eines umfasst, das ausgewählt wird aus der Gruppe bestehend aus TiN und TaN.
  14. Verfahren nach einem der Ansprüche 10 bis 13, wobei die erste Dielektrikumschicht über einem Halbleitersubstrat gebildete Transistoren abdeckt.
  15. Verfahren nach einem der Ansprüche 10 bis 14, wobei: beim Entfernen der Opferschichten in der Kontaktöffnung Teile der Opferschichten verbleiben, und nachdem der Source/Drain-Kontakt gebildet ist, die verbleibenden Teile der Opferschichten zwischen dem Source/Drain-Kontakt und der Gatestruktur angeordnet werden.
  16. Halbleitervorrichtung, aufweisend eine Leistungsschalter-Schaltung und eine Logikschaltung, wobei die Leistungsschalter-Schaltung umfasst: eine erste Dielektrikumschicht; einen Dünnschichttransistor (TFT), der auf der ersten Dielektrikumschicht gebildet ist, wobei: der TFT aufweist: vertikal angeordnete Halbleiternanoblätter; eine Gatedielektrikumschicht um eine Kanalregion von jedem der Halbleiternanoblätter herum; eine Gateelektrodenschicht, die auf der Gatedielektrikumschicht gebildet ist, wobei die Halbleiternanoblätter aus einem Oxidhalbleitermaterial hergestellt sind.
  17. Halbleitervorrichtung nach Anspruch 16, wobei das Oxidhalbleitermaterial eines aufweist, das ausgewählt ist aus der Gruppe bestehend aus Indiumgalliumzinkoxid (IGZO), Kristall mit ausgerichteter c-Achse (CAAC)-IGZO, ZnO, In2O3, Ga2O3 und ZnON.
  18. Halbleitervorrichtung nach Anspruch 16, wobei das Oxidhalbleitermaterial amorphes Indiumgalliumzinkoxid (IGZO) umfasst.
  19. Halbleitervorrichtung nach einem der Ansprüche 16 bis 18, wobei: eine Dicke T1 von jedem der Halbleiternanoblätter in einem Bereich von 5 nm bis 30 nm liegt, und eine Breite W1 von jedem der Halbleiternanoblätter entlang einer Gateerstreckungsrichtung in einem Bereich von 10 nm bis 50 nm liegt.
  20. Halbleitervorrichtung nach Anspruch 19, wobei ein Verhältnis W1/T1 in einem Bereich von 2 bis 5 liegt.
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