KR100712543B1 - 다중채널을 갖는 반도체소자 및 그 제조방법 - Google Patents
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Abstract
게이트전극층의 두께가 균일하고, 누설전류와 기생채널을 방지할 수 있는 다중채널을 갖는 반도체소자 및 그 제조방법을 제공한다. 그 소자 및 방법은 한쌍의 도전성영역 사이의 반도체기판 상에 배치되는 부분절연층과 부분절연층 상에 접촉되며, 제1 방향으로는 서로 이격되고 제1 방향과 소정의 각을 이루는 제2 방향으로는 도전성영역을 연결하는 적어도 둘 이상의 브릿지 부분의 채널층을 포함한다. 채널층의 주위를 둘러싸는 게이트절연층과 채널층을 둘러싸며 게이트절연층 상에 형성된 게이트전극층을 포함한다.
다중채널, 부분절연층, 브릿지, 채널층
Description
도 1a 내지 도 10a는 본 발명에 의한 다중채널을 갖는 반도체소자의 제조방법을 나타내는 사시도들이다.
도 1b 내지 도 10b는 도 1a의 B-B선을 따라 절단한 단면도들이다.
도 1c 내지 도 10c는 도 1a의 C-C선을 따라 절단한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
100; 반도체기판 102, 102a; 희생물질층, 희생물질층 패턴
104, 104b, 104c; 제1, 제2 및 제3 반도체층
108, 108a; 마스크층 113; 부분절연층
114; 매립물질층 115, 115a, 115b; 소자분리층
118; 스페이서 122; 채널층
124; 게이트절연층 126; 게이트전극층
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 게이트전극층이 채널층을 부분적으로 감싸는 다중채널을 갖는 반도체소자 및 그 제조방법에 관한 것이다.
반도체소자의 응용분야가 확장됨에 따라, 고집적 및/또는 고속도의 반도체소자의 수요도 증가하고 있다. 반도체소자의 집적도가 증가함에 따라, 디자인룰도 작아지고 있다. 디자인룰의 감소로 인하여, 전계효과트랜지스터(FET)의 채널 길이와 폭도 유사하게 감소하였다. 채널폭의 감소는 단채널효과(short channel effect)를 야기한다. 단채널효과는 소오스영역 및 드레인영역의 전위가 채널층에 심각하게 미치는 것을 말한다. 또한, 얕은 트렌치 소자분리막을 사용하는 트랜지스터에서, 협소한 채널은 문턱전압을 감소시킨다. 단채널효과 및/또는 협채널효과의 발생을 방지하기 위하여, 다양한 형태의 FET가 제안되었다.
게이트 올어라운 트랜지스터(gate-all-around transistor; GAAT)는 상기 제안된 FET 중의 하나이다. GAAT는 예컨대 나노와이어(nanowire)와 같은 채널층을 게이트전극층이 둘러싸는 형태를 갖는다. 최근 GAAT에 대하여 희생물질층, 예컨대 SiGe층을 이용하여 제조하는 방법이 제안되고 있다.
그런데, 종래의 GAAT는 게이트전극층을 트리밍(trimming)할 때, 게이트전극층의 상부와 하부의 두께가 달라진다. 즉, 상부가 하부에 비해 얇게 형성되어 두께가 불균일한 게이트전극층이 형성된다. 또한, 소오스영역 및 드레인영역에 남아 있는 상기 희생물질층은 누설전류의 원인이 있다. 즉, 소오스영역 및 드레인영역의 측방향 또는 기판방향으로 누설전류가 발생한다. 나아가, 게이트전극층과 반도체기판 상에 원하지 않는 기생채널(parastic channel)이 형성되어 반도체소자의 물성을 저하시킨다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 게이트전극층의 두께가 균일하고, 누설전류와 기생채널을 방지할 수 있는 다중채널을 갖는 반도체소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체소자를 제조하는 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 다중채널을 갖는 반도체소자는 반도체기판과, 상기 반도체기판 상에 대향된 측벽을 가지며, 이격되어 있는 한쌍의 도전성 영역을 포함한다. 상기 한쌍의 도전성영역 사이의 상기 반도체기판 상에 배치되는 부분절연층과 상기 부분절연층 상에 접촉되며, 제1 방향으로는 서로 이격되고 상기 제1 방향과 소정의 각을 이루는 제2 방향으로는 상기 도전성영역을 연결하는 적어도 둘 이상의 브릿지 부분의 채널층을 포함한다. 상기 채널층의 주위를 둘러싸는 게이트절연층과 상기 채널층을 둘러싸며 상기 게이트절연층 상에 형성된 게이트전극층을 포함한다.
상기 부분절연층은 상기 부분절연층의 하부의 상기 반도체기판에 기생채널이 형성되지 않을 정도의 두께로 형성되는 것이 바람직하다.
본 발명의 실시예에 의한 반도체소자는 상기 도전성영역 및 상기 채널층을 포함하는 활성영역을 한정하며, 상기 제1 방향에 따라 상기 부분절연층과 연결되 어 배치된 소자분리층을 더 포함할 수 있다.
바람직하게는, 상기 채널층은 나노와이어(nanowire) 형상을 가질 수 있다.
상기 게이트절연층은 상기 부분절연층과 접촉한 부분을 제외한 상기 채널층을 둘러싸일 수 있으며, 상기 게이트전극층은 상기 부분절연층과 접촉한 부분을 제외한 상기 게이트절연층을 둘러싸일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 다중채널을 갖는 반도체소자의 제조방법은 먼저 반도체기판 상에 제1 방향으로 연장되며 소정의 폭을 가지는 희생물질층 및 제1 반도체층을 순차적으로 형성한다. 그후, 상기 희생물질층을 덮으면서, 상기 희생물질층 상에 소정의 두께를 갖도록 상기 반도체기판과 상기 희생물질층 상에 제2 반도체층을 형성한다. 상기 제2 반도체층 상에 활성영역을 정의하는 마스크층을 형성한다. 상기 마스크층을 식각마스크로 하여 상기 제2 반도체층, 상기 희생물질층 및 상기 반도체기판의 일부를 제거하여 리세스영역을 형성한다. 상기 희생물질층을 제거한다. 상기 희생물질층이 제거된 부분을 채워 부분절연층을 형성하고, 상기 리세스영역을 채워 소자분리층을 형성한다. 상기 마스크층을 상기 제1 방향을 따라 소정의 폭으로 제거하여, 상기 제2 반도체층의 상부면의 일부를 노출시키는 개구부를 형성한다. 상기 노출된 제2 반도체층의 일부를 제거하여, 상기 부분절연층 상에 접촉하며, 상기 제1 방향으로는 서로 이격되고 상기 제1 방향과 소정의 각을 이루는 제2 방향으로는 적어도 둘 이상의 브릿지 형태를 갖는 채널층을 형성한다. 상기 부분절연층에 접촉하지 않는 상기 채널층을 둘러싸는 게이트절연층을 형성한다. 상기 부분절연층에 접촉하지 않는 상기 게이트절연층을 둘 러싸는 게이트전극층을 형성한다.
상기 희생물질층은 SiGe층일 수 있다.
상기 채널층을 형성하는 단계는 상기 개구부 내의 상기 제2 반도체층 상에 상기 마스크층의 내측벽을 따라서 상기 제2 반도체층과 식각선택비를 갖는 스페이서를 형성하는 단계 및 상기 스페이서와 상기 마스크층을 식각마스크로 하여 상기 제2 반도체층을 제거하여 상기 부분절연층을 노출시키는 단계를 포함할 수 있다.
상기 게이트절연층을 형성하는 단계 이전에, 상기 노출된 채널층을 수소 어닐링에 의해 라운딩시키는 단계를 더 포함할 수 있다.
상기 게이트전극층을 형성하는 단계는, 상기 제1 방향의 상기 채널층이 형성된 상기 부분절연층을 제외하고 상기 일부가 제거된 소자분리층을 채워 상기 채널층의 상단과 동일한 레벨을 갖도록 하는 단계 및 상기 제1 방향으로 연장되고 상기 채널층 상에 형성된 상기 게이트절연층을 둘러싸는 게이트전극층을 형성하는 단계를 포함할 수 있다.
상기 게이트전극층을 형성하는 단계 이후에, 상기 게이트전극층의 폭을 균일하게 줄이는 트리밍 공정을 더 수행할 수 있다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위 하여 제공되는 것이다. 실시예 전체에 걸쳐서 동일한 참조부호는 동일한 구성요소를 나타낸다.
본 발명의 실시예에서는 채널층의 일부가 부분절연층에 접촉된 다중채널층을 갖는 반도체소자 및 그 제조방법이 제공될 것이다. 즉, 채널층은 부분절연층 상에만 형성되어, 채널층의 하부의 반도체기판에 기생채널이 형성되는 것을 방지할 것이다. 또한, 본 발명의 소오스영역 및 드레인영역의 역할을 하는 도전성영역은 반도체기판과 접촉된 구조를 갖으며, 도전성영역에는 희생물질층이 잔존하지 않는다.
도 1a 내지 도 10a는 본 발명의 실시예에 의한 다중채널을 갖는 반도체소자의 제조방법을 나타내는 사시도들이고, 도 1b 내지 도 10b는 도 1a의 B-B선을 따라 절단한 단면도들이며, 도 1c 내지 도 10c는 도 1a의 C-C선을 따라 절단한 단면도들이다. 이때, C-C선은 채널층(도 8b의 122)을 절단하도록 설정된 것이다.
도 1a 내지 도 1c를 참조하면, 예를 들어 단결정 실리콘으로 이루어진 반도체기판(100) 상에 반도체기판(100)과 식각선택비를 가지는 희생물질층(102)을 형성한다. 이어서, 희생물질층(102) 상에 희생물질층(102)과 식각선택비를 가지는 제1 반도체층(104)을 형성한다. 이때, 희생물질층(102)은 반도체기판(100)과 제1 반도체층(104)에 대하여 모두 식각선택비를 가지는 물질을 선택하여 형성한다. 제1 반도체층(104) 및 희생물질층(102)의 식각선택비가 30 이상인 것이 바람직하다. 본 실시예에서는 희생물질층(102)은 실리콘저매늄(SiGe)으로 형성하였으며, 제1 반도체층(104)은 실리콘(Si)으로 형성하였다. 한편, 본 실시예에서 희생물질층(102)과 제1 반도체층(104)은 두께 제어가 우수하며, 표면특성이 좋은 에피택셜 성장법에 의해 형성되는 것이 바람직하다.
에피택셜 성장법으로 희생물층(102), 예컨대 SiGe층을 형성하기 위하여, Si 소오스 가스로 SiH4, SiH2Cl2, SiCl4 또는 Si2H6 가스를 사용하며, Ge 소오스 가스는 GeH4 가스를 사용할 수 있다. 희생물층(102), 예컨대 SiGe층은 10-30%의 Ge 농도를 가질 수 있다. 희생물층(102), 예컨대 SiGe층의 두께는 부분절연층(도 6b의 113)의 두께를 결정한다. 희생물층(102), 예컨대 SiGe층의 두께는 부분절연층(113)의 하부의 반도체기판(100)에 기생채널이 형성되지 않을 정도의 두께로 형성되는 것이 바람직하다.
에피택셜 성장법으로 제1 반도체층(104), 예커대 Si층을 형성하기 위하여, Si 소오스 가스로 SiH4, SiH2Cl2, SiCl4 또는 Si2H6 가스를 사용할 수 있다. 한편, 희생물질층(102)과 제1 반도체층(104)은 화학기상증착법(CVD)에 의해 형성될 수 있다. 또한, 희생물질층(102)은 실리콘저매늄 이외에, 예컨대 실리콘산화물로 형성될 수 있다.
도 2a 내지 도 2c를 참조하면, 제1 방향, 예컨대 게이트전극이 형성되는 방향으로 연장되며 소정의 폭(W)을 가지는 제1 반도체층 패턴(104a)과 희생물질층 패턴(102a)을 통상의 방식, 예컨대 이방성 건식식각을 이용하여 형성한다. 이때, 상기 식각에 의해 제1 반도체층 패턴(104a)과 희생물질층 패턴(102a)은 동일한 측벽 프로파일을 가지며, 반도체기판(100)의 상부면을 노출시킨다. 도시되지는 않았지만, 과도식각(over etching)에 의해 반도체기판(100)의 상부는 희생물질층 패턴(102a)보다 깊게 식각될 수 있다. 이에 따라, 노출된 반도체기판(100) 상에는 제1 반도체층 패턴(104a)과 희생물질층 패턴(102a)의 측면을 노출시키는 제1 리세스영 역(106)이 형성된다. 한편, 상기 폭(W)은 후속공정에서 부분절연층(도 6b의 113)의 폭을 결정하므로, 이를 고려하여 설정할 수 있다.
도 3a 내지 도 3c를 참조하면, 제1 리세스영역(106)을 채우면서, 희생물질층 패턴(102a) 상으로부터 소정의 두께(d)를 갖는 제2 반도체층(104b)을 에피택셜 방식으로 성장시킨다. 이때, 제2 반도체층(104b)은 제1 반도체층 패턴(104a)과 동일한 물질, 예컨대 Si층일 수 있다. 이에 따라, 제2 반도체층(104b)은 제1 반도체층 패턴(104a)을 포함하여 정의될 수 있다. 상기 두께(d)는 후속공정에서 채널층(도 8b의 122)의 직경을 고려하여 소정의 두께로 형성할 수 있다. 만일 채널층의 직경을 약 10-30nm 사이로 제작하려면, 상기 두께(d)는 약 15-40nm, 즉 원하는 두께보다 약간 크게 형성할 수 있다. 이때, 희생물질층 패턴(102a)은 반도체기판(100)과 제2 반도체층(104b)에 의해 둘러싸인다.
도 4a 내지 도 4c를 참조하면, 제2 반도체층(104b) 상에 활성영역을 정의하는 마스크층(108)을 리소그래피 방식을 이용하여 형성한다. 마스크층(108)은 제2 반도체층(104b), 희생물질층 패턴(102a) 및 반도체기판(100)과 모두 식각선택성이 있는 물질, 예컨대 실리콘질화막이 바람직하다. 그후, 마스크층(108)을 식각마스크로 하여 제2 반도체층(104b), 희생물질층 패턴(102a) 및 반도체기판(100)의 상부의 일부를 이방성 건식식각에 의해 제거하여 제2 리세스영역(110)을 형성한다. 이에 따라, 제2 반도체층(104b), 희생물질층 패턴(102a), 및 반도체기판(100)의 상부의 일부는 제2 리세스영역(110)에 의해 고립되며, 각층들의 측면은 모두 노출된다.
도 5a 내지 도 5c를 참조하면, 반도체기판(100) 상에 제2 반도체층(104b)에 의해 둘러싸인 희생물질층 패턴(102a)을 제거하여 공간(112)을 형성한다. 이때, 희생물질층 패턴(102a)을 이루는 SiGe층은 과산화수소(H2O2), 불화수소(HF) 및 초산(CH3COOH)을 포함하는 혼합액, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 포함하는 혼합용액 또는 과초산을 포함하는 식각액 등을 이용하여 제거할 수 있다.
구체적으로, 희생물질층 패턴(102a), 예컨대 SiGe층은 화학적 건식식각을 사용하는 것보다 습식식각을 사용하는 것이 보다 바람직하다. 덧붙여, 분당 수백 Å의 식각율을 가지는 습식식각액을 사용하면 식각시간을 크게 줄일 수 있다. 분 당 수백 Å의 식각율을 보이는 식각액은 다음에 상세하게 설명하는 것과 같이 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 포함하는 혼합용액을 사용하는 것이 바람직하다. 예컨대, 수산화암모늄, 과산화수소 및 탈이온수의 혼합 비율이 1:5:1인 표준 세정액(SC-1)을 사용하거나 탈이온수의 비율을 증가시켜서 상기 혼합 비율을 1:5:20으로 하여 사용할 수도 있다. 이러한 혼합 용액은 40 내지 75℃로 가열하여 사용하는 경우에 SiGe층(102a)의 제거 효과가 우수하다.
암모니아, 과산화수소 및 탈이온수 혼합 용액에 의한 희생물질층 패턴(102a), 예컨대 SiGe층의 식각 과정을 살펴보면, 1단계는 과산화수소에 의한 표면산화막 형성이다. 과산화수소는 H2O와 O로 분해되어서 강한 산화력을 가지게 되기 때문에, Si와 Ge을 급속하게 산화시킨다. 암모니아는 탈이온수 내에서 NH4 + 이온과 OH- 이온으로 해리된다. OH- 이온은 희생물질층 패턴(102a), 예컨대 SiGe층의 Si 산화물과 Ge 산화물을 SiGe층의 표면으로부터 박리시킨다. OH- 이온에 의한 리프트 오프(lift off)에 해당되는 2단계이다. 3단계에서, 박리된 Si 산화물과 Ge 산화물이 SiGe층에 재흡착되는 것을 방지할 수 있도록, 3단계에서 각각의 표면에 OH- 이온이 흡착되어 정전기적 반발력을 준다. 이것이 OH- 이온에 의한 터미네이션(termination)이다.
과산화수소는 산성 용액이므로 과산화수소에 대한 암모니아의 혼합비에 따라 pH를 변화시킨다. 과산화수소와 암모니아의 혼합비율에 따라, 즉 pH 변화에 따라 Si와 Ge의 식각량이 다르게 나타나므로 Si 피팅(pitting)을 방지하면서 적절한 식각율을 갖는 혼합비율을 사용한다. 70℃와 같은 고온에서 사용할 경우 NH3 증기의 증발속도가 증가하므로 암모니아의 추가 공급이 필요하다.
전술한 식각공정의 1단계인 산화공정에서 Ge는 Si보다 빨리 산화되고 결국 빨리 식각된다. 그런데, Ge와 Si를 혼합되어 있는 SiGe막은 Ge가 빨리 식각되고 남은 Si-Ge막은 불안정한 상태가 된다. 이에 따라, Si이 식각액에 의해 쉽게 공격당한다. 따라서, 희생물질층 패턴(102a), 예컨대 SiGe층의 식각율은 제2 반도체층(104b), 예컨대 Si층의 식각율에 비하여 높아진다.
도 6a 내지 도 6c를 참조하면, 희생물질층 패턴(102a)이 제거된 공간(112)과 제2 리세스영역(110)을 절연물질로 채워 각각 부분절연층(113)과 소자분리층(115) 을 형성한다. 이때, 부분절연층(113)과 소자분리층(115)을 매립물질층(114)으로 통칭하기로 한다. 매립물질층(114)은 USG막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어지는 군에서 선택된 절연막이 사용될 수 있다. 이 중, 막질이 치밀한 HDP 산화막이 매립하는 데에 가장 적합하다. 왜냐하면, HDP 산화막은 막질이 치밀하고 갭필(gap fill) 특성이 우수하기 때문이다. 경우에 따라, HDP 산화막으로 갭필하기 전에 중온산화막(middle temperature oxide; MTO)을 얇게 증착할 수 있다. 전술한 바와 같이, 부분절연층(113)의 두께는 부분절연층(113)의 하부의 반도체기판(100)에 기생채널이 형성되지 않을 정도의 두께로 형성되는 것이 바람직하다.
도 7a 내지 도 7c를 참조하면, 마스크층(108)을 제1 방향을 따라 소정의 폭만큼 제거하여 제2 반도체층(104b)의 상부면의 일부를 노출시키는 제1 개구부(116)를 형성한다. 제1 개구부(116)는 부분절연층(113) 상의 제2 반도체층(104b) 상에 위치한다. 제1 개구부(116)는 제1 방향으로는 소자분리층(114)의 측벽의 일부를 노출시키며, 제1 방향과 소정의 각, 예컨대 직각을 이루는 제2 방향으로는 일부가 제거된 마스크층(108a)의 측벽을 노출시킨다. 마스크층(108)은 다양한 방법으로 제거할 수 있으며, 인산(H3PO4)용액을 이용한 습식식각 또는 이방성 건식식각에 의해 제거할 수 있다.
도 8a 내지 도 8c를 참조하면, 제1 개구부(116)의 내측벽을 따라서 채널층의 직경을 한정하는 스페이서(118)를 형성한다. 스페이서(118)는 도 7a의 마스크층 (108a)과 제2 반도체층(104b)과 식각선택성이 있는 실리콘산화막이 바람직하다. 스페이서(118)는 제1 개구부(116)의 내부에 실리콘산화막을 증착한 후, 실리콘산화막을 이방성 건식식각하여 형성할 수 있다. 이어서, 마스크층(108a)과 스페이서(118)를 식각마스크로 하여, 제2 반도체층(104b)을 제거하여 부분절연층(113)의 상부면을 노출시킨다.
이에 따라, 스페이서(118)에 의해 식각이 방지된 제2 반도체층(104b)은 제1 방향으로는 채널층(122)을 형성한다. 또한, 제2 방향의 제2 반도체층(104b)은 부분절연층(113)의 측면과 상부면의 일부를 덮고, 반도체기판(100)과 연결된 제3 반도체층(104c)이 된다. 제3 반도체층(104c)은 도전성영역, 예를 들어 소오스영역 및 드레인영역으로 작용할 수 있다. 채널층(122)과 제3 반도체층(104c)에 의해 형성된 제2 개구부(120)는 제1 개구부(116)보다 스페이서(118)의 폭만큼 좁혀진 공간이다.
본 발명의 실시예에 의한 채널층(122)은 부분절연층(113) 상에 접하면서 놓인다. 반도체기판(100)과 채널층(122)이 전기적으로 절연됨에 따라, 반도체기판(100) 상에 원하지 않는 기생채널(parastic channel)이 형성되는 것을 방지할 수 있다. 또한, 소오스영역 및 드레인영역에 희생물질층이 남아 있지 않으므로, 희생물질층에 기인하는 소오스영역 및 드레인영역의 측방향 또는 기판방향으로 누설전류가 발생하는 것을 방지할 수 있다. 또한, 제3 반도체층(104c)이 반도체기판(100)과 연결된 구조를 가짐으로써, 제3 반도체층(104c)의 부피를 충분하게 확보하여 낮은 전기적인 저항을 구현할 수 있다.
도 9a 내지 도 9c를 참조하면, 채널층(122)은 직사각형, 원형, 타원형 등의 다양한 형상을 가질 수 있다. 특히, 채널층(122)의 단면이 원형인 경우가 전기적인 특성이 양호한 것으로 알려졌다. 원형의 단면을 가진 채널층(122)을 형성하기 위하여, 먼저 도 8a의 스페이서(118)와 마스크층(108a)을 제거한다. 그후, 채널층(122)이 완전히 노출되도록 소자분리층(115)의 상부의 일부가 제거된 소자분리층(115a)을 형성한다. 이때, 스페이서(118)와 소자분리층(115)은 예컨대 희석된 HF, NH4F 또는 HF와 탈이온수의 혼합액인 BOE(Buffered Oxide Etchant)을 사용한 등방성 습식식각에 의해 제거할 수 있고, 마스크층(108a)은 예컨대 인산(H3PO4) 등을 이용한 습식식각에 의해 제거할 수 있다. 이어서, 노출된 채널층(122)을 수소 어닐링에 의해 라운딩시킨다.
필요에 따라, 채널층(122)의 직경을 줄여야 필요가 있다. 채널층(122)의 직경을 줄이는 방법은, 먼저 노출된 채널층(122)을 열산화시켜 채널층(122)의 표면에 열산화막을 형성한다. 그후, 열산화막을 희석된 HF, NH4F 또는 HF와 탈이온수의 혼합액인 BOE(Buffered Oxide Etchant)을 사용한 등방성 습식식각에 의해 제거한다. 열산화막을 형성하는 단계와 열산화막을 제거하는 단계를 반복적으로 수행하면, 원하는 직경의 채널층을 형성할 수 있다.
도 10a 내지 도 10c를 참조하면, 부분절연층(113)에 접촉하는 채널층(122)을 제외한 채널층(122)을 둘러싸는 게이트절연층(124)을 형성한다. 게이트절연층(124)은 예컨대 열산화를 이용하여 형성한 열산화막일 수 있으나, 이에 제한되지 않고 다양한 물질로 형성할 수 있다.
이어서, 채널층(122) 상의 게이트절연층(124)을 둘러싸는 게이트전극층(126)을 형성한다. 구체적으로, 일부가 제거된 소자분리층(115a)을 다시 채워 제3 반도체층(104c)의 상부면과 동일한 레벨을 갖는 소자분리층(115b)을 형성한다. 그후, 제1 방향으로 연장되고 채널층(122)을 둘러싸는 게이트전극층(126)을 형성한다. 게이트전극층(126)은 폴리실리콘막의 단일막, 폴리실리콘막과 이것보다 비저항이 작은 도전성 물질의 복합막, 내화금속 단일막 또는 내화금속 복합막으로 형성할 수 있다. 게이트전극층(126)은 통상의 리소그래피 방식을 이용하여 형성할 수 있으며, 다마신 방식에 의해서도 형성할 수 있다.
경우에 따라, 게이트전극층(126)의 폭을 줄이기 위한 트리밍 공정을 수행할 수 있다. 종래에는 채널층의 하부에도 게이트전극층이 형성되어 있기 때문에, 트리밍에 의해 채널층 상부의 게이트전극층의 폭이 좁아지나 채널층 하부의 게이트전극층의 폭은 제거되지 않고 그대로 유지되었다. 이에 따라, 트리밍에 의해 불균일한 게이트전극층 폭이 형성하였다. 하지만, 본 발명에서는 채널층의 하부에는 게이트전극층이 형성되지 않으므로, 트리밍에 의해 게이트전극층의 폭을 균일하게 줄일 수 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 본 발명에 따른 다중채널을 갖는 반도체소자 및 그 제조방법에 의하 면, 부분절연층에 의해 반도체기판과 채널층이 전기적으로 절연됨에 따라, 반도체기판 상에 원하지 않는 기생채널(parastic channel)이 형성되는 것을 방지할 수 있다. 또한, 소오스영역 및 드레인영역에 희생물질층이 남아 있지 않으므로, 희생물질층에 기인하는 소오스영역 및 드레인영역의 측방향 또는 기판방향으로 누설전류가 발생하는 것을 방지할 수 있다.
나아가, 도전성영역인 제3 반도체층이 반도체기판과 연결된 구조를 가짐으로써, 제3 반도체층의 부피를 충분하게 확보하여 낮은 전기적인 저항을 구현할 수 있다. 그리고, 채널층의 하부에는 게이트전극층이 형성되지 않으므로, 트리밍에 의해 게이트전극층의 폭을 균일하게 줄일 수 있다.
Claims (24)
- 반도체기판;상기 반도체기판 상에 대향된 측벽을 가지며, 이격되어 있는 한쌍의 도전성 영역;상기 한쌍의 도전성영역 사이의 상기 반도체기판 상에 배치되는 부분절연층;상기 부분절연층 상에 접촉되며, 제1 방향으로는 서로 이격되고 상기 제1 방향과 소정의 각을 이루는 제2 방향으로는 상기 도전성영역을 연결하는 복수 개의 브릿지 부분의 채널층;상기 채널층의 주위를 둘러싸는 게이트절연층; 및상기 채널층을 둘러싸며 상기 게이트절연층 상에 형성된 게이트전극층을 포함하는 다중채널을 갖는 반도체소자.
- 제1항에 있어서, 상기 도전성 영역은 불순물이 도핑된 소오스영역 및 드레인영역인 것을 특징으로 하는 다중채널을 갖는 반도체소자.
- 제1항에 있어서, 상기 부분절연층은 상기 부분절연층의 하부의 상기 반도체기판에 기생채널이 형성되지 않을 정도의 두께로 형성된 것을 특징으로 하는 다중채널을 갖는 반도체소자.
- 제1항에 있어서, 상기 도전성영역 및 상기 채널층을 포함하는 활성영역을 한정하며, 상기 제1 방향에 따라 상기 부분절연층과 연결되어 배치된 소자분리층을 더 포함하는 것을 특징으로 하는 다중채널을 갖는 반도체소자.
- 제4항에 있어서, 상기 부분절연층과 상기 소자분리층은 동일한 절연막으로 이루어진 것을 특징으로 하는 다중채널을 갖는 반도체소자.
- 제1항에 있어서, 상기 채널층은 나노와이어(nanowire) 형상을 갖는 것임을 특징으로 하는 다중채널을 갖는 반도체소자.
- 제1항에 있어서, 상기 채널층은 상기 부분절연층 상에 이격되어 배치되는 하나 또는 복수 개의 브릿지 부분인 것을 특징으로 하는 다중채널을 갖는 반도체소자.
- 제1항에 있어서, 상기 채널층은 Si층인 것을 특징으로 하는 다중채널을 갖는 반도체소자.
- 제4항에 있어서, 상기 제2 방향의 상기 부분절연층은 상기 도전성영역에 의해 상기 소자분리층과 분리되어 있는 것을 특징으로 하는 다중채널을 갖는 반도체소자.
- 제1항에 있어서, 상기 게이트절연층은 상기 부분절연층과 접촉한 부분을 제외한 상기 채널층을 둘러싸는 것을 특징으로 하는 다중채널을 갖는 반도체소자.
- 제1항에 있어서, 상기 게이트전극층은 상기 제1 방향으로 연장되는 것을 특징으로 하는 다중채널을 갖는 반도체소자.
- 제1항에 있어서, 상기 게이트전극층은 상기 부분절연층과 접촉한 부분을 제외한 상기 게이트절연층을 둘러싸는 것을 특징으로 하는 다중채널을 갖는 반도체소자.
- 반도체기판 상에 제1 방향으로 연장되며 소정의 폭을 가지는 희생물질층 및 제1 반도체층을 순차적으로 형성하는 단계;상기 희생물질층을 덮으면서, 상기 희생물질층 상에 소정의 두께를 갖도록 상기 반도체기판과 상기 희생물질층 상에 제2 반도체층을 형성하는 단계;상기 제2 반도체층 상에 활성영역을 정의하는 마스크층을 형성하는 단계;상기 마스크층을 식각마스크로 하여 상기 제2 반도체층, 상기 희생물질층 및 상기 반도체기판의 일부를 제거하여 리세스영역을 형성하는 단계;상기 희생물질층을 제거하는 단계;상기 희생물질층이 제거된 부분을 채워 부분절연층을 형성하고, 상기 리세스영역을 채워 소자분리층을 형성하는 단계;상기 마스크층을 상기 제1 방향을 따라 소정의 폭으로 제거하여, 상기 제2 반도체층의 상부면의 일부를 노출시키는 개구부를 형성하는 단계;상기 노출된 제2 반도체층의 일부를 제거하여, 상기 부분절연층 상에 접촉하며, 상기 제1 방향으로는 서로 이격되고 상기 제1 방향과 소정의 각을 이루는 제2 방향으로는 복수 개의 브릿지 형태를 갖는 채널층을 형성하는 단계;상기 부분절연층에 접촉하지 않는 상기 채널층을 둘러싸는 게이트절연층을 형성하는 단계; 및상기 부분절연층에 접촉하지 않는 상기 게이트절연층을 둘러싸는 게이트전극층을 형성하는 단계를 포함하는 다중채널을 갖는 반도체소자의 제조방법.
- 제13항에 있어서, 상기 소정의 폭을 가진 희생물질층과 제1 반도체층을 형성하는 단계는,상기 반도체기판 상에 서로에 대하여 식각선택성이 있는 희생물질층 및 제1 반도체층을 순차적으로 형성하는 단계;상기 제1 반도체층 상에 제1 방향으로 연장되며 소정의 폭을 가지는 마스크층을 형성하는 단계; 및상기 마스크층을 식각마스크로 하여, 상기 제1 반도체층과 상기 희생물질층을 제거하는 단계를 포함하는 것을 특징으로 하는 다중채널을 갖는 반도체소자의 제조방법.
- 제13항에 있어서, 상기 제1 반도체층 및 상기 희생물질층의 식각선택비가 30이상인 것을 특징으로 하는 다중채널을 갖는 반도체소자의 제조방법.
- 제13항에 있어서, 상기 희생물질층은 SiGe층인 것을 특징으로 하는 다중채널을 갖는 반도체소자의 제조방법.
- 제13항에 있어서, 상기 제1 반도체층, 상기 희생물질층 및 상기 제2 반도체층은 에피택셜 방식에 의해 형성되는 것을 특징으로 하는 다중채널을 갖는 반도체소자의 제조방법.
- 제13항에 있어서, 상기 희생물질층은 과산화수소, 불화수소 및 초산을 포함하는 혼합액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 혼합용액 또는 과초산을 포함하는 식각액을 이용하여 제거하는 것을 특징으로 하는 다중채널을 갖는 반도체소자의 제조방법.
- 제13항에 있어서, 상기 채널층을 형성하는 단계는상기 개구부 내의 상기 제2 반도체층 상에 상기 마스크층의 내측벽을 따라서 상기 제2 반도체층과 식각선택비를 갖는 스페이서를 형성하는 단계; 및상기 스페이서와 상기 마스크층을 식각마스크로 하여 상기 제2 반도체층을 제거하여 상기 부분절연층을 노출시키는 단계를 포함하는 것을 특징으로 하는 다중 채널을 갖는 반도체소자의 제조방법.
- 제19항에 있어서, 상기 게이트절연층을 형성하는 단계 이전에,상기 스페이서와 상기 마스크층을 제거하는 단계; 및상기 채널층이 노출되도록 상기 소자분리층의 상부를 제거하여 상기 채널층을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 다중채널을 갖는 반도체소자의 제조방법.
- 제20항에 있어서, 상기 게이트절연층을 형성하는 단계 이전에,상기 노출된 채널층을 수소 어닐링에 의해 라운딩시키는 단계를 더 포함하는 것을 특징으로 하는 다중채널을 갖는 반도체소자의 제조방법.
- 제20항에 있어서, 상기 게이트절연층을 형성하는 단계 이전에,상기 노출된 채널층을 열산화시켜 상기 채널층의 표면에 열산화막을 형성하는 단계;상기 열산화막을 제거하는 단계; 및상기 열산화막을 형성하는 단계와 상기 열산화막을 제거하는 단계를 반복적으로 수행하여 원하는 직경의 채널층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다중채널을 갖는 반도체소자의 제조방법.
- 제20항에 있어서, 상기 게이트전극층을 형성하는 단계는,상기 제1 방향의 상기 채널층이 형성된 상기 부분절연층을 제외하고 상기 일부가 제거된 소자분리층을 채워 상기 채널층의 상단과 동일한 레벨을 갖도록 하는 단계; 및상기 제1 방향으로 연장되고 상기 채널층 상에 형성된 상기 게이트절연층을 둘러싸는 게이트전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 다중채널을 갖는 반도체소자의 제조방법.
- 제13항에 있어서, 상기 게이트전극층을 형성하는 단계 이후에,상기 게이트전극층의 폭을 균일하게 줄이는 트리밍 공정을 더 수행하는 것을 특징으로 하는 다중채널을 갖는 반도체소자의 제조방법.
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