KR20040015417A - 두께가 얇은 ｓｏｉ층을 이용한 쇼트키 장벽 관통트랜지스터 및 그 제조방법 - Google Patents
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Abstract
쇼트키 장벽 관통 트랜지스터 및 그 제조방법에 관한 것이다. 본 발명에 따른 쇼트키 장벽 관통 트랜지스터는, 기계적인 지지를 위한 기판층 위에 형성되면서 상면에 홈을 가지는 매립 절연 산화막을 포함하고, 매우 얇은 SOI(Silicon On Insulator)층이 홈 위를 가로지른다. 절연막이 홈 위 SOI층 부분을 둘러싸며, 그 절연막 위에는 홈보다 넓게 게이트가 형성되어 있다. 게이트 양측에는 실리사이드로 이루어진 소오스/드레인이 위치하며, 홈은 도전막으로 채워져 있다. 본 발명에 따르면, SOI층의 두께를 최소화하여 누설전류가 최소화되고, 게이트 아래의 SOI층 안에 형성되는 채널이 게이트와 도전막으로 완전히 둘러싸인 구조이므로 동작특성이 개선된다.
Description
본 발명은 트랜지스터 및 그 제조방법에 관한 것으로, 특히 금속-반도체간에 형성되는 쇼트키 장벽을 이용한 쇼트키 장벽 관통 트랜지스터(Schottky Barrier Tunnel Transistor : 이하, SBTT라 함) 및 그 제조방법에 관한 것이다.
반도체 소자를 제조하는 기술은 100nm 이하의 단채널을 가지는 트랜지스터를 제조하기에 이르고 있어, 기존에 단순한 전기적 물리법칙을 따르던 소자의 특성이 양자역학적인 현상을 수반하게 된다. 100nm 이하의 채널 길이를 가지는 트랜지스터에서는 단채널 효과(short channel effect)에 의한 누설전류가 매우 커지며, 이에 대한 적절한 제어가 중요하다.
단채널 효과를 억제하려면 소오스/드레인의 접합 깊이가 채널 길이의 1/3 -1/4 수준이 되어야 한다. 현재의 이온주입법을 계속 사용하면서 낮은 가속 전압으로 얕은 접합을 시도하여 보고 있지만, 접합 깊이를 30nm 이하로 매우 얕고 균일하게 제어하기는 거의 불가능하다. 한편, 접합 깊이가 축소될수록 소오스/드레인의 기생저항 성분이 증가하여 1E19 cm-3의 도핑 농도와 10nm 깊이를 가정할 경우 면 저항값이 500 Ω/□를 상회하게 된다. 이 정도의 값은 신호 지연의 문제를 야기한다.
단채널 효과를 억제하기 위해서는, 얕은 접합을 구현하는 것과 함께 게이트 산화막의 유전율도 증가시켜야 한다. 이에 따라, 고유전율의 희토류 산화막으로 실리콘 산화막을 대체하려는 연구가 진행되고 있다. 그러나, 희토류 산화막의 열적 안정성 문제상 실리콘 산화막에 비하여 고온 처리를 할 수 없는 것으로 잠정적으로 알려져 있다. 따라서, 희토류 산화막을 사용하려면 현재 반도체 공정의 열처리 온도를 현저하게 낮추어야 하는데, 그럴 경우 이온주입에 후속하는 도핑 활성화 및 결정 손상 회복을 위한 열처리에 제한이 있게 된다.
SBTT는 현재 MOSFET의 축소화(scaling)에 있어서 해결해야 할 가장 중요한 문제인 소오스/드레인과 채널간의 얕은 접합 문제와 함께, 게이트 산화막 문제도 부수적으로 해결할 수 있는 가능성을 지니고 있다. SBTT는 MOSFET의 소오스/드레인을 금속 또는 실리사이드로 대체한 것으로, 면 저항값이 기존의 1/10 - 1/50 수준으로 감소되므로 소자의 동작속도를 향상시킬 수 있으며, 채널 길이를 35nm 이하로 줄일 수 있다. 이온주입을 필요로 하지 않으므로 후속 열처리가 필요 없기 때문에 고유전율 게이트 산화막을 사용하는 소자의 공정과 양립할 수 있고, 종래에 비하여 훨씬 낮은 열 공정을 수반하므로 게이트 전극을 금속으로 사용하는 공정과도 양립할 수 있다.
종래 SBTT의 제조 및 동작특성에 대한 연구는 주로 벌크 실리콘 기판 상에서 이루어졌다. 그러나 벌크 실리콘을 사용할 경우, 실리사이드로 형성된 소오스/드레인을 구성할 때, 실리콘 원자들이 실리사이드 내부로 많이 확산됨에 따라서 결정으로 구성되어 있던 벌크 실리콘 내부에는 많은 공공(vacancy)들이 존재하게 된다. 이렇게 형성된 공공은 주로 공간전하영역에 많이 밀집되며, 계면 불순물로 작용하여 누설전류를 유발하게 된다.
이를 방지하기 위한 한가지 바람직한 방안은 SOI(Silicon On Insulator) 기판을 이용하여 SBTT를 제조하는 것이다. 하지만, SOI 기판에 제작되는 SBTT에서는 매립 절연 산화막(buried oxide layer)과 SOI층의 경계면이 새로운 누설전류의 발생 경로가 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 단채널 효과를 억제하고 누설전류를 방지할 수 있는 SBTT를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기한 바와 같은 SBTT 제조방법을 제공하는 것이다.
도 1은 본 발명의 실시예에 따른 쇼트키 장벽 관통 트랜지스터의 단면도이다.
도 2a, 도 3a, 도 4a 및 도 5a는 본 발명의 실시예에 따른 쇼트키 장벽 관통 트랜지스터를 제조하는 방법을 설명하기 위한 상면도들이다.
도 2b, 도 3b, 도 4b 및 도 5b는 각각 도 2a, 도 3a, 도 4a 및 도 5a의 b-b' 단면도들이다.
도 6과 도 7은 도 5a 단계에 후속하는 나머지 단계를 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 기판120 : 매립 절연 산화막130 : SOI층
132 : 포토레지스트135 : 홈150a : 게이트
150b : 도전막160 : 소오스/드레인
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 SBTT는, 기계적인 지지를 위한 기판층 위에 형성되고 상면에 홈을 가지는 매립 절연 산화막을 포함하고, 매우 얇은 SOI층이 상기 홈 위를 가로지른다. 절연막이 상기 홈 위 SOI층 부분을 둘러싸며, 그 절연막 위에는 상기 홈보다 넓게 게이트가 형성되어 있다. 상기 게이트 양측에는 실리사이드로 이루어진 소오스/드레인이 위치하며, 상기 홈은 도전막으로 채워져 있다.
본 발명에 있어서, 상기 SOI층의 두께가 약 50nm 이하인 것이 바람직하다.
상기 도전막과 게이트는 도프트 폴리실리콘으로 이루어진 것일 수 있고, 경우에 따라서는 상기 도전막은 도프트 폴리실리콘으로, 상기 게이트는 실리사이드로 이루어진 것일 수 있다.
상기 게이트 측벽에는 절연막 스페이서를 더 구비될 수 있으며, 상기 게이트 위에 하드마스크막을 더 포함하는 것도 가능하다.
상기 소오스/드레인의 바닥은 상기 매립 절연 산화막에 닿아 있는 것이 바람직하다.
이와 같이, 본 발명에 따른 SBTT는 두께가 얇은 SOI층에 소오스/드레인을 실리사이드로 형성하여 금속과 실리콘 반도체간에 형성되는 쇼트키 장벽을 이용한다. 누설전류를 최소화할 수 있도록 SOI층의 두께를 최소화하며, 게이트 아래의 SOI층 안에 형성되는 채널이 게이트와 도전막으로 완전히 둘러싸인 구조이므로 동작특성이 개선된다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명에 따른 SBTT 제조방법에서는, 기계적인 지지를 위한 기판층, 매립 절연 산화막 및 매우 얇은 SOI층을 포함하는 기판을 준비한 다음, 상기 SOI층을 패터닝하여 두 개의 넓은 소오스/드레인 예정 영역과 그 사이의 좁은 채널 영역을 남긴다. 상기 채널 영역 아래의 매립 절연 산화막을 일부 제거하여 홈을 형성한 다음, 남아 있는 SOI층을 열산화시켜 상기 채널 영역을 둘러싸는 절연막을 형성한다. 상기 절연막 위에 게이트용 도전물질을 증착하면서 상기 홈도 채우고 나서, 상기 도전물질과 절연막을 패터닝하여 상기 홈보다 넓게 상기 채널 영역을 가로지르는 게이트와 게이트 산화막을 형성한다. 상기 소오스/드레인 예정 영역에 실리사이드로 이루어진 소오스/드레인을 형성한다.
본 발명에 있어서, 상기 SOI층은 상기 게이트가 제어하는 전계가 채널을 완전히 조절할 수 있는 정도의 두께로 형성하는 것이 바람직하다.
상기 홈을 형성하는 단계는, 상기 남아 있는 SOI층 위에 포토레지스트를 형성하는 단계; 상기 포토레지스트를 노광 및 현상하여 상기 채널 영역보다 넓게 오프닝을 형성하는 단계; 상기 오프닝으로 드러난 부위의 매립 절연 산화막을 상기SOI층에 대해 선택비있게 소정 두께 제거하는 단계; 및 상기 포토레지스트를 전부 제거하는 단계를 포함할 수 있다.
상기 게이트와 게이트 산화막을 형성하는 단계는, 상기 도전물질 위에 상기 홈보다 넓게 상기 채널 영역을 가로지르는 하드마스크막을 형성하는 단계; 및 상기 하드마스크막을 이용하여 상기 도전물질과 절연막을 패터닝하는 단계를 포함할 수 있다.
상기 소오스/드레인을 형성하는 단계는, 상기 게이트가 형성된 결과물 상에 고융점 금속을 증착하는 단계; 및 상기 기판을 열처리하여 상기 고융점 금속과 상기 소오스/드레인 예정 영역의 실리콘을 반응시켜 자기정렬적인 실리사이드(Self-Aligned Silicide, 이른바 샐리사이드)를 형성하는 단계를 포함할 수 있다.
본 발명에서는 SOI 기판의 매립 절연 산화막을 통한 누설전류를 방지하기 위하여, 채널 영역의 하부에 존재하는 매립 절연 산화막을 선택적으로 제거하고 게이트용 도전물질로 채워 넣는 랩(wrap) 구조로 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 본 발명의 목적 및 이점은 하기 설명에 의해 보다 명확하게 나타날 것이다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
도 1은 본 발명의 실시예에 따른 SBTT의 단면도이다. 도면에서와 같이 소오스/드레인(160)은 실리콘과 금속의 결합물인 실리사이드로 형성된다. 예컨대 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 또는 티타늄(Ti) 등의 실리사이드로 형성된다. 채널이 되는 SOI층(130)은 하부의 매립 절연 산화막(120)을 소정 두께 제거하여 형성한 홈에, 도전막(150b)을 채워 넣은 랩(warp) 구조로 구성되어 있다. 도전막(150b)은 게이트(150a)와 동일하게 도프트 폴리실리콘으로 이루어질 수 있으며, 종래 매립 절연 산화막(120)과 SOI층(130)의 경계면으로 발생하는 누설전류를 효과적으로 차단한다.
채널이 형성되는 SOI층(130)은 절연막으로 둘러싸인 구조인데, 단면상 보이는 SOI층(130) 위의 절연막(140a)은 게이트 산화막 역할을 하고, SOI층(130) 아래의 절연막(140b)은 게이트(150a)와 도전막(150b)을 절연시킨다.
또한, SOI층(130)의 두께를 50nm 이하로 얇게 하여 소자를 제작하면, 게이트(150a)가 제어하는 채널의 두께가 줄어들어서, 반전층의 형성을 매우 용이하게 조절할 수 있으며, 이는 결과적으로 SBTT의 소오스와 드레인간의 누설전류를 감소시키게 된다. 뿐만 아니라, 소오스/드레인(160)의 바닥은 매립 절연 산화막(120)에 닿아 있어야 누설전류 측면에서 더욱 바람직하다.
전체적인 구조는 기계적인 지지를 위한 기판층(110) 위에 형성되어 있다. 게이트(150a) 측벽에는 절연막 스페이서(155)가 형성되어 있어서, 게이트(150a)와소오스/드레인(160)간에 단락을 방지한다. 절연막 스페이서(155)는 질화물 또는 산화물로 이루어진다. 게이트(150a) 위에는 하드마스크막(미도시)을 더 포함하여 게이트(150a)를 보호할 수도 있다.
본 실시예에서, 도전막(150b)과 게이트(150a)는 도프트 폴리실리콘으로 이루어진 것으로 설명하였는데, 경우에 따라서는 게이트 저항을 더 낮추기 위하여 게이트를 실리사이드로 만들 수도 있다.
이와 같이, 본 실시예에 따른 SBTT는 두께가 얇은 SOI층(130)에 소오스/드레인(160)을 실리사이드로 형성하여 금속과 실리콘 반도체간에 형성되는 쇼트키 장벽을 이용한다. 누설전류를 최소화할 수 있도록 SOI층(130)의 두께를 최소화하며, 게이트(150a)와 도전막(150b)이 채널을 완전히 감싸는 구조이므로 동작특성이 개선된다.
도 2a, 도 3a, 도 4a 및 도 5a는 본 발명의 실시예에 따른 SBTT를 제조하는 방법을 설명하기 위한 상면도들이다. 도 2b, 도 3b, 도 4b 및 도 5b는 각각 도 2a, 도 3a, 도 4a 및 도 5a의 b-b' 단면을 보인 것이다. 도 6과 도 7은 도 5a 단계에 후속하는 나머지 단계를 도시한 단면도들이다. 이상의 도면들을 참조하여 본 발명의 실시예에 따른 SBTT의 제조방법을 살펴보기로 한다.
도 2a와 도 2b를 참조하면, 기계적인 지지를 위한 기판층(110), 매립 절연 산화막(120) 및 매우 얇은 SOI층(130)을 포함하는 기판을 준비한다. SOI층(130)은 게이트가 제어하는 전계가 채널을 완전히 조절할 수 있는 정도의 두께로 형성하는 것이 바람직하다. 예를 들어, 50nm 이하로 형성한다. 다음, SOI층(130)을 패터닝하여 두 개의 넓은 소오스/드레인 예정 영역과 그 사이의 좁은 채널 영역을 남긴다. 즉, 소자가 형성되는 액티브 영역을 건식 산화를 이용하여 형성하는 것이다.
다음에, 도 3a와 도 3b에서와 같이, 채널 영역 아래의 매립 절연 산화막(120)을 일부 제거하여 홈(135)을 형성한다. 이를 위해서, 먼저 도 2a에서와 같은 모양으로 남아 있는 SOI층(130) 위에 포토레지스트(132)를 도포한다. 포토레지스트(132)를 노광 및 현상하여 채널 영역보다 다소 넓게 오프닝을 형성한다. 그러나, 포토레지스트(132)는 채널 영역의 일부에서만 제거되어 있으며, 소오스/드레인 예정 영역은 포토레지스트(132)로 완전히 가려져 있음을 볼 수 있다. 그리고, 포토레지스트(132)가 제거되어 마련된 오프닝은 후속적으로 게이트가 형성되는 면적보다 작게 정의되도록 한다.
오프닝으로 드러난 부위의 매립 절연 산화막(120)을 SOI층(130)에 대해 선택비있게 소정 두께 제거하여 홈(135)을 형성한다. 예를 들어, BOE(Buffered Oxide Etchant)를 이용하거나, HF 수용액을 이용하는 습식각에 의하면 산화물인 매립 절연 산화막(120)이 실리콘인 SOI층(130)에 대해 선택비있게 제거된다. 습식각시, 이후 실리사이드가 형성될 소오스/드레인 예정 영역 하부의 매립 절연 산화막(120)이 제거되는 것을 방지하기 위하여, 포토레지스트(132)가 정의하는 영역이 소오스/ 드레인 예정 영역을 완전히 가리도록 하는 것이다. 소오스/드레인 예정 영역의 하부의 매립 절연 산화막(120)이 제거되는 경우, 실리사이드가 형성되지 않기 때문이다.
다음에, 도 4a 및 도 4b를 참조하면, 포토레지스트(132)를 전부 제거하고 나서, 남아 있는 SOI층(130)을 열산화시켜 채널 영역을 둘러싸는 절연막(140a, 140b)을 형성한다. SOI층(130)은 홈(135) 위에 가로질러 놓여 있으므로 열산화시키면 노출된 표면이 전부 절연막으로 둘러싸이게 된다. 도 4a 및 도 4b에서는 평면과 단면상 절연막(140a, 140b)만 보이는 것이다.
도 5a와 도 5b를 참조하면, 절연막(140a) 위에 게이트용 도전물질을 증착하면서 홈(135)도 채우고 나서, 상기 도전물질과 절연막(140a)을 패터닝하여 홈(135)보다 넓게 채널 영역을 가로지르는 게이트(150a)와 게이트 산화막을 형성한다. 예를 들어, 상기 도전물질 위에 채널 영역을 가로지르는 하드마스크막(미도시)을 형성한 다음에, 이것을 이용하여 상기 도전물질과 절연막(140a)을 패터닝하면 된다.
게이트용 도전물질은 도프트 폴리실리콘을 사용하는 것이 바람직하다. 이 물질은 단차도포성이 좋기 때문에 홈(135)을 채우는 특성이 우수하여 홈(135) 안에는 도전막(150b)이 매끈하게 채워진다. SOI층(130) 아래의 절연막(140b)은 게이트(150a)와 도전막(150b)을 절연시키는 역할을 한다. 종래 소오스/드레인간의 누설전류가 채널 아래의 SOI층과 매립 절연 산화막간의 경계면으로 전달되던 것에 반하여, 본 발명에서는 게이트(150a)와 도전막(150b)이 채널을 완전히 감싸는 랩(wrap) 구조이기 때문에 누설전류의 경로가 철저히 차단된다.
다음에 도 6을 참조하면, 게이트(150a) 측벽에 절연막 스페이서(155)를 형성한다. 도 5b의 결과물 상에 절연물질을 증착한 다음, 이를 이방성 식각하면 게이트(150a) 측벽에만 절연물질이 남는 것을 이용한다. 절연막 스페이서(155)는 게이트(150a)와 소오스/드레인간에 단락을 방지한다.
다음에, 도 7에서와 같이, 소오스/드레인 예정 영역에 실리사이드로 이루어진 소오스/드레인(160)을 형성한다. 예를 들어, 게이트(150a)가 형성된 결과물 상에 고융점 금속을 증착한 다음, 이를 열처리하여 상기 고융점 금속과 소오스/드레인 예정 영역의 실리콘을 반응시켜 자기정렬적인 실리사이드를 형성한다. 예컨대, 코발트, 텅스텐, 니켈, 팔라듐, 백금 또는 티타늄 등의 금속을 적층한 후 RTA(Rapid Thermal Annealing)과 같은 열처리를 수행한다. 이 때에, 고융점 금속의 증착 두께와 반응 온도 및 시간 등을 잘 조절하여 소오스/드레인(160)의 바닥이 매립 절연 산화막(120)에 닿을 때까지 실리사이드 반응을 충분하게 진행하는 것이 바람직하다. 미반응된 금속은 후속적으로 세정하여 제거한다. 예를 들어 챔버 내에서 아르곤(Ar) 스퍼터링을 실시하거나 HF 수용액에 잠깐 담가 세정한다. 게이트(150a)가 홈(135)보다 넓게 형성되므로 소오스/드레인(160)과 도전막(150a)이 단락을 일으킬 염려가 없고, 게이트(150a) 측벽에 절연막 스페이서(155)도 존재하므로 게이트(150a)와 소오스/드레인(160) 사이에 단락될 염려도 없다.
게이트(150a) 위에 하드마스크막을 형성한 경우라면, 게이트(150a)에서는 실리사이드 반응이 일어나지 않지만, 하드마스크막을 형성하지 않은 경우라면 게이트(150a)의 실리콘과 고융점 금속이 반응하여 게이트(150a)도 실리사이드가 된다. 실리사이드는 폴리실리콘에 비하여 저항이 낮으므로 소자의 구동 속도가 개선된다.
이상의 방법대로 공정을 진행하면, 본 발명에서 제안하는 단채널 효과를 억제하고 누설전류를 방지할 수 있는 SBTT를 제조할 수 있다. 기존의 실리콘 소자공정을 그대로 활용할 수 있으며, 자발적인 실리사이드 반응공정을 이용하므로 소자 제작이 용이하다. 특히 나노미터 크기의 소자제작을 비교적 용이하게 제작할 수 있다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
본 발명에 따른 SBTT는 이온주입에 의한 도핑 방법을 사용하지 않기 때문에 이에 수반한 여러 공정을 생략할 수 있는 공정을 가능하게 하며, 이에 따른 원가 절감 효과가 기대되는 기술이다. 또한, 동작원리가 양자역학적인 물리법칙을 따르기 때문에 향후 양자소자로의 응용이 매우 용이한 소자이다.
두께가 매우 얇은 SOI 기판 상에 소오스/드레인을 실리사이드로 형성하고, 채널 영역을 게이트와 도전막이 완전히 감싸는 구조로 형성하여 누설전류를 제어할 수 있다. 현재까지의 SBTT의 특성을 확보하는데 가장 문제가 되는 기술적 어려움이 바로 전술한 누설전류이며, 본 발명에서 제안하는 방법에 의한 효과적인 누설전류의 제어는 이후 SBTT의 실용성에 있어서 그 가능성을 높일 것으로 기대된다.
본 발명의 SBTT는 제조방법은 기존의 실리콘 소자 공정을 그대로 활용할 수 있으며, 자발적인 실리사이드 반응공정을 이용하므로 소자 제작이 용이하다. 공정이 단순하여 실용적인 측면에서 활용 가능성이 매우 높다. 특히 나노미터 크기의 소자제작을 비교적 용이하게 제작할 수 있다.
Claims (15)
- 기계적인 지지를 위한 기판층 위에 형성되고 상면에 홈을 가지는 매립 절연 산화막;상기 홈 위를 가로지르는 매우 얇은 SOI(Silicon On Insulator)층;상기 홈 위 SOI층 부분을 둘러싸는 절연막;상기 절연막 위에 상기 홈보다 넓게 형성된 게이트;상기 게이트 양측에 위치하고 실리사이드로 이루어진 소오스/드레인; 및상기 홈을 채우는 도전막을 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터.
- 제1항에 있어서, 상기 SOI층의 두께가 약 50nm 이하인 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터.
- 제1항에 있어서, 상기 도전막과 게이트는 도프트 폴리실리콘으로 이루어진 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터.
- 제1항에 있어서, 상기 도전막은 도프트 폴리실리콘으로 이루어지고, 상기 게이트는 실리사이드로 이루어진 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터.
- 제1항에 있어서, 상기 게이트 측벽에 절연막 스페이서를 더 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터.
- 제1항에 있어서, 상기 게이트 위에 하드마스크막을 더 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터.
- 제1항에 있어서, 상기 소오스/드레인의 바닥은 상기 매립 절연 산화막에 닿아 있는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터.
- 기계적인 지지를 위한 기판층, 매립 절연 산화막 및 매우 얇은 SOI(Silicon On Insulator)층을 포함하는 기판을 제공하는 단계;상기 SOI층을 패터닝하여 두 개의 넓은 소오스/드레인 예정 영역과 그 사이의 좁은 채널 영역을 남기는 단계;상기 채널 영역 아래의 매립 절연 산화막을 일부 제거하여 홈을 형성하는 단계;남아 있는 SOI층을 열산화시켜 상기 채널 영역을 둘러싸는 절연막을 형성하는 단계;상기 절연막 위에 게이트용 도전물질을 증착하면서 상기 홈도 채우는 단계;상기 도전물질과 절연막을 패터닝하여 상기 홈보다 넓게 상기 채널 영역을 가로지르는 게이트와 게이트 산화막을 형성하는 단계; 및상기 소오스/드레인 예정 영역에 실리사이드로 이루어진 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 SOI층은 상기 게이트가 제어하는 전계가 채널을 완전히 조절할 수 있는 정도의 두께로 형성하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 홈을 형성하는 단계는,상기 남아 있는 SOI층 위에 포토레지스트를 형성하는 단계;상기 포토레지스트를 노광 및 현상하여 상기 채널 영역보다 넓게 오프닝을 형성하는 단계;상기 오프닝으로 드러난 부위의 매립 절연 산화막을 상기 SOI층에 대해 선택비있게 소정 두께 제거하는 단계; 및상기 포토레지스트를 전부 제거하는 단계를 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 게이트용 도전물질로는 도프트 폴리실리콘을 사용하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 게이트와 게이트 산화막을 형성하는 단계는,상기 도전물질 위에 상기 홈보다 넓게 상기 채널 영역을 가로지르는 하드마스크막을 형성하는 단계; 및상기 하드마스크막을 이용하여 상기 도전물질과 절연막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 게이트와 게이트 산화막을 형성하는 단계 이후,상기 게이트 측벽에 절연막 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 소오스/드레인을 형성하는 단계는,상기 게이트가 형성된 결과물 상에 고융점 금속을 증착하는 단계; 및상기 기판을 열처리하여 상기 고융점 금속과 상기 소오스/드레인 예정 영역의 실리콘을 반응시켜 자기정렬적인 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 소오스/드레인의 바닥이 상기 매립 절연 산화막에 닿도록 형성하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
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