KR19990018279A - 살리사이드에 의한 게이트-소스-드레인 쇼트를 방지하는 모스펫 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 살리사이드에 의한 게이트-소스-드레인(GSD) 쇼트를 방지하는 모스펫 소자에 관한 것으로, LDD를 갖는 모스펫 소자의 게이트 전극과 활성화 영역의 상부에 배선을 완료하는 과정에서의 접촉저항을 줄이기 위한 실리사이드를 형성함에 있어서, 게이트 전극의 상부에 저온산화막을 성장시킨 다음 스페이서 형성 후 노출되는 상기 저온산화막의 단부에 오목한 홈을 만들어서 전이금속의 실리사이데이션 진행시 게이트 전극과 활성화 영역(소스/드레인 영역) 상부의 전이금속이 부피팽창되는 것을 흡수토록 한 데에 그 특징이 있다.
Description
본 발명은 소스/드레인 실리사이드를 갖는 모스펫 소자에 관한 것으로서, 보다 상세하게는 게이트 전극과 소스/드레인 영역의 상부에 실리사이드를 형성하는 살리사이드(Self Aligned Silicide) 공정에 의해 발생하게 되는 게이트와 소스/드레인간 쇼트를 방지코자 한 엘디디(LDD, Lightly Doped Drain)를 갖는 모스펫(MOSFET) 트랜지스터와 그 제조방법에 관한 것이다.
반도체 장치의 LDD 모스펫 트랜지스터는 게이트 전극과 소스/드레인 영역(활성화 영역, Active regime)에 외부 전극을 연결하고 배선을 진행하는 과정에서의 접촉저항을 줄이기 위하여 실리사이드를 채용하고 있다.
이를 전형적인 모스펫 트랜지스터의 제조 공정을 보인 도 1 내지 도 6의 단면도들을 참조하여 구체적으로 설명하고자 한다.
먼저 실리콘 기판(10)의 표면 근방에 웰(도면에는 도시하지 않음)들을 형성한 후, 도 1에 나타낸 바와 같이 각각의 웰 중앙 상부에 순차적으로 게이트 산화막(20)과 게이트 전극(30)를 형성하고, 도 2에 나타낸 바와 같이 상기 결과물 상부에 열산화법에 의한 제1산화막(22)과 CVD(Chemical Vapor Deposition)법에 의한 제2산화막(24)을 형성한다.
다음 도 3에 도시된 바와 같이, 건식식각 공정을 사용하여 상기 제2산화막(24)과 제1산화막(22)을 선택적으로 식각, 제거하여 게이트 전극(30)의 측벽에 스페이서를 만들고, 적절한 이온주입 공정으로 각 웰의 표면근방에 불순물 이온을 주입 및 활성화시켜 소스/드레인 영역(도면에는 미도시)를 형성한 다음, 도 4에 도시된 바와 같이 상기 결과물의 상부 전면에 전이금속으로 Ti(41)를 증착한다.
다음 도 5에서와 같이 살리사이데이션(Silicidation)을 진행하여 Ti를 실리사이드화 한 후 미반응 Ti를 제거하고, 반복 열처리를 진행하여 게이트 전극(30)과 소스/드레인 영역 상부에 실리사이드(42)(42a)를 완성하게 된다.
그러나, 반복 열처리에 의한 실리사이데이션 진행시 순수한 Ti(전이금속)가 실리사이드화 되면서 약 3.5 배의 부피 팽창을 하게 되며, 공정 조건에 따라 차이는 있지만 도 6에 도시된 바와 같이 게이트 전극(30) 상부와 활성화 영역 상부의 실리사이드(42)(42a)가 스페이서를 통하여 서로 연결되어 전기적으로 게이트 전극(30)과 소스/드레인에 쇼트(이하, GSD 쇼트라 함)가 발생하게 되는 바, 결국 소자를 열화시키게 되는 것이다.
상기와 같은 GSD 쇼트를 방지하기 위한 방법으로 스페이서의 길이를 늘려주는 방법이 쓰이기도 하지만, 이 방법은 LDD 영역의 길이가 늘어나게 되어 반도체 장치의 속도를 떨어뜨리는 원인을 제공하게 되므로 바람직한 방법으로 볼 수 없다.
본 발명의 목적은 반도체 소자의 배선공정시 접촉저항을 줄이기 위한 실리사이드의 형성 공정, 즉 살리사이드 공정시 GSD 쇼트를 방지할 수 있는 모스펫 소자 및 그 제조방법을 제공하는 데에 있다.
또한 본 발명의 다른 목적은 상기 살리사이드에 의한 GSD 쇼트를 방지하는 모스펫 소자의 제조방법을 제공하는 데에 있다.
상기 본 발명의 목적을 달성하기 위한 살리사이드에 의한 GSD 쇼트를 방지하는 모스펫 소자는, LDD를 갖는 모스펫 소자의 배선을 완료하는 과정에서의 접촉저항을 줄이기 위해 게이트 전극과 활성화 영역의 상부에 실리사이드를 형성함에 있어서, 게이트 전극의 상부에 저온산화막을 성장시켜 게이트 폴리산화막, 즉 게이트 전극 산화시 형성되는 산화막의 두께를 증가시키고, 스페이서 형성 후 노출되는 상기 저온산화막의 단부에 오목한 홈을 만들어서 전이금속의 실리사이데이션 진행시 게이트 전극과 활성화 영역(소스/드레인 영역) 상부의 전이금속이 부피팽창되는 것을 흡수토록 한 데에 그 특징이 있다.
또한 본 발명에 따른 살리사이드에 의한 GSD 쇼트를 방지하는 모스펫 소자의 제조방법은, 웰과 소자분리 구조가 형성된 반도체 기판의 웰 영역 중앙 상부에 게이트 산화막 및 게이트 전극을 형성하는 단계, 상기 게이트를 산화시킨 후 기판 상부 전면에 저온산화막을 형성하는 단계, 상기 결과물 상부로부터 활성화 영역(소스/드레인 형성 영역)에 불순물을 저농도로 이온 주입하는 단계, 상기 결과물 상부 전면에 산화막을 형성하고 전면식각에 의해서 게이트 전극의 측벽에 스페이서를 형성하는 단계, 상기 게이트 상부 양 측부와 스페이서 하부의 노출되는 저온산화막의 단부를 식각하여 게이트 안쪽으로 오목한 형상의 홈을 만드는 단계, 및 상기 결과물 상부에 전이금속을 증착한 후 1차 실리사이데이션을 진행하고, 미반응 전이금속을 제거한 다음 반복 열처리를 통하여 게이트 전극과 활성화 영역 상부에 실리사이드 형성하는 단계를 포함하는 데에 그 특징이 있다.
도 1 내지 도 6은 종래기술에 의한 소스/드레인 실리사이드를 갖는 모스펫 트랜지스터의 제조공정을 보인 단면도들.
도 7 내지 도 12는 본 발명에 따른 모스펫 트랜지스터의 제조공정을 보인 단면도들.
도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 20,22,22a,24 : 산화막
30 : 게이트 전극 41 : Ti
42, 42a : 실리사이드
이하, 본 발명에 따른 살리사이드에 의한 게이트-소스-드레인 쇼트를 방지하는 모스펫 소자의 제조 공정을 첨부된 도 7 내지 도 12의 단면도들을 참조하여 상세하게 설명하고자 한다.
본 발명에 의하면, 먼저 도 7에 도시된 바와 같이 실리콘 기판(10) 위에 웰 영역(도면에는 도시하지 않음) 및 소자분리 구조를 형성한 후, 그 상부에 산화막과 폴리실리콘을 침적 및 사진 식각 공정을 이용, 패터닝하여 각 웰의 중앙 상부에 게이트산화막(20) 및 폴리실리콘 게이트 전극(30)을 형성한다.
다음 도 8에서와 같이, 상기 게이트 전극(30)을 열산화한 후, 그 결과물 상부에 두께 100∼200Å 정도의 산화박막(22a)을 성장시킨 후, 상기 결과물 상부에 스페이서 형성을 위하여 SiN막(24)을 침적한다.
이 때에 LDD 형성을 위한 이온주입 공정 조건에 영향을 주지않기 위해서 산화박막(22a)으로는 800℃ 미만에서 성막이 가능한 산화막을 사용하는 것이 바람직하다.
다음 도 9에 도시된 바와 같이, 건식식각 공정을 이용하여 상기 SiN막(24)과 산화박막(22a)을 건식식각 공정을 이용하여 선택적으로 식각 제거하여, 게이트 전극(30)의 측벽에 스페이서를 형성한다.
스페이서 형성 공정시 상기 산화박막(22a)은 EPD(End Point Detection)를 용이하게 하여 스페이서 건식식각 중 발생하는 활성화 영역(소스/드레인 형성 영역)의 손상을 방지함과 동시에 반도체 장치의 오버랩 커페시턴스를 감소시키는 역할을 하게 된다.
다음 도 10에서와 같이, 등방성 습식식각을 이용하여 게이트 전극(30)의 상부와 스페이서 하부 양 측면에 드러난 산화박막(22a)의 단부에 깊이 200Å 정도로 오목하게 식각홈(22')을 형성한다.
이어서 도 11에 도시된 바와 같이, 상기 결과물 상부에 전이금속으로 Ti(41)를 침적하고 열처리를 통해 1차 실리사이데이션을 진행한 다음, 미반응 Ti를 선택적으로 제거한다. Ti의 실리사이데이션 공정에서 폴리실리콘으로된 게이트 전극(30)과 활성화 영역의 상부에 위치하는 Ti는 실리사이드화 되고, SiN막(24)으로 된 스페이서 상부의 Ti는 미반응 상태로 남아 있게 되며, 이후 미반응 Ti를 제거하게 되면 게이트 전극(30)과 활성화 영역 상부에만 실리사이드(42)(42a)가 형성된다.
다음 재차 열처리 공정을 반복적으로 진행하여 실리사이데이션을 완성한다. 이때에 상기 산화박막(22a)에 오목하게 형성된 식각홈(22')은 Ti가 실리사이드화 될 때 팽창되는 부피를 흡수하여 게이트 전극(30)과 활성화 영역 상부의 실리사이드(42)(42a)가 서로 연결되는 것을 방지하게 되는 것이다.
이와 같은 본 발명에 의해 제조된 0.35㎛ 게이트 소스/드레인 이하의 트랜지스터들과 기존의 공정 조건으로 제조한 모스펫 트랜지스터를 비교하여 보았더니, 실제로 항복전압(Threshold Voltage), 포화전류(Saturation Current), 절연파괴(Breakdown) 등의 전기적 특성이 동일 내지는 비슷하였으며, 본 발명에 의한 트랜지스터의 경우 GSD 쇼트에 의한 소자 열화 현상을 거의 확인할 수 없었다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 기존 엘디디 모스펫 소자의 게이트 폴리산화막을 두껍게 강화하는 저온(800℃ 이하) 산화박막을 더 형성하고 여기에 소정의 오목한 식각홈을 형성하여, 게이트 전극과 활성화 영역 상부에 실리사이드 형성시 전이금속의 부피팽창에 의해 연결되는 것을 방지하므로서 살리사이드에 의한 GSD 쇼트 발생 문제를 해결할 수 있었다.
Claims (7)
- LDD를 갖는 모스펫 소자의 배선을 완료하는 과정에서의 접촉저항을 줄이기 위해 게이트 전극과 활성화 영역의 상부에 실리사이드를 형성함에 있어서, 게이트 전극 산화후 형성되는 게이트 폴리산화막 위에 저온산화막을 성장시키고, 스페이서 형성 후에 노출되는 상기 저온산화막의 단부에 오목한 홈을 만들어서 전이금속의 실리사이데이션 진행시 게이트 전극과 활성화 영역(소스/드레인 영역) 상부의 전이금속이 부피팽창되는 것을 흡수토록 한 것을 특징으로 하는 살리사이드에 의한 게이트-소스-드레인 쇼트를 방지하는 모스펫 소자.
- 웰과 소자분리 구조가 형성된 반도체 기판의 웰 영역 중앙 상부에 게이트 산화막 및 게이트 전극을 형성하는 단계, 상기 게이트를 산화시킨 후 기판 상부 전면에 저온산화막을 형성하는 단계, 상기 결과물 상부 전면에 산화막을 형성하고 전면식각에 의해서 게이트 전극의 측벽에 스페이서를 형성하는 단계, 상기 게이트 상부 양 측부와 스페이서 하부의 저온산화막 단부를 식각하여 게이트 안쪽으로 오목한 형상으로 홈을 만드는 단계, 및 상기 결과물 상부에 전이금속을 증착한 후 1차 실리사이데이션을 진행하고, 미반응 전이금속을 제거한 다음 반복 열처리를 통하여 게이트 전극과 활성화 영역 상부에 실리사이드 형성하는 단계를 포함하는 살리사이드에 의한 게이트-소스-드레인 쇼트를 방지하는 모스펫 소자의 제조방법.
- 제 2 항에 있어서, 상기 저온산화막의 오목한 홈을 습식식각에 의한 형성하는 것을 특징으로 하는 살리사이드에 의한 게이트-소스-드레인 쇼트를 방지하는 모스펫 소자의 제조방법.
- 제 2 항에 있어서, 상기 저온산화막에 200Å의 깊이로 오목한 홈을 형성하는 것을 특징으로 하는 살리사이드에 의한 게이트-소스-드레인 쇼트를 방지하는 모스펫 소자의 제조방법.
- 제 2 항에 있어서, 상기 저온산화막은 800℃ 이하의 공정 온도에서 형성하는 것을 특징으로 하는 살리사이드에 의한 게이트-소스-드레인 쇼트를 방지하는 모스펫 소자의 제조방법.
- 제 2 항에 있어서, 상기 전이금속은 Ti, Ni, Co 또는 이들의 합금인 것을 특징으로 하는 살리사이드에 의한 게이트-소스-드레인 쇼트를 방지하는 모스펫 소자의 제조방법.
- 제 2 항에 있어서, 상기 전이금속은 플라즈마 증착법을 사용하여 증착하는 것임을 특징으로 하는 살리사이드에 의한 게이트-소스-드레인 쇼트를 방지하는 모스펫 소자의 제조방법.
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1997
- 1997-08-27 KR KR1019970041429A patent/KR19990018279A/ko not_active IP Right Cessation
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1998
- 1998-07-03 JP JP10189430A patent/JPH1174509A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564416B1 (ko) * | 1998-12-30 | 2006-07-06 | 주식회사 하이닉스반도체 | 반도체소자의 살리사이드층 형성방법 |
| KR20160035378A (ko) * | 2014-09-23 | 2016-03-31 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1174509A (ja) | 1999-03-16 |
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