KR100476887B1 - 소오스 및 드레인 영역의 실리사이드층이 확장된 모스트랜지스터 및 그 제조방법 - Google Patents
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Abstract
소오스 및 드레인 영역의 실리사이드층이 확장된 모스 트랜지스터 및 그 제조방법이 제공된다. 엘디디 구조를 갖는 모스 트랜지스터에서 고도핑 불순물 영역뿐만 아니라 저도핑 불순물 영역에서도 살리사이드 공정을 진행하여 저항을 줄이기 위하여 게이트전극을 패터닝한 후에 게이트전극의 측벽에 I자형의 본체부와 본체부 하단에서 연장된 돌출부를 갖는 L자형의 스페이서를 형성한다. 먼저 고도핑 불순물 영역에서 제1 실리사이드층을 형성하고, L자형의 스페이서의 돌출부를 제거하여 저도핑 불순물 영역의 표면 일부를 노출시킨다. 상기 노출된 저도핑 불순물 영역에서 상기 고도핑 불순물 영역보다 상대적으로 얇은 제2 실리사이드층을 형성하여 소오스 및 드레인 영역의 저항을 감소시킬 수 있는 효과가 있다.
Description
본 발명은 모스 트랜지스터 및 그 제조방법에 관한 것으로, 특히 소오스 및 드레인 영역의 실리사이드층이 확장된 모스 트랜지스터 및 그 제조방법에 관한 것이다.
고속을 요구하는 디바이스들이 급증하면서 게이트, 소오스 및 드레인 영역의 저항을 동시에 낮출 수 있는 살리사이드(Salicide; self aligned silicide) 공정이 널리 사용되고 있다. 살리사이드 공정은 폴리실리콘으로 형성된 게이트전극의 상면 및 실리콘 기판의 활성영역 상에 동시에 실리사이드막을 형성하는 공정으로 콘택저항과 쉬트저항(sheet resistance)을 동시에 낮출 수 있는 잇점이 있다.
도 1은 종래기술에 의한 저도핑 드레인(Lightly Doped Drain; 이하 LDD라 함) 영역을 갖는 모스 트랜지스터를 나타내는 단면도이다.
도 1을 참조하면, 반도체기판(2) 상에 활성영역을 정의하는 필드영역(4)이 형성되어 있다. 상기 활성영역의 소정영역에 게이트 절연막(6), 게이트 전극(8) 및 게이트 실리사이드층(16a)이 적층되어 이루어진 게이트스택이 형성되어 있다. 상기 게이트스택의 양 측벽에는 게이트 스페이서(12)가 형성되어 있다. 상기 게이트 스페이서(12) 하부의 반도체기판 표면에 저도핑 불순물 영역(10)이 형성되어 있고, 상기 게이트 스페이서(12)와 인접한 반도체기판(2)의 활성영역에는 고도핑 불순물 영역(14)이 형성되어 있다. 상기 고도핑 불순물 영역(14)의 표면에는 실리사이드층(16b)이 형성되어 있다.
엘디디 구조를 갖는 모스 트랜지스터의 특징은 게이트 스택에 자기정렬된 저도핑 불순물 영역이 채널 영역과 고도핑 불순물 영역 사이에 위치한 구조이다. 이러한 저도핑 불순물 영역은 드레인과 채널영역 사이의 전계를 감소시켜 높은 인가전압에서도 소오스로부터 방출된 캐리어가 급속히 가속되지 않게 하여 핫 캐리어에 의한 소자의 열화를 해결할 수 있다. 그런데, 종래기술에 의한 엘디디 구조를 갖는 모스 트랜지스터는 상기 저도핑 불순물 영역(10)이 형성된 활성영역 상에서는 상기 게이트 스페이서(12)로 인하여 실리사이드층이 형성되지 않아 저항을 줄일 수 없는 문제점이 있다. 디자인 룰이 감소함에 따라서 게이트전극의 길이는 감소하지만 이에 대응하여 게이트 스페이서 폭을 줄여서 실리사이드층의 형성영역을 넓게 할 수는 없다. 이는 소오스 및 드레인 영역에 이온주입된 불순물에 의한 측면 확산(lateral diffusion)의 문제가 발생하기 때문이다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 엘디디 구조를 갖는 모스 트랜지스터의 저도핑 불순물 영역에서도 살리사이드 공정을 진행하여 저항을 줄일 수 있는 모스 트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 모스 트랜지스터의 제조방법은 반도체기판에 활성영역을 정의하는 필드영역을 형성하고, 상기 활성영역 상에 게이트 절연막을 개재한 게이트전극을 패터닝 한다. 상기 게이트전극 및 상기 필드영역을 이온주입 마스크로 사용하여 상기 활성영역에 저도핑 불순물 영역을 형성하고, 상기 게이트전극의 측벽에 패터닝된 내부 절연막 및 외부 절연막이 순차적으로 적층된 게이트 스페이서를 형성한다. 상기 게이트 스페이서 및 필드영역을 이온주입 마스크로 사용하여 상기 활성영역에 고도핑 불순물 영역을 형성하고 상기 패터닝된 외부 절연막을 제거하여 상기 게이트전극의 측벽에 I자형의 본체부와 본체부의 하단부에서 연장된 돌출부로 구성된 L자형 스페이서를 형성한다. 상기 L자형 스페이서와 인접한 상기 고도핑 불순물 영역에 제1 실리사이드층을 형성하고 상기 L자형 스페이서의 돌출부를 제거하여 상기 저농도 불순물 영역의 일부 표면을 노출시킨다. 상기 노출된 저도핑 불순물 영역에 상기 제1 실리사이드층보다 상대적으로 얇은 제2 실리사이드층을 형성한다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 모스 트랜지스터는 반도체기판과 상기 반도체기판에 활성영역을 정의하는 필드영역이 형성되어 있고, 상기 활성영역 상에 게이트절연막을 개재하여 게이트전극이 형성되어 있다. 상기 게이트전극의 측벽에는 I자형 스페이서가 형성되어 있으며 상기 게이트 전극에 인접한 상기 반도체기판에는 저도핑 불순물 영역 및 고도핑 불순물 영역이 형성되어 있다. 상기 고도핑 불순물 영역의 표면에는 제1 실리사이드층이 형성되어 있다. 상기 I자형 스페이서 및 상기 제1 실리사이드층 사이의 상기 저도핑 불순물 영역 상에 상기 제1 실리사이드층보다 상대적으로 낮은 두께를 갖는 제2 실리사이드층이 형성되어 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 2는 본 발명에 따른 저도핑 불순물 영역의 표면에 실리사이드층을 형성한 모스 트랜지스터의 구조이다.
도 2를 참조하면, 기판(20) 내에는 활성영역을 정의하는 필드영역(22)이 형성되어 있다. 상기 활성영역의 소정영역 상에는 게이트 절연막(24)을 개재하여 게이트전극(26)이 형성되어 있다. 상기 게이트전극(26)의 양측벽에는 I자형 스페이서(35)가 형성되어 있으며, 상기 게이트전극(26)에 인접한 양측면의 반도체기판(20)의 표면에는 저도핑 불순물 영역(28) 및 고도핑 불순물 영역(40)이 형성되어 있다. 상기 고도핑 불순물 영역(40)의 표면에는 제1 실리사이드층(42a)이 형성되어 있으며, 상기 게이트전극(26)의 상면에는 게이트 실리사이드층(42b)이 형성되어 있다. 상기 저도핑 불순물 영역(28)의 표면 일부에는 제2 실리사이드층(46)이 형성되어 있다. 상기 제2 실리사이드층(46)은 상기 제1 실리사이드층(42a)에 대비하여 상대적으로 두께가 얇은 것이 바람직하다.
상술한 구조는 상기 저도핑 불순물 영역(28)의 표면에서도 실리사이드층이 형성되어 저항을 감소시켜 소자의 속도를 향상시킬 수가 있다. 상기 게이트전극(26)의 측벽에 형성되어 있는 상기 I자형 스페이서(35)는 상기 게이트전극(26)과 상기 불순물 영역(28, 40)과의 단락을 방지하는 역할을 한다.
이하, 상기의 구조를 형성하기 위한 제조방법을 도면과 함께 설명한다. 제조방법에서는 상기 구조와 동일한 부분에서는 동일 도면부호를 사용한다.
(실시예1)
도 3a 내지 도 3h는 본 발명의 제1 실시예에 따른 소오스 및 드레인 영역의 실리사이드층이 확장된 모스 트랜지스터의 제조방법을 나타내는 단면도들이다.
도 3a를 참조하면, 반도체기판(20) 내에 활성영역을 정의하는 필드영역(22)을 형성한다. 즉, 상기 반도체기판(20)을 식각하여 트렌치를 형성하고, 상기 트렌치를 충분히 채우는 절연물을 매립하고 화학기계적 연마하여 필드영역(22)을 형성한다.
다음으로, 상기 반도체기판(20) 전면에 절연막 및 게이트전극 도전막을 형성하고 패터닝하여 게이트 절연막(24) 및 게이트전극(26)을 형성한다. 상기 게이트전극 도전막은 불순물이 도핑된 폴리실리콘을 사용하며, 그 밖에도 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN)로 구성된 일군에서 선택된 적어도 하나를 사용할 수 있다.
다음으로, 상기 게이트전극(26) 및 상기 필드영역(22)을 이온주입의 마스크로 사용하여 상기 활성영역에 저농도로 이온주입하여 저도핑 불순물 영역(28)을 형성한다.
다음으로, 상기 게이트전극(26)을 포함하는 기판 전면에 절연막을 얇게 형성한 후에 전면식각하여 절연막 스페이서(30)를 형성한다. 상기 절연막 스페이서(30)는 실리콘 산화막으로 형성할 수 있다.
본 발명의 실시예에서는 저농도 이온주입을 실시한 후에 상기 절연막 스페이서(30)를 형성하는데, 순서를 바꾸어 상기 절연막 스페이서(30)를 형성한 후에 저농도 이온주입을 실시할 수도 있다.
도 3b를 참조하면, 상기 기판 전면에 내부 절연막(32) 및 외부 절연막(38)을 순서대로 적층한다.
상기 내부 절연막(32)은 실리콘 산화막으로 형성할 수 있다.
상기 외부 절연막(38)은 제1 외부 절연막(34) 및 제2 외부 절연막(36)으로 구성할 수 있으며, 상기 제1 외부 절연막(34) 및 제2 외부 절연막(36)은 서로 다른 식각률을 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 상기 제1 외부 절연막(34)은 실리콘 질화막으로 형성할 수 있으며, 상기 제2 외부 절연막(36)은 실리콘 산화막으로 형성할 수 있다. 상기 제1 외부 절연막(34)은 상기 내부 절연막(32)에 대비하여 상대적으로 얇게 형성하는 것이 바람직하다.
도 3c를 참조하면, 상기 내부 절연막(32) 및 상기 외부 절연막(38)을 이방성 건식식각으로 패터닝하여 상기 절연막 스페이서(30)의 측벽에 게이트 스페이서(39)를 형성한다. 상기 게이트 스페이서(39)는 패터닝된 내부 절연막(32) 및 패터닝된 외부 절연막(38)으로 구성되어 있으며, 상기 패터닝된 외부 절연막(38)은 패터닝된 제1 외부 절연막(34) 및 패터닝된 제2 외부 절연막(36)으로 구성되어 있다.
이 때 건식식각에서 상기 내부 절연막(32)을 전부 식각하지 않고 약 50Å 정도 잔존시키는 것이 바람직하다.
다음으로, 상기 게이트전극(26), 상기 절연막 스페이서(30), 상기 게이트 스페이서(39), 및 상기 필드영역(22)을 이온주입 마스크로 이용하여 고농도 이온주입하여 고도핑 불순물 영역(40)을 형성한다. 상기 반도체기판 상에 잔존하는 내부 절연막(32)은 고도핑 이온주입의 버퍼막으로 작용한다.
도 3d를 참조하면, 상기 게이트 스페이서(39)를 구성하는 상기 패터닝된 외부 절연막(38)을 습식식각을 이용하여 제거하여 절연막 스페이서(30) 및 상기 패터닝된 내부 절연막(32)으로 이루어진 L자형 스페이서(33)를 형성한다. 상기 L자형 스페이서(33)는 I자형의 본체부와 I자형 본체부의 하단부에서 연장된 돌출부로 구성되어 있다.
상기 패터닝된 외부 절연막(38)이 실리콘 질화막으로 이루어진 패터닝된 제1 외부 절연막(34) 및 실리콘 산화막으로 이루어진 패터닝된 제2 외부 절연막(36)으로 이루어진 경우에는 상기 패터닝된 제2 외부 절연막(36)은 BOE(Buffered Oxide Etchant)를 이용하여, 상기 패터닝된 제1 외부 절연막(34)은 인산(H3PO4)을 이용하여 습식식각으로 제거한다. 상기 제1 외부 절연막(34)은 상술하였듯이 상기 내부 절연막(32)에 대비하여 상대적으로 얇게 형성되어 있으며, 상기 L자형 스페이서(33)의 형상이 잘 형성되게 하는 역할을 한다.
상술한 기판 상에 약 50Å의 두께로 잔존하는 내부 절연막(32)은 두 가지 열할을 하면서 습식식각 과정에서 제거된다. 첫째, 습식식각에서 사용되는 습식용액으로부터 기판을 보호하는 버퍼층으로써 작용한다. 둘째, 상기 L자형 스페이서(33)의 하단부 돌출부가 습식식각시에 짧아지는 것을 방지한다.
도 3e를 참조하면, 상기 고도핑 불순물 영역(40)의 표면 및 게이트전극(26)의 상면에 살리사이드 공정을 진행하여 제1 실리사이드층(42a) 및 게이트 실리사이드층(42b)을 형성한다. 상기 게이트 전극(26)의 상부면 뿐만 아니라 상부 측벽이 일부분 드러나 있기 때문에 상기 게이트 실리사이드층(42b)은 동일한 조건에서 상기 게이트 전극(26)의 상부면만 드러난 경우보다 부피가 클 것이다. 상기 게이트전극(26)을 구성하는 물질에 따라서는 상기 게이트전극(26)의 상면에서는 게이트 실리사이드층이 형성되지 않을 수도 있다. 상기 제1 실리사이드층(42a) 및 게이트 실리사이드층(42b)은 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐)의 금속 중에서 선택된 어느 하나의 금속으로 형성할 수 있다. 본 실시예에서는 코발트를 예로 들어 설명한다.
먼저, 상기 고도핑 불순물 영역(40)의 표면 및 게이트전극(26) 표면의 자연산화막을 제거하기 위하여 습식세정을 실시한 후, 코발트층을 증착한다. 코발트층의 증착은 통상 스퍼터링법으로 이루어진다. 이어서, 1차 열처리 공정을 실시하여 코발트 모노실리사이드(CoSi)를 형성한다. 1차 열처리는 통상적인 고속 가열기(rapid thermal annealer)에서 400℃ 내지 600℃의 온도로 수행하여 코발트가 실리콘과 접촉되어 있는 영역에는 실리사이드 반응을 유발한다. 이어서, 상기 열처리가 완료된 반도체 기판에 황산(H2SO4), 과수(H2O2), 및 물(H2O)의 혼합용액으로 세정 공정을 진행함으로써 실리사이드화 반응을 일으키지 않은 코발트층을 제거한다. 이어서, 2차 열처리 공정을 750℃ 이상의 온도에서 실시하여 코발트 모노실리사이드(CoSi)를 낮은 비저항의 코발트 다이실리사이드(CoSi2)로 상변이 시킨다.
상기 실리사이드층을 형성하기 위하여 상술한 바와 같이 2단계 열처리를 하는 방법과는 다르게 한 번의 열처리로 실리사이드층을 형성할 수도 있다. 즉, 코발트층을 형성하고 직접 750℃ 이상으로 열처리하고, 세정공정을 실시하여 미반응한 금속을 제거하여 실리사이드층을 형성할 수 있다.
도 3f를 참조하면, 상기 L자형 스페이서(33)의 돌출부를 습식식각으로 제거하여 상기 저도핑 불순물 영역(28)의 일부 표면을 노출시킨다. 상기 L자형 스페이서(33)에서 상기 게이트전극(26) 측벽에 I자형 본체부로 이루어진 I자형 스페이서(35)는 잔존하지만 I자형 본체부의 하단부에서 연장된 돌출부는 제거된다. 즉, 상기 저도핑 불순물 영역(28)의 표면 일부가 노출되게 된다. 상기 I자형 스페이서(35)는 상기 절연막 스페이서(30)만으로 구성되거나 또는 상기 절연막 스페이서(30) 및 상기 내부절연막(32)의 일부가 결합되어 구성될 수도 있다.
도 3g를 참조하면, 상기 기판 전면에 얇은 금속층(44)을 형성한다.
상기 금속층(44)은 상술한 살리사이드 공정에서 사용한 물질과 동일한 물질로 형성할 수 있으며, 형성방법은 스퍼터링법으로 형성할 수 있다. 다만, 열처리를 진행하여 기판에 실리사이드층을 형성하는 것보다는 기판과 자연스럽게 반응한 자연 실리사이드층(natural silicide layer)을 형성하는 것이 바람직하다. 자연 실리사이드층은 두 가지 서로 다른 물질이 인접할 때 발생하는 열역학적 현상에 의하여 형성된다. 즉, 두 물질이 인접하면 그 계면에서는 두 물질이 상호 확산(diffusion)하여 혼합된다. 코발트(Co)를 예로 들면, 실리콘과의 계면에서 약 30Å 정도의 코발트 모노실리사이드(CoSi)가 형성되는 것으로 알려져 있다.
도 3h를 참조하면, 세정공정을 진행하여 실리콘기판과 반응하지 않은 금속물질을 제거하면, 상기 노출된 저도핑 불순물 영역(28)에는 얇은 제2 실리사이드층(46)이 형성된다. 경우에 따라서는 코발트를 예를 들면, 코발트 모노실리사이드(CoSi)를 열처리하여 코발트 다이실리사이드(CoSi2)로 상변이 시켜 저항을 낮출 수도 있다.
상기 제2 실리사이드층(46)은 상기 고도핑 불순물 영역(40)에 형성된 제1 실리사이드층(42a)보다는 상대적으로 얇게 형성하는데, 이는 상기 불순물 영역(28, 40)과 기판 영역(20) 사이에 형성된 접합(junction)을 파괴하여 누설전류가 증가할 수 있기 때문이다.
상기 게이트전극(26)의 측벽에 잔존하는 상기 I자형 스페이서(35)는 상기 제2 실리사이드층(46)에 의하여 상기 게이트전극(26)과 상기 불순물영역(28, 40) 간의 전기적 단락(short)을 방지하는 역할을 한다.
(실시예2)
도 4a 내지 도 4h는 본 발명의 제2 실시예에 따른 소오스 및 드레인 영역의 실리사이드층이 확장된 모스 트랜지스터의 제조방법을 나타내는 단면도들이다.
제2 실시예는 상술한 제1 실시예와 대비하여 L자형 스페이서를 형성하는 방법에 차이가 있다. 반복되는 공정은 간단히 설명하며, 제1 실시예와 중복되는 부분에서는 동일한 도면부호를 사용한다.
도 4a를 참조하면, 상기 반도체기판(20) 내에 활성영역을 정의하는 필드영역(22)을 형성한다.
다음으로, 상기 기판 전면에 절연막 및 게이트전극 도전막을 형성하고 패터닝하여 게이트 절연막(24) 및 게이트전극(26)을 형성한다. 상기 게이트전극(26) 및 상기 필드영역(22)을 이온주입의 마스크로 사용하여 상기 활성영역에 저도핑으로 이온주입하여 저도핑 불순물 영역(28)을 형성한다.
본 발명의 제2 실시예에서는 상술한 제1 실시예와는 다르게 절연막 스페이서를 형성하지 않는다.
도 4b를 참조하면, 상기 기판 전면에 내부 절연막(32) 및 외부 절연막(38)을 순서대로 적층한다. 상기 내부 절연막(32)은 실리콘 산화막으로 형성할 수 있다. 상기 외부 절연막(38)은 제1 실시예와 같이 제1 외부 절연막(34) 및 제2 외부 절연막(36)으로 구성되어 질 수 있으며, 상기 제1 외부 절연막(34) 및 상기 제2 외부 절연막(36)은 서로 식각률이 다른 물질로 형성하는 것이 바람직하다. 예컨대, 상기 제1 외부 절연막(34)은 실리콘 질화막으로 형성할 수 있으며, 상기 제2 외부 절연막(36)은 실리콘 산화막으로 형성할 수 있다.
도 4c를 참조하면, 상기 내부 절연막(32) 및 상기 외부 절연막(38)을 이방성 건식식각으로 패터닝하여 상기 게이트전극(26)의 측벽에 게이트 스페이서(39)를 형성한다. 상기 게이트 스페이서(39)는 패터닝된 내부 절연막(32) 및 패터닝된 외부 절연막(38)으로 구성되며, 상기 패터닝된 외부 절연막(38)은 패터닝된 제1 외부 절연막(34) 및 패터닝된 제2 외부 절연막(36)으로 구성되어 있다. 이 때 건식식각에서 상기 내부 절연막(32)을 전부 식각하지 않고 약 50Å 정도 잔존시키는 것은 제1 실시예와 동일하다.
다음으로, 상기 게이트전극(26), 상기 게이트 스페이서(39), 및 상기 필드영역(22)을 이온주입 마스크로 이용하여 고농도 이온주입하여 고도핑 불순물 영역(40)을 형성한다. 상기 기판 상에 잔존하는 상기 내부 절연막(32)은 이온주입 공정에서 버퍼층으로 작용한다.
도 4d를 참조하면, 상기 게이트 스페이서(39)를 구성하는 상기 패터닝된 외부 절연막(38)을 습식식각으로 제거하여 패터닝된 내부 절연막으로 이루어진 L자형 스페이서(32)를 형성한다. 상기 L자형 스페이서(32)는 I자형의 본체부와 I자형 본체부의 하단부에서 연장된 돌출부로 이루어진다. 제1 실시예와 대비하여 상기 L자형 스페이서(32)는 내부 절연막으로만 이루어져 있다.상기 제2 외부 절연막(36)을 습식식각하는 동안 상기 게이트 전극(26) 상단의 상기 내부 절연막(32)이 제거되어 도 4d에 도시된 것과 같이, 상기 L자형 스페이서(32) 상부에 상기 게이트 전극(26)의 상부측벽이 일부분 드러난다.
도 4e를 참조하면, 상기 고도핑 불순물 영역(40)의 표면 및 게이트전극(26)의 상면에 살리사이드 공정을 진행하여 제1 실리사이드층(42a) 및 게이트 실리사이드층(42b)을 형성한다. 상기 게이트 실리사이드층(42b)는 상기 게이트 전극(26)의 상부면 뿐만 아니라 노출된 상부 측벽을 통해서도 형성되기 때문에, 동일한 조건에서 상기 게이트 전극(26)의 상부면만 드러난 경우보다 부피가 크게 형성될 것이다. 상기 게이트전극(26)의 물질에 따라서 상기 게이트전극(26) 상면에는 게이트 실리사이드층이 형성되지 않을 수 있다.
도 4f를 참조하면, 상기 L자형 스페이서(32)를 건식식각하여 상기 L자형 스페이서(32)의 돌출부를 제거하여 I자형 스페이서(35)를 형성하면서 상기 저농도 불순물 영역(28)의 일부 표면을 노출시킨다. 상기 L자형 스페이서(32)의 돌출부를 제거하는 식각은 제1 실시예에서는 습식식각으로 실시한 것에 대비하여 건식식각으로 실시하는 것이 바람직하다. 이는 제1 실시예에서와 같은 절연막 스페이서가 존재하지 않으므로 습식식각을 진행하면 L자형 스페이서가 모두 식각되거나 일부만 잔류할 수 있기 때문이다. 만약에 L자형 스페이서가 모두 제거되거나 또는 게이트전극 측벽에 형성된 I자형 스페이서가 얇은 경우에는 상기 게이트전극(26)과 상기 불순물 영역(28, 40) 사이에 실리사이드층을 통하여 누설전류가 발생하는 문제점이 발생할 수 있다.
도 4g를 참조하면, 상기 기판 전면에 금속층(44)을 형성하여 상기 노출된 저도핑 불순물 영역(28)의 표면과 금속물질을 반응시킨다. 기판과 금속물질간의 반응은 열처리를 수행하지 않고 자연스럽게 반응시키는 것이 바람직하다.
도 4h를 참조하면, 상기 금속층(44)에서 기판과 반응하지 않은 금속물질을 제거하면 상기 노출된 저도핑 불순물 영역(28)에 얇은 제2 실리사이드층(46)이 형성되어 저항을 감소시키는 효과를 얻을 수 있다. 경우에 따라서는 상기 제2 실리사이드층(46)을 형성한 후에는 저항을 보다 감소시키기 위하여 열처리를 수행할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 종래의 엘디디 구조를 갖는 모스 트랜지스터에서 게이트 스페이서가 형성되어 실리사이드층을 형성할 수 없었던 저도핑 드레인 영역의 일부 표면에도 실리사이드층을 형성하여 소오스 및 드레인 영역의 저항을 감소시킬 수 있는 효과가 있다.
도 1은 종래기술에 의한 엘디디 구조를 갖는 모스 트랜지스터를 나타내는 단면도,
도 2는 본 발명에 따른 저도핑 불순물 영역에 실리사이드층을 형성한 모스 트랜지스터의 구조,
도 3a 내지 도 3h는 본 발명의 제1 실시예에 따른 소오스 및 드레인 영역의 실리사이드층이 확장된 모스 트랜지스터의 제조방법을 나타내는 단면도들,
도 4a 내지 도 4h는 본 발명의 제2 실시예에 따른 소오스 및 드레인 영역의 실리사이드층이 확장된 모스 트랜지스터의 제조방법을 나타내는 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명
26 : 게이트전극 28 : 저도핑 불순물 영역
33 : L자형 스페이서 35 : I자형 스페이서
40: 고도핑 불순물 영역 42a : 제1 실리사이드층
46: 제2 실리사이드층
Claims (23)
- 기판에 활성영역을 정의하는 필드영역을 형성하는 단계;상기 활성영역 상에 게이트 절연막을 개재한 게이트전극을 형성하는 단계;상기 게이트전극 및 상기 필드영역을 이온주입 마스크로 사용하여 저농도 이온주입하여 상기 활성영역에 저도핑 불순물 영역을 형성하는 단계;상기 게이트전극의 측벽에 패터닝된 내부 절연막 및 패터닝된 외부 절연막으로 이루어진 게이트 스페이서를 형성하는 단계;상기 게이트전극, 상기 게이트 스페이서 및 상기 필드영역을 이온주입 마스크로 사용하여 고농도 이온주입하여 상기 활성영역에 고도핑 불순물 영역을 형성하는 단계;상기 패터닝된 외부절연막을 습식식각하여 상기 게이트 전극의 상부측벽을 일부분 노출시킴과 동시에, 상기 게이트전극의 측벽에 I자형의 본체부와 I자형 본체부의 하단부에서 연장된 돌출부로 구성된 L자형 스페이서를 형성하는 단계;상기 L자형 스페이서와 인접한 상기 고도핑 불순물 영역의 표면에 제1 실리사이드층을 형성함과 동시에 상기 게이트 전극의 상부에 게이트 실리사이드층을 형성하는 단계;상기 L자형 스페이서의 돌출부를 제거하여 I자형 스페이서를 형성하되 상기 저도핑 불순물 영역의 일부 표면을 노출시키는 단계; 및상기 노출된 저도핑 불순물 영역에 제2 실리사이드층을 형성하는 단계를 포함하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 패터닝된 외부 절연막은 패터닝된 제1 외부 절연막 및 패터닝된 제2 외부 절연막의 적층구조로 이루어지며 상기 패터닝된 제1 외부 절연막과 상기 패터닝된 제2 외부 절연막은 서로 다른 식각률을 갖는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 패터닝된 제1 외부 절연막은 실리콘 질화막으로 형성하며, 상기 패터닝된 제2 외부 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 패터닝된 제1 외부 절연막은 상기 내부 절연막에 대비하여 상대적으로 얇게 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 패터닝된 내부 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 게이트 스페이서을 형성하기 전에 상기 게이트전극 측벽에 절연막 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 절연막 스페이서는 실리콘 산화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 게이트 스페이서를 형성하는 단계는,상기 게이트전극을 포함하는 기판 전면에 내부 절연막 및 외부 절연막을 순차적으로 형성하는 단계; 및상기 외부 절연막 및 내부 절연막을 순차적으로 이방성 건식식각하여 패터닝하는 단계를 포함하되, 상기 기판 상에 상기 내부절연막의 일부는 잔류하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 8 항에 있어서,상기 잔류하는 내부절연막의 두께는 약 50Å 정도로 하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 제1 실리사이드층을 형성하는 단계는,상기 고도핑 불순물 영역을 포함하는 기판 전면에 금속층을 형성하는 단계;상기 금속층을 열처리하여 상기 금속을 상기 고도핑 불순물 영역과 반응시키는 단계; 및상기 금속층에서 미반응 금속을 제거하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 11 항에 있어서,상기 제1 실리사이드층을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 11 항에 있어서,상기 금속층은 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 중에서 선택된 어느 하나의 금속으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 13 항에 있어서,상기 금속층을 코발트로 형성하는 경우에 있어서,상기 미반응 금속을 제거하는 단계는 황산(H2SO4), 과산화수소(H2O2 ), 및 물(H2O)의 혼합용매로 습식식각하여 이루어지는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 저도핑 불순물 영역에 제2 실리사이드층을 형성하는 단계는,상기 저도핑 불순물 영역을 포함하는 기판 전면에 금속층을 증착하는 단계;상기 저도핑 불순물 영역과 상기 금속층 사이에 자연 실리사이드막을 형성시키는 단계; 및상기 금속층에서 미반응 금속을 제거하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 15 항에 있어서,상기 금속층은 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 중에서 선택된 어느 하나의 금속으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 15 항에 있어서,상기 제2 실리사이드층을 열처리 하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 게이트전극은 불순물이 도핑된 폴리실리콘, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN)로 구성된 일군에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 제2 실리사이드층은 상기 제1 실리사이드층에 대비하여 상대적으로 얇게 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 반도체기판;상기 반도체기판에 활성영역을 정의하는 필드영역;상기 활성영역 상에 게이트 절연막을 개재하여 형성된 게이트전극;상기 게이트전극의 측벽에 형성된 I자형 스페이서;상기 게이트 전극의 측면의 상기 반도체기판에 형성된 저도핑 불순물 영역 및 고도핑 불순물 영역;상기 고도핑 불순물 영역 표면에 형성된 제1 실리사이드층;상기 I자형 스페이서 및 상기 제1 실리사이드층 사이의 상기 저도핑 불순물 영역 상에 형성된 제2 실리사이드층; 및상기 게이트 전극의 상부에 형성된 게이트 실리사이드층을 포함하되,상기 I자형 스페이서 상부에 상기 게이트 전극의 상부측벽의 일부분이 노출된 것을 특징으로 하는 모스 트랜지스터.
- 제 17 항에 있어서,상기 제2 실리사이드층은 상기 제1 실리사이드층에 대비하여 상대적으로 두께가 얇은 것을 특징으로 하는 모스 트랜지스터.
- 삭제
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