JP2000106430A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2000106430A JP2000106430A JP10273544A JP27354498A JP2000106430A JP 2000106430 A JP2000106430 A JP 2000106430A JP 10273544 A JP10273544 A JP 10273544A JP 27354498 A JP27354498 A JP 27354498A JP 2000106430 A JP2000106430 A JP 2000106430A
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Abstract
(57)【要約】
【課題】 ＬＤＤ構造を有する半導体装置におけるホッ
トキャリア寿命の向上を図る。 【解決手段】 本発明のＬＤＤ構造を有する半導体装置
は、Ｐ型の半導体基板１上に形成されたゲート電極３
上，Ｎ−型ソース・ドレイン領域５上及びＮ＋型ソース
・ドレイン領域７上にチタンシリサイド膜９が形成され
ていること特徴とするものである。
トキャリア寿命の向上を図る。 【解決手段】 本発明のＬＤＤ構造を有する半導体装置
は、Ｐ型の半導体基板１上に形成されたゲート電極３
上，Ｎ−型ソース・ドレイン領域５上及びＮ＋型ソース
・ドレイン領域７上にチタンシリサイド膜９が形成され
ていること特徴とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に言えばＬＤＤ（lightly dopeddrain）
構造を有する半導体装置におけるホットキャリア寿命の
向上を図る技術に関する。
方法に関し、更に言えばＬＤＤ（lightly dopeddrain）
構造を有する半導体装置におけるホットキャリア寿命の
向上を図る技術に関する。
【０００２】
【従来の技術】従来の半導体装置として、いわゆるＬＤ
Ｄ（lightly doped drain）構造を有する半導体装置が
ある。
Ｄ（lightly doped drain）構造を有する半導体装置が
ある。
【０００３】これは、図７に示すように一導電型、例え
ばＰ型の半導体基板上にゲート酸化膜５２を介してゲー
ト電極５３が形成され、そのゲート電極５３の側壁部に
はサイドウォールスペーサ膜５４が形成されている。そ
して、前記ゲート電極５３に隣接するように基板表層に
逆導電型のＮ−型ソース・ドレイン領域５５が形成さ
れ、サイドウォールスペーサ膜５４に隣接するように基
板表層にＮ＋型ソース・ドレイン領域５６が形成される
ことで、ＬＤＤ構造が形成されている。
ばＰ型の半導体基板上にゲート酸化膜５２を介してゲー
ト電極５３が形成され、そのゲート電極５３の側壁部に
はサイドウォールスペーサ膜５４が形成されている。そ
して、前記ゲート電極５３に隣接するように基板表層に
逆導電型のＮ−型ソース・ドレイン領域５５が形成さ
れ、サイドウォールスペーサ膜５４に隣接するように基
板表層にＮ＋型ソース・ドレイン領域５６が形成される
ことで、ＬＤＤ構造が形成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなＮチャネル型ＭＯＳトランジスタにおいて、前記サ
イドウォールスペーサ膜５４にホットキャリア（電子）
が飛び込み、トラップされることによって、サイドウォ
ールスペーサ膜５４下部のＮ−型ソース・ドレイン領域
５５の電子が逃げ、この部分の抵抗値が上がり、電流増
幅率等の特性を劣化させてしまう。これが、ホットキャ
リアの寿命を短くする１つの要因と考えられる。
うなＮチャネル型ＭＯＳトランジスタにおいて、前記サ
イドウォールスペーサ膜５４にホットキャリア（電子）
が飛び込み、トラップされることによって、サイドウォ
ールスペーサ膜５４下部のＮ−型ソース・ドレイン領域
５５の電子が逃げ、この部分の抵抗値が上がり、電流増
幅率等の特性を劣化させてしまう。これが、ホットキャ
リアの寿命を短くする１つの要因と考えられる。
【０００５】従って、本発明では、ＬＤＤ構造を有する
半導体装置におけるホットキャリア寿命の向上を図るこ
とを目的とする。
半導体装置におけるホットキャリア寿命の向上を図るこ
とを目的とする。
【０００６】
【課題を解決するための手段】そこで、本発明の半導体
装置は、図６に示すようにＰ型の半導体基板１上に形成
したゲート電極３上，Ｎ−型ソース・ドレイン領域５上
及びＮ＋型ソース・ドレイン領域７上にチタンシリサイ
ド膜９が形成されていること特徴とするものである。
装置は、図６に示すようにＰ型の半導体基板１上に形成
したゲート電極３上，Ｎ−型ソース・ドレイン領域５上
及びＮ＋型ソース・ドレイン領域７上にチタンシリサイ
ド膜９が形成されていること特徴とするものである。
【０００７】また、その製造方法は、Ｐ型の半導体基板
１上にゲート酸化膜２を介してゲート電極３を形成し、
該ゲート電極３を被覆するように酸化膜４を形成した後
に、該ゲート電極３に隣接するように基板表層にＮ−型
ソース・ドレイン領域５を形成する。次に、前記ゲート
電極３の側壁部に前記酸化膜４を介してサイドウォール
スペーサ膜６を形成した後に、該サイドウォールスペー
サ膜６に隣接するように基板表層にＮ＋型ソース・ドレ
イン領域７を形成する。続いて、前記サイドウォールス
ペーサ膜７を除去した後に、前記酸化膜４を異方性エッ
チングして前記ゲート電極３上，Ｎ−型ソース・ドレイ
ン領域５上及びＮ＋型ソース・ドレイン領域７上の酸化
膜４を除去してシリコン面を露出させる。そして、全面
にチタン膜８を形成した後に、該チタン膜８を熱処理し
て前記ゲート電極３上，Ｎ−型ソース・ドレイン領域５
上及びＮ＋型ソース・ドレイン領域７上にチタンシリサ
イド膜９を形成する工程とを具備したこと特徴とするも
のである。
１上にゲート酸化膜２を介してゲート電極３を形成し、
該ゲート電極３を被覆するように酸化膜４を形成した後
に、該ゲート電極３に隣接するように基板表層にＮ−型
ソース・ドレイン領域５を形成する。次に、前記ゲート
電極３の側壁部に前記酸化膜４を介してサイドウォール
スペーサ膜６を形成した後に、該サイドウォールスペー
サ膜６に隣接するように基板表層にＮ＋型ソース・ドレ
イン領域７を形成する。続いて、前記サイドウォールス
ペーサ膜７を除去した後に、前記酸化膜４を異方性エッ
チングして前記ゲート電極３上，Ｎ−型ソース・ドレイ
ン領域５上及びＮ＋型ソース・ドレイン領域７上の酸化
膜４を除去してシリコン面を露出させる。そして、全面
にチタン膜８を形成した後に、該チタン膜８を熱処理し
て前記ゲート電極３上，Ｎ−型ソース・ドレイン領域５
上及びＮ＋型ソース・ドレイン領域７上にチタンシリサ
イド膜９を形成する工程とを具備したこと特徴とするも
のである。
【０００８】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【０００９】図１において、一導電型、例えばＰ型の半
導体基板１の活性領域上にゲート酸化膜２を形成し、該
ゲート酸化膜２上に導電膜としてポリシリコン膜を形成
し、該ポリシリコン膜をパターニングしてゲート電極３
を形成する。
導体基板１の活性領域上にゲート酸化膜２を形成し、該
ゲート酸化膜２上に導電膜としてポリシリコン膜を形成
し、該ポリシリコン膜をパターニングしてゲート電極３
を形成する。
【００１０】図２において、前記ゲート電極３を被覆す
るように熱酸化して成る酸化膜４を形成し、ゲート電極
３をマスクにして前記基板１に、例えば、リンイオンを
注入してゲート電極３に隣接するように基板表層に逆導
電型、例えばＮ−型のソース・ドレイン領域５を形成す
る。
るように熱酸化して成る酸化膜４を形成し、ゲート電極
３をマスクにして前記基板１に、例えば、リンイオンを
注入してゲート電極３に隣接するように基板表層に逆導
電型、例えばＮ−型のソース・ドレイン領域５を形成す
る。
【００１１】図３において、全面にシリコン窒化膜を形
成した後に、該シリコン窒化膜を異方性エッチングして
前記ゲート電極３の側壁部にサイドウォールスペーサ膜
６を形成する。そして、前記ゲート電極３及びサイドウ
ォールスペーサ６をマスクにして前記基板１に、例え
ば、ヒ素イオンを注入して前記サイドウォールスペーサ
６に隣接するように基板表層に逆導電型、例えば、Ｎ＋
型のソース・ドレイン領域７を形成してＬＤＤ（lightly
doped drain）構造のソース・ドレイン領域を形成す
る。
成した後に、該シリコン窒化膜を異方性エッチングして
前記ゲート電極３の側壁部にサイドウォールスペーサ膜
６を形成する。そして、前記ゲート電極３及びサイドウ
ォールスペーサ６をマスクにして前記基板１に、例え
ば、ヒ素イオンを注入して前記サイドウォールスペーサ
６に隣接するように基板表層に逆導電型、例えば、Ｎ＋
型のソース・ドレイン領域７を形成してＬＤＤ（lightly
doped drain）構造のソース・ドレイン領域を形成す
る。
【００１２】図４において、前記サイドウォールスペー
サ膜６をエッチング除去した後に、前記酸化膜４を異方
性エッチングしてゲート電極３上と基板表層上の酸化膜
４を取り除いて、シリコン面を露出させる。尚、４Ａは
ゲート電極３の側壁部に残膜した酸化膜である。
サ膜６をエッチング除去した後に、前記酸化膜４を異方
性エッチングしてゲート電極３上と基板表層上の酸化膜
４を取り除いて、シリコン面を露出させる。尚、４Ａは
ゲート電極３の側壁部に残膜した酸化膜である。
【００１３】図５において、全面に被シリサイド化膜と
しての金属膜、例えばチタン（Ｔｉ）膜８をおよそ３０
０Å〜５００Åの膜厚でスパッタ蒸着する。
しての金属膜、例えばチタン（Ｔｉ）膜８をおよそ３０
０Å〜５００Åの膜厚でスパッタ蒸着する。
【００１４】そして、図６に示すように前記チタン膜８
を熱処理することで、前記ゲート電極３上と基板表層
（ソース・ドレイン５，７）上にシリサイド化膜として
のチタンシリサイド（ＴｉＳｉ2）膜９を形成する。
を熱処理することで、前記ゲート電極３上と基板表層
（ソース・ドレイン５，７）上にシリサイド化膜として
のチタンシリサイド（ＴｉＳｉ2）膜９を形成する。
【００１５】尚、前記チタンシリサイド（ＴｉＳｉ2）
膜９の形成工程では、過剰なチタンシリサイド（ＴｉＳ
ｉ2）膜の形成を抑制するため、熱処理工程を２ステッ
プで行っている。即ち、先ず、前記チタン膜８をおよそ
６５０℃〜７５０℃の窒素（Ｎ2）雰囲気中で３０秒ほ
ど、第1回目の熱処理（ラピット・サーマル・アニー
ル、以下ＲＴＡと称す。）を行い、チタン膜表面にチタ
ンナイトライド（ＴｉＮ）膜を、そして界面側に準安定
なＣ４９相のチタンシリサイド（ＴｉＳｉ2）膜を形成
して、前記ゲート電極３上と基板表層（ソース・ドレイ
ン５，７）上に選択的に第1のチタンシリサイド（Ｔｉ
Ｓｉ2）膜を形成する。
膜９の形成工程では、過剰なチタンシリサイド（ＴｉＳ
ｉ2）膜の形成を抑制するため、熱処理工程を２ステッ
プで行っている。即ち、先ず、前記チタン膜８をおよそ
６５０℃〜７５０℃の窒素（Ｎ2）雰囲気中で３０秒ほ
ど、第1回目の熱処理（ラピット・サーマル・アニー
ル、以下ＲＴＡと称す。）を行い、チタン膜表面にチタ
ンナイトライド（ＴｉＮ）膜を、そして界面側に準安定
なＣ４９相のチタンシリサイド（ＴｉＳｉ2）膜を形成
して、前記ゲート電極３上と基板表層（ソース・ドレイ
ン５，７）上に選択的に第1のチタンシリサイド（Ｔｉ
Ｓｉ2）膜を形成する。
【００１６】続いて、基板上の未反応なチタン膜やチタ
ンナイトライド（ＴｉＮ）膜を除去するためのエッチン
グを行う。ここで、エッチング液としては、硫酸と過酸
化水素水やアンモニアと過酸化水素水を用いる。
ンナイトライド（ＴｉＮ）膜を除去するためのエッチン
グを行う。ここで、エッチング液としては、硫酸と過酸
化水素水やアンモニアと過酸化水素水を用いる。
【００１７】そして、第２回目のＲＴＡ処理をおよそ８
００℃〜８５０℃の窒素雰囲気中で３０秒ほど行い、前
記第１のチタンシリサイド（ＴｉＳｉ2）膜をより低抵
抗なＣ５４相のより安定な状態に転移させて、前述した
チタンシリサイド（ＴｉＳｉ2）膜９を形成する。
００℃〜８５０℃の窒素雰囲気中で３０秒ほど行い、前
記第１のチタンシリサイド（ＴｉＳｉ2）膜をより低抵
抗なＣ５４相のより安定な状態に転移させて、前述した
チタンシリサイド（ＴｉＳｉ2）膜９を形成する。
【００１８】以下、特に図示した説明は省略するが、全
面に層間絶縁膜を形成した後に、前記ソース・ドレイン
領域上にコンタクトするコンタクトホールを形成し、ソ
ース・ドレイン領域上にバリアメタル膜（例えば、チタ
ン膜とチタンナイトライド（ＴｉＮ）膜等の積層膜）を
介して金属（例えば、Ａｌ，Ａｌ合金等）配線を形成す
る。
面に層間絶縁膜を形成した後に、前記ソース・ドレイン
領域上にコンタクトするコンタクトホールを形成し、ソ
ース・ドレイン領域上にバリアメタル膜（例えば、チタ
ン膜とチタンナイトライド（ＴｉＮ）膜等の積層膜）を
介して金属（例えば、Ａｌ，Ａｌ合金等）配線を形成す
る。
【００１９】以上説明したように、本発明の半導体装置
では、低濃度のＮ−型ソース・ドレイン領域５上にも電
子密度の高いチタンシリサイド膜が形成されているた
め、従来と同様にゲート電極３の側壁部に形成された酸
化膜４Ａにホットキャリア（電子）がトラップされたと
しても、このホットキャリアによる特性劣化の発生を抑
制でき、ホットキャリア寿命が延びる。尚、このように
本発明の半導体装置は、従来のサリサイド構造の半導体
装置に比してソース・ドレイン抵抗がさらに下がるの
で、高周波用アナログＭＯＳトランジスタに適用する良
い。
では、低濃度のＮ−型ソース・ドレイン領域５上にも電
子密度の高いチタンシリサイド膜が形成されているた
め、従来と同様にゲート電極３の側壁部に形成された酸
化膜４Ａにホットキャリア（電子）がトラップされたと
しても、このホットキャリアによる特性劣化の発生を抑
制でき、ホットキャリア寿命が延びる。尚、このように
本発明の半導体装置は、従来のサリサイド構造の半導体
装置に比してソース・ドレイン抵抗がさらに下がるの
で、高周波用アナログＭＯＳトランジスタに適用する良
い。
【００２０】また、本発明の半導体装置の製造方法で
は、ＬＤＤ形成用のサイドウォールスペーサ膜６を除去
する工程が１工程増えることになるが、低濃度のＮ−型
ソース・ドレイン領域５上にも電子密度の高いチタンシ
リサイド膜を形成することができ、ホットキャリア寿命
が延びる。
は、ＬＤＤ形成用のサイドウォールスペーサ膜６を除去
する工程が１工程増えることになるが、低濃度のＮ−型
ソース・ドレイン領域５上にも電子密度の高いチタンシ
リサイド膜を形成することができ、ホットキャリア寿命
が延びる。
【００２１】また、前記金属膜としてのチタン膜の代わ
りにチタン膜及びチタンナイトライド（ＴｉＮ）膜から
成る積層膜を用いても良く、この場合のチタンナイトラ
イド膜はチタン膜の酸化防止材としても働く。
りにチタン膜及びチタンナイトライド（ＴｉＮ）膜から
成る積層膜を用いても良く、この場合のチタンナイトラ
イド膜はチタン膜の酸化防止材としても働く。
【００２２】尚、本発明の適用においては、例えばＮ型
の領域内に形成したＰ型（特にＰ−型）のソース・ドレ
イン領域にシリサイド化膜を形成するもの、また、ＣＭ
ＯＳ構造のものへの適用を妨げるものではない。
の領域内に形成したＰ型（特にＰ−型）のソース・ドレ
イン領域にシリサイド化膜を形成するもの、また、ＣＭ
ＯＳ構造のものへの適用を妨げるものではない。
【００２３】
【発明の効果】本発明の半導体装置によれば、低濃度の
Ｎ−型ソース・ドレイン領域上にも電子密度の高いチタ
ンシリサイド膜が形成されているため、ゲート電極の側
壁部に形成された酸化膜にトラップされたホットキャリ
ア（電子）による特性劣化の発生を抑制でき、ホットキ
ャリア寿命を延ばすことができる。
Ｎ−型ソース・ドレイン領域上にも電子密度の高いチタ
ンシリサイド膜が形成されているため、ゲート電極の側
壁部に形成された酸化膜にトラップされたホットキャリ
ア（電子）による特性劣化の発生を抑制でき、ホットキ
ャリア寿命を延ばすことができる。
【００２４】また、本発明の半導体装置の製造方法によ
れば、ＬＤＤ形成用のサイドウォールスペーサ膜を除去
する工程が１工程増えることになるが、低濃度のＮ−型
ソース・ドレイン領域上にも電子密度の高いチタンシリ
サイド膜を形成することができ、ホットキャリア寿命の
向上が図れる。
れば、ＬＤＤ形成用のサイドウォールスペーサ膜を除去
する工程が１工程増えることになるが、低濃度のＮ−型
ソース・ドレイン領域上にも電子密度の高いチタンシリ
サイド膜を形成することができ、ホットキャリア寿命の
向上が図れる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】従来の半導体装置を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB14 BB25 CC01 CC05 DD02 FF14 FF16 GG09 5F040 DA17 DC01 EC01 EC07 EF02 FB02 FC19
Claims (4)
- 【請求項１】 一導電型の半導体基板上に形成されたゲ
ート電極と、該ゲート電極に隣接するように基板表層に
形成された低濃度の逆導電型ソース・ドレイン領域と、
前記ゲート電極の側壁部に形成されたサイドウォールス
ペーサ膜と、該サイドウォールスペーサ膜に隣接するよ
うに基板表層に形成された高濃度の逆導電型ソース・ド
レイン領域とを具備する半導体装置において、 前記ゲート電極上，低濃度の逆導電型ソース・ドレイン
領域上及び高濃度の逆導電型ソース・ドレイン領域上に
シリサイド化膜が形成されていること特徴とする半導体
装置。 - 【請求項２】 前記シリサイド化膜が、チタンシリサイ
ド膜であることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 一導電型の半導体基板上にゲート酸化膜
を介してゲート電極を形成する工程と、 前記ゲート電極を被覆するように酸化膜を形成した後に
該ゲート電極に隣接するように基板表層に低濃度の逆導
電型ソース・ドレイン領域を形成する工程と、 前記ゲート電極の側壁部に前記酸化膜を介してサイドウ
ォールスペーサ膜を形成した後に該サイドウォールスペ
ーサ膜に隣接するように基板表層に高濃度の逆導電型ソ
ース・ドレイン領域を形成する工程と、 前記サイドウォールスペーサ膜を除去した後に前記酸化
膜を異方性エッチングして前記ゲート電極上，低濃度の
逆導電型ソース・ドレイン領域上及び高濃度の逆導電型
ソース・ドレイン領域上の酸化膜を除去する工程と、 全面に被シリサイド化膜を形成した後に該被シリサイド
化膜を熱処理して前記ゲート電極上，低濃度の逆導電型
ソース・ドレイン領域上及び高濃度の逆導電型ソース・
ドレイン領域上にシリサイド化膜を形成する工程とを具
備したこと特徴とする半導体装置の製造方法。 - 【請求項４】 前記被シリサイド化膜がチタン膜で、前
記シリサイド化膜がチタンシリサイド膜であることを特
徴とする請求項３に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10273544A JP2000106430A (ja) | 1998-09-28 | 1998-09-28 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10273544A JP2000106430A (ja) | 1998-09-28 | 1998-09-28 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000106430A true JP2000106430A (ja) | 2000-04-11 |
Family
ID=17529315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10273544A Pending JP2000106430A (ja) | 1998-09-28 | 1998-09-28 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000106430A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476887B1 (ko) * | 2002-03-28 | 2005-03-17 | 삼성전자주식회사 | 소오스 및 드레인 영역의 실리사이드층이 확장된 모스트랜지스터 및 그 제조방법 |
| WO2008081753A1 (ja) * | 2007-01-05 | 2008-07-10 | Nec Corporation | Ｍｉｓ型電界効果トランジスタおよびその製造方法 |
| US7514744B2 (en) | 2005-01-05 | 2009-04-07 | Samsung Electronics Co., Ltd. | Semiconductor device including carrier accumulation layers |
-
1998
- 1998-09-28 JP JP10273544A patent/JP2000106430A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476887B1 (ko) * | 2002-03-28 | 2005-03-17 | 삼성전자주식회사 | 소오스 및 드레인 영역의 실리사이드층이 확장된 모스트랜지스터 및 그 제조방법 |
| US7514744B2 (en) | 2005-01-05 | 2009-04-07 | Samsung Electronics Co., Ltd. | Semiconductor device including carrier accumulation layers |
| WO2008081753A1 (ja) * | 2007-01-05 | 2008-07-10 | Nec Corporation | Ｍｉｓ型電界効果トランジスタおよびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
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