JPH06275632A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06275632A JPH06275632A JP5060370A JP6037093A JPH06275632A JP H06275632 A JPH06275632 A JP H06275632A JP 5060370 A JP5060370 A JP 5060370A JP 6037093 A JP6037093 A JP 6037093A JP H06275632 A JPH06275632 A JP H06275632A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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-
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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Abstract
(57)【要約】
【目的】 本発明は、エミッタ−ベース間の逆耐圧の低
下や電流増幅率の低下を防止しながら、ベースコンタク
ト領域での安定で低抵抗なオーミックコンタクトを得る
ことを目的とする。 【構成】 ｐ+ 型ベース層５の主表面上のｎ+ 型エミッ
タ層７から所定の間隔を隔てた領域に、ｐ+ 型ベース層
５の不純物濃度よりも高い不純物濃度を有するとともに
ｎ+ 型エミッタ層７の拡散深さよりも浅い拡散深さを有
するｐ++型ベースコンタクト層８を設ける。
下や電流増幅率の低下を防止しながら、ベースコンタク
ト領域での安定で低抵抗なオーミックコンタクトを得る
ことを目的とする。 【構成】 ｐ+ 型ベース層５の主表面上のｎ+ 型エミッ
タ層７から所定の間隔を隔てた領域に、ｐ+ 型ベース層
５の不純物濃度よりも高い不純物濃度を有するとともに
ｎ+ 型エミッタ層７の拡散深さよりも浅い拡散深さを有
するｐ++型ベースコンタクト層８を設ける。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、バイポーラトランジスタを有
する半導体装置およびその製造方法に関する。
の製造方法に関し、特に、バイポーラトランジスタを有
する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、半導体素子の１つとしてバイポー
ラトランジスタが知られている。図２２は、従来のバイ
ポーラトランジスタを含む半導体装置を示した断面構造
図である。図２２を参照して、従来のバイポーラトラン
ジスタを含む半導体装置は、ｐ + 型シリコン基板１０１
と、ｐ+ 型シリコン基板１０１の主表面上の所定領域に
形成されたｎ+ 型埋込拡散層１０２と、ｐ+ 型シリコン
基板１０１の主表面上の全面に形成されたｎ- 型エピタ
キシャル層１０３と、ｎ- 型エピタキシャル層１０３の
所定領域に形成されたｐ+ 型素子分離層１０４と、ｐ+
型素子分離層１０４に囲まれたｎ- 型エピタキシャル層
１０３の主表面上の所定領域に形成されたｎ+ 型コレク
タ層１０６と、ｎ+ 型コレクタ層１０６から所定の間隔
を隔てたｎ - 型エピタキシャル層１０３の主表面上の領
域に形成されたｐ+ 型ベース層１０５と、ｐ+ 型ベース
層１０５の主表面上の所定領域に形成さえたｎ+ 型エミ
ッタ層１０７とを備えている。
ラトランジスタが知られている。図２２は、従来のバイ
ポーラトランジスタを含む半導体装置を示した断面構造
図である。図２２を参照して、従来のバイポーラトラン
ジスタを含む半導体装置は、ｐ + 型シリコン基板１０１
と、ｐ+ 型シリコン基板１０１の主表面上の所定領域に
形成されたｎ+ 型埋込拡散層１０２と、ｐ+ 型シリコン
基板１０１の主表面上の全面に形成されたｎ- 型エピタ
キシャル層１０３と、ｎ- 型エピタキシャル層１０３の
所定領域に形成されたｐ+ 型素子分離層１０４と、ｐ+
型素子分離層１０４に囲まれたｎ- 型エピタキシャル層
１０３の主表面上の所定領域に形成されたｎ+ 型コレク
タ層１０６と、ｎ+ 型コレクタ層１０６から所定の間隔
を隔てたｎ - 型エピタキシャル層１０３の主表面上の領
域に形成されたｐ+ 型ベース層１０５と、ｐ+ 型ベース
層１０５の主表面上の所定領域に形成さえたｎ+ 型エミ
ッタ層１０７とを備えている。
【０００３】さらに、従来のバイポーラトランジスタを
含む半導体装置は、ｎ- 型エピタキシャル層１０３の主
表面上に形成され、ｎ+ 型エミッタ層１０７、ｐ+ 型ベ
ース層１０５、ｎ+ 型コレクタ層１０６上にそれぞれコ
ンタクトホール１０９ａ、１０９ｂ、１０９ｃを有する
絶縁酸化膜１０９と、コンタクトホール１０９ａ、１０
９ｂ、１０９ｃ内でそれぞれｎ+ 型エミッタ層１０７、
ｐ+ 型ベース層１０５、ｎ+ 型コレクタ層１０６の表面
に接触するように形成されたチタンシリサイド（ＴｉＳ
ｉ2 ）膜１１０ａ、１１０ｂ、１１０ｃと、チタンシリ
サイド膜１１０ａ、１１０ｂ、１１０ｃ上にそれぞれ形
成された窒化チタン（ＴｉＮ）膜１１１ａ、１１１ｂ、
１１１ｃと、窒化チタン膜１１１ａ、１１１ｂ、１１１
ｃ上にそれぞれ形成されたアルミ配線膜１１２ａ、１１
２ｂ、１１２ｃと、全面を覆うように形成された保護膜
１１３とを備えている。
含む半導体装置は、ｎ- 型エピタキシャル層１０３の主
表面上に形成され、ｎ+ 型エミッタ層１０７、ｐ+ 型ベ
ース層１０５、ｎ+ 型コレクタ層１０６上にそれぞれコ
ンタクトホール１０９ａ、１０９ｂ、１０９ｃを有する
絶縁酸化膜１０９と、コンタクトホール１０９ａ、１０
９ｂ、１０９ｃ内でそれぞれｎ+ 型エミッタ層１０７、
ｐ+ 型ベース層１０５、ｎ+ 型コレクタ層１０６の表面
に接触するように形成されたチタンシリサイド（ＴｉＳ
ｉ2 ）膜１１０ａ、１１０ｂ、１１０ｃと、チタンシリ
サイド膜１１０ａ、１１０ｂ、１１０ｃ上にそれぞれ形
成された窒化チタン（ＴｉＮ）膜１１１ａ、１１１ｂ、
１１１ｃと、窒化チタン膜１１１ａ、１１１ｂ、１１１
ｃ上にそれぞれ形成されたアルミ配線膜１１２ａ、１１
２ｂ、１１２ｃと、全面を覆うように形成された保護膜
１１３とを備えている。
【０００４】チタンシリサイド膜１１０ａ、１１０ｂ、
１１０ｃは、それぞれＮ+ 型エミッタ層１０７、ｐ+ 型
ベース層１０５、ｎ+ 型コレクタ層１０６とのオーミッ
クコンタクトをとるために形成されるものである。ま
た、窒化チタン膜１１１ａ、１１１ｂ、１１１ｃは、そ
れらの上に形成されるアルミ配線層１１２ａ、１１２
ｂ、１１２ｃによるアルミニウムアロイスパイクを防止
するためのバリア層としての役割を果たすものである。
なお、ｐ+ 型素子分離層１０４によって囲まれた領域の
ｎ- エピタキシャル層１０３と、ｎ+ コレクタ層１０６
とによって、コレクタ領域が構成されている。
１１０ｃは、それぞれＮ+ 型エミッタ層１０７、ｐ+ 型
ベース層１０５、ｎ+ 型コレクタ層１０６とのオーミッ
クコンタクトをとるために形成されるものである。ま
た、窒化チタン膜１１１ａ、１１１ｂ、１１１ｃは、そ
れらの上に形成されるアルミ配線層１１２ａ、１１２
ｂ、１１２ｃによるアルミニウムアロイスパイクを防止
するためのバリア層としての役割を果たすものである。
なお、ｐ+ 型素子分離層１０４によって囲まれた領域の
ｎ- エピタキシャル層１０３と、ｎ+ コレクタ層１０６
とによって、コレクタ領域が構成されている。
【０００５】図２３〜図３１は、図２２に示した従来の
バイポーラトランジスタを含む半導体装置の製造プロセ
スを説明するための断面構造図である。図２３〜図３１
を参照して、次に従来の半導体装置の製造プロセスにつ
いて説明する。
バイポーラトランジスタを含む半導体装置の製造プロセ
スを説明するための断面構造図である。図２３〜図３１
を参照して、次に従来の半導体装置の製造プロセスにつ
いて説明する。
【０００６】まず、図２３に示すように、ｐ+ 型シリコ
ン基板１０１中にｎ+ 型埋込拡散層１０２を形成する。
そして、ｐ+ 型シリコン基板１０１の表面の全面にｎ-
型エピタキシャル層１０３を形成する。ｎ- 型エピタキ
シャル層１０３の所定領域にｐ+ 型素子分離層１０４を
形成する。ｎ- 型エピタキシャル層１０３の主表面上に
絶縁酸化膜１０９を形成する。
ン基板１０１中にｎ+ 型埋込拡散層１０２を形成する。
そして、ｐ+ 型シリコン基板１０１の表面の全面にｎ-
型エピタキシャル層１０３を形成する。ｎ- 型エピタキ
シャル層１０３の所定領域にｐ+ 型素子分離層１０４を
形成する。ｎ- 型エピタキシャル層１０３の主表面上に
絶縁酸化膜１０９を形成する。
【０００７】次に、図２４に示すように、ｐ+ 型素子分
離層１０４によって囲まれたｎ- 型エピタキシャル層１
０３の主表面上の所定領域に、絶縁酸化膜１０９を介し
てｐ型の不純物をイオン注入法などを用いて導入する。
この後、その導入したｐ型の不純物を活性化することに
よって、１００〜１０００Ω／□の抵抗値、０．３〜
１．５ｎｍの拡散深さ、〜５×１０18ｃｍ-3程度の表面
不純物濃度を有するｐ+型ベース層１０５を形成する。
離層１０４によって囲まれたｎ- 型エピタキシャル層１
０３の主表面上の所定領域に、絶縁酸化膜１０９を介し
てｐ型の不純物をイオン注入法などを用いて導入する。
この後、その導入したｐ型の不純物を活性化することに
よって、１００〜１０００Ω／□の抵抗値、０．３〜
１．５ｎｍの拡散深さ、〜５×１０18ｃｍ-3程度の表面
不純物濃度を有するｐ+型ベース層１０５を形成する。
【０００８】次に、図２５に示すように、絶縁酸化膜１
０９上の所定領域に写真製版技術を用いてフォトレジス
ト１２０を形成する。そしてそのフォトレジスト１２０
をマスクとしてバイポーラトランジスタのエミッタ電
極、ベース電極、およびコレクタ電極となる領域の絶縁
酸化膜１０９を異方性エッチングする。これにより、コ
ンタクトホール１０９ａ、１０９ｂ、および１０９ｃを
形成する。この後、フォトレジスト１２０を除去する。
０９上の所定領域に写真製版技術を用いてフォトレジス
ト１２０を形成する。そしてそのフォトレジスト１２０
をマスクとしてバイポーラトランジスタのエミッタ電
極、ベース電極、およびコレクタ電極となる領域の絶縁
酸化膜１０９を異方性エッチングする。これにより、コ
ンタクトホール１０９ａ、１０９ｂ、および１０９ｃを
形成する。この後、フォトレジスト１２０を除去する。
【０００９】次に、図２６に示すように、バイポーラト
ランジスタのベース電極となる領域を覆うように写真製
版技術を用いてフォトレジスト１２１を形成する。その
後、全面に砒素イオン（Ａｓ+ ）などのｎ型不純物をイ
オン注入する。このイオン注入した不純物を活性化する
ことによって、図２７に示されるようなｎ+ 型コレクタ
層１０６とｎ+ 型エミッタ層１０７とを形成する。この
後、フォトレジスト１２１（図２６参照）を除去する。
ランジスタのベース電極となる領域を覆うように写真製
版技術を用いてフォトレジスト１２１を形成する。その
後、全面に砒素イオン（Ａｓ+ ）などのｎ型不純物をイ
オン注入する。このイオン注入した不純物を活性化する
ことによって、図２７に示されるようなｎ+ 型コレクタ
層１０６とｎ+ 型エミッタ層１０７とを形成する。この
後、フォトレジスト１２１（図２６参照）を除去する。
【００１０】次に、図２８に示すように、全面に４０〜
１００ｎｍ程度の厚みを有するチタン（Ｔｉ）膜１２２
を形成する。そして、７５０〜８５０℃の温度条件下で
Ｎ2雰囲気中で３０秒間程度の熱処理を行なう。これに
より、図２９に示されるようなチタンシリサイド膜１１
０ａ、１１０ｂ、１１０ｃと、窒化チタン層１１１とが
形成される。すなわち、チタン膜１２２（図２８参照）
とｎ- 型エピタキシャル層１０３のシリコンとのシリサ
イド反応によってチタンシリサイド膜１１０ａ、１１０
ｂ、１１０ｃが形成されるとともに、チタン膜１２２
（図２８参照）のそれ以外の部分はＮ2 ガスによって窒
化されることにより窒化チタン層１１１となる。
１００ｎｍ程度の厚みを有するチタン（Ｔｉ）膜１２２
を形成する。そして、７５０〜８５０℃の温度条件下で
Ｎ2雰囲気中で３０秒間程度の熱処理を行なう。これに
より、図２９に示されるようなチタンシリサイド膜１１
０ａ、１１０ｂ、１１０ｃと、窒化チタン層１１１とが
形成される。すなわち、チタン膜１２２（図２８参照）
とｎ- 型エピタキシャル層１０３のシリコンとのシリサ
イド反応によってチタンシリサイド膜１１０ａ、１１０
ｂ、１１０ｃが形成されるとともに、チタン膜１２２
（図２８参照）のそれ以外の部分はＮ2 ガスによって窒
化されることにより窒化チタン層１１１となる。
【００１１】次に、図３０に示すように、窒化チタン層
１１１上にアルミ配線層１１２を形成する。アルミ配線
層１１２上の所定領域に写真製版技術を用いてフォトレ
ジスト１２３を形成する。フォトレジスト１２３をマス
クとしてアルミ配線層１１２および窒化チタン層１１１
を異方性エッチングすることによって、図３１に示すよ
うな窒化チタン膜１１１ａ、１１１ｂ、１１１ｃとアル
ミ配線膜１１２ａ、１１２ｂ、１１２ｃとを形成する。
この後、レジスト１２３を除去する。
１１１上にアルミ配線層１１２を形成する。アルミ配線
層１１２上の所定領域に写真製版技術を用いてフォトレ
ジスト１２３を形成する。フォトレジスト１２３をマス
クとしてアルミ配線層１１２および窒化チタン層１１１
を異方性エッチングすることによって、図３１に示すよ
うな窒化チタン膜１１１ａ、１１１ｂ、１１１ｃとアル
ミ配線膜１１２ａ、１１２ｂ、１１２ｃとを形成する。
この後、レジスト１２３を除去する。
【００１２】最後に、図３２に示すように、全面に保護
膜１１３を形成する。このようにして、従来のバイポー
ラトランジスタを有する半導体装置は完成されていた。
膜１１３を形成する。このようにして、従来のバイポー
ラトランジスタを有する半導体装置は完成されていた。
【００１３】
【発明が解決しようとする課題】前述のように、従来の
バイポーラトランジスタを有する半導体装置では、ｎ+
型エミッタ層１０７、ｐ+ 型ベース層１０５、およびｎ
+ 型コレクタ層１０６とのオーミックコンタクトを得る
ために、チタン層１２２と基板シリコンとのシリサイド
反応を利用してチタンシリサイド膜１１０ａ、１１０
ｂ、および１１０ｃを形成していた。
バイポーラトランジスタを有する半導体装置では、ｎ+
型エミッタ層１０７、ｐ+ 型ベース層１０５、およびｎ
+ 型コレクタ層１０６とのオーミックコンタクトを得る
ために、チタン層１２２と基板シリコンとのシリサイド
反応を利用してチタンシリサイド膜１１０ａ、１１０
ｂ、および１１０ｃを形成していた。
【００１４】しかしながら、チタンとシリコンとのシリ
サイド反応によってｐ+ 型ベース層１０５のｐ型不純物
がチタンシリサイド膜１１０ｂに取込まれるという不都
合が生じていた。図３３は、図２８に示したシリサイド
反応前の工程のＸ1 −Ｘ1 線に沿った不純物プロファイ
ル図である。図３４は、図２９に示したシリサイド反応
後の工程のＸ2 −Ｘ2 線に沿った不純物プロファイル図
である。図３３および図３４を参照して、シリサイド反
応前はｐ+ 型ベース層１０５の表面不純物濃度は５×１
０18ｃｍ-3程度であるが、シリサイド反応後はｐ+ 型ベ
ース層１０５の表面不純物濃度は５×１０16ｃｍ-3程度
にまで低下することが分かる。これは、図３４に示すよ
うに、シリサイド反応によって形成されるチタンシリサ
イド（ＴｉＳｉ2 ）膜１１０ｂにｐ+ 型ベース層１０５
のｐ型不純物が取込まれるためである。
サイド反応によってｐ+ 型ベース層１０５のｐ型不純物
がチタンシリサイド膜１１０ｂに取込まれるという不都
合が生じていた。図３３は、図２８に示したシリサイド
反応前の工程のＸ1 −Ｘ1 線に沿った不純物プロファイ
ル図である。図３４は、図２９に示したシリサイド反応
後の工程のＸ2 −Ｘ2 線に沿った不純物プロファイル図
である。図３３および図３４を参照して、シリサイド反
応前はｐ+ 型ベース層１０５の表面不純物濃度は５×１
０18ｃｍ-3程度であるが、シリサイド反応後はｐ+ 型ベ
ース層１０５の表面不純物濃度は５×１０16ｃｍ-3程度
にまで低下することが分かる。これは、図３４に示すよ
うに、シリサイド反応によって形成されるチタンシリサ
イド（ＴｉＳｉ2 ）膜１１０ｂにｐ+ 型ベース層１０５
のｐ型不純物が取込まれるためである。
【００１５】図３５は図３２に示した最終的に完成され
た半導体装置のＡ1 −Ａ1 線に沿った不純物プロファイ
ル図であり、図３６はＢ1 −Ｂ1 線に沿った不純物プロ
ファイル図である。まず、図３５を参照して、最終的に
完成された半導体装置（図３２参照）のＡ1 −Ａ1 線に
沿った不純物プロファイル図は、上述したようにｐ+型
ベース層１０５の不純物濃度がシリサイド反応によって
５×１０16ｃｍ-3にまで低下している。ここで、図３６
に示すように、ｎ+ 型エミッタ層１０７（図３２参照）
の不純物濃度は、ｐ+ 型ベース層１０５の場合と異な
り、シリサイド反応によっては余り低下しない。これ
は、一般にｎ型の不純物はシリサイド層に取込まれにく
いとともに、ｎ+ 型エミッタ層７の不純物濃度が元々高
いことに起因する。したがって、同じｎ型であるｎ+ 型
コレクタ層１０６の不純物濃度もシリサイド反応によっ
ては余り低下しない。このように、シリサイド反応によ
って悪影響を受けるのは、ｐ型+ ベース層１０５のみで
あり、この場合のｐ+ 型ベース層５の不純物濃度の低下
が問題となる。
た半導体装置のＡ1 −Ａ1 線に沿った不純物プロファイ
ル図であり、図３６はＢ1 −Ｂ1 線に沿った不純物プロ
ファイル図である。まず、図３５を参照して、最終的に
完成された半導体装置（図３２参照）のＡ1 −Ａ1 線に
沿った不純物プロファイル図は、上述したようにｐ+型
ベース層１０５の不純物濃度がシリサイド反応によって
５×１０16ｃｍ-3にまで低下している。ここで、図３６
に示すように、ｎ+ 型エミッタ層１０７（図３２参照）
の不純物濃度は、ｐ+ 型ベース層１０５の場合と異な
り、シリサイド反応によっては余り低下しない。これ
は、一般にｎ型の不純物はシリサイド層に取込まれにく
いとともに、ｎ+ 型エミッタ層７の不純物濃度が元々高
いことに起因する。したがって、同じｎ型であるｎ+ 型
コレクタ層１０６の不純物濃度もシリサイド反応によっ
ては余り低下しない。このように、シリサイド反応によ
って悪影響を受けるのは、ｐ型+ ベース層１０５のみで
あり、この場合のｐ+ 型ベース層５の不純物濃度の低下
が問題となる。
【００１６】すなわち、シリサイド反応によってｐ+ 型
ベース層１０５の表面不純物濃度が低下すると、ベース
コンタクト抵抗が増大するという問題点があった。図３
７は、チタンシリサイド（ＴｉＳｉ2 ）とシリコン（Ｓ
ｉ）との界面不純物濃度と、ベースコンタクト抵抗値と
の関係を示した相関図である。図３７を参照して、チタ
ンシリサイドとシリコンとの界面不純物濃度すなわちｐ
+ 型ベース層１０５の表面不純物濃度が低下すると、ベ
ースコンタクト抵抗値が急激に増大することが分かる。
具体的には、シリサイド反応後では、シリサイド反応前
に比べてベースコンタクト抵抗値が約１０００倍にまで
上昇することが分かる。このように、ベースコンタクト
抵抗値が増大すると、バイポーラトランジスタの動作速
度が低下するという問題点があった。
ベース層１０５の表面不純物濃度が低下すると、ベース
コンタクト抵抗が増大するという問題点があった。図３
７は、チタンシリサイド（ＴｉＳｉ2 ）とシリコン（Ｓ
ｉ）との界面不純物濃度と、ベースコンタクト抵抗値と
の関係を示した相関図である。図３７を参照して、チタ
ンシリサイドとシリコンとの界面不純物濃度すなわちｐ
+ 型ベース層１０５の表面不純物濃度が低下すると、ベ
ースコンタクト抵抗値が急激に増大することが分かる。
具体的には、シリサイド反応後では、シリサイド反応前
に比べてベースコンタクト抵抗値が約１０００倍にまで
上昇することが分かる。このように、ベースコンタクト
抵抗値が増大すると、バイポーラトランジスタの動作速
度が低下するという問題点があった。
【００１７】また、シリサイド反応によってｐ+ 型ベー
ス層１０５の表面不純物濃度が低下すると、ベースコン
タクト抵抗に温度依存性が出てくるという不都合も生じ
る。図３８は、ｐ+ 型ベース層１０５の表面不純物濃度
Ｎが１．０×１０17ｃｍ-3以下の場合の温度とベースコ
ンタクト抵抗との関係を示した相関図である。図３８を
参照して、ｐ+ 型ベース層１０５の表面不純物濃度Ｎが
１．０×１０17以下にまで低下すると、ベースコンタク
ト抵抗に著しい温度依存性が出てくることが分かる。す
なわち、温度の上昇にともなってベースコンタクト抵抗
が低下することが分かる。この現象は、電流が小さくな
ればなるほど著しくなる。このような現象は、たとえば
ＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ Ｅｄｉｔｅｄ ｂｙ
Ｓ．Ｍ．Ｓｚｅ のｐｐ３４７−３５０に開示されて
いる。このようにベースコンタクト抵抗に温度依存性が
出てくると、温度によって回路特性が変化してしまうと
いう問題点がある。
ス層１０５の表面不純物濃度が低下すると、ベースコン
タクト抵抗に温度依存性が出てくるという不都合も生じ
る。図３８は、ｐ+ 型ベース層１０５の表面不純物濃度
Ｎが１．０×１０17ｃｍ-3以下の場合の温度とベースコ
ンタクト抵抗との関係を示した相関図である。図３８を
参照して、ｐ+ 型ベース層１０５の表面不純物濃度Ｎが
１．０×１０17以下にまで低下すると、ベースコンタク
ト抵抗に著しい温度依存性が出てくることが分かる。す
なわち、温度の上昇にともなってベースコンタクト抵抗
が低下することが分かる。この現象は、電流が小さくな
ればなるほど著しくなる。このような現象は、たとえば
ＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ Ｅｄｉｔｅｄ ｂｙ
Ｓ．Ｍ．Ｓｚｅ のｐｐ３４７−３５０に開示されて
いる。このようにベースコンタクト抵抗に温度依存性が
出てくると、温度によって回路特性が変化してしまうと
いう問題点がある。
【００１８】つまり、従来では、シリサイド反応によっ
てｐ+ 型ベース層の表面不純物濃度が低下するため、ベ
ースコンタクト抵抗が上昇するという問題点とベースコ
ンタクト抵抗に著しい温度依存性が発生するという問題
点があった。
てｐ+ 型ベース層の表面不純物濃度が低下するため、ベ
ースコンタクト抵抗が上昇するという問題点とベースコ
ンタクト抵抗に著しい温度依存性が発生するという問題
点があった。
【００１９】そこで、このような問題点を解決するため
に、次のような構造が考えられる。図３９は、その提案
例を示した断面構造図である。図３９を参照して、この
提案例では、従来に比べて不純物濃度のより高いｐ++型
ベース層２０５を採用している。このようにより不純物
濃度の高いｐ++型ベース層２０５を形成すれば、シリサ
イド反応によってｐ++型ベース層２０５の表面不純物濃
度が低下したとしても、その低下した表面不純物濃度が
たとえば１０18ｃｍ-3以下になるのが容易に防止でき
る。これにより、ベースコンタクト抵抗の増大という問
題点やベースコンタクト抵抗の温度依存性の発生という
問題点も解決することができる。
に、次のような構造が考えられる。図３９は、その提案
例を示した断面構造図である。図３９を参照して、この
提案例では、従来に比べて不純物濃度のより高いｐ++型
ベース層２０５を採用している。このようにより不純物
濃度の高いｐ++型ベース層２０５を形成すれば、シリサ
イド反応によってｐ++型ベース層２０５の表面不純物濃
度が低下したとしても、その低下した表面不純物濃度が
たとえば１０18ｃｍ-3以下になるのが容易に防止でき
る。これにより、ベースコンタクト抵抗の増大という問
題点やベースコンタクト抵抗の温度依存性の発生という
問題点も解決することができる。
【００２０】しかしながら、このようにより高い不純物
濃度を有するｐ++型ベース層２０５を形成すると、ｐ++
型ベース層２０５とエミッタ層１０７との界面での不純
物濃度差が大きくなる。これにより、ｎ+ 型エミッタ層
１０７からの電子がｐ++型ベース層２０５を通り抜けに
くくなるため、エミッタベース間の増幅率が低下してし
まうという問題点がある。また、ｐ++型ベース層２０５
とｎ+ エミッタ層１０７との界面での不純物濃度差が大
きくなると、電解集中が発生しやすくなり、エミッタ−
ベース間の逆耐圧が低下してしまうという問題点もあ
る。このように、シリサイド反応によるベース層の表面
不純物濃度の低下を防止するために、より高い不純物濃
度を有するｐ++型ベース層２０５を採用すると、新たに
種々の問題点が発生するという不都合を生じる。
濃度を有するｐ++型ベース層２０５を形成すると、ｐ++
型ベース層２０５とエミッタ層１０７との界面での不純
物濃度差が大きくなる。これにより、ｎ+ 型エミッタ層
１０７からの電子がｐ++型ベース層２０５を通り抜けに
くくなるため、エミッタベース間の増幅率が低下してし
まうという問題点がある。また、ｐ++型ベース層２０５
とｎ+ エミッタ層１０７との界面での不純物濃度差が大
きくなると、電解集中が発生しやすくなり、エミッタ−
ベース間の逆耐圧が低下してしまうという問題点もあ
る。このように、シリサイド反応によるベース層の表面
不純物濃度の低下を防止するために、より高い不純物濃
度を有するｐ++型ベース層２０５を採用すると、新たに
種々の問題点が発生するという不都合を生じる。
【００２１】この発明は、上記のような課題を解決する
ためになされたもので、請求項１に記載の発明の１つの
目的は、半導体装置において、新たな別の問題点を生じ
させることなく、シリサイド反応によるベース層の表面
不純物濃度の低下を有効に防止することである。
ためになされたもので、請求項１に記載の発明の１つの
目的は、半導体装置において、新たな別の問題点を生じ
させることなく、シリサイド反応によるベース層の表面
不純物濃度の低下を有効に防止することである。
【００２２】請求項１に記載の発明のもう１つの目的
は、半導体装置において、電流増幅率の低下や耐圧の低
下を引起こすことなくシリサイド反応に起因するベース
コンタクト抵抗の増大とベースコンタクト抵抗の温度依
存性の発生とを有効に防止することである。
は、半導体装置において、電流増幅率の低下や耐圧の低
下を引起こすことなくシリサイド反応に起因するベース
コンタクト抵抗の増大とベースコンタクト抵抗の温度依
存性の発生とを有効に防止することである。
【００２３】請求項２および３に記載の発明の目的は、
半導体装置の製造方法において、新たな別の問題点を発
生させることなくベースコンタクト抵抗の増大とベース
コンタクト抵抗の温度依存性の発生とを有効に防止し得
る半導体装置を容易に製造することである。
半導体装置の製造方法において、新たな別の問題点を発
生させることなくベースコンタクト抵抗の増大とベース
コンタクト抵抗の温度依存性の発生とを有効に防止し得
る半導体装置を容易に製造することである。
【００２４】
【課題を解決するための手段】請求項１における半導体
装置は、第１導電型のコレクタ不純物領域と、コレクタ
不純物領域の主表面上の所定領域に形成された第１の不
純物濃度を有する第２導電型のベース不純物領域と、ベ
ース不純物領域の主表面上の所定領域に形成された第１
の深さを有する第１導電型のエミッタ不純物領域と、ベ
ース不純物領域の主表面上にエミッタ不純物領域と所定
の間隔を隔てて形成され、第１の不純物濃度よりも高い
第２の不純物濃度を有するとともに第１の深さよりも浅
い第２の深さを有する第２導電型のベースコンタクト不
純物領域と、少なくともベースコンタクト不純物領域上
に形成された金属シリサイド層とを備えている。
装置は、第１導電型のコレクタ不純物領域と、コレクタ
不純物領域の主表面上の所定領域に形成された第１の不
純物濃度を有する第２導電型のベース不純物領域と、ベ
ース不純物領域の主表面上の所定領域に形成された第１
の深さを有する第１導電型のエミッタ不純物領域と、ベ
ース不純物領域の主表面上にエミッタ不純物領域と所定
の間隔を隔てて形成され、第１の不純物濃度よりも高い
第２の不純物濃度を有するとともに第１の深さよりも浅
い第２の深さを有する第２導電型のベースコンタクト不
純物領域と、少なくともベースコンタクト不純物領域上
に形成された金属シリサイド層とを備えている。
【００２５】請求項２における半導体装置の製造方法
は、第１導電型のコレクタ不純物領域を形成する工程
と、コレクタ不純物領域の主表面上の所定領域に第１の
不純物濃度を有する第２導電型のベース不純物領域を形
成する工程と、ベース不純物領域の主表面上の所定領域
に第１の深さを有する第１導電型のエミッタ不純物領域
を形成する工程と、ベース不純物領域の主表面上のエミ
ッタ不純物領域と所定の間隔を隔てた領域に、第２導電
型の不純物を導入することによって第１の不純物濃度よ
りも高い第２の不純物濃度を有するとともに第１の深さ
よりも浅い第２の深さを有するベースコンタクト不純物
領域を形成する工程と、少なくともベースコンタクト不
純物領域上に接触するように金属層を形成した後その金
属層をシリサイド化する工程とを備えている。
は、第１導電型のコレクタ不純物領域を形成する工程
と、コレクタ不純物領域の主表面上の所定領域に第１の
不純物濃度を有する第２導電型のベース不純物領域を形
成する工程と、ベース不純物領域の主表面上の所定領域
に第１の深さを有する第１導電型のエミッタ不純物領域
を形成する工程と、ベース不純物領域の主表面上のエミ
ッタ不純物領域と所定の間隔を隔てた領域に、第２導電
型の不純物を導入することによって第１の不純物濃度よ
りも高い第２の不純物濃度を有するとともに第１の深さ
よりも浅い第２の深さを有するベースコンタクト不純物
領域を形成する工程と、少なくともベースコンタクト不
純物領域上に接触するように金属層を形成した後その金
属層をシリサイド化する工程とを備えている。
【００２６】請求項３における半導体装置の製造方法
は、第１導電型のコレクタ不純物領域を形成する工程
と、コレクタ不純物領域の主表面上の所定領域に第１の
不純物濃度を有する第２導電型のベース不純物領域を形
成する工程と、ベース不純物領域の主表面上の所定領域
に第１の深さを有する第１導電型のエミッタ不純物領域
を形成する工程と、ベース不純物領域の主表面上の所定
領域に接触するように金属層を形成する工程と、金属層
に第２導電型の不純物を導入する工程と、熱処理を施す
ことにより、金属層に導入された第２導電型の不純物を
ベース不純物領域の表面に拡散させて第１の不純物濃度
よりも高い第２の不純物濃度を有しかつ第１の深さより
も浅い第２の深さを有するベースコンタクト不純物領域
を形成するとともに金属層をシリサイド化する工程とを
備えている。
は、第１導電型のコレクタ不純物領域を形成する工程
と、コレクタ不純物領域の主表面上の所定領域に第１の
不純物濃度を有する第２導電型のベース不純物領域を形
成する工程と、ベース不純物領域の主表面上の所定領域
に第１の深さを有する第１導電型のエミッタ不純物領域
を形成する工程と、ベース不純物領域の主表面上の所定
領域に接触するように金属層を形成する工程と、金属層
に第２導電型の不純物を導入する工程と、熱処理を施す
ことにより、金属層に導入された第２導電型の不純物を
ベース不純物領域の表面に拡散させて第１の不純物濃度
よりも高い第２の不純物濃度を有しかつ第１の深さより
も浅い第２の深さを有するベースコンタクト不純物領域
を形成するとともに金属層をシリサイド化する工程とを
備えている。
【００２７】
【作用】請求項１に係る半導体装置では、第１の不純物
濃度を有する第２導電型のベース不純物領域の主表面上
に第１の不純物濃度よりも高い第２の不純物濃度を有す
る第２導電型のベースコンタクト不純物領域が形成さ
れ、そのベースコンタクト不純物領域上に金属シリサイ
ド層が形成されているので、金属シリサイド層の形成時
のシリサイド反応によって金属シリサイド層にベースコ
ンタクト不純物領域内の不純物が取込まれてベースコン
タクト不純物領域の表面不純物濃度が低下したとして
も、従来に比べてベースコンタクト抵抗の上昇が有効に
低減される。また、ベースコンタクト不純物領域はエミ
ッタ不純物領域と所定の間隔を隔てて形成されているの
で、高濃度のベースコンタクト不純物領域の側面とエミ
ッタ不純物領域との側面とが接触することもない。これ
により、高濃度のベースコンタクト不純物領域とエミッ
タ不純物領域とが接触した場合に生じるエミッタ−ベー
ス間の逆耐圧の低下などの不都合が有効に防止される。
さらに、ベースコンタクト不純物領域は、エミッタ不純
物領域の第１の深さよりも浅い第２の深さを有するよう
に形成されているので、ベースコンタクト不純物領域の
側面方向の広がりも小さくなり、この結果素子が微細化
された場合にも高濃度のベースコンタクト不純物領域の
側面とエミッタ不純物領域の側面とが接触するのが防止
される。これにより、素子が微細化された場合にも高濃
度のベースコンタクト不純物領域の側面とエミッタ不純
物領域の側面とが接触することによって生じるエミッタ
−ベース間の逆耐圧の低下などの不都合が有効に防止さ
れる。
濃度を有する第２導電型のベース不純物領域の主表面上
に第１の不純物濃度よりも高い第２の不純物濃度を有す
る第２導電型のベースコンタクト不純物領域が形成さ
れ、そのベースコンタクト不純物領域上に金属シリサイ
ド層が形成されているので、金属シリサイド層の形成時
のシリサイド反応によって金属シリサイド層にベースコ
ンタクト不純物領域内の不純物が取込まれてベースコン
タクト不純物領域の表面不純物濃度が低下したとして
も、従来に比べてベースコンタクト抵抗の上昇が有効に
低減される。また、ベースコンタクト不純物領域はエミ
ッタ不純物領域と所定の間隔を隔てて形成されているの
で、高濃度のベースコンタクト不純物領域の側面とエミ
ッタ不純物領域との側面とが接触することもない。これ
により、高濃度のベースコンタクト不純物領域とエミッ
タ不純物領域とが接触した場合に生じるエミッタ−ベー
ス間の逆耐圧の低下などの不都合が有効に防止される。
さらに、ベースコンタクト不純物領域は、エミッタ不純
物領域の第１の深さよりも浅い第２の深さを有するよう
に形成されているので、ベースコンタクト不純物領域の
側面方向の広がりも小さくなり、この結果素子が微細化
された場合にも高濃度のベースコンタクト不純物領域の
側面とエミッタ不純物領域の側面とが接触するのが防止
される。これにより、素子が微細化された場合にも高濃
度のベースコンタクト不純物領域の側面とエミッタ不純
物領域の側面とが接触することによって生じるエミッタ
−ベース間の逆耐圧の低下などの不都合が有効に防止さ
れる。
【００２８】請求項２に係る半導体装置の製造方法で
は、第１の不純物濃度を有するベース不純物領域の主表
面上に第２導電型の不純物を導入することによってその
第１の不純物濃度よりも高い第２の不純物濃度を有する
ベースコンタクト不純物領域が形成され、少なくともそ
のベースコンタクト不純物領域上に接触するように金属
層が形成された後その金属層がシリサイド化されるの
で、金属層がシリサイド化する際にベースコンタクト不
純物領域の不純物がシリサイド化によって形成される金
属シリサイド層に取込まれてベースコンタクト不純物領
域の表面不純物濃度が低下したとしても、ベースコンタ
クト不純物領域は元々高濃度に形成されていることか
ら、従来に比べてベースコンタクト抵抗の上昇が有効に
防止される。また、ベースコンタクト不純物領域はエミ
ッタ不純物領域と所定の間隔を隔てて形成されているこ
とから、高濃度のベースコンタクト不純物領域の側面と
エミッタ不純物領域の側面とが接触することもない。こ
れにより、高濃度のベースコンタクト不純物領域の側面
とエミッタ不純物領域の側面とが接触した場合に生じる
エミッタ−ベース間の逆耐圧の低下などの不都合が有効
に防止される。また、ベースコンタクト不純物領域はエ
ミッタ不純物領域の第１の深さよりも浅い第２の深さを
有するように形成されているので、ベースコンタクト不
純物領域の側面方向の広がりも小さくなり、素子が微細
化された場合にも高濃度のベースコンタクト不純物領域
の側面とエミッタ不純物領域の側面とが接触することが
ない。これにより、素子が微細化された場合にも、高濃
度のベースコンタクト不純物領域とエミッタ不純物領域
とが接触することにより生じるエミッタ−ベース間の逆
耐圧の低下などの種々の不都合が防止される。
は、第１の不純物濃度を有するベース不純物領域の主表
面上に第２導電型の不純物を導入することによってその
第１の不純物濃度よりも高い第２の不純物濃度を有する
ベースコンタクト不純物領域が形成され、少なくともそ
のベースコンタクト不純物領域上に接触するように金属
層が形成された後その金属層がシリサイド化されるの
で、金属層がシリサイド化する際にベースコンタクト不
純物領域の不純物がシリサイド化によって形成される金
属シリサイド層に取込まれてベースコンタクト不純物領
域の表面不純物濃度が低下したとしても、ベースコンタ
クト不純物領域は元々高濃度に形成されていることか
ら、従来に比べてベースコンタクト抵抗の上昇が有効に
防止される。また、ベースコンタクト不純物領域はエミ
ッタ不純物領域と所定の間隔を隔てて形成されているこ
とから、高濃度のベースコンタクト不純物領域の側面と
エミッタ不純物領域の側面とが接触することもない。こ
れにより、高濃度のベースコンタクト不純物領域の側面
とエミッタ不純物領域の側面とが接触した場合に生じる
エミッタ−ベース間の逆耐圧の低下などの不都合が有効
に防止される。また、ベースコンタクト不純物領域はエ
ミッタ不純物領域の第１の深さよりも浅い第２の深さを
有するように形成されているので、ベースコンタクト不
純物領域の側面方向の広がりも小さくなり、素子が微細
化された場合にも高濃度のベースコンタクト不純物領域
の側面とエミッタ不純物領域の側面とが接触することが
ない。これにより、素子が微細化された場合にも、高濃
度のベースコンタクト不純物領域とエミッタ不純物領域
とが接触することにより生じるエミッタ−ベース間の逆
耐圧の低下などの種々の不都合が防止される。
【００２９】請求項３に係る半導体装置の製造方法で
は、ベース不純物領域の主表面上の所定領域に接触する
ように金属層が形成され、その金属層に第２導電型の不
純物が導入され、その後、熱処理を施すことによって、
金属層に導入された第２導電型の不純物が拡散されてベ
ースコンタクト不純物領域が形成されるので、金属層に
不純物を導入する際にその不純物濃度のピーク位置が金
属層とベース不純物領域との界面近傍にくるように容易
に制御可能である。これにより、より容易にベースコン
タクト不純物領域の表面不純物濃度を高くすることが可
能となる。この結果、ベースコンタクト不純物領域上に
形成された金属層のシリサイド反応の際にベースコンタ
クト不純物領域の表面不純物濃度が低下したとしても、
ベースコンタクト抵抗の上昇がより有効に防止される。
また、この請求項３に係る半導体装置の製造方法では、
ベース不純物領域の形成と同一工程で金属層がシリサイ
ド化されるので、製造工程が短縮化される。
は、ベース不純物領域の主表面上の所定領域に接触する
ように金属層が形成され、その金属層に第２導電型の不
純物が導入され、その後、熱処理を施すことによって、
金属層に導入された第２導電型の不純物が拡散されてベ
ースコンタクト不純物領域が形成されるので、金属層に
不純物を導入する際にその不純物濃度のピーク位置が金
属層とベース不純物領域との界面近傍にくるように容易
に制御可能である。これにより、より容易にベースコン
タクト不純物領域の表面不純物濃度を高くすることが可
能となる。この結果、ベースコンタクト不純物領域上に
形成された金属層のシリサイド反応の際にベースコンタ
クト不純物領域の表面不純物濃度が低下したとしても、
ベースコンタクト抵抗の上昇がより有効に防止される。
また、この請求項３に係る半導体装置の製造方法では、
ベース不純物領域の形成と同一工程で金属層がシリサイ
ド化されるので、製造工程が短縮化される。
【００３０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００３１】図１は、本発明の一実施例によるバイポー
ラトランジスタを含む半導体装置を示した断面構造図で
ある。図１を参照して、このバイポーラトランジスタを
含む半導体装置は、ｐ+ 型シリコン基板１と、ｐ+ 型シ
リコン基板１中に埋込むように形成されたｎ+ 型埋込拡
散層２と、ｐ+ 型シリコン基板１の主表面上の全面に形
成されたｎ- 型エピタキシャル層３と、ｎ- 型エピタキ
シャル層３の所定領域に形成されたｐ+ 型素子分離層４
と、ｐ+ 型素子分離層４に囲まれたｎ- 型エピタキシャ
ル層３の主表面上の所定領域に形成されたｎ+ 型コレク
タ層６と、ｎ+型コレクタ層６と所定の間隔を隔てたｎ
- 型エピタキシャル層３の主表面上の領域に形成された
ｐ+ 型ベース層５と、ｐ+ 型ベース層５の主表面上の所
定領域に形成されたｎ+ 型エミッタ層７と、ｎ+ 型エミ
ッタ層７と所定の間隔を隔てたｐ + 型ベース層の主表面
上に形成され、ｐ+ ベース層の不純物濃度よりも高い不
純物濃度を有するとともにｎ+ 型エミッタ層７の拡散深
さよりも浅い拡散深さを有するように形成されたｐ++型
ベースコンタクト層８とを備えている。
ラトランジスタを含む半導体装置を示した断面構造図で
ある。図１を参照して、このバイポーラトランジスタを
含む半導体装置は、ｐ+ 型シリコン基板１と、ｐ+ 型シ
リコン基板１中に埋込むように形成されたｎ+ 型埋込拡
散層２と、ｐ+ 型シリコン基板１の主表面上の全面に形
成されたｎ- 型エピタキシャル層３と、ｎ- 型エピタキ
シャル層３の所定領域に形成されたｐ+ 型素子分離層４
と、ｐ+ 型素子分離層４に囲まれたｎ- 型エピタキシャ
ル層３の主表面上の所定領域に形成されたｎ+ 型コレク
タ層６と、ｎ+型コレクタ層６と所定の間隔を隔てたｎ
- 型エピタキシャル層３の主表面上の領域に形成された
ｐ+ 型ベース層５と、ｐ+ 型ベース層５の主表面上の所
定領域に形成されたｎ+ 型エミッタ層７と、ｎ+ 型エミ
ッタ層７と所定の間隔を隔てたｐ + 型ベース層の主表面
上に形成され、ｐ+ ベース層の不純物濃度よりも高い不
純物濃度を有するとともにｎ+ 型エミッタ層７の拡散深
さよりも浅い拡散深さを有するように形成されたｐ++型
ベースコンタクト層８とを備えている。
【００３２】さらに図１に示した半導体装置は、ｎ- 型
エピタキシャル層３の表面上に形成され、ｎ+ 型エミッ
タ層７、ｐ++型ベースコンタクト層８、ｎ+ 型コレクタ
層６上にそれぞれコンタクトホール９ａ、９ｂ、９ｃを
有する絶縁酸化膜９と、コンタクトホール９ａ、９ｂ、
９ｃ内でそれぞれｎ+ 型エミッタ層７、ｐ++型ベースコ
ンタクト層８、ｎ+ 型コレクタ層６の表面上に接触して
形成されたチタンシリサイド（ＴｉＳｉ2 ）膜１０ａ、
１０ｂ、１０ｃと、コンタクトホール９ａ、９ｂ、９ｃ
内でチタンシリサイド膜１０ａ、１０ｂ、１０ｃ上にそ
れぞれ形成された窒化チタン（ＴｉＮ）層１１ａ、１１
ｂ、１１ｃと、窒化チタン層１１ａ、１１ｂ、１１ｃ上
にそれぞれ形成されたアルミ配線膜１２ａ、１２ｂ、１
２ｃと、全面を覆うように形成された保護膜１３とを備
えている。
エピタキシャル層３の表面上に形成され、ｎ+ 型エミッ
タ層７、ｐ++型ベースコンタクト層８、ｎ+ 型コレクタ
層６上にそれぞれコンタクトホール９ａ、９ｂ、９ｃを
有する絶縁酸化膜９と、コンタクトホール９ａ、９ｂ、
９ｃ内でそれぞれｎ+ 型エミッタ層７、ｐ++型ベースコ
ンタクト層８、ｎ+ 型コレクタ層６の表面上に接触して
形成されたチタンシリサイド（ＴｉＳｉ2 ）膜１０ａ、
１０ｂ、１０ｃと、コンタクトホール９ａ、９ｂ、９ｃ
内でチタンシリサイド膜１０ａ、１０ｂ、１０ｃ上にそ
れぞれ形成された窒化チタン（ＴｉＮ）層１１ａ、１１
ｂ、１１ｃと、窒化チタン層１１ａ、１１ｂ、１１ｃ上
にそれぞれ形成されたアルミ配線膜１２ａ、１２ｂ、１
２ｃと、全面を覆うように形成された保護膜１３とを備
えている。
【００３３】チタンシリサイド層１０ａ、１０ｂ、１０
ｃは、それぞれＮ+ 型エミッタ層７、ｐ+ 型ベースコン
タクト層８、ｎ+ 型コレクタ層６との安定なコンタクト
を得るために形成されるものであり、その厚みは６０〜
１００ｎｍ程度である。また、窒化チタン層１１ａ、１
１ｂ、１１ｃは、それらの上に形成されるアルミ配線層
１２ａ、１２ｂ、１２ｃがアルミアロイスパイクを起こ
すのを防止するためのバリア層としての役割を果たすも
のであり、その厚みは３０〜７０ｎｍ程度である。ｎ+
型コレクタ層６は、５．０×１０20ｃｍ-3の程度の不純
物濃度と、０．２〜０．５μｍ程度の拡散深さを有して
いる。ｐ+ 型ベース層５は、２．０×１０16〜８．０×
１０16ｃｍ-3程度の不純物濃度と０．７〜１．２μｍ程
度の拡散深さを有している。また、ｎ+ 型エミッタ層７
は、５．０×１０20ｃｍ-3程度の不純物濃度と０．２〜
０．５μｍ程度の拡散深さを有している。ｐ++型ベース
コンタクト層８は、１．０×１０19ｃｍ-3程度以上の不
純物濃度と０．１〜０．４μｍ程度の拡散深さを有して
いる。なお、ｐ+ 型素子分離層４によって囲まれた領域
のｎ- 型エピタキシャル層３と、ｎ+ 型コレクタ層６と
によって、コレクタ領域が構成されている。
ｃは、それぞれＮ+ 型エミッタ層７、ｐ+ 型ベースコン
タクト層８、ｎ+ 型コレクタ層６との安定なコンタクト
を得るために形成されるものであり、その厚みは６０〜
１００ｎｍ程度である。また、窒化チタン層１１ａ、１
１ｂ、１１ｃは、それらの上に形成されるアルミ配線層
１２ａ、１２ｂ、１２ｃがアルミアロイスパイクを起こ
すのを防止するためのバリア層としての役割を果たすも
のであり、その厚みは３０〜７０ｎｍ程度である。ｎ+
型コレクタ層６は、５．０×１０20ｃｍ-3の程度の不純
物濃度と、０．２〜０．５μｍ程度の拡散深さを有して
いる。ｐ+ 型ベース層５は、２．０×１０16〜８．０×
１０16ｃｍ-3程度の不純物濃度と０．７〜１．２μｍ程
度の拡散深さを有している。また、ｎ+ 型エミッタ層７
は、５．０×１０20ｃｍ-3程度の不純物濃度と０．２〜
０．５μｍ程度の拡散深さを有している。ｐ++型ベース
コンタクト層８は、１．０×１０19ｃｍ-3程度以上の不
純物濃度と０．１〜０．４μｍ程度の拡散深さを有して
いる。なお、ｐ+ 型素子分離層４によって囲まれた領域
のｎ- 型エピタキシャル層３と、ｎ+ 型コレクタ層６と
によって、コレクタ領域が構成されている。
【００３４】ここで、本実施例では、ｐ+ 型ベース層５
のベースコンタクト領域に、ｐ+ 型ベース層５よりも不
純物濃度が高くかつｐ+ 型エミッタ層７よりも拡散深さ
が浅いｐ++型ベースコンタクト層８を設けている。これ
により、以下のような効果が得られる。
のベースコンタクト領域に、ｐ+ 型ベース層５よりも不
純物濃度が高くかつｐ+ 型エミッタ層７よりも拡散深さ
が浅いｐ++型ベースコンタクト層８を設けている。これ
により、以下のような効果が得られる。
【００３５】すなわち、ｐ+ 型ベース層５のベースコン
タクト領域にｐ+ 型ベース層５の不純物濃度よりも高い
不純物濃度を有するｐ++型ベースコンタクト層８を形成
することによって、チタンシリサイド膜１０ｂの形成時
のシリサイド反応によりｐ++型ベースコンタクト層８の
不純物がチタンシリサイド膜１０ｂに取込まれてｐ++型
ベースコンタクト層８の表面不純物濃度が低下したとし
ても、その低下後のｐ ++型ベースコンタクト層８の表面
不純物濃度を容易に１．０×１０19ｃｍ-3程度以上にす
ることができる。
タクト領域にｐ+ 型ベース層５の不純物濃度よりも高い
不純物濃度を有するｐ++型ベースコンタクト層８を形成
することによって、チタンシリサイド膜１０ｂの形成時
のシリサイド反応によりｐ++型ベースコンタクト層８の
不純物がチタンシリサイド膜１０ｂに取込まれてｐ++型
ベースコンタクト層８の表面不純物濃度が低下したとし
ても、その低下後のｐ ++型ベースコンタクト層８の表面
不純物濃度を容易に１．０×１０19ｃｍ-3程度以上にす
ることができる。
【００３６】図２は、図１に示した半導体装置のＡ2 −
Ａ2 線に沿った不純物プロファイル図である。図２を参
照して、チタンシリサイド膜１０ｂの形成後のｐ++型ベ
ースコンタクト層８の表面不純物濃度は、１．０×１０
19ｃｍ-3程度以上になっていることが分かる。このよう
にシリサイド反応後のｐ++型ベースコンタクト層８の表
面不純物濃度を１．０×１０19ｃｍ-3程度以上にするた
めには、後述するように、シリサイド反応前のｐ++型ベ
ースコンタクト層８の表面不純物濃度を１．０×１０20
ｃｍ-3程度以上にしておく必要がある。本実施例では、
このようにシリサイド反応後のｐ++型ベースコンタクト
領域８の表面不純物濃度が１×１０19ｃｍ-3程度以上に
なるように構成しているので、チタンシリサイド膜１０
ｂの形成時のシリサイド反応によって従来のようにベー
スコンタクト抵抗が上昇するのを有効に防止することが
できる。この結果、バイポーラトランジスタの動作速度
の低下を防止することができるとともに、ベースコンタ
クト領域での安定で低抵抗なオーミックコンタクトを得
ることができる。
Ａ2 線に沿った不純物プロファイル図である。図２を参
照して、チタンシリサイド膜１０ｂの形成後のｐ++型ベ
ースコンタクト層８の表面不純物濃度は、１．０×１０
19ｃｍ-3程度以上になっていることが分かる。このよう
にシリサイド反応後のｐ++型ベースコンタクト層８の表
面不純物濃度を１．０×１０19ｃｍ-3程度以上にするた
めには、後述するように、シリサイド反応前のｐ++型ベ
ースコンタクト層８の表面不純物濃度を１．０×１０20
ｃｍ-3程度以上にしておく必要がある。本実施例では、
このようにシリサイド反応後のｐ++型ベースコンタクト
領域８の表面不純物濃度が１×１０19ｃｍ-3程度以上に
なるように構成しているので、チタンシリサイド膜１０
ｂの形成時のシリサイド反応によって従来のようにベー
スコンタクト抵抗が上昇するのを有効に防止することが
できる。この結果、バイポーラトランジスタの動作速度
の低下を防止することができるとともに、ベースコンタ
クト領域での安定で低抵抗なオーミックコンタクトを得
ることができる。
【００３７】また、シリサイド化後のｐ++型ベースコン
タクト層８の表面不純物濃度が１．０×１０19ｃｍ-3以
上のなるように構成することによって、図３８に示した
従来のようにベースコンタクト抵抗に温度依存性が出て
くるという不都合も生じない。図３は、ｐ++型ベースコ
ンタクト層８の表面不純物濃度が１．０×１０19ｃｍ -3
以上の場合のベースコンタクト抵抗と温度との関係を示
した相関図である。図３を参照して、ｐ++型ベースコン
タクト層８の表面不純物濃度が１．０×１０19ｃｍ-3以
上である場合には、ベースコンタクト抵抗が温度によっ
てほとんど変化せず、ベースコンタクト抵抗に温度依存
性がほとんどないことが分かる。これにより、本実施例
では、ベースコンタクト抵抗の温度依存性に起因して発
生する温度変化による回路特性の変化を有効に防止する
ことができる。
タクト層８の表面不純物濃度が１．０×１０19ｃｍ-3以
上のなるように構成することによって、図３８に示した
従来のようにベースコンタクト抵抗に温度依存性が出て
くるという不都合も生じない。図３は、ｐ++型ベースコ
ンタクト層８の表面不純物濃度が１．０×１０19ｃｍ -3
以上の場合のベースコンタクト抵抗と温度との関係を示
した相関図である。図３を参照して、ｐ++型ベースコン
タクト層８の表面不純物濃度が１．０×１０19ｃｍ-3以
上である場合には、ベースコンタクト抵抗が温度によっ
てほとんど変化せず、ベースコンタクト抵抗に温度依存
性がほとんどないことが分かる。これにより、本実施例
では、ベースコンタクト抵抗の温度依存性に起因して発
生する温度変化による回路特性の変化を有効に防止する
ことができる。
【００３８】さらに、本実施例では、図３９に示した提
案例と異なり、ｐ++型ベースコンタクト層８がｎ+ 型エ
ミッタ層７と所定の間隔を隔てたｐ+ 型ベース層５のベ
ースコンタクト領域に形成されている。これにより、高
濃度のｐ++型ベースコンタクト層８とｎ+ 型エミッタ層
７とが接触することもない。この結果、高濃度のｐ++型
ベースコンタクト層８とｎ+ 型エミッタ層７とが接触し
た場合に生じるエミッタ−ベース間の逆耐圧の低下や、
電流増幅率の低下という不都合も生じない。したがっ
て、本実施例では、エミッタ−ベース間の逆耐圧や電流
増幅率を低下させることなく、ベースコンタクト領域に
おいて安定で低抵抗なオーミックコンタクトを得ること
ができる。
案例と異なり、ｐ++型ベースコンタクト層８がｎ+ 型エ
ミッタ層７と所定の間隔を隔てたｐ+ 型ベース層５のベ
ースコンタクト領域に形成されている。これにより、高
濃度のｐ++型ベースコンタクト層８とｎ+ 型エミッタ層
７とが接触することもない。この結果、高濃度のｐ++型
ベースコンタクト層８とｎ+ 型エミッタ層７とが接触し
た場合に生じるエミッタ−ベース間の逆耐圧の低下や、
電流増幅率の低下という不都合も生じない。したがっ
て、本実施例では、エミッタ−ベース間の逆耐圧や電流
増幅率を低下させることなく、ベースコンタクト領域に
おいて安定で低抵抗なオーミックコンタクトを得ること
ができる。
【００３９】また、本実施例では、図１に示したよう
に、ｐ++型ベースコンタクト層８の拡散深さをｎ+ 型エ
ミッタ層７の拡散深さよりも浅く形成することによっ
て、半導体装置の高集積化に伴って素子が微細化された
場合にも高濃度のｐ++型ベースコンタクト層８の側面と
ｎ+ 型エミッタ層７の側面とが接触するのを有効に防止
することができる。すなわち、本実施例では、ｐ++型ベ
ースコンタクト層８の拡散深さをｎ+ 型エミッタ層７の
拡散深さよりも浅くすることによって、ｐ++型ベースコ
ンタクト層８の側面の広がりを小さくすることができ
る。これにより、素子が微細化された場合にも、高濃度
のｐ++型ベースコンタクト層８の側面とｎ+ 型エミッタ
層７の側面とが接触するのが防止される。
に、ｐ++型ベースコンタクト層８の拡散深さをｎ+ 型エ
ミッタ層７の拡散深さよりも浅く形成することによっ
て、半導体装置の高集積化に伴って素子が微細化された
場合にも高濃度のｐ++型ベースコンタクト層８の側面と
ｎ+ 型エミッタ層７の側面とが接触するのを有効に防止
することができる。すなわち、本実施例では、ｐ++型ベ
ースコンタクト層８の拡散深さをｎ+ 型エミッタ層７の
拡散深さよりも浅くすることによって、ｐ++型ベースコ
ンタクト層８の側面の広がりを小さくすることができ
る。これにより、素子が微細化された場合にも、高濃度
のｐ++型ベースコンタクト層８の側面とｎ+ 型エミッタ
層７の側面とが接触するのが防止される。
【００４０】図４は、ｐ++型ベースコンタクト層１８の
拡散深さがｎ+ 型エミッタ層７の拡散深さよりも深くな
った場合の不都合を説明するための断面構造図である。
図４を参照して、素子が微細化されてｎ+ 型エミッタ層
７とｐ++型ベースコンタクト層１８との間隔が狭くなっ
た場合において、ｐ++型ベースコンタクト層１８の拡散
深さがｎ+ 型エミッタ層７の拡散深さよりも深くなる
と、高濃度のｐ++型ベースコンタクト層１８の側面とｎ
+ 型エミッタ層７の側面とが接触することになる。この
結果、エミッタ−ベース間の逆耐圧の低下や電流増幅率
の低下を引起こすという不都合が生じる。したがって、
半導体装置の高集積化に伴って素子が微細化された場合
には、図１に示した本実施例のように、ｐ++型ベースコ
ンタクト層８の拡散深さをｎ+ 型エミッタ層７の拡散深
さよりも浅く形成してｐ++型ベースコンタクト層８の側
面の広がりを小さくするのが有効である。
拡散深さがｎ+ 型エミッタ層７の拡散深さよりも深くな
った場合の不都合を説明するための断面構造図である。
図４を参照して、素子が微細化されてｎ+ 型エミッタ層
７とｐ++型ベースコンタクト層１８との間隔が狭くなっ
た場合において、ｐ++型ベースコンタクト層１８の拡散
深さがｎ+ 型エミッタ層７の拡散深さよりも深くなる
と、高濃度のｐ++型ベースコンタクト層１８の側面とｎ
+ 型エミッタ層７の側面とが接触することになる。この
結果、エミッタ−ベース間の逆耐圧の低下や電流増幅率
の低下を引起こすという不都合が生じる。したがって、
半導体装置の高集積化に伴って素子が微細化された場合
には、図１に示した本実施例のように、ｐ++型ベースコ
ンタクト層８の拡散深さをｎ+ 型エミッタ層７の拡散深
さよりも浅く形成してｐ++型ベースコンタクト層８の側
面の広がりを小さくするのが有効である。
【００４１】図５〜図１２、図１４、図１６および図１
７は、図１に示した一実施例による半導体装置の一の製
造プロセスを説明するための断面構造図である。図１３
は図１２に示した工程におけるＸ3 −Ｘ3 線に沿った不
純物プロファイル図であり、図１５は図１４に示した工
程におけるＸ4 −Ｘ4 線に沿った不純物プロファイル図
である。図５〜図１７を参照して、次に本実施例の半導
体装置の一の製造プロセスについて説明する。
７は、図１に示した一実施例による半導体装置の一の製
造プロセスを説明するための断面構造図である。図１３
は図１２に示した工程におけるＸ3 −Ｘ3 線に沿った不
純物プロファイル図であり、図１５は図１４に示した工
程におけるＸ4 −Ｘ4 線に沿った不純物プロファイル図
である。図５〜図１７を参照して、次に本実施例の半導
体装置の一の製造プロセスについて説明する。
【００４２】まず、図５に示すように、ｐ+ 型シリコン
基板１中にｎ+ 型埋込拡散層２を形成する。そして、ｐ
+ 型シリコン基板１の表面上の全面にｎ- 型エピタキシ
ャル層３を形成する。ｎ- 型エピタキシャル層３の所定
領域に素子分離のためのｐ+型素子分離層４を形成す
る。そして、ｎ- 型エピタキシャル層３上に絶縁酸化膜
９を形成する。
基板１中にｎ+ 型埋込拡散層２を形成する。そして、ｐ
+ 型シリコン基板１の表面上の全面にｎ- 型エピタキシ
ャル層３を形成する。ｎ- 型エピタキシャル層３の所定
領域に素子分離のためのｐ+型素子分離層４を形成す
る。そして、ｎ- 型エピタキシャル層３上に絶縁酸化膜
９を形成する。
【００４３】次に、図６に示すように、ｎ- 型エピタキ
シャル層３の主表面上の所定領域に絶縁酸化膜９を介し
てｐ型の不純物をイオン注入法などを用いて導入する。
この導入した不純物を活性化することによって、５×１
０18ｃｍ-3程度の不純物濃度と０．７〜１．２μｍ程度
の拡散深さとを有するｐ+ 型ベース層５を形成する。
シャル層３の主表面上の所定領域に絶縁酸化膜９を介し
てｐ型の不純物をイオン注入法などを用いて導入する。
この導入した不純物を活性化することによって、５×１
０18ｃｍ-3程度の不純物濃度と０．７〜１．２μｍ程度
の拡散深さとを有するｐ+ 型ベース層５を形成する。
【００４４】次に、図７に示すように、絶縁酸化膜９の
表面上の所定領域に写真製版技術を用いてフォトレジス
ト２０を形成した後、そのフォトレジスト２０をマスク
として絶縁酸化膜９を異方性エッチングする。これによ
り、コンタクトホール９ａ、９ｂ、および９ｃを形成す
る。この後、フォトレジスト２０を除去する。
表面上の所定領域に写真製版技術を用いてフォトレジス
ト２０を形成した後、そのフォトレジスト２０をマスク
として絶縁酸化膜９を異方性エッチングする。これによ
り、コンタクトホール９ａ、９ｂ、および９ｃを形成す
る。この後、フォトレジスト２０を除去する。
【００４５】次に、図８に示すように、バイポーラトラ
ンジスタのベース電極が形成される領域のコンタクトホ
ール９ｂを覆うように写真製版技術を用いてフォトレジ
スト２１を形成する。その後、砒素イオン（Ａｓ+ ）な
どのｎ型の不純物を全面にイオン注入する。そしてその
イオン注入した不純物を活性化することによって、図９
に示されるような、５．０×１０20ｃｍ-3程度の不純物
濃度および０．２〜０．５μｍ程度の拡散深さを有する
ｎ+ 型コレクタ層６と、５．０×１０20ｃｍ-3程度の不
純物濃度および０．２〜０．５μｍ程度の拡散深さを有
するｎ+ 型エミッタ層７とを形成する。この後レジスト
２１（図８参照）を除去する。
ンジスタのベース電極が形成される領域のコンタクトホ
ール９ｂを覆うように写真製版技術を用いてフォトレジ
スト２１を形成する。その後、砒素イオン（Ａｓ+ ）な
どのｎ型の不純物を全面にイオン注入する。そしてその
イオン注入した不純物を活性化することによって、図９
に示されるような、５．０×１０20ｃｍ-3程度の不純物
濃度および０．２〜０．５μｍ程度の拡散深さを有する
ｎ+ 型コレクタ層６と、５．０×１０20ｃｍ-3程度の不
純物濃度および０．２〜０．５μｍ程度の拡散深さを有
するｎ+ 型エミッタ層７とを形成する。この後レジスト
２１（図８参照）を除去する。
【００４６】次に、図１０に示すように、コンタクトホ
ール９ｂ以外の部分を覆うように写真製版技術を用いて
フォトレジスト２２を形成する。フォトレジスト２２お
よび絶縁酸化膜９をマスクとして、ｐ+ 型ベース層５の
表面領域にイオン注入法などを用いてＢＦ2 + などのｐ
型の不純物を自己整合的に導入する。そして、その導入
した不純物を９００℃以下の温度条件下で活性化するこ
とによって、図１１に示されるような、ｎ+ 型エミッタ
層７の拡散深さよりも浅い拡散深さ（０．１〜０．４μ
ｍ程度）と１．０×１０20ｃｍ-3程度以上の表面不純物
濃度とを有するｐ++型ベースコンタクト層８を形成す
る。
ール９ｂ以外の部分を覆うように写真製版技術を用いて
フォトレジスト２２を形成する。フォトレジスト２２お
よび絶縁酸化膜９をマスクとして、ｐ+ 型ベース層５の
表面領域にイオン注入法などを用いてＢＦ2 + などのｐ
型の不純物を自己整合的に導入する。そして、その導入
した不純物を９００℃以下の温度条件下で活性化するこ
とによって、図１１に示されるような、ｎ+ 型エミッタ
層７の拡散深さよりも浅い拡散深さ（０．１〜０．４μ
ｍ程度）と１．０×１０20ｃｍ-3程度以上の表面不純物
濃度とを有するｐ++型ベースコンタクト層８を形成す
る。
【００４７】次に、図１２に示すように、全面を覆うよ
うに４０〜１００ｎｍ程度の厚みを有するチタン（Ｔ
ｉ）膜２３をスパッタリング法などを用いて形成する。
ここで、図１３を参照して、図１２に示したシリサイド
反応前の工程では、ｐ++型ベースコンタクト層８の表面
不純物濃度が１×１０20ｃｍ-3程度以上に設定されてい
る。
うに４０〜１００ｎｍ程度の厚みを有するチタン（Ｔ
ｉ）膜２３をスパッタリング法などを用いて形成する。
ここで、図１３を参照して、図１２に示したシリサイド
反応前の工程では、ｐ++型ベースコンタクト層８の表面
不純物濃度が１×１０20ｃｍ-3程度以上に設定されてい
る。
【００４８】この状態から、図１４に示すように、７５
０〜８５０℃の温度条件下でＮ2 雰囲気中で３０秒間程
度の熱処理を行なうことによって、チタンシリサイド
（ＴｉＳｉ2 ）膜１０ａ、１０ｂ、および１０ｃと、窒
化チタン（ＴｉＮ）層１１とを形成する。すなわち、チ
タン層２３のチタン（Ｔｉ）とｎ- 型エピタキシャル層
３のシリコン（Ｓｉ）とをシリサイド反応させることに
よって、ｎ+ 型エミッタ層７、ｐ++型ベースコンタクト
層８、ｎ+ 型コレクタ層６の表面上にそれぞれチタンシ
リサイド（ＴｉＳｉ2 ）膜１０ａ、１０ｂ、１０ｃを形
成する。そしてこれと同時に、チタン（Ｔｉ）層２３を
Ｎ2 雰囲気中で窒化することによって窒化チタン（Ｔｉ
Ｎ）層１１を形成する。チタンシリサイド膜１０ａ、１
０ｂ、および１０ｃはそれぞれ６０〜１００ｎｍ程度の
膜厚に形成され、窒化チタン層１１は３０〜７０ｎｍ程
度の膜厚に形成される。ここで、図１４に示したシリサ
イド反応後のｐ++型ベースコンタクト層８の表面不純物
濃度は、１×１０19ｃｍ-3程度にまで低下していること
が分かる。これは、シリサイド反応の際にチタンシリサ
イド（ＴｉＳｉ2 ）膜１５ｂにｐ++型ベースコンタクト
層８の不純物が取込まれるためである。しかし、本実施
例では、このようにシリサイド反応によってｐ++型ベー
スコンタクト層８の表面不純物濃度が低下したとして
も、その低下後のｐ++型ベースコンタクト層８の表面不
純物濃度は１×１０19ｃｍ-3以上になるように形成され
ている。したがって、シリサイド反応によってｐ++型ベ
ースコンタクト層８の表面不純物濃度が低下したとして
も、従来のようにベースコンタクト抵抗が急激に増加し
てしまうという不都合もない。これにより、バイポーラ
トランジスタの動作速度の低下を有効に防止することが
できるとともに、ベースコンタクト領域での安定で低抵
抗なオーミックコンタクトを得ることができる。
０〜８５０℃の温度条件下でＮ2 雰囲気中で３０秒間程
度の熱処理を行なうことによって、チタンシリサイド
（ＴｉＳｉ2 ）膜１０ａ、１０ｂ、および１０ｃと、窒
化チタン（ＴｉＮ）層１１とを形成する。すなわち、チ
タン層２３のチタン（Ｔｉ）とｎ- 型エピタキシャル層
３のシリコン（Ｓｉ）とをシリサイド反応させることに
よって、ｎ+ 型エミッタ層７、ｐ++型ベースコンタクト
層８、ｎ+ 型コレクタ層６の表面上にそれぞれチタンシ
リサイド（ＴｉＳｉ2 ）膜１０ａ、１０ｂ、１０ｃを形
成する。そしてこれと同時に、チタン（Ｔｉ）層２３を
Ｎ2 雰囲気中で窒化することによって窒化チタン（Ｔｉ
Ｎ）層１１を形成する。チタンシリサイド膜１０ａ、１
０ｂ、および１０ｃはそれぞれ６０〜１００ｎｍ程度の
膜厚に形成され、窒化チタン層１１は３０〜７０ｎｍ程
度の膜厚に形成される。ここで、図１４に示したシリサ
イド反応後のｐ++型ベースコンタクト層８の表面不純物
濃度は、１×１０19ｃｍ-3程度にまで低下していること
が分かる。これは、シリサイド反応の際にチタンシリサ
イド（ＴｉＳｉ2 ）膜１５ｂにｐ++型ベースコンタクト
層８の不純物が取込まれるためである。しかし、本実施
例では、このようにシリサイド反応によってｐ++型ベー
スコンタクト層８の表面不純物濃度が低下したとして
も、その低下後のｐ++型ベースコンタクト層８の表面不
純物濃度は１×１０19ｃｍ-3以上になるように形成され
ている。したがって、シリサイド反応によってｐ++型ベ
ースコンタクト層８の表面不純物濃度が低下したとして
も、従来のようにベースコンタクト抵抗が急激に増加し
てしまうという不都合もない。これにより、バイポーラ
トランジスタの動作速度の低下を有効に防止することが
できるとともに、ベースコンタクト領域での安定で低抵
抗なオーミックコンタクトを得ることができる。
【００４９】次に、図１６に示すように、窒化チタン層
１１上にアルミ配線層１２を形成した後、そのアルミ配
線層１２上の所定領域に写真製版技術を用いてフォトレ
ジスト２４を形成する。フォトレジスト２４をマスクと
して、アルミ配線層１２、窒化チタン層１１を異方性エ
ッチングすることによって、図１７に示すような、窒化
チタン（ＴｉＮ）膜１１ａ、１１ｂ、１１ｃと、アルミ
配線膜１２ａ、１２ｂ、１２ｃを形成する。
１１上にアルミ配線層１２を形成した後、そのアルミ配
線層１２上の所定領域に写真製版技術を用いてフォトレ
ジスト２４を形成する。フォトレジスト２４をマスクと
して、アルミ配線層１２、窒化チタン層１１を異方性エ
ッチングすることによって、図１７に示すような、窒化
チタン（ＴｉＮ）膜１１ａ、１１ｂ、１１ｃと、アルミ
配線膜１２ａ、１２ｂ、１２ｃを形成する。
【００５０】最後に、図１に示したように、全面を覆う
ように保護膜１３を形成することによって、本実施例の
バイポーラトランジスタを含む半導体装置が完成され
る。
ように保護膜１３を形成することによって、本実施例の
バイポーラトランジスタを含む半導体装置が完成され
る。
【００５１】図１８〜図２１は、図１に示した一実施例
による半導体装置の他の製造プロセスを説明するための
断面構造図である。図１および、図１８〜図２１を参照
して、次に本実施例の半導体装置の他の製造プロセスに
ついて説明する。
による半導体装置の他の製造プロセスを説明するための
断面構造図である。図１および、図１８〜図２１を参照
して、次に本実施例の半導体装置の他の製造プロセスに
ついて説明する。
【００５２】まず、図１８に示すように、図５〜図１２
に示した一の製造プロセスと同様の製造プロセスを用い
て、チタン膜２３までを形成する。この後、チタン膜２
３上のベース電極領域に対応する領域以外の領域に写真
製版技術を用いてフォトレジスト２５を形成する。その
フォトレジスト２５をマスクとして、チタン膜２３にＢ
Ｆ2 またはＢイオンをイオン注入する。このチタン膜２
３へのイオン注入は、チタン膜２３とｐ+ 型ベース層５
との界面近傍に不純物濃度のピークが来るように行な
う。具体的には、その界面近傍の不純物濃度が１×１０
20ｃｍ-3程度以上になるようにイオン注入を行なう。こ
の後フォトレジスト２５を除去する。
に示した一の製造プロセスと同様の製造プロセスを用い
て、チタン膜２３までを形成する。この後、チタン膜２
３上のベース電極領域に対応する領域以外の領域に写真
製版技術を用いてフォトレジスト２５を形成する。その
フォトレジスト２５をマスクとして、チタン膜２３にＢ
Ｆ2 またはＢイオンをイオン注入する。このチタン膜２
３へのイオン注入は、チタン膜２３とｐ+ 型ベース層５
との界面近傍に不純物濃度のピークが来るように行な
う。具体的には、その界面近傍の不純物濃度が１×１０
20ｃｍ-3程度以上になるようにイオン注入を行なう。こ
の後フォトレジスト２５を除去する。
【００５３】次に、図１９に示すように、７５０〜８５
０℃の温度条件下でＮ2 雰囲気中で３０秒間程度熱処理
を行なう。これにより、チタンシリサイド（ＴｉＳ
ｉ2 ）膜１０ａ、１０ｂ、１０ｃと、窒化チタン（Ｔｉ
Ｎ）層１１と、１．０×１０19ｃｍ-3程度以上の不純物
濃度およびｎ+ 型エミッタ層７の拡散深さよりも浅い
０．１〜０．４μｍ程度の拡散深さを有するｐ++型ベー
スコンタクト層２８とを自己整合的に形成する。すなわ
ち、熱処理によってチタン膜２３のチタン（Ｔｉ）とｎ
- 型エピタキシャル層３のシリコン（Ｓｉ）とをシリサ
イド反応させることによってチタンシリサイド（ＴｉＳ
ｉ2 ）膜１０ａ、１０ｂ、１０ｃを形成するとともに、
チタン膜２３をＮ2 雰囲気で窒化することによって窒化
チタン（ＴｉＮ）層１１を形成する。さらに、この熱処
理の際に、同時にチタン膜２３に導入したｐ型の不純物
をｐ+ 型ベース層５内に熱拡散させることによって、１
×１０19ｃｍ-3程度以上の不純物濃度を有し、かつｎ+
型エミッタ層７の拡散深さよりも浅い０．１〜０．４μ
ｍ程度の拡散深さを有するｐ++型ベースコンタクト層２
８を形成する。
０℃の温度条件下でＮ2 雰囲気中で３０秒間程度熱処理
を行なう。これにより、チタンシリサイド（ＴｉＳ
ｉ2 ）膜１０ａ、１０ｂ、１０ｃと、窒化チタン（Ｔｉ
Ｎ）層１１と、１．０×１０19ｃｍ-3程度以上の不純物
濃度およびｎ+ 型エミッタ層７の拡散深さよりも浅い
０．１〜０．４μｍ程度の拡散深さを有するｐ++型ベー
スコンタクト層２８とを自己整合的に形成する。すなわ
ち、熱処理によってチタン膜２３のチタン（Ｔｉ）とｎ
- 型エピタキシャル層３のシリコン（Ｓｉ）とをシリサ
イド反応させることによってチタンシリサイド（ＴｉＳ
ｉ2 ）膜１０ａ、１０ｂ、１０ｃを形成するとともに、
チタン膜２３をＮ2 雰囲気で窒化することによって窒化
チタン（ＴｉＮ）層１１を形成する。さらに、この熱処
理の際に、同時にチタン膜２３に導入したｐ型の不純物
をｐ+ 型ベース層５内に熱拡散させることによって、１
×１０19ｃｍ-3程度以上の不純物濃度を有し、かつｎ+
型エミッタ層７の拡散深さよりも浅い０．１〜０．４μ
ｍ程度の拡散深さを有するｐ++型ベースコンタクト層２
８を形成する。
【００５４】このように、この他の製造プロセスでは、
チタンシリサイド膜１０ａ、１０ｂ、および１０ｃの形
成時に同時にｐ++型ベースコンタクト層２８を形成する
ので、図５〜図１７を用いて説明した一の製造プロセス
と比較して、ｐ++型ベースコンタクト層２８の活性化工
程（図１１参照）を省略することができる。これによ
り、製造プロセスを簡略化することができる。また、こ
の他の製造プロセスでは、チタン膜２３に不純物をイオ
ン注入した後、その注入した不純物を熱拡散させるの
で、不純物のイオン注入時に不純物濃度のピーク位置が
チタン膜２３とｐ+型ベース層５との界面近傍に来るよ
うに容易に制御可能である。これにより、その注入した
不純物を拡散させることによって形成されるｐ++型ベー
スコンタクト層２８の表面不純物濃度を容易に高くする
ことができ、またｐ++型ベースコンタクト層２８の拡散
深さを浅く形成することができる。
チタンシリサイド膜１０ａ、１０ｂ、および１０ｃの形
成時に同時にｐ++型ベースコンタクト層２８を形成する
ので、図５〜図１７を用いて説明した一の製造プロセス
と比較して、ｐ++型ベースコンタクト層２８の活性化工
程（図１１参照）を省略することができる。これによ
り、製造プロセスを簡略化することができる。また、こ
の他の製造プロセスでは、チタン膜２３に不純物をイオ
ン注入した後、その注入した不純物を熱拡散させるの
で、不純物のイオン注入時に不純物濃度のピーク位置が
チタン膜２３とｐ+型ベース層５との界面近傍に来るよ
うに容易に制御可能である。これにより、その注入した
不純物を拡散させることによって形成されるｐ++型ベー
スコンタクト層２８の表面不純物濃度を容易に高くする
ことができ、またｐ++型ベースコンタクト層２８の拡散
深さを浅く形成することができる。
【００５５】この後、図２０に示すように、窒化チタン
層１１上にアルミ配線層１２を形成する。アルミ配線層
１２上の所定領域に写真製版技術を用いてフォトレジス
ト２４を形成する。フォトレジスト２４をマスクとして
アルミ配線層１２および窒化チタン層１１を異方性エッ
チングする。これにより、図２１に示されるような、窒
化チタン（ＴｉＮ）膜１１ａ、１１ｂ、１１ｃと、アル
ミ配線膜１２ａ、１２ｂ、１２ｃとが形成される。
層１１上にアルミ配線層１２を形成する。アルミ配線層
１２上の所定領域に写真製版技術を用いてフォトレジス
ト２４を形成する。フォトレジスト２４をマスクとして
アルミ配線層１２および窒化チタン層１１を異方性エッ
チングする。これにより、図２１に示されるような、窒
化チタン（ＴｉＮ）膜１１ａ、１１ｂ、１１ｃと、アル
ミ配線膜１２ａ、１２ｂ、１２ｃとが形成される。
【００５６】最後に、図１に示したように、全面を覆う
ように保護膜１３を形成する。このような他の製造プロ
セスによっても、図１に示したバイポーラトランジスタ
を含む半導体装置を形成することができる。
ように保護膜１３を形成する。このような他の製造プロ
セスによっても、図１に示したバイポーラトランジスタ
を含む半導体装置を形成することができる。
【００５７】なお、上述の実施例では、チタンシリサイ
ド膜１０ａ、１０ｂ、および１０ｃを形成する場合につ
いて述べたが、本発明はこれに限らず、チタンシリサイ
ド膜１０ａ、１０ｂ、１０ｃ以外の金属シリサイド膜が
形成される場合にも適用可能である。たとえば、ＺｒＳ
ｉx 、ＨｆＳｉx 、ＶＳｉx 、ＮｂＳｉx 、ＴａＳ
ｉ x 、ＣｒＳｉx 、ＭｏＳｉx 、ＷＳｉx 、ＦｅＳ
ｉx 、ＲｕＳｉx 、ＯｓＳｉx、ＲｈＳｉx 、ＩｒＳｉ
x が形成される場合にも適用可能である。
ド膜１０ａ、１０ｂ、および１０ｃを形成する場合につ
いて述べたが、本発明はこれに限らず、チタンシリサイ
ド膜１０ａ、１０ｂ、１０ｃ以外の金属シリサイド膜が
形成される場合にも適用可能である。たとえば、ＺｒＳ
ｉx 、ＨｆＳｉx 、ＶＳｉx 、ＮｂＳｉx 、ＴａＳ
ｉ x 、ＣｒＳｉx 、ＭｏＳｉx 、ＷＳｉx 、ＦｅＳ
ｉx 、ＲｕＳｉx 、ＯｓＳｉx、ＲｈＳｉx 、ＩｒＳｉ
x が形成される場合にも適用可能である。
【００５８】
【発明の効果】請求項１に記載の半導体装置によれば、
第１の不純物濃度を有する第２導電型のベース不純物領
域の主表面上にその第１の不純物濃度よりも高い第２の
不純物濃度を有する第２導電型のベースコンタクト不純
物領域を形成し、少なくともそのベースコンタクト不純
物領域上に金属シリサイド層を形成することによって、
その金属シリサイド層の形成時にベースコンタクト不純
物領域の不純物が金属シリサイド層に取込まれてベース
コンタクト不純物領域の表面不純物濃度が低下したとし
ても、従来のようにベースコンタクト抵抗が上昇するの
を有効に防止することができる。これにより、素子の動
作速度の低下を有効に防止することができるとともに、
ベースコンタクト領域での安定で低抵抗な、オーミック
コンタクトを得ることができる。また、ベースコンタク
ト不純物領域をエミッタ不純物領域と所定の間隔を隔て
て形成することによって、高濃度のベースコンタクト不
純物領域とエミッタ不純物領域とが接触することがな
い。これにより、高濃度のベースコンタクト不純物領域
とエミッタ不純物領域とが接触した場合に生じるエミッ
タ−ベース間の耐圧の低下などの種々の不都合を防止す
ることができる。さらに、ベースコンタクト不純物領域
をエミッタ不純物領域の第１の深さよりも浅い第２の深
さを有するように形成することによって、ベースコンタ
クト不純物領域の側面の広がりを小さくすることができ
る。これにより、半導体装置の集積化に伴って素子が微
細化された場合にも、高濃度のベースコンタクト不純物
領域の側面とエミッタ不純物領域の側面とが接触するの
を有効に防止することができる。
第１の不純物濃度を有する第２導電型のベース不純物領
域の主表面上にその第１の不純物濃度よりも高い第２の
不純物濃度を有する第２導電型のベースコンタクト不純
物領域を形成し、少なくともそのベースコンタクト不純
物領域上に金属シリサイド層を形成することによって、
その金属シリサイド層の形成時にベースコンタクト不純
物領域の不純物が金属シリサイド層に取込まれてベース
コンタクト不純物領域の表面不純物濃度が低下したとし
ても、従来のようにベースコンタクト抵抗が上昇するの
を有効に防止することができる。これにより、素子の動
作速度の低下を有効に防止することができるとともに、
ベースコンタクト領域での安定で低抵抗な、オーミック
コンタクトを得ることができる。また、ベースコンタク
ト不純物領域をエミッタ不純物領域と所定の間隔を隔て
て形成することによって、高濃度のベースコンタクト不
純物領域とエミッタ不純物領域とが接触することがな
い。これにより、高濃度のベースコンタクト不純物領域
とエミッタ不純物領域とが接触した場合に生じるエミッ
タ−ベース間の耐圧の低下などの種々の不都合を防止す
ることができる。さらに、ベースコンタクト不純物領域
をエミッタ不純物領域の第１の深さよりも浅い第２の深
さを有するように形成することによって、ベースコンタ
クト不純物領域の側面の広がりを小さくすることができ
る。これにより、半導体装置の集積化に伴って素子が微
細化された場合にも、高濃度のベースコンタクト不純物
領域の側面とエミッタ不純物領域の側面とが接触するの
を有効に防止することができる。
【００５９】請求項２に記載の半導体装置の製造方法に
よれば、第１の不純物濃度を有する第２導電型のベース
不純物領域の主表面上に第２導電型の不純物を導入する
ことによって第１の不純物濃度よりも高い第２の不純物
濃度を有するベースコンタクト不純物領域を形成し、少
なくともそのベースコンタクト不純物領域上に接触する
ように金属層を形成した後その金属層をシリサイド化す
ることにより、金属層のシリサイド化の際に形成される
金属シリサイド層にベースコンタクト不純物領域の不純
物が取込まれてベースコンタクト不純物領域の表面不純
物濃度が低下したとしても、従来のようにベースコンタ
クト抵抗が急激に上昇するのを有効に防止することがで
きる。これにより、半導体装置の動作速度が低下するの
を防止することができる。また、ベースコンタクト不純
物領域をエミッタ不純物領域と所定の間隔を隔てた領域
に形成することによって、高濃度のベースコンタクト不
純物領域とエミッタ不純物領域とが接触するのを防止す
ることができる。これにより、高濃度のベースコンタク
ト不純物領域とエミッタ不純物領域とが接触することに
よって生じるエミッタ−ベース間の耐圧の低下などの種
々の不都合を防止することができる。さらに、ベースコ
ンタクト不純物領域をエミッタ不純物領域の第１の深さ
よりも浅い第２の深さを有するように形成することによ
って、ベースコンタクト不純物領域の側面方向の広がり
も小さくすることができる。これにより、半導体装置の
高集積化に伴って素子が微細化された場合にも、高濃度
のベースコンタクト不純物領域の側面とエミッタ不純物
領域の側面とが接触するのを有効に防止することができ
る。
よれば、第１の不純物濃度を有する第２導電型のベース
不純物領域の主表面上に第２導電型の不純物を導入する
ことによって第１の不純物濃度よりも高い第２の不純物
濃度を有するベースコンタクト不純物領域を形成し、少
なくともそのベースコンタクト不純物領域上に接触する
ように金属層を形成した後その金属層をシリサイド化す
ることにより、金属層のシリサイド化の際に形成される
金属シリサイド層にベースコンタクト不純物領域の不純
物が取込まれてベースコンタクト不純物領域の表面不純
物濃度が低下したとしても、従来のようにベースコンタ
クト抵抗が急激に上昇するのを有効に防止することがで
きる。これにより、半導体装置の動作速度が低下するの
を防止することができる。また、ベースコンタクト不純
物領域をエミッタ不純物領域と所定の間隔を隔てた領域
に形成することによって、高濃度のベースコンタクト不
純物領域とエミッタ不純物領域とが接触するのを防止す
ることができる。これにより、高濃度のベースコンタク
ト不純物領域とエミッタ不純物領域とが接触することに
よって生じるエミッタ−ベース間の耐圧の低下などの種
々の不都合を防止することができる。さらに、ベースコ
ンタクト不純物領域をエミッタ不純物領域の第１の深さ
よりも浅い第２の深さを有するように形成することによ
って、ベースコンタクト不純物領域の側面方向の広がり
も小さくすることができる。これにより、半導体装置の
高集積化に伴って素子が微細化された場合にも、高濃度
のベースコンタクト不純物領域の側面とエミッタ不純物
領域の側面とが接触するのを有効に防止することができ
る。
【００６０】請求項３に記載の半導体装置の製造方法に
よれば、ベース不純物領域の主表面上の所定領域の接触
するように金属層を形成し、その金属層に第２導電型の
不純物を導入し、熱処理を施すことによって、その金属
層の導入された第２導電型の不純物を第１の不純物濃度
を有するベース不純物領域の表面に拡散させてその第１
の不純物濃度よりも高い第２の不純物濃度を有しかつ第
１の深さよりも浅い第２の深さを有するベースコンタク
ト不純物領域を形成するとともに金属層をシリサイド化
することによって、金属層のシリサイド化工程とベース
コンタクト不純物領域の形成工程を同一の工程で行なう
ことができ、製造工程を簡略化することができる。ま
た、金属層に不純物を導入した後その導入した不純物を
拡散させることによってベースコンタクト不純物領域を
形成するので、金属層に不純物を導入する際にその不純
物濃度のピーク位置が金属層とベース不純物領域との界
面近傍に来るように容易に制御することができる。これ
により、金属層の不純物を拡散させることによって形成
されるベースコンタクト不純物領域の表面不純物濃度が
高くなるように容易の形成することができ、またベース
コンタクト不純物領域をより浅く形成することができ
る。
よれば、ベース不純物領域の主表面上の所定領域の接触
するように金属層を形成し、その金属層に第２導電型の
不純物を導入し、熱処理を施すことによって、その金属
層の導入された第２導電型の不純物を第１の不純物濃度
を有するベース不純物領域の表面に拡散させてその第１
の不純物濃度よりも高い第２の不純物濃度を有しかつ第
１の深さよりも浅い第２の深さを有するベースコンタク
ト不純物領域を形成するとともに金属層をシリサイド化
することによって、金属層のシリサイド化工程とベース
コンタクト不純物領域の形成工程を同一の工程で行なう
ことができ、製造工程を簡略化することができる。ま
た、金属層に不純物を導入した後その導入した不純物を
拡散させることによってベースコンタクト不純物領域を
形成するので、金属層に不純物を導入する際にその不純
物濃度のピーク位置が金属層とベース不純物領域との界
面近傍に来るように容易に制御することができる。これ
により、金属層の不純物を拡散させることによって形成
されるベースコンタクト不純物領域の表面不純物濃度が
高くなるように容易の形成することができ、またベース
コンタクト不純物領域をより浅く形成することができ
る。
【図１】本発明の一実施例によるバイポーラトランジス
タを含む半導体装置を示した断面構造図である。
タを含む半導体装置を示した断面構造図である。
【図２】図１に示した半導体装置のＡ2 −Ａ2 線に沿っ
た不純物プロファイル図である。
た不純物プロファイル図である。
【図３】図１に示した半導体装置のｐ++型ベースコンタ
クト層の表面不純物濃度が１．０×１０19ｃｍ-3以上で
ある場合のベースコンタクト抵抗と温度との関係を示し
た相関図である。
クト層の表面不純物濃度が１．０×１０19ｃｍ-3以上で
ある場合のベースコンタクト抵抗と温度との関係を示し
た相関図である。
【図４】半導体装置が高集積化された場合においてｐ++
型ベースコンタクト層の拡散深さがｎ+ 型エミッタ層の
拡散深さよりも深くなったときの不都合を説明するため
の断面図構造図である。
型ベースコンタクト層の拡散深さがｎ+ 型エミッタ層の
拡散深さよりも深くなったときの不都合を説明するため
の断面図構造図である。
【図５】図１に示した一実施例の半導体装置の一の製造
プロセスの第１工程を説明するための断面構造図であ
る。
プロセスの第１工程を説明するための断面構造図であ
る。
【図６】図１に示した一実施例の半導体装置の一の製造
プロセスの第２工程を説明するための断面構造図であ
る。
プロセスの第２工程を説明するための断面構造図であ
る。
【図７】図１に示した一実施例の半導体装置の一の製造
プロセスの第３工程を説明するための断面構造図であ
る。
プロセスの第３工程を説明するための断面構造図であ
る。
【図８】図１に示した一実施例の半導体装置の一の製造
プロセスの第４工程を説明するための断面構造図であ
る。
プロセスの第４工程を説明するための断面構造図であ
る。
【図９】図１に示した一実施例の半導体装置の一の製造
プロセスの第５工程を説明するための断面構造図であ
る。
プロセスの第５工程を説明するための断面構造図であ
る。
【図１０】図１に示した一実施例の半導体装置の一の製
造プロセスの第６工程を説明するための断面構造図であ
る。
造プロセスの第６工程を説明するための断面構造図であ
る。
【図１１】図１に示した一実施例の半導体装置の一の製
造プロセスの第７工程を説明するための断面構造図であ
る。
造プロセスの第７工程を説明するための断面構造図であ
る。
【図１２】図１に示した一実施例の半導体装置の一の製
造プロセスの第８工程を説明するための断面構造図であ
る。
造プロセスの第８工程を説明するための断面構造図であ
る。
【図１３】図１２に示した工程におけるＸ3 −Ｘ3 線に
沿った不純物プロファイル図である。
沿った不純物プロファイル図である。
【図１４】図１に示した一実施例による半導体装置の一
の製造プロセスの第９工程を説明するための断面構造図
である。
の製造プロセスの第９工程を説明するための断面構造図
である。
【図１５】図１４に示した工程におけるＸ4 −Ｘ4 線に
沿った不純物プロファイル図である。
沿った不純物プロファイル図である。
【図１６】図１に示した一実施例による半導体装置の一
の製造プロセスの第１０工程を説明するための断面構造
図である。
の製造プロセスの第１０工程を説明するための断面構造
図である。
【図１７】図１に示した一実施例による半導体装置の一
の製造プロセスの第１１工程を説明するための断面構造
図である。
の製造プロセスの第１１工程を説明するための断面構造
図である。
【図１８】図１に示した一実施例による半導体装置の他
の製造プロセスの第１工程を説明するための断面構造図
である。
の製造プロセスの第１工程を説明するための断面構造図
である。
【図１９】図１に示した一実施例による半導体装置の他
の製造プロセスの第２工程を説明するための断面構造図
である。
の製造プロセスの第２工程を説明するための断面構造図
である。
【図２０】図１に示した一実施例による半導体装置の他
の製造プロセスの第３工程を説明するための断面構造図
である。
の製造プロセスの第３工程を説明するための断面構造図
である。
【図２１】図１に示した一実施例による半導体装置の他
の製造プロセスの第４工程を説明するための断面構造図
である。
の製造プロセスの第４工程を説明するための断面構造図
である。
【図２２】従来のバイポーラトランジスタを含む半導体
装置を示した断面構造図である。
装置を示した断面構造図である。
【図２３】図２２に示した従来の半導体装置の製造プロ
セスの第１工程を説明するための断面構造図である。
セスの第１工程を説明するための断面構造図である。
【図２４】図２２に示した従来の半導体装置の製造プロ
セスの第２工程を説明するための断面構造図である。
セスの第２工程を説明するための断面構造図である。
【図２５】図２２に示した従来の半導体装置の製造プロ
セスの第３工程を説明するための断面構造図である。
セスの第３工程を説明するための断面構造図である。
【図２６】図２２に示した従来の半導体装置の製造プロ
セスの第４工程を説明するための断面構造図である。
セスの第４工程を説明するための断面構造図である。
【図２７】図２２に示した従来の半導体装置の製造プロ
セスの第５工程を説明するための断面構造図である。
セスの第５工程を説明するための断面構造図である。
【図２８】図２２に示した従来の半導体装置の製造プロ
セスの第６工程を説明するための断面構造図である。
セスの第６工程を説明するための断面構造図である。
【図２９】図２２に示した従来の半導体装置の製造プロ
セスの第７工程を説明するための断面構造図である。
セスの第７工程を説明するための断面構造図である。
【図３０】図２２に示した従来の半導体装置の製造プロ
セスの第８工程を説明するための断面構造図である。
セスの第８工程を説明するための断面構造図である。
【図３１】図２２に示した従来の半導体装置の製造プロ
セスの第９工程を説明するための断面構造図である。
セスの第９工程を説明するための断面構造図である。
【図３２】図２２に示した従来の半導体装置の製造プロ
セスの第１０工程を説明するための断面構造図である。
セスの第１０工程を説明するための断面構造図である。
【図３３】図２８に示した工程におけるＸ1 −Ｘ1 線に
沿った不純物プロファイル図である。
沿った不純物プロファイル図である。
【図３４】図２９に示した工程におけるＸ2 −Ｘ2 線に
沿った不純物プロファイル図である。
沿った不純物プロファイル図である。
【図３５】図３２に示した一連の製造プロセス終了後に
おけるＡ1 −Ａ1 線に沿った不純物プロファイル図であ
る。
おけるＡ1 −Ａ1 線に沿った不純物プロファイル図であ
る。
【図３６】図３２に示した一連の製造プロセス終了後に
おけるＢ1 −Ｂ1 線に沿った不純物プロファイル図であ
る。
おけるＢ1 −Ｂ1 線に沿った不純物プロファイル図であ
る。
【図３７】チタンシリサイドとシリコンとの界面不純物
濃度と、ベースコンタクト抵抗値との関係を示した相関
図である。
濃度と、ベースコンタクト抵抗値との関係を示した相関
図である。
【図３８】ｐ+ 型ベース層の表面不純物濃度が１．０×
１０17以下である場合のベースコンタクト抵抗と温度と
の関係を示した相関図である。
１０17以下である場合のベースコンタクト抵抗と温度と
の関係を示した相関図である。
【図３９】従来の問題点を解決するための提案例の構造
を示した断面構造図である。
を示した断面構造図である。
１：ｐ型シリコン基板 ３：ｎ- 型エピタキシャル層 ５：ｐ+ 型ベース層 ６：ｎ+ 型コレクタ層 ７：ｎ+ 型エミッタ層 ８：ｐ++型ベースコンタクト層 １０ａ、１０ｂ、１０ｃ：チタンシリサイド（ＴｉＳｉ
2 ）膜 １１ａ、１１ｂ、１１ｃ：窒化チタン（ＴｉＮ）膜 １２ａ、１２ｂ、１２ｃ：アルミ配線膜 なお、各図中、同一符号は同一または相当部分を示す。
2 ）膜 １１ａ、１１ｂ、１１ｃ：窒化チタン（ＴｉＮ）膜 １２ａ、１２ｂ、１２ｃ：アルミ配線膜 なお、各図中、同一符号は同一または相当部分を示す。
【手続補正書】
【提出日】平成５年９月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置およびその製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、バイポーラトランジスタを有
する半導体装置およびその製造方法に関する。
の製造方法に関し、特に、バイポーラトランジスタを有
する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、半導体素子の１つとしてバイポー
ラトランジスタが知られている。図２２は、従来のバイ
ポーラトランジスタを含む半導体装置を示した断面構造
図である。図２２を参照して、従来のバイポーラトラン
ジスタを含む半導体装置は、ｐ + 型シリコン基板１０１
と、ｐ+ 型シリコン基板１０１の主表面上の所定領域に
形成されたｎ+ 型埋込拡散層１０２と、ｐ+ 型シリコン
基板１０１の主表面上の全面に形成されたｎ- 型エピタ
キシャル層１０３と、ｎ- 型エピタキシャル層１０３の
所定領域に形成されたｐ+ 型素子分離層１０４と、ｐ+
型素子分離層１０４に囲まれたｎ- 型エピタキシャル層
１０３の主表面上の所定領域に形成されたｎ+ 型コレク
タ層１０６と、ｎ+ 型コレクタ層１０６から所定の間隔
を隔てたｎ - 型エピタキシャル層１０３の主表面上の領
域に形成されたｐ+ 型ベース層１０５と、ｐ+ 型ベース
層１０５の主表面上の所定領域に形成さえたｎ+ 型エミ
ッタ層１０７とを備えている。
ラトランジスタが知られている。図２２は、従来のバイ
ポーラトランジスタを含む半導体装置を示した断面構造
図である。図２２を参照して、従来のバイポーラトラン
ジスタを含む半導体装置は、ｐ + 型シリコン基板１０１
と、ｐ+ 型シリコン基板１０１の主表面上の所定領域に
形成されたｎ+ 型埋込拡散層１０２と、ｐ+ 型シリコン
基板１０１の主表面上の全面に形成されたｎ- 型エピタ
キシャル層１０３と、ｎ- 型エピタキシャル層１０３の
所定領域に形成されたｐ+ 型素子分離層１０４と、ｐ+
型素子分離層１０４に囲まれたｎ- 型エピタキシャル層
１０３の主表面上の所定領域に形成されたｎ+ 型コレク
タ層１０６と、ｎ+ 型コレクタ層１０６から所定の間隔
を隔てたｎ - 型エピタキシャル層１０３の主表面上の領
域に形成されたｐ+ 型ベース層１０５と、ｐ+ 型ベース
層１０５の主表面上の所定領域に形成さえたｎ+ 型エミ
ッタ層１０７とを備えている。
【０００３】さらに、従来のバイポーラトランジスタを
含む半導体装置は、ｎ- 型エピタキシャル層１０３の主
表面上に形成され、ｎ+ 型エミッタ層１０７、ｐ+ 型ベ
ース層１０５、ｎ+ 型コレクタ層１０６上にそれぞれコ
ンタクトホール１０９ａ、１０９ｂ、１０９ｃを有する
絶縁酸化膜１０９と、コンタクトホール１０９ａ、１０
９ｂ、１０９ｃ内でそれぞれｎ+ 型エミッタ層１０７、
ｐ+ 型ベース層１０５、ｎ+ 型コレクタ層１０６の表面
に接触するように形成されたチタンシリサイド（ＴｉＳ
ｉ2 ）膜１１０ａ、１１０ｂ、１１０ｃと、チタンシリ
サイド膜１１０ａ、１１０ｂ、１１０ｃ上にそれぞれ形
成された窒化チタン（ＴｉＮ）膜１１１ａ、１１１ｂ、
１１１ｃと、窒化チタン膜１１１ａ、１１１ｂ、１１１
ｃ上にそれぞれ形成されたアルミ配線膜１１２ａ、１１
２ｂ、１１２ｃと、全面を覆うように形成された保護膜
１１３とを備えている。
含む半導体装置は、ｎ- 型エピタキシャル層１０３の主
表面上に形成され、ｎ+ 型エミッタ層１０７、ｐ+ 型ベ
ース層１０５、ｎ+ 型コレクタ層１０６上にそれぞれコ
ンタクトホール１０９ａ、１０９ｂ、１０９ｃを有する
絶縁酸化膜１０９と、コンタクトホール１０９ａ、１０
９ｂ、１０９ｃ内でそれぞれｎ+ 型エミッタ層１０７、
ｐ+ 型ベース層１０５、ｎ+ 型コレクタ層１０６の表面
に接触するように形成されたチタンシリサイド（ＴｉＳ
ｉ2 ）膜１１０ａ、１１０ｂ、１１０ｃと、チタンシリ
サイド膜１１０ａ、１１０ｂ、１１０ｃ上にそれぞれ形
成された窒化チタン（ＴｉＮ）膜１１１ａ、１１１ｂ、
１１１ｃと、窒化チタン膜１１１ａ、１１１ｂ、１１１
ｃ上にそれぞれ形成されたアルミ配線膜１１２ａ、１１
２ｂ、１１２ｃと、全面を覆うように形成された保護膜
１１３とを備えている。
【０００４】チタンシリサイド膜１１０ａ、１１０ｂ、
１１０ｃは、それぞれｎ+ 型エミッタ層１０７、ｐ+ 型
ベース層１０５、ｎ+ 型コレクタ層１０６とのオーミッ
クコンタクトをとるために形成されるものである。ま
た、窒化チタン膜１１１ａ、１１１ｂ、１１１ｃは、そ
れらの上に形成されるアルミ配線層１１２ａ、１１２
ｂ、１１２ｃによるアルミニウムアロイスパイクを防止
するためのバリア層としての役割を果たすものである。
なお、ｐ+ 型素子分離層１０４によって囲まれた領域の
ｎ- エピタキシャル層１０３と、ｎ+ コレクタ層１０６
とによって、コレクタ領域が構成されている。
１１０ｃは、それぞれｎ+ 型エミッタ層１０７、ｐ+ 型
ベース層１０５、ｎ+ 型コレクタ層１０６とのオーミッ
クコンタクトをとるために形成されるものである。ま
た、窒化チタン膜１１１ａ、１１１ｂ、１１１ｃは、そ
れらの上に形成されるアルミ配線層１１２ａ、１１２
ｂ、１１２ｃによるアルミニウムアロイスパイクを防止
するためのバリア層としての役割を果たすものである。
なお、ｐ+ 型素子分離層１０４によって囲まれた領域の
ｎ- エピタキシャル層１０３と、ｎ+ コレクタ層１０６
とによって、コレクタ領域が構成されている。
【０００５】図２３〜図３１は、図２２に示した従来の
バイポーラトランジスタを含む半導体装置の製造プロセ
スを説明するための断面構造図である。図２３〜図３１
を参照して、次に従来の半導体装置の製造プロセスにつ
いて説明する。
バイポーラトランジスタを含む半導体装置の製造プロセ
スを説明するための断面構造図である。図２３〜図３１
を参照して、次に従来の半導体装置の製造プロセスにつ
いて説明する。
【０００６】まず、図２３に示すように、ｐ+ 型シリコ
ン基板１０１中にｎ+ 型埋込拡散層１０２を形成する。
そして、ｐ+ 型シリコン基板１０１の表面の全面にｎ-
型エピタキシャル層１０３を形成する。ｎ- 型エピタキ
シャル層１０３の所定領域にｐ+ 型素子分離層１０４を
形成する。ｎ- 型エピタキシャル層１０３の主表面上に
絶縁酸化膜１０９を形成する。
ン基板１０１中にｎ+ 型埋込拡散層１０２を形成する。
そして、ｐ+ 型シリコン基板１０１の表面の全面にｎ-
型エピタキシャル層１０３を形成する。ｎ- 型エピタキ
シャル層１０３の所定領域にｐ+ 型素子分離層１０４を
形成する。ｎ- 型エピタキシャル層１０３の主表面上に
絶縁酸化膜１０９を形成する。
【０００７】次に、図２４に示すように、ｐ+ 型素子分
離層１０４によって囲まれたｎ- 型エピタキシャル層１
０３の主表面上の所定領域に、絶縁酸化膜１０９を介し
てｐ型の不純物をイオン注入法などを用いて導入する。
この後、その導入したｐ型の不純物を活性化することに
よって、１００〜１０００Ω／□の抵抗値、０．３〜
１．５ｎｍの拡散深さ、〜５×１０18ｃｍ-3程度の表面
不純物濃度を有するｐ+型ベース層１０５を形成する。
離層１０４によって囲まれたｎ- 型エピタキシャル層１
０３の主表面上の所定領域に、絶縁酸化膜１０９を介し
てｐ型の不純物をイオン注入法などを用いて導入する。
この後、その導入したｐ型の不純物を活性化することに
よって、１００〜１０００Ω／□の抵抗値、０．３〜
１．５ｎｍの拡散深さ、〜５×１０18ｃｍ-3程度の表面
不純物濃度を有するｐ+型ベース層１０５を形成する。
【０００８】次に、図２５に示すように、絶縁酸化膜１
０９上の所定領域に写真製版技術を用いてフォトレジス
ト１２０を形成する。そしてそのフォトレジスト１２０
をマスクとしてバイポーラトランジスタのエミッタ電
極、ベース電極、およびコレクタ電極となる領域の絶縁
酸化膜１０９を異方性エッチングする。これにより、コ
ンタクトホール１０９ａ、１０９ｂ、および１０９ｃを
形成する。この後、フォトレジスト１２０を除去する。
０９上の所定領域に写真製版技術を用いてフォトレジス
ト１２０を形成する。そしてそのフォトレジスト１２０
をマスクとしてバイポーラトランジスタのエミッタ電
極、ベース電極、およびコレクタ電極となる領域の絶縁
酸化膜１０９を異方性エッチングする。これにより、コ
ンタクトホール１０９ａ、１０９ｂ、および１０９ｃを
形成する。この後、フォトレジスト１２０を除去する。
【０００９】次に、図２６に示すように、バイポーラト
ランジスタのベース電極となる領域を覆うように写真製
版技術を用いてフォトレジスト１２１を形成する。その
後、全面に砒素イオン（Ａｓ+ ）などのｎ型不純物をイ
オン注入する。次に、フォトレジスト１２１を除去す
る。その後、イオン注入した不純物を活性化することに
よって、図２７に示されるようなｎ+ 型コレクタ層１０
６とｎ+ 型エミッタ層１０７とを形成する。
ランジスタのベース電極となる領域を覆うように写真製
版技術を用いてフォトレジスト１２１を形成する。その
後、全面に砒素イオン（Ａｓ+ ）などのｎ型不純物をイ
オン注入する。次に、フォトレジスト１２１を除去す
る。その後、イオン注入した不純物を活性化することに
よって、図２７に示されるようなｎ+ 型コレクタ層１０
６とｎ+ 型エミッタ層１０７とを形成する。
【００１０】次に、図２８に示すように、全面に４０〜
１００ｎｍ程度の厚みを有するチタン（Ｔｉ）膜１２２
を形成する。そして、７５０〜８５０℃の温度条件下で
Ｎ2雰囲気中で３０秒間程度の熱処理を行なう。これに
より、図２９に示されるようなチタンシリサイド膜１１
０ａ、１１０ｂ、１１０ｃと、窒化チタン層１１１とが
形成される。すなわち、チタン膜１２２（図２８参照）
とｎ- 型エピタキシャル層１０３のシリコンとのシリサ
イド反応によってチタンシリサイド膜１１０ａ、１１０
ｂ、１１０ｃが形成されるとともに、チタン膜１２２
（図２８参照）のそれ以外の部分はＮ2 ガスによって窒
化されることにより窒化チタン層１１１となる。
１００ｎｍ程度の厚みを有するチタン（Ｔｉ）膜１２２
を形成する。そして、７５０〜８５０℃の温度条件下で
Ｎ2雰囲気中で３０秒間程度の熱処理を行なう。これに
より、図２９に示されるようなチタンシリサイド膜１１
０ａ、１１０ｂ、１１０ｃと、窒化チタン層１１１とが
形成される。すなわち、チタン膜１２２（図２８参照）
とｎ- 型エピタキシャル層１０３のシリコンとのシリサ
イド反応によってチタンシリサイド膜１１０ａ、１１０
ｂ、１１０ｃが形成されるとともに、チタン膜１２２
（図２８参照）のそれ以外の部分はＮ2 ガスによって窒
化されることにより窒化チタン層１１１となる。
【００１１】次に、図３０に示すように、窒化チタン層
１１１上にアルミ配線層１１２を形成する。アルミ配線
層１１２上の所定領域に写真製版技術を用いてフォトレ
ジスト１２３を形成する。フォトレジスト１２３をマス
クとしてアルミ配線層１１２および窒化チタン層１１１
を異方性エッチングすることによって、図３１に示すよ
うな窒化チタン膜１１１ａ、１１１ｂ、１１１ｃとアル
ミ配線膜１１２ａ、１１２ｂ、１１２ｃとを形成する。
この後、レジスト１２３を除去する。
１１１上にアルミ配線層１１２を形成する。アルミ配線
層１１２上の所定領域に写真製版技術を用いてフォトレ
ジスト１２３を形成する。フォトレジスト１２３をマス
クとしてアルミ配線層１１２および窒化チタン層１１１
を異方性エッチングすることによって、図３１に示すよ
うな窒化チタン膜１１１ａ、１１１ｂ、１１１ｃとアル
ミ配線膜１１２ａ、１１２ｂ、１１２ｃとを形成する。
この後、レジスト１２３を除去する。
【００１２】最後に、図３２に示すように、全面に保護
膜１１３を形成する。このようにして、従来のバイポー
ラトランジスタを有する半導体装置は完成されていた。
膜１１３を形成する。このようにして、従来のバイポー
ラトランジスタを有する半導体装置は完成されていた。
【００１３】
【発明が解決しようとする課題】前述のように、従来の
バイポーラトランジスタを有する半導体装置では、ｎ+
型エミッタ層１０７、ｐ+ 型ベース層１０５、およびｎ
+ 型コレクタ層１０６とのオーミックコンタクトを得る
ために、チタン層１２２と基板シリコンとのシリサイド
反応を利用してチタンシリサイド膜１１０ａ、１１０
ｂ、および１１０ｃを形成していた。
バイポーラトランジスタを有する半導体装置では、ｎ+
型エミッタ層１０７、ｐ+ 型ベース層１０５、およびｎ
+ 型コレクタ層１０６とのオーミックコンタクトを得る
ために、チタン層１２２と基板シリコンとのシリサイド
反応を利用してチタンシリサイド膜１１０ａ、１１０
ｂ、および１１０ｃを形成していた。
【００１４】しかしながら、チタンとシリコンとのシリ
サイド反応によってｐ+ 型ベース層１０５のｐ型不純物
がチタンシリサイド膜１１０ｂに取込まれるという不都
合が生じていた。図３３は、図２８に示したシリサイド
反応前の工程のＸ1 −Ｘ1 線に沿った不純物プロファイ
ル図である。図３４は、図２９に示したシリサイド反応
後の工程のＸ2 −Ｘ2 線に沿った不純物プロファイル図
である。図３３および図３４を参照して、シリサイド反
応前はｐ+ 型ベース層１０５の表面不純物濃度は５×１
０18ｃｍ-3程度であるが、シリサイド反応後はｐ+ 型ベ
ース層１０５の表面不純物濃度は５×１０16ｃｍ-3程度
にまで低下することが分かる。これは、図３４に示すよ
うに、シリサイド反応によって形成されるチタンシリサ
イド（ＴｉＳｉ2 ）膜１１０ｂにｐ+ 型ベース層１０５
のｐ型不純物が取込まれるためである。
サイド反応によってｐ+ 型ベース層１０５のｐ型不純物
がチタンシリサイド膜１１０ｂに取込まれるという不都
合が生じていた。図３３は、図２８に示したシリサイド
反応前の工程のＸ1 −Ｘ1 線に沿った不純物プロファイ
ル図である。図３４は、図２９に示したシリサイド反応
後の工程のＸ2 −Ｘ2 線に沿った不純物プロファイル図
である。図３３および図３４を参照して、シリサイド反
応前はｐ+ 型ベース層１０５の表面不純物濃度は５×１
０18ｃｍ-3程度であるが、シリサイド反応後はｐ+ 型ベ
ース層１０５の表面不純物濃度は５×１０16ｃｍ-3程度
にまで低下することが分かる。これは、図３４に示すよ
うに、シリサイド反応によって形成されるチタンシリサ
イド（ＴｉＳｉ2 ）膜１１０ｂにｐ+ 型ベース層１０５
のｐ型不純物が取込まれるためである。
【００１５】図３５は図３２に示した最終的に完成され
た半導体装置のＡ1 −Ａ1 線に沿った不純物プロファイ
ル図であり、図３６はＢ1 −Ｂ1 線に沿った不純物プロ
ファイル図である。まず、図３５を参照して、最終的に
完成された半導体装置（図３２参照）のＡ1 −Ａ1 線に
沿った不純物プロファイル図は、上述したようにｐ+型
ベース層１０５の不純物濃度がシリサイド反応によって
５×１０16ｃｍ-3にまで低下している。ここで、図３６
に示すように、ｎ+ 型エミッタ層１０７（図３２参照）
の不純物濃度は、ｐ+ 型ベース層１０５の場合と異な
り、シリサイド反応によっては余り低下しない。これ
は、一般にｎ型の不純物はシリサイド層に取込まれにく
いとともに、ｎ+ 型エミッタ層１０７の不純物濃度が元
々高いことに起因する。したがって、同じｎ型であるｎ
+ 型コレクタ層１０６の不純物濃度もシリサイド反応に
よっては余り低下しない。このように、シリサイド反応
によって悪影響を受けるのは、ｐ+ 型ベース層１０５の
みであり、この場合のｐ+ 型ベース層１０５の不純物濃
度の低下が問題となる。
た半導体装置のＡ1 −Ａ1 線に沿った不純物プロファイ
ル図であり、図３６はＢ1 −Ｂ1 線に沿った不純物プロ
ファイル図である。まず、図３５を参照して、最終的に
完成された半導体装置（図３２参照）のＡ1 −Ａ1 線に
沿った不純物プロファイル図は、上述したようにｐ+型
ベース層１０５の不純物濃度がシリサイド反応によって
５×１０16ｃｍ-3にまで低下している。ここで、図３６
に示すように、ｎ+ 型エミッタ層１０７（図３２参照）
の不純物濃度は、ｐ+ 型ベース層１０５の場合と異な
り、シリサイド反応によっては余り低下しない。これ
は、一般にｎ型の不純物はシリサイド層に取込まれにく
いとともに、ｎ+ 型エミッタ層１０７の不純物濃度が元
々高いことに起因する。したがって、同じｎ型であるｎ
+ 型コレクタ層１０６の不純物濃度もシリサイド反応に
よっては余り低下しない。このように、シリサイド反応
によって悪影響を受けるのは、ｐ+ 型ベース層１０５の
みであり、この場合のｐ+ 型ベース層１０５の不純物濃
度の低下が問題となる。
【００１６】すなわち、シリサイド反応によってｐ+ 型
ベース層１０５の表面不純物濃度が低下すると、ベース
コンタクト抵抗が増大するという問題点があった。図３
７は、チタンシリサイド（ＴｉＳｉ2 ）とシリコン（Ｓ
ｉ）との界面不純物濃度と、ベースコンタクト抵抗値と
の関係を示した相関図である。図３７を参照して、チタ
ンシリサイドとシリコンとの界面不純物濃度すなわちｐ
+ 型ベース層１０５の表面不純物濃度が低下すると、ベ
ースコンタクト抵抗値が急激に増大することが分かる。
具体的には、シリサイド反応後では、シリサイド反応前
に比べてベースコンタクト抵抗値が約１０００倍にまで
上昇することが分かる。このように、ベースコンタクト
抵抗値が増大すると、バイポーラトランジスタの動作速
度が低下するという問題点があった。
ベース層１０５の表面不純物濃度が低下すると、ベース
コンタクト抵抗が増大するという問題点があった。図３
７は、チタンシリサイド（ＴｉＳｉ2 ）とシリコン（Ｓ
ｉ）との界面不純物濃度と、ベースコンタクト抵抗値と
の関係を示した相関図である。図３７を参照して、チタ
ンシリサイドとシリコンとの界面不純物濃度すなわちｐ
+ 型ベース層１０５の表面不純物濃度が低下すると、ベ
ースコンタクト抵抗値が急激に増大することが分かる。
具体的には、シリサイド反応後では、シリサイド反応前
に比べてベースコンタクト抵抗値が約１０００倍にまで
上昇することが分かる。このように、ベースコンタクト
抵抗値が増大すると、バイポーラトランジスタの動作速
度が低下するという問題点があった。
【００１７】また、シリサイド反応によってｐ+ 型ベー
ス層１０５の表面不純物濃度が低下すると、ベースコン
タクト抵抗に温度依存性が出てくるという不都合も生じ
る。図３８は、ｐ+ 型ベース層１０５の表面不純物濃度
Ｎが１．０×１０17ｃｍ-3以下の場合の温度とベースコ
ンタクト抵抗との関係を示した特性図である。図３８を
参照して、ｐ+ 型ベース層１０５の表面不純物濃度Ｎが
１．０×１０17以下にまで低下すると、ベースコンタク
ト抵抗に著しい温度依存性が出てくることが分かる。す
なわち、温度の上昇にともなってベースコンタクト抵抗
が低下することが分かる。この現象は、電流が小さくな
ればなるほど著しくなる。このような現象は、たとえば
ＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ Ｅｄｉｔｅｄ ｂｙ
Ｓ．Ｍ．Ｓｚｅ のｐｐ３４７−３５０に開示されて
いる。このようにベースコンタクト抵抗に温度依存性が
出てくると、温度によって回路特性が変化してしまうと
いう問題点がある。
ス層１０５の表面不純物濃度が低下すると、ベースコン
タクト抵抗に温度依存性が出てくるという不都合も生じ
る。図３８は、ｐ+ 型ベース層１０５の表面不純物濃度
Ｎが１．０×１０17ｃｍ-3以下の場合の温度とベースコ
ンタクト抵抗との関係を示した特性図である。図３８を
参照して、ｐ+ 型ベース層１０５の表面不純物濃度Ｎが
１．０×１０17以下にまで低下すると、ベースコンタク
ト抵抗に著しい温度依存性が出てくることが分かる。す
なわち、温度の上昇にともなってベースコンタクト抵抗
が低下することが分かる。この現象は、電流が小さくな
ればなるほど著しくなる。このような現象は、たとえば
ＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ Ｅｄｉｔｅｄ ｂｙ
Ｓ．Ｍ．Ｓｚｅ のｐｐ３４７−３５０に開示されて
いる。このようにベースコンタクト抵抗に温度依存性が
出てくると、温度によって回路特性が変化してしまうと
いう問題点がある。
【００１８】つまり、従来では、シリサイド反応によっ
てｐ+ 型ベース層の表面不純物濃度が低下するため、ベ
ースコンタクト抵抗が上昇するという問題点とベースコ
ンタクト抵抗に著しい温度依存性が発生するという問題
点があった。また、従来では、シリサイド反応の他に、
ｐ+ 型ベース層の表面の酸化などによってもｐ+ 型ベー
ス層の表面不純物濃度が低下していた。
てｐ+ 型ベース層の表面不純物濃度が低下するため、ベ
ースコンタクト抵抗が上昇するという問題点とベースコ
ンタクト抵抗に著しい温度依存性が発生するという問題
点があった。また、従来では、シリサイド反応の他に、
ｐ+ 型ベース層の表面の酸化などによってもｐ+ 型ベー
ス層の表面不純物濃度が低下していた。
【００１９】そこで、このような問題点を解決するため
に、次のような構造が考えられる。図３９は、その提案
例を示した断面構造図である。図３９を参照して、この
提案例では、従来に比べて不純物濃度のより高いｐ++型
ベース層２０５を採用している。このようにより不純物
濃度の高いｐ++型ベース層２０５を形成すれば、シリサ
イド反応等によってｐ++型ベース層２０５の表面不純物
濃度が低下したとしても、その低下した表面不純物濃度
がたとえば１０18ｃｍ-3以下になるのが容易に防止でき
る。これにより、ベースコンタクト抵抗の増大という問
題点やベースコンタクト抵抗の温度依存性の発生という
問題点も解決することができる。
に、次のような構造が考えられる。図３９は、その提案
例を示した断面構造図である。図３９を参照して、この
提案例では、従来に比べて不純物濃度のより高いｐ++型
ベース層２０５を採用している。このようにより不純物
濃度の高いｐ++型ベース層２０５を形成すれば、シリサ
イド反応等によってｐ++型ベース層２０５の表面不純物
濃度が低下したとしても、その低下した表面不純物濃度
がたとえば１０18ｃｍ-3以下になるのが容易に防止でき
る。これにより、ベースコンタクト抵抗の増大という問
題点やベースコンタクト抵抗の温度依存性の発生という
問題点も解決することができる。
【００２０】しかしながら、このようにより高い不純物
濃度を有するｐ++型ベース層２０５を形成すると、ｐ++
型ベース層２０５とエミッタ層１０７との界面での不純
物濃度差が大きくなる。これにより、ｎ+ 型エミッタ層
１０７からの電子がｐ++型ベース層２０５を通り抜けに
くくなるため、エミッタベース間の増幅率が低下してし
まうという問題点がある。また、ｐ++型ベース層２０５
とｎ+ エミッタ層１０７との界面での不純物濃度差が大
きくなると、電界集中が発生しやすくなり、エミッタ−
ベース間の逆耐圧が低下してしまうという問題点もあ
る。このように、シリサイド反応等によるベース層の表
面不純物濃度の低下を防止するために、より高い不純物
濃度を有するｐ++型ベース層２０５を採用すると、新た
に種々の問題点が発生するという不都合を生じる。
濃度を有するｐ++型ベース層２０５を形成すると、ｐ++
型ベース層２０５とエミッタ層１０７との界面での不純
物濃度差が大きくなる。これにより、ｎ+ 型エミッタ層
１０７からの電子がｐ++型ベース層２０５を通り抜けに
くくなるため、エミッタベース間の増幅率が低下してし
まうという問題点がある。また、ｐ++型ベース層２０５
とｎ+ エミッタ層１０７との界面での不純物濃度差が大
きくなると、電界集中が発生しやすくなり、エミッタ−
ベース間の逆耐圧が低下してしまうという問題点もあ
る。このように、シリサイド反応等によるベース層の表
面不純物濃度の低下を防止するために、より高い不純物
濃度を有するｐ++型ベース層２０５を採用すると、新た
に種々の問題点が発生するという不都合を生じる。
【００２１】この発明は、上記のような課題を解決する
ためになされたもので、請求項１および２に記載の発明
の１つの目的は、半導体装置において、新たな別の問題
点を生じさせることなく、シリサイド反応によるベース
層の表面不純物濃度の低下を有効に防止することであ
る。
ためになされたもので、請求項１および２に記載の発明
の１つの目的は、半導体装置において、新たな別の問題
点を生じさせることなく、シリサイド反応によるベース
層の表面不純物濃度の低下を有効に防止することであ
る。
【００２２】請求項１および２に記載の発明のもう１つ
の目的は、半導体装置において、電流増幅率の低下や耐
圧の低下を引起こすことなくシリサイド反応に起因する
ベースコンタクト抵抗の増大とベースコンタクト抵抗の
温度依存性の発生とを有効に防止することである。
の目的は、半導体装置において、電流増幅率の低下や耐
圧の低下を引起こすことなくシリサイド反応に起因する
ベースコンタクト抵抗の増大とベースコンタクト抵抗の
温度依存性の発生とを有効に防止することである。
【００２３】請求項３および４に記載の発明の目的は、
半導体装置の製造方法において、新たな別の問題点を発
生させることなくベースコンタクト抵抗の増大とベース
コンタクト抵抗の温度依存性の発生とを有効に防止し得
る半導体装置を容易に製造することである。
半導体装置の製造方法において、新たな別の問題点を発
生させることなくベースコンタクト抵抗の増大とベース
コンタクト抵抗の温度依存性の発生とを有効に防止し得
る半導体装置を容易に製造することである。
【００２４】
【課題を解決するための手段】請求項１における半導体
装置は、第１導電型のコレクタ不純物領域と、コレクタ
不純物領域の主表面上の所定領域に形成された第１の不
純物濃度を有する第２導電型のベース不純物領域と、ベ
ース不純物領域の主表面上の所定領域に形成された第１
の深さを有する第１導電型のエミッタ不純物領域と、ベ
ース不純物領域の主表面上にエミッタ不純物領域と所定
の間隔を隔てて形成され、第１の不純物濃度よりも高い
第２の不純物濃度を有するとともに第１の深さよりも浅
い第２の深さを有する第２導電型のベースコンタクト不
純物領域とを備えている。
装置は、第１導電型のコレクタ不純物領域と、コレクタ
不純物領域の主表面上の所定領域に形成された第１の不
純物濃度を有する第２導電型のベース不純物領域と、ベ
ース不純物領域の主表面上の所定領域に形成された第１
の深さを有する第１導電型のエミッタ不純物領域と、ベ
ース不純物領域の主表面上にエミッタ不純物領域と所定
の間隔を隔てて形成され、第１の不純物濃度よりも高い
第２の不純物濃度を有するとともに第１の深さよりも浅
い第２の深さを有する第２導電型のベースコンタクト不
純物領域とを備えている。
【００２５】請求項２における半導体装置は、第１導電
型のコレクタ不純物領域と、そのコレクタ不純物領域の
主表面上の所定領域に形成された第１の不純物濃度を有
する第２導電型のベース不純物領域と、そのベース不純
物領域の主表面上の所定領域に形成された第１導電型の
エミッタ不純物領域と、ベース不純物領域の主表面上に
エミッタ不純物領域と所定の間隔を隔てて形成され第１
の不純物濃度よりも高い第２の不純物濃度を有する第２
導電型のベースコンタクト不純物領域と、少なくともベ
ースコンタクト不純物領域上に形成された金属シリサイ
ド層とを備えている。
型のコレクタ不純物領域と、そのコレクタ不純物領域の
主表面上の所定領域に形成された第１の不純物濃度を有
する第２導電型のベース不純物領域と、そのベース不純
物領域の主表面上の所定領域に形成された第１導電型の
エミッタ不純物領域と、ベース不純物領域の主表面上に
エミッタ不純物領域と所定の間隔を隔てて形成され第１
の不純物濃度よりも高い第２の不純物濃度を有する第２
導電型のベースコンタクト不純物領域と、少なくともベ
ースコンタクト不純物領域上に形成された金属シリサイ
ド層とを備えている。
【００２６】請求項３における半導体装置の製造方法
は、第１導電型のコレクタ不純物領域を形成する工程
と、コレクタ不純物領域の主表面上の所定領域に第１の
不純物濃度を有する第２導電型のベース不純物領域を形
成する工程と、ベース不純物領域の主表面上の所定領域
に第１の深さを有する第１導電型のエミッタ不純物領域
を形成する工程と、ベース不純物領域の主表面上のエミ
ッタ不純物領域と所定の間隔を隔てた領域に、第２導電
型の不純物を導入することによって第１の不純物濃度よ
りも高い第２の不純物濃度を有するとともに第１の深さ
よりも浅い第２の深さを有するベースコンタクト不純物
領域を形成する工程とを備えている。
は、第１導電型のコレクタ不純物領域を形成する工程
と、コレクタ不純物領域の主表面上の所定領域に第１の
不純物濃度を有する第２導電型のベース不純物領域を形
成する工程と、ベース不純物領域の主表面上の所定領域
に第１の深さを有する第１導電型のエミッタ不純物領域
を形成する工程と、ベース不純物領域の主表面上のエミ
ッタ不純物領域と所定の間隔を隔てた領域に、第２導電
型の不純物を導入することによって第１の不純物濃度よ
りも高い第２の不純物濃度を有するとともに第１の深さ
よりも浅い第２の深さを有するベースコンタクト不純物
領域を形成する工程とを備えている。
【００２７】請求項４における半導体装置の製造方法
は、第１導電型のコレクタ不純物領域を形成する工程
と、コレクタ不純物領域の主表面上の所定領域に第１の
不純物濃度を有する第２導電型のベース不純物領域を形
成する工程と、ベース不純物領域の主表面上の所定領域
に第１の深さを有する第１導電型のエミッタ不純物領域
を形成する工程と、ベース不純物領域の主表面上の所定
領域に接触するように金属層を形成する工程と、金属層
に第２導電型の不純物を導入する工程と、熱処理を施す
ことにより、金属層に導入された第２導電型の不純物を
ベース不純物領域の表面に拡散させて第１の不純物濃度
よりも高い第２の不純物濃度を有しかつ第１の深さより
も浅い第２の深さを有するベースコンタクト不純物領域
を形成するとともに金属層をシリサイド化する工程とを
備えている。
は、第１導電型のコレクタ不純物領域を形成する工程
と、コレクタ不純物領域の主表面上の所定領域に第１の
不純物濃度を有する第２導電型のベース不純物領域を形
成する工程と、ベース不純物領域の主表面上の所定領域
に第１の深さを有する第１導電型のエミッタ不純物領域
を形成する工程と、ベース不純物領域の主表面上の所定
領域に接触するように金属層を形成する工程と、金属層
に第２導電型の不純物を導入する工程と、熱処理を施す
ことにより、金属層に導入された第２導電型の不純物を
ベース不純物領域の表面に拡散させて第１の不純物濃度
よりも高い第２の不純物濃度を有しかつ第１の深さより
も浅い第２の深さを有するベースコンタクト不純物領域
を形成するとともに金属層をシリサイド化する工程とを
備えている。
【００２８】
【作用】請求項１に係る半導体装置では、第１の不純物
濃度を有する第２導電型のベース不純物領域の主表面上
に第１の不純物濃度よりも高い第２の不純物濃度を有す
る第２導電型のベースコンタクト不純物領域が形成され
ているので、たとえば、そのベースコンタクト不純物領
域上に金属シリサイド層が形成される際のシリサイド反
応によって金属シリサイド層にベースコンタクト不純物
領域内の不純物が取込まれてベースコンタクト不純物領
域の表面不純物濃度が低下したとしても、従来に比べて
ベースコンタクト抵抗の上昇が有効に低減される。ま
た、ベースコンタクト不純物領域はエミッタ不純物領域
と所定の間隔を隔てて形成されているので、高濃度のベ
ースコンタクト不純物領域の側面とエミッタ不純物領域
の側面とが接触することもない。これにより、高濃度の
ベースコンタクト不純物領域とエミッタ不純物領域とが
接触した場合に生じるエミッタ−ベース間の逆耐圧の低
下などの不都合が有効に防止される。さらに、ベースコ
ンタクト不純物領域は、エミッタ不純物領域の第１の深
さよりも浅い第２の深さを有するように形成されている
ので、ベースコンタクト不純物領域の側面方向の広がり
も小さくなり、この結果素子が微細化された場合にも高
濃度のベースコンタクト不純物領域の側面とエミッタ不
純物領域の側面とが接触するのが防止される。これによ
り、素子が微細化された場合にも高濃度のベースコンタ
クト不純物領域の側面とエミッタ不純物領域の側面とが
接触することによって生じるエミッタ−ベース間の逆耐
圧の低下などの不都合が有効に防止される。
濃度を有する第２導電型のベース不純物領域の主表面上
に第１の不純物濃度よりも高い第２の不純物濃度を有す
る第２導電型のベースコンタクト不純物領域が形成され
ているので、たとえば、そのベースコンタクト不純物領
域上に金属シリサイド層が形成される際のシリサイド反
応によって金属シリサイド層にベースコンタクト不純物
領域内の不純物が取込まれてベースコンタクト不純物領
域の表面不純物濃度が低下したとしても、従来に比べて
ベースコンタクト抵抗の上昇が有効に低減される。ま
た、ベースコンタクト不純物領域はエミッタ不純物領域
と所定の間隔を隔てて形成されているので、高濃度のベ
ースコンタクト不純物領域の側面とエミッタ不純物領域
の側面とが接触することもない。これにより、高濃度の
ベースコンタクト不純物領域とエミッタ不純物領域とが
接触した場合に生じるエミッタ−ベース間の逆耐圧の低
下などの不都合が有効に防止される。さらに、ベースコ
ンタクト不純物領域は、エミッタ不純物領域の第１の深
さよりも浅い第２の深さを有するように形成されている
ので、ベースコンタクト不純物領域の側面方向の広がり
も小さくなり、この結果素子が微細化された場合にも高
濃度のベースコンタクト不純物領域の側面とエミッタ不
純物領域の側面とが接触するのが防止される。これによ
り、素子が微細化された場合にも高濃度のベースコンタ
クト不純物領域の側面とエミッタ不純物領域の側面とが
接触することによって生じるエミッタ−ベース間の逆耐
圧の低下などの不都合が有効に防止される。
【００２９】請求項２に係る半導体装置では、第１の不
純物濃度を有する第２導電型のベース不純物領域の主表
面上に第１の不純物濃度よりも高い第２の不純物濃度を
有する第２導電型のベースコンタクト不純物領域が形成
され、そのベースコンタクト不純物領域上に金属シリサ
イド層が形成されているので、金属シリサイド層の形成
時のシリサイド反応によって金属シリサイド層にベース
コンタクト不純物領域内の不純物が取り込まれてベース
コンタクト不純物領域の表面不純物濃度が低下したとし
ても、従来に比べてベースコンタクト抵抗の上昇が有効
に低減される。また、ベースコンタクト不純物領域はエ
ミッタ不純物領域と所定の間隔を隔てて形成されている
ので、高濃度のベースコンタクト不純物領域の側面とエ
ミッタ不純物領域の側面とが接触することもない。これ
により、高濃度のベースコンタクト不純物領域とエミッ
タ不純物領域とが接触した場合に生じるエミッタ−ベー
ス間の逆耐圧の低下などの不都合が有効に防止される。
純物濃度を有する第２導電型のベース不純物領域の主表
面上に第１の不純物濃度よりも高い第２の不純物濃度を
有する第２導電型のベースコンタクト不純物領域が形成
され、そのベースコンタクト不純物領域上に金属シリサ
イド層が形成されているので、金属シリサイド層の形成
時のシリサイド反応によって金属シリサイド層にベース
コンタクト不純物領域内の不純物が取り込まれてベース
コンタクト不純物領域の表面不純物濃度が低下したとし
ても、従来に比べてベースコンタクト抵抗の上昇が有効
に低減される。また、ベースコンタクト不純物領域はエ
ミッタ不純物領域と所定の間隔を隔てて形成されている
ので、高濃度のベースコンタクト不純物領域の側面とエ
ミッタ不純物領域の側面とが接触することもない。これ
により、高濃度のベースコンタクト不純物領域とエミッ
タ不純物領域とが接触した場合に生じるエミッタ−ベー
ス間の逆耐圧の低下などの不都合が有効に防止される。
【００３０】請求項３に係る半導体装置の製造方法で
は、第１の不純物濃度を有するベース不純物領域の主表
面上に第２導電型の不純物を導入することによってその
第１の不純物濃度よりも高い第２の不純物濃度を有する
ベースコンタクト不純物領域が形成されるので、たとえ
ば、そのベースコンタクト不純物領域上に接触するよう
に金属層が形成された後その金属層がシリサイド化され
る場合に、ベースコンタクト不純物領域の不純物がシリ
サイド化によって形成される金属シリサイド層に取込ま
れてベースコンタクト不純物領域の表面不純物濃度が低
下したとしても、ベースコンタクト不純物領域は元々高
濃度に形成されていることから、従来に比べてベースコ
ンタクト抵抗の上昇が有効に防止される。また、ベース
コンタクト不純物領域はエミッタ不純物領域と所定の間
隔を隔てて形成されていることから、高濃度のベースコ
ンタクト不純物領域の側面とエミッタ不純物領域の側面
とが接触することもない。これにより、高濃度のベース
コンタクト不純物領域の側面とエミッタ不純物領域の側
面とが接触した場合に生じるエミッタ−ベース間の逆耐
圧の低下などの不都合が有効に防止される。また、ベー
スコンタクト不純物領域はエミッタ不純物領域の第１の
深さよりも浅い第２の深さを有するように形成されてい
るので、ベースコンタクト不純物領域の側面方向の広が
りも小さくなり、素子が微細化された場合にも高濃度の
ベースコンタクト不純物領域の側面とエミッタ不純物領
域の側面とが接触することがない。これにより、素子が
微細化された場合にも、高濃度のベースコンタクト不純
物領域とエミッタ不純物領域とが接触することにより生
じるエミッタ−ベース間の逆耐圧の低下などの種々の不
都合が防止される。
は、第１の不純物濃度を有するベース不純物領域の主表
面上に第２導電型の不純物を導入することによってその
第１の不純物濃度よりも高い第２の不純物濃度を有する
ベースコンタクト不純物領域が形成されるので、たとえ
ば、そのベースコンタクト不純物領域上に接触するよう
に金属層が形成された後その金属層がシリサイド化され
る場合に、ベースコンタクト不純物領域の不純物がシリ
サイド化によって形成される金属シリサイド層に取込ま
れてベースコンタクト不純物領域の表面不純物濃度が低
下したとしても、ベースコンタクト不純物領域は元々高
濃度に形成されていることから、従来に比べてベースコ
ンタクト抵抗の上昇が有効に防止される。また、ベース
コンタクト不純物領域はエミッタ不純物領域と所定の間
隔を隔てて形成されていることから、高濃度のベースコ
ンタクト不純物領域の側面とエミッタ不純物領域の側面
とが接触することもない。これにより、高濃度のベース
コンタクト不純物領域の側面とエミッタ不純物領域の側
面とが接触した場合に生じるエミッタ−ベース間の逆耐
圧の低下などの不都合が有効に防止される。また、ベー
スコンタクト不純物領域はエミッタ不純物領域の第１の
深さよりも浅い第２の深さを有するように形成されてい
るので、ベースコンタクト不純物領域の側面方向の広が
りも小さくなり、素子が微細化された場合にも高濃度の
ベースコンタクト不純物領域の側面とエミッタ不純物領
域の側面とが接触することがない。これにより、素子が
微細化された場合にも、高濃度のベースコンタクト不純
物領域とエミッタ不純物領域とが接触することにより生
じるエミッタ−ベース間の逆耐圧の低下などの種々の不
都合が防止される。
【００３１】請求項４に係る半導体装置の製造方法で
は、ベース不純物領域の主表面上の所定領域に接触する
ように金属層が形成され、その金属層に第２導電型の不
純物が導入され、その後、熱処理を施すことによって、
金属層に導入された第２導電型の不純物が拡散されてベ
ースコンタクト不純物領域が形成されるので、金属層に
不純物を導入する際にその不純物濃度のピーク位置が金
属層とベース不純物領域との界面近傍にくるように容易
に制御可能である。これにより、より容易にベースコン
タクト不純物領域の表面不純物濃度を高くすることが可
能となる。この結果、ベースコンタクト不純物領域上に
形成された金属層のシリサイド反応の際にベースコンタ
クト不純物領域の表面不純物濃度が低下したとしても、
ベースコンタクト抵抗の上昇がより有効に防止される。
また、この請求項３に係る半導体装置の製造方法では、
ベース不純物領域の形成と同一工程で金属層がシリサイ
ド化されるので、製造工程が短縮化される。
は、ベース不純物領域の主表面上の所定領域に接触する
ように金属層が形成され、その金属層に第２導電型の不
純物が導入され、その後、熱処理を施すことによって、
金属層に導入された第２導電型の不純物が拡散されてベ
ースコンタクト不純物領域が形成されるので、金属層に
不純物を導入する際にその不純物濃度のピーク位置が金
属層とベース不純物領域との界面近傍にくるように容易
に制御可能である。これにより、より容易にベースコン
タクト不純物領域の表面不純物濃度を高くすることが可
能となる。この結果、ベースコンタクト不純物領域上に
形成された金属層のシリサイド反応の際にベースコンタ
クト不純物領域の表面不純物濃度が低下したとしても、
ベースコンタクト抵抗の上昇がより有効に防止される。
また、この請求項３に係る半導体装置の製造方法では、
ベース不純物領域の形成と同一工程で金属層がシリサイ
ド化されるので、製造工程が短縮化される。
【００３２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００３３】図１は、本発明の一実施例によるバイポー
ラトランジスタを含む半導体装置を示した断面構造図で
ある。図１を参照して、このバイポーラトランジスタを
含む半導体装置は、ｐ+ 型シリコン基板１と、ｐ+ 型シ
リコン基板１中に埋込むように形成されたｎ+ 型埋込拡
散層２と、ｐ+ 型シリコン基板１の主表面上の全面に形
成されたｎ- 型エピタキシャル層３と、ｎ- 型エピタキ
シャル層３の所定領域に形成されたｐ+ 型素子分離層４
と、ｐ+ 型素子分離層４に囲まれたｎ- 型エピタキシャ
ル層３の主表面上の所定領域に形成されたｎ+ 型コレク
タ層６と、ｎ+型コレクタ層６と所定の間隔を隔てたｎ
- 型エピタキシャル層３の主表面上の領域に形成された
ｐ+ 型ベース層５と、ｐ+ 型ベース層５の主表面上の所
定領域に形成されたｎ+ 型エミッタ層７と、ｎ+ 型エミ
ッタ層７と所定の間隔を隔てたｐ + 型ベース層の主表面
上に形成され、ｐ+ ベース層の不純物濃度よりも高い不
純物濃度を有するとともにｎ+ 型エミッタ層７の拡散深
さよりも浅い拡散深さを有するように形成されたｐ++型
ベースコンタクト層８とを備えている。
ラトランジスタを含む半導体装置を示した断面構造図で
ある。図１を参照して、このバイポーラトランジスタを
含む半導体装置は、ｐ+ 型シリコン基板１と、ｐ+ 型シ
リコン基板１中に埋込むように形成されたｎ+ 型埋込拡
散層２と、ｐ+ 型シリコン基板１の主表面上の全面に形
成されたｎ- 型エピタキシャル層３と、ｎ- 型エピタキ
シャル層３の所定領域に形成されたｐ+ 型素子分離層４
と、ｐ+ 型素子分離層４に囲まれたｎ- 型エピタキシャ
ル層３の主表面上の所定領域に形成されたｎ+ 型コレク
タ層６と、ｎ+型コレクタ層６と所定の間隔を隔てたｎ
- 型エピタキシャル層３の主表面上の領域に形成された
ｐ+ 型ベース層５と、ｐ+ 型ベース層５の主表面上の所
定領域に形成されたｎ+ 型エミッタ層７と、ｎ+ 型エミ
ッタ層７と所定の間隔を隔てたｐ + 型ベース層の主表面
上に形成され、ｐ+ ベース層の不純物濃度よりも高い不
純物濃度を有するとともにｎ+ 型エミッタ層７の拡散深
さよりも浅い拡散深さを有するように形成されたｐ++型
ベースコンタクト層８とを備えている。
【００３４】さらに図１に示した半導体装置は、ｎ- 型
エピタキシャル層３の表面上に形成され、ｎ+ 型エミッ
タ層７、ｐ++型ベースコンタクト層８、ｎ+ 型コレクタ
層６上にそれぞれコンタクトホール９ａ、９ｂ、９ｃを
有する絶縁酸化膜９と、コンタクトホール９ａ、９ｂ、
９ｃ内でそれぞれｎ+ 型エミッタ層７、ｐ++型ベースコ
ンタクト層８、ｎ+ 型コレクタ層６の表面上に接触して
形成されたチタンシリサイド（ＴｉＳｉ2 ）膜１０ａ、
１０ｂ、１０ｃと、コンタクトホール９ａ、９ｂ、９ｃ
内でチタンシリサイド膜１０ａ、１０ｂ、１０ｃ上にそ
れぞれ形成された窒化チタン（ＴｉＮ）層１１ａ、１１
ｂ、１１ｃと、窒化チタン層１１ａ、１１ｂ、１１ｃ上
にそれぞれ形成されたアルミ配線膜１２ａ、１２ｂ、１
２ｃと、全面を覆うように形成された保護膜１３とを備
えている。
エピタキシャル層３の表面上に形成され、ｎ+ 型エミッ
タ層７、ｐ++型ベースコンタクト層８、ｎ+ 型コレクタ
層６上にそれぞれコンタクトホール９ａ、９ｂ、９ｃを
有する絶縁酸化膜９と、コンタクトホール９ａ、９ｂ、
９ｃ内でそれぞれｎ+ 型エミッタ層７、ｐ++型ベースコ
ンタクト層８、ｎ+ 型コレクタ層６の表面上に接触して
形成されたチタンシリサイド（ＴｉＳｉ2 ）膜１０ａ、
１０ｂ、１０ｃと、コンタクトホール９ａ、９ｂ、９ｃ
内でチタンシリサイド膜１０ａ、１０ｂ、１０ｃ上にそ
れぞれ形成された窒化チタン（ＴｉＮ）層１１ａ、１１
ｂ、１１ｃと、窒化チタン層１１ａ、１１ｂ、１１ｃ上
にそれぞれ形成されたアルミ配線膜１２ａ、１２ｂ、１
２ｃと、全面を覆うように形成された保護膜１３とを備
えている。
【００３５】チタンシリサイド層１０ａ、１０ｂ、１０
ｃは、それぞれＮ+ 型エミッタ層７、ｐ+ 型ベースコン
タクト層８、ｎ+ 型コレクタ層６との安定なコンタクト
を得るために形成されるものであり、その厚みは６０〜
１００ｎｍ程度である。また、窒化チタン層１１ａ、１
１ｂ、１１ｃは、それらの上に形成されるアルミ配線層
１２ａ、１２ｂ、１２ｃがアルミアロイスパイクを起こ
すのを防止するためのバリア層としての役割を果たすも
のであり、その厚みは３０〜７０ｎｍ程度である。ｎ+
型コレクタ層６は、５．０×１０20ｃｍ-3の程度の不純
物濃度と、０．２〜０．５μｍ程度の拡散深さを有して
いる。ｐ+ 型ベース層５は、２．０×１０16〜８．０×
１０16ｃｍ-3程度の不純物濃度と０．７〜１．２μｍ程
度の拡散深さを有している。また、ｎ+ 型エミッタ層７
は、５．０×１０20ｃｍ-3程度の不純物濃度と０．２〜
０．５μｍ程度の拡散深さを有している。ｐ++型ベース
コンタクト層８は、１．０×１０19ｃｍ-3程度以上の不
純物濃度と０．１〜０．４μｍ程度の拡散深さを有して
いる。なお、ｐ+ 型素子分離層４によって囲まれた領域
のｎ- 型エピタキシャル層３と、ｎ+ 型コレクタ層６と
によって、コレクタ領域が構成されている。
ｃは、それぞれＮ+ 型エミッタ層７、ｐ+ 型ベースコン
タクト層８、ｎ+ 型コレクタ層６との安定なコンタクト
を得るために形成されるものであり、その厚みは６０〜
１００ｎｍ程度である。また、窒化チタン層１１ａ、１
１ｂ、１１ｃは、それらの上に形成されるアルミ配線層
１２ａ、１２ｂ、１２ｃがアルミアロイスパイクを起こ
すのを防止するためのバリア層としての役割を果たすも
のであり、その厚みは３０〜７０ｎｍ程度である。ｎ+
型コレクタ層６は、５．０×１０20ｃｍ-3の程度の不純
物濃度と、０．２〜０．５μｍ程度の拡散深さを有して
いる。ｐ+ 型ベース層５は、２．０×１０16〜８．０×
１０16ｃｍ-3程度の不純物濃度と０．７〜１．２μｍ程
度の拡散深さを有している。また、ｎ+ 型エミッタ層７
は、５．０×１０20ｃｍ-3程度の不純物濃度と０．２〜
０．５μｍ程度の拡散深さを有している。ｐ++型ベース
コンタクト層８は、１．０×１０19ｃｍ-3程度以上の不
純物濃度と０．１〜０．４μｍ程度の拡散深さを有して
いる。なお、ｐ+ 型素子分離層４によって囲まれた領域
のｎ- 型エピタキシャル層３と、ｎ+ 型コレクタ層６と
によって、コレクタ領域が構成されている。
【００３６】ここで、本実施例では、ｐ+ 型ベース層５
のベースコンタクト領域に、ｐ+ 型ベース層５よりも不
純物濃度が高くかつｐ+ 型エミッタ層７よりも拡散深さ
が浅いｐ++型ベースコンタクト層８を設けている。これ
により、以下のような効果が得られる。
のベースコンタクト領域に、ｐ+ 型ベース層５よりも不
純物濃度が高くかつｐ+ 型エミッタ層７よりも拡散深さ
が浅いｐ++型ベースコンタクト層８を設けている。これ
により、以下のような効果が得られる。
【００３７】すなわち、ｐ+ 型ベース層５のベースコン
タクト領域にｐ+ 型ベース層５の不純物濃度よりも高い
不純物濃度を有するｐ++型ベースコンタクト層８を形成
することによって、チタンシリサイド膜１０ｂの形成時
のシリサイド反応によりｐ++型ベースコンタクト層８の
不純物がチタンシリサイド膜１０ｂに取込まれてｐ++型
ベースコンタクト層８の表面不純物濃度が低下したとし
ても、その低下後のｐ ++型ベースコンタクト層８の表面
不純物濃度を容易に１．０×１０19ｃｍ-3程度以上にす
ることができる。
タクト領域にｐ+ 型ベース層５の不純物濃度よりも高い
不純物濃度を有するｐ++型ベースコンタクト層８を形成
することによって、チタンシリサイド膜１０ｂの形成時
のシリサイド反応によりｐ++型ベースコンタクト層８の
不純物がチタンシリサイド膜１０ｂに取込まれてｐ++型
ベースコンタクト層８の表面不純物濃度が低下したとし
ても、その低下後のｐ ++型ベースコンタクト層８の表面
不純物濃度を容易に１．０×１０19ｃｍ-3程度以上にす
ることができる。
【００３８】図２は、図１に示した半導体装置のＡ2 −
Ａ2 線に沿った不純物プロファイル図である。図２を参
照して、チタンシリサイド膜１０ｂの形成後のｐ++型ベ
ースコンタクト層８の表面不純物濃度は、１．０×１０
19ｃｍ-3程度以上になっていることが分かる。このよう
にシリサイド反応後のｐ++型ベースコンタクト層８の表
面不純物濃度を１．０×１０19ｃｍ-3程度以上にするた
めには、後述するように、シリサイド反応前のｐ++型ベ
ースコンタクト層８の表面不純物濃度を１．０×１０20
ｃｍ-3程度以上にしておく必要がある。本実施例では、
このようにシリサイド反応後のｐ++型ベースコンタクト
領域８の表面不純物濃度が１×１０19ｃｍ-3程度以上に
なるように構成しているので、チタンシリサイド膜１０
ｂの形成時のシリサイド反応によって従来のようにベー
スコンタクト抵抗が上昇するのを有効に防止することが
できる。この結果、バイポーラトランジスタの動作速度
の低下を防止することができるとともに、ベースコンタ
クト領域での安定で低抵抗なオーミックコンタクトを得
ることができる。
Ａ2 線に沿った不純物プロファイル図である。図２を参
照して、チタンシリサイド膜１０ｂの形成後のｐ++型ベ
ースコンタクト層８の表面不純物濃度は、１．０×１０
19ｃｍ-3程度以上になっていることが分かる。このよう
にシリサイド反応後のｐ++型ベースコンタクト層８の表
面不純物濃度を１．０×１０19ｃｍ-3程度以上にするた
めには、後述するように、シリサイド反応前のｐ++型ベ
ースコンタクト層８の表面不純物濃度を１．０×１０20
ｃｍ-3程度以上にしておく必要がある。本実施例では、
このようにシリサイド反応後のｐ++型ベースコンタクト
領域８の表面不純物濃度が１×１０19ｃｍ-3程度以上に
なるように構成しているので、チタンシリサイド膜１０
ｂの形成時のシリサイド反応によって従来のようにベー
スコンタクト抵抗が上昇するのを有効に防止することが
できる。この結果、バイポーラトランジスタの動作速度
の低下を防止することができるとともに、ベースコンタ
クト領域での安定で低抵抗なオーミックコンタクトを得
ることができる。
【００３９】また、シリサイド化後のｐ++型ベースコン
タクト層８の表面不純物濃度が１．０×１０19ｃｍ-3以
上のなるように構成することによって、図３８に示した
従来のようにベースコンタクト抵抗に温度依存性が出て
くるという不都合も生じない。図３は、ｐ++型ベースコ
ンタクト層８の表面不純物濃度が１．０×１０19ｃｍ -3
以上の場合のベースコンタクト抵抗と温度との関係を示
した特性図である。図３を参照して、ｐ++型ベースコン
タクト層８の表面不純物濃度が１．０×１０19ｃｍ-3以
上である場合には、ベースコンタクト抵抗が温度によっ
てほとんど変化せず、ベースコンタクト抵抗に温度依存
性がほとんどないことが分かる。これにより、本実施例
では、ベースコンタクト抵抗の温度依存性に起因して発
生する温度変化による回路特性の変化を有効に防止する
ことができる。
タクト層８の表面不純物濃度が１．０×１０19ｃｍ-3以
上のなるように構成することによって、図３８に示した
従来のようにベースコンタクト抵抗に温度依存性が出て
くるという不都合も生じない。図３は、ｐ++型ベースコ
ンタクト層８の表面不純物濃度が１．０×１０19ｃｍ -3
以上の場合のベースコンタクト抵抗と温度との関係を示
した特性図である。図３を参照して、ｐ++型ベースコン
タクト層８の表面不純物濃度が１．０×１０19ｃｍ-3以
上である場合には、ベースコンタクト抵抗が温度によっ
てほとんど変化せず、ベースコンタクト抵抗に温度依存
性がほとんどないことが分かる。これにより、本実施例
では、ベースコンタクト抵抗の温度依存性に起因して発
生する温度変化による回路特性の変化を有効に防止する
ことができる。
【００４０】さらに、本実施例では、図３９に示した提
案例と異なり、ｐ++型ベースコンタクト層８がｎ+ 型エ
ミッタ層７と所定の間隔を隔てたｐ+ 型ベース層５のベ
ースコンタクト領域に形成されている。これにより、高
濃度のｐ++型ベースコンタクト層８とｎ+ 型エミッタ層
７とが接触することもない。この結果、高濃度のｐ++型
ベースコンタクト層８とｎ+ 型エミッタ層７とが接触し
た場合に生じるエミッタ−ベース間の逆耐圧の低下や、
電流増幅率の低下という不都合も生じない。したがっ
て、本実施例では、エミッタ−ベース間の逆耐圧や電流
増幅率を低下させることなく、ベースコンタクト領域に
おいて安定で低抵抗なオーミックコンタクトを得ること
ができる。
案例と異なり、ｐ++型ベースコンタクト層８がｎ+ 型エ
ミッタ層７と所定の間隔を隔てたｐ+ 型ベース層５のベ
ースコンタクト領域に形成されている。これにより、高
濃度のｐ++型ベースコンタクト層８とｎ+ 型エミッタ層
７とが接触することもない。この結果、高濃度のｐ++型
ベースコンタクト層８とｎ+ 型エミッタ層７とが接触し
た場合に生じるエミッタ−ベース間の逆耐圧の低下や、
電流増幅率の低下という不都合も生じない。したがっ
て、本実施例では、エミッタ−ベース間の逆耐圧や電流
増幅率を低下させることなく、ベースコンタクト領域に
おいて安定で低抵抗なオーミックコンタクトを得ること
ができる。
【００４１】また、本実施例では、図１に示したよう
に、ｐ++型ベースコンタクト層８の拡散深さをｎ+ 型エ
ミッタ層７の拡散深さよりも浅く形成することによっ
て、半導体装置の高集積化に伴って素子が微細化された
場合にも高濃度のｐ++型ベースコンタクト層８の側面と
ｎ+ 型エミッタ層７の側面とが接触するのを有効に防止
することができる。すなわち、本実施例では、ｐ++型ベ
ースコンタクト層８の拡散深さをｎ+ 型エミッタ層７の
拡散深さよりも浅くすることによって、ｐ++型ベースコ
ンタクト層８の側面の広がりを小さくすることができ
る。これにより、素子が微細化された場合にも、高濃度
のｐ++型ベースコンタクト層８の側面とｎ+ 型エミッタ
層７の側面とが接触するのが防止される。
に、ｐ++型ベースコンタクト層８の拡散深さをｎ+ 型エ
ミッタ層７の拡散深さよりも浅く形成することによっ
て、半導体装置の高集積化に伴って素子が微細化された
場合にも高濃度のｐ++型ベースコンタクト層８の側面と
ｎ+ 型エミッタ層７の側面とが接触するのを有効に防止
することができる。すなわち、本実施例では、ｐ++型ベ
ースコンタクト層８の拡散深さをｎ+ 型エミッタ層７の
拡散深さよりも浅くすることによって、ｐ++型ベースコ
ンタクト層８の側面の広がりを小さくすることができ
る。これにより、素子が微細化された場合にも、高濃度
のｐ++型ベースコンタクト層８の側面とｎ+ 型エミッタ
層７の側面とが接触するのが防止される。
【００４２】図４は、ｐ++型ベースコンタクト層１８の
拡散深さがｎ+ 型エミッタ層７の拡散深さよりも深くな
った場合の不都合を説明するための断面構造図である。
図４を参照して、素子が微細化されてｎ+ 型エミッタ層
７とｐ++型ベースコンタクト層１８との間隔が狭くなっ
た場合において、ｐ++型ベースコンタクト層１８の拡散
深さがｎ+ 型エミッタ層７の拡散深さよりも深くなる
と、高濃度のｐ++型ベースコンタクト層１８の側面とｎ
+ 型エミッタ層７の側面とが接触することになる。この
結果、エミッタ−ベース間の逆耐圧の低下や電流増幅率
の低下を引起こすという不都合が生じる。したがって、
半導体装置の高集積化に伴って素子が微細化された場合
には、図１に示した本実施例のように、ｐ++型ベースコ
ンタクト層８の拡散深さをｎ+ 型エミッタ層７の拡散深
さよりも浅く形成してｐ++型ベースコンタクト層８の側
面の広がりを小さくするのが有効である。
拡散深さがｎ+ 型エミッタ層７の拡散深さよりも深くな
った場合の不都合を説明するための断面構造図である。
図４を参照して、素子が微細化されてｎ+ 型エミッタ層
７とｐ++型ベースコンタクト層１８との間隔が狭くなっ
た場合において、ｐ++型ベースコンタクト層１８の拡散
深さがｎ+ 型エミッタ層７の拡散深さよりも深くなる
と、高濃度のｐ++型ベースコンタクト層１８の側面とｎ
+ 型エミッタ層７の側面とが接触することになる。この
結果、エミッタ−ベース間の逆耐圧の低下や電流増幅率
の低下を引起こすという不都合が生じる。したがって、
半導体装置の高集積化に伴って素子が微細化された場合
には、図１に示した本実施例のように、ｐ++型ベースコ
ンタクト層８の拡散深さをｎ+ 型エミッタ層７の拡散深
さよりも浅く形成してｐ++型ベースコンタクト層８の側
面の広がりを小さくするのが有効である。
【００４３】図５〜図１２、図１４、図１６および図１
７は、図１に示した一実施例による半導体装置の一の製
造プロセスを説明するための断面構造図である。図１３
は図１２に示した工程におけるＸ3 −Ｘ3 線に沿った不
純物プロファイル図であり、図１５は図１４に示した工
程におけるＸ4 −Ｘ4 線に沿った不純物プロファイル図
である。図５〜図１７を参照して、次に本実施例の半導
体装置の一の製造プロセスについて説明する。
７は、図１に示した一実施例による半導体装置の一の製
造プロセスを説明するための断面構造図である。図１３
は図１２に示した工程におけるＸ3 −Ｘ3 線に沿った不
純物プロファイル図であり、図１５は図１４に示した工
程におけるＸ4 −Ｘ4 線に沿った不純物プロファイル図
である。図５〜図１７を参照して、次に本実施例の半導
体装置の一の製造プロセスについて説明する。
【００４４】まず、図５に示すように、ｐ+ 型シリコン
基板１中にｎ+ 型埋込拡散層２を形成する。そして、ｐ
+ 型シリコン基板１の表面上の全面にｎ- 型エピタキシ
ャル層３を形成する。ｎ- 型エピタキシャル層３の所定
領域に素子分離のためのｐ+型素子分離層４を形成す
る。そして、ｎ- 型エピタキシャル層３上に絶縁酸化膜
９を形成する。
基板１中にｎ+ 型埋込拡散層２を形成する。そして、ｐ
+ 型シリコン基板１の表面上の全面にｎ- 型エピタキシ
ャル層３を形成する。ｎ- 型エピタキシャル層３の所定
領域に素子分離のためのｐ+型素子分離層４を形成す
る。そして、ｎ- 型エピタキシャル層３上に絶縁酸化膜
９を形成する。
【００４５】次に、図６に示すように、ｎ- 型エピタキ
シャル層３の主表面上の所定領域に絶縁酸化膜９を介し
てｐ型の不純物をイオン注入法などを用いて導入する。
この導入した不純物を活性化することによって、５×１
０18ｃｍ-3程度の不純物濃度と０．７〜１．２μｍ程度
の拡散深さとを有するｐ+ 型ベース層５を形成する。
シャル層３の主表面上の所定領域に絶縁酸化膜９を介し
てｐ型の不純物をイオン注入法などを用いて導入する。
この導入した不純物を活性化することによって、５×１
０18ｃｍ-3程度の不純物濃度と０．７〜１．２μｍ程度
の拡散深さとを有するｐ+ 型ベース層５を形成する。
【００４６】次に、図７に示すように、絶縁酸化膜９の
表面上の所定領域に写真製版技術を用いてフォトレジス
ト２０を形成した後、そのフォトレジスト２０をマスク
として絶縁酸化膜９を異方性エッチングする。これによ
り、コンタクトホール９ａ、９ｂ、および９ｃを形成す
る。この後、フォトレジスト２０を除去する。
表面上の所定領域に写真製版技術を用いてフォトレジス
ト２０を形成した後、そのフォトレジスト２０をマスク
として絶縁酸化膜９を異方性エッチングする。これによ
り、コンタクトホール９ａ、９ｂ、および９ｃを形成す
る。この後、フォトレジスト２０を除去する。
【００４７】次に、図８に示すように、バイポーラトラ
ンジスタのベース電極が形成される領域のコンタクトホ
ール９ｂを覆うように写真製版技術を用いてフォトレジ
スト２１を形成する。その後、砒素イオン（Ａｓ+ ）な
どのｎ型の不純物を全面にイオン注入する。次に、レジ
スト２１を除去する。その後、イオン注入した不純物を
活性化することによって、図９に示されるような、５．
０×１０20ｃｍ-3程度の不純物濃度および０．２〜０．
５μｍ程度の拡散深さを有するｎ+ 型コレクタ層６と、
５．０×１０20ｃｍ-3程度の不純物濃度および０．２〜
０．５μｍ程度の拡散深さを有するｎ+ 型エミッタ層７
とを形成する。
ンジスタのベース電極が形成される領域のコンタクトホ
ール９ｂを覆うように写真製版技術を用いてフォトレジ
スト２１を形成する。その後、砒素イオン（Ａｓ+ ）な
どのｎ型の不純物を全面にイオン注入する。次に、レジ
スト２１を除去する。その後、イオン注入した不純物を
活性化することによって、図９に示されるような、５．
０×１０20ｃｍ-3程度の不純物濃度および０．２〜０．
５μｍ程度の拡散深さを有するｎ+ 型コレクタ層６と、
５．０×１０20ｃｍ-3程度の不純物濃度および０．２〜
０．５μｍ程度の拡散深さを有するｎ+ 型エミッタ層７
とを形成する。
【００４８】次に、図１０に示すように、コンタクトホ
ール９ｂ以外の部分を覆うように写真製版技術を用いて
フォトレジスト２２を形成する。フォトレジスト２２お
よび絶縁酸化膜９をマスクとして、ｐ+ 型ベース層５の
表面領域にイオン注入法などを用いてＢＦ2 + などのｐ
型の不純物を自己整合的に導入する。そして、その導入
した不純物を９００℃以下の温度条件下で活性化するこ
とによって、図１１に示されるような、ｎ+ 型エミッタ
層７の拡散深さよりも浅い拡散深さ（０．１〜０．４μ
ｍ程度）と１．０×１０20ｃｍ-3程度以上の表面不純物
濃度とを有するｐ++型ベースコンタクト層８を形成す
る。
ール９ｂ以外の部分を覆うように写真製版技術を用いて
フォトレジスト２２を形成する。フォトレジスト２２お
よび絶縁酸化膜９をマスクとして、ｐ+ 型ベース層５の
表面領域にイオン注入法などを用いてＢＦ2 + などのｐ
型の不純物を自己整合的に導入する。そして、その導入
した不純物を９００℃以下の温度条件下で活性化するこ
とによって、図１１に示されるような、ｎ+ 型エミッタ
層７の拡散深さよりも浅い拡散深さ（０．１〜０．４μ
ｍ程度）と１．０×１０20ｃｍ-3程度以上の表面不純物
濃度とを有するｐ++型ベースコンタクト層８を形成す
る。
【００４９】次に、図１２に示すように、全面を覆うよ
うに４０〜１００ｎｍ程度の厚みを有するチタン（Ｔ
ｉ）膜２３をスパッタリング法などを用いて形成する。
ここで、図１３を参照して、図１２に示したシリサイド
反応前の工程では、ｐ++型ベースコンタクト層８の表面
不純物濃度が１×１０20ｃｍ-3程度以上に設定されてい
る。
うに４０〜１００ｎｍ程度の厚みを有するチタン（Ｔ
ｉ）膜２３をスパッタリング法などを用いて形成する。
ここで、図１３を参照して、図１２に示したシリサイド
反応前の工程では、ｐ++型ベースコンタクト層８の表面
不純物濃度が１×１０20ｃｍ-3程度以上に設定されてい
る。
【００５０】この状態から、図１４に示すように、７５
０〜８５０℃の温度条件下でＮ2 雰囲気中で３０秒間程
度の熱処理を行なうことによって、チタンシリサイド
（ＴｉＳｉ2 ）膜１０ａ、１０ｂ、および１０ｃと、窒
化チタン（ＴｉＮ）層１１とを形成する。すなわち、チ
タン層２３のチタン（Ｔｉ）とｎ- 型エピタキシャル層
３のシリコン（Ｓｉ）とをシリサイド反応させることに
よって、ｎ+ 型エミッタ層７、ｐ++型ベースコンタクト
層８、ｎ+ 型コレクタ層６の表面上にそれぞれチタンシ
リサイド（ＴｉＳｉ2 ）膜１０ａ、１０ｂ、１０ｃを形
成する。そしてこれと同時に、チタン（Ｔｉ）層２３を
Ｎ2 雰囲気中で窒化することによって窒化チタン（Ｔｉ
Ｎ）層１１を形成する。チタンシリサイド膜１０ａ、１
０ｂ、および１０ｃはそれぞれ６０〜１００ｎｍ程度の
膜厚に形成され、窒化チタン層１１は３０〜７０ｎｍ程
度の膜厚に形成される。
０〜８５０℃の温度条件下でＮ2 雰囲気中で３０秒間程
度の熱処理を行なうことによって、チタンシリサイド
（ＴｉＳｉ2 ）膜１０ａ、１０ｂ、および１０ｃと、窒
化チタン（ＴｉＮ）層１１とを形成する。すなわち、チ
タン層２３のチタン（Ｔｉ）とｎ- 型エピタキシャル層
３のシリコン（Ｓｉ）とをシリサイド反応させることに
よって、ｎ+ 型エミッタ層７、ｐ++型ベースコンタクト
層８、ｎ+ 型コレクタ層６の表面上にそれぞれチタンシ
リサイド（ＴｉＳｉ2 ）膜１０ａ、１０ｂ、１０ｃを形
成する。そしてこれと同時に、チタン（Ｔｉ）層２３を
Ｎ2 雰囲気中で窒化することによって窒化チタン（Ｔｉ
Ｎ）層１１を形成する。チタンシリサイド膜１０ａ、１
０ｂ、および１０ｃはそれぞれ６０〜１００ｎｍ程度の
膜厚に形成され、窒化チタン層１１は３０〜７０ｎｍ程
度の膜厚に形成される。
【００５１】ここで、図１４に示したシリサイド反応後
のｐ++型ベースコンタクト層８の表面不純物濃度は、１
×１０19ｃｍ-3程度にまで低下していることが分かる。
これは、シリサイド反応の際にチタンシリサイド（Ｔｉ
Ｓｉ2 ）膜１５ｂにｐ++型ベースコンタクト層８の不純
物が取込まれるためである。しかし、本実施例では、こ
のようにシリサイド反応によってｐ++型ベースコンタク
ト層８の表面不純物濃度が低下したとしても、その低下
後のｐ++型ベースコンタクト層８の表面不純物濃度は１
×１０19ｃｍ-3以上になるように形成されている。した
がって、シリサイド反応によってｐ++型ベースコンタク
ト層８の表面不純物濃度が低下したとしても、従来のよ
うにベースコンタクト抵抗が急激に増加してしまうとい
う不都合もない。これにより、バイポーラトランジスタ
の動作速度の低下を有効に防止することができるととも
に、ベースコンタクト領域での安定で低抵抗なオーミッ
クコンタクトを得ることができる。
のｐ++型ベースコンタクト層８の表面不純物濃度は、１
×１０19ｃｍ-3程度にまで低下していることが分かる。
これは、シリサイド反応の際にチタンシリサイド（Ｔｉ
Ｓｉ2 ）膜１５ｂにｐ++型ベースコンタクト層８の不純
物が取込まれるためである。しかし、本実施例では、こ
のようにシリサイド反応によってｐ++型ベースコンタク
ト層８の表面不純物濃度が低下したとしても、その低下
後のｐ++型ベースコンタクト層８の表面不純物濃度は１
×１０19ｃｍ-3以上になるように形成されている。した
がって、シリサイド反応によってｐ++型ベースコンタク
ト層８の表面不純物濃度が低下したとしても、従来のよ
うにベースコンタクト抵抗が急激に増加してしまうとい
う不都合もない。これにより、バイポーラトランジスタ
の動作速度の低下を有効に防止することができるととも
に、ベースコンタクト領域での安定で低抵抗なオーミッ
クコンタクトを得ることができる。
【００５２】次に、図１６に示すように、窒化チタン層
１１上にアルミ配線層１２を形成した後、そのアルミ配
線層１２上の所定領域に写真製版技術を用いてフォトレ
ジスト２４を形成する。フォトレジスト２４をマスクと
して、アルミ配線層１２、窒化チタン層１１を異方性エ
ッチングすることによって、図１７に示すような、窒化
チタン（ＴｉＮ）膜１１ａ、１１ｂ、１１ｃと、アルミ
配線膜１２ａ、１２ｂ、１２ｃを形成する。
１１上にアルミ配線層１２を形成した後、そのアルミ配
線層１２上の所定領域に写真製版技術を用いてフォトレ
ジスト２４を形成する。フォトレジスト２４をマスクと
して、アルミ配線層１２、窒化チタン層１１を異方性エ
ッチングすることによって、図１７に示すような、窒化
チタン（ＴｉＮ）膜１１ａ、１１ｂ、１１ｃと、アルミ
配線膜１２ａ、１２ｂ、１２ｃを形成する。
【００５３】最後に、図１に示したように、全面を覆う
ように保護膜１３を形成することによって、本実施例の
バイポーラトランジスタを含む半導体装置が完成され
る。
ように保護膜１３を形成することによって、本実施例の
バイポーラトランジスタを含む半導体装置が完成され
る。
【００５４】図１８〜図２１は、図１に示した一実施例
による半導体装置の他の製造プロセスを説明するための
断面構造図である。図１および、図１８〜図２１を参照
して、次に本実施例の半導体装置の他の製造プロセスに
ついて説明する。
による半導体装置の他の製造プロセスを説明するための
断面構造図である。図１および、図１８〜図２１を参照
して、次に本実施例の半導体装置の他の製造プロセスに
ついて説明する。
【００５５】まず、図１８に示すように、図５〜図１２
に示した一の製造プロセスと同様の製造プロセスを用い
て、チタン膜２３までを形成する。この後、チタン膜２
３上のベース電極領域に対応する領域以外の領域に写真
製版技術を用いてフォトレジスト２５を形成する。その
フォトレジスト２５をマスクとして、チタン膜２３にＢ
Ｆ2 またはＢイオンをイオン注入する。このチタン膜２
３へのイオン注入は、チタン膜２３とｐ+ 型ベース層５
との界面近傍に不純物濃度のピークが来るように行な
う。具体的には、その界面近傍の不純物濃度が１×１０
20ｃｍ-3程度以上になるようにイオン注入を行なう。こ
の後フォトレジスト２５を除去する。
に示した一の製造プロセスと同様の製造プロセスを用い
て、チタン膜２３までを形成する。この後、チタン膜２
３上のベース電極領域に対応する領域以外の領域に写真
製版技術を用いてフォトレジスト２５を形成する。その
フォトレジスト２５をマスクとして、チタン膜２３にＢ
Ｆ2 またはＢイオンをイオン注入する。このチタン膜２
３へのイオン注入は、チタン膜２３とｐ+ 型ベース層５
との界面近傍に不純物濃度のピークが来るように行な
う。具体的には、その界面近傍の不純物濃度が１×１０
20ｃｍ-3程度以上になるようにイオン注入を行なう。こ
の後フォトレジスト２５を除去する。
【００５６】次に、図１９に示すように、７５０〜８５
０℃の温度条件下でＮ2 雰囲気中で３０秒間程度熱処理
を行なう。これにより、チタンシリサイド（ＴｉＳｉ
2 ）膜１０ａ、１０ｂ、１０ｃと、窒化チタン（Ｔｉ
Ｎ）層１１と、１．０×１０19ｃｍ-3程度以上の不純物
濃度およびｎ+ 型エミッタ層７の拡散深さよりも浅い
０．１〜０．４μｍ程度の拡散深さを有するｐ++型ベー
スコンタクト層２８とを自己整合的に形成する。すなわ
ち、熱処理によってチタン膜２３のチタン（Ｔｉ）とｎ
- 型エピタキシャル層３のシリコン（Ｓｉ）とをシリサ
イド反応させることによってチタンシリサイド（ＴｉＳ
ｉ2 ）膜１０ａ、１０ｂ、１０ｃを形成するとともに、
チタン膜２３をＮ2 雰囲気で窒化することによって窒化
チタン（ＴｉＮ）層１１を形成する。さらに、この熱処
理の際に、同時にチタン膜２３に導入したｐ型の不純物
をｐ+ 型ベース層５内に熱拡散させることによって、１
×１０19ｃｍ-3程度以上の不純物濃度を有し、かつｎ+
型エミッタ層７の拡散深さよりも浅い０．１〜０．４μ
ｍ程度の拡散深さを有するｐ++型ベースコンタクト層２
８を形成する。
０℃の温度条件下でＮ2 雰囲気中で３０秒間程度熱処理
を行なう。これにより、チタンシリサイド（ＴｉＳｉ
2 ）膜１０ａ、１０ｂ、１０ｃと、窒化チタン（Ｔｉ
Ｎ）層１１と、１．０×１０19ｃｍ-3程度以上の不純物
濃度およびｎ+ 型エミッタ層７の拡散深さよりも浅い
０．１〜０．４μｍ程度の拡散深さを有するｐ++型ベー
スコンタクト層２８とを自己整合的に形成する。すなわ
ち、熱処理によってチタン膜２３のチタン（Ｔｉ）とｎ
- 型エピタキシャル層３のシリコン（Ｓｉ）とをシリサ
イド反応させることによってチタンシリサイド（ＴｉＳ
ｉ2 ）膜１０ａ、１０ｂ、１０ｃを形成するとともに、
チタン膜２３をＮ2 雰囲気で窒化することによって窒化
チタン（ＴｉＮ）層１１を形成する。さらに、この熱処
理の際に、同時にチタン膜２３に導入したｐ型の不純物
をｐ+ 型ベース層５内に熱拡散させることによって、１
×１０19ｃｍ-3程度以上の不純物濃度を有し、かつｎ+
型エミッタ層７の拡散深さよりも浅い０．１〜０．４μ
ｍ程度の拡散深さを有するｐ++型ベースコンタクト層２
８を形成する。
【００５７】このように、この他の製造プロセスでは、
チタンシリサイド膜１０ａ、１０ｂ、および１０ｃの形
成時に同時にｐ++型ベースコンタクト層２８を形成する
ので、図５〜図１７を用いて説明した一の製造プロセス
と比較して、ｐ++型ベースコンタクト層２８の活性化工
程（図１１参照）を省略することができる。これによ
り、製造プロセスを簡略化することができる。また、こ
の他の製造プロセスでは、チタン膜２３に不純物をイオ
ン注入した後、その注入した不純物を熱拡散させるの
で、不純物のイオン注入時に不純物濃度のピーク位置が
チタン膜２３とｐ+型ベース層５との界面近傍に来るよ
うに容易に制御可能である。これにより、その注入した
不純物を拡散させることによって形成されるｐ++型ベー
スコンタクト層２８の表面不純物濃度を容易に高くする
ことができ、またｐ++型ベースコンタクト層２８の拡散
深さを浅く形成することができる。
チタンシリサイド膜１０ａ、１０ｂ、および１０ｃの形
成時に同時にｐ++型ベースコンタクト層２８を形成する
ので、図５〜図１７を用いて説明した一の製造プロセス
と比較して、ｐ++型ベースコンタクト層２８の活性化工
程（図１１参照）を省略することができる。これによ
り、製造プロセスを簡略化することができる。また、こ
の他の製造プロセスでは、チタン膜２３に不純物をイオ
ン注入した後、その注入した不純物を熱拡散させるの
で、不純物のイオン注入時に不純物濃度のピーク位置が
チタン膜２３とｐ+型ベース層５との界面近傍に来るよ
うに容易に制御可能である。これにより、その注入した
不純物を拡散させることによって形成されるｐ++型ベー
スコンタクト層２８の表面不純物濃度を容易に高くする
ことができ、またｐ++型ベースコンタクト層２８の拡散
深さを浅く形成することができる。
【００５８】この後、図２０に示すように、窒化チタン
層１１上にアルミ配線層１２を形成する。アルミ配線層
１２上の所定領域に写真製版技術を用いてフォトレジス
ト２４を形成する。フォトレジスト２４をマスクとして
アルミ配線層１２および窒化チタン層１１を異方性エッ
チングする。これにより、図２１に示されるような、窒
化チタン（ＴｉＮ）膜１１ａ、１１ｂ、１１ｃと、アル
ミ配線膜１２ａ、１２ｂ、１２ｃとが形成される。
層１１上にアルミ配線層１２を形成する。アルミ配線層
１２上の所定領域に写真製版技術を用いてフォトレジス
ト２４を形成する。フォトレジスト２４をマスクとして
アルミ配線層１２および窒化チタン層１１を異方性エッ
チングする。これにより、図２１に示されるような、窒
化チタン（ＴｉＮ）膜１１ａ、１１ｂ、１１ｃと、アル
ミ配線膜１２ａ、１２ｂ、１２ｃとが形成される。
【００５９】最後に、図１に示したように、全面を覆う
ように保護膜１３を形成する。このような他の製造プロ
セスによっても、図１に示したバイポーラトランジスタ
を含む半導体装置を形成することができる。
ように保護膜１３を形成する。このような他の製造プロ
セスによっても、図１に示したバイポーラトランジスタ
を含む半導体装置を形成することができる。
【００６０】なお、上述の実施例では、チタンシリサイ
ド膜１０ａ、１０ｂ、および１０ｃを形成する場合につ
いて述べたが、本発明はこれに限らず、チタンシリサイ
ド膜１０ａ、１０ｂ、１０ｃ以外の金属シリサイド膜が
形成される場合にも適用可能である。たとえば、ＺｒＳ
ｉx 、ＨｆＳｉx 、ＶＳｉx 、ＮｂＳｉx 、ＴａＳ
ｉ x 、ＣｒＳｉx 、ＭｏＳｉx 、ＷＳｉx 、ＦｅＳ
ｉx 、ＲｕＳｉx 、ＯｓＳｉx、ＲｈＳｉx 、ＩｒＳｉ
x が形成される場合にも適用可能である。
ド膜１０ａ、１０ｂ、および１０ｃを形成する場合につ
いて述べたが、本発明はこれに限らず、チタンシリサイ
ド膜１０ａ、１０ｂ、１０ｃ以外の金属シリサイド膜が
形成される場合にも適用可能である。たとえば、ＺｒＳ
ｉx 、ＨｆＳｉx 、ＶＳｉx 、ＮｂＳｉx 、ＴａＳ
ｉ x 、ＣｒＳｉx 、ＭｏＳｉx 、ＷＳｉx 、ＦｅＳ
ｉx 、ＲｕＳｉx 、ＯｓＳｉx、ＲｈＳｉx 、ＩｒＳｉ
x が形成される場合にも適用可能である。
【００６１】
【発明の効果】請求項１に記載の半導体装置によれば、
第１の不純物濃度を有する第２導電型のベース不純物領
域の主表面上にその第１の不純物濃度よりも高い第２の
不純物濃度を有する第２導電型のベースコンタクト不純
物領域を形成することによって、たとえば、そのベース
コンタクト不純物領域上に金属シリサイド層を形成する
場合に、その金属シリサイド層の形成時にベースコンタ
クト不純物領域の不純物が金属シリサイド層に取込まれ
てベースコンタクト不純物領域の表面不純物濃度が低下
したとしても、従来のようにベースコンタクト抵抗が上
昇するのを有効に防止することができる。これにより、
素子の動作速度の低下を有効に防止することができると
ともに、ベースコンタクト領域での安定で低抵抗な、オ
ーミックコンタクトを得ることができる。また、ベース
コンタクト不純物領域をエミッタ不純物領域と所定の間
隔を隔てて形成することによって、高濃度のベースコン
タクト不純物領域とエミッタ不純物領域とが接触するこ
とがない。これにより、高濃度のベースコンタクト不純
物領域とエミッタ不純物領域とが接触した場合に生じる
エミッタ−ベース間の耐圧の低下などの種々の不都合を
防止することができる。さらに、ベースコンタクト不純
物領域をエミッタ不純物領域の第１の深さよりも浅い第
２の深さを有するように形成することによって、ベース
コンタクト不純物領域の側面の広がりを小さくすること
ができる。これにより、半導体装置の集積化に伴って素
子が微細化された場合にも、高濃度のベースコンタクト
不純物領域の側面とエミッタ不純物領域の側面とが接触
するのを有効に防止することができる。
第１の不純物濃度を有する第２導電型のベース不純物領
域の主表面上にその第１の不純物濃度よりも高い第２の
不純物濃度を有する第２導電型のベースコンタクト不純
物領域を形成することによって、たとえば、そのベース
コンタクト不純物領域上に金属シリサイド層を形成する
場合に、その金属シリサイド層の形成時にベースコンタ
クト不純物領域の不純物が金属シリサイド層に取込まれ
てベースコンタクト不純物領域の表面不純物濃度が低下
したとしても、従来のようにベースコンタクト抵抗が上
昇するのを有効に防止することができる。これにより、
素子の動作速度の低下を有効に防止することができると
ともに、ベースコンタクト領域での安定で低抵抗な、オ
ーミックコンタクトを得ることができる。また、ベース
コンタクト不純物領域をエミッタ不純物領域と所定の間
隔を隔てて形成することによって、高濃度のベースコン
タクト不純物領域とエミッタ不純物領域とが接触するこ
とがない。これにより、高濃度のベースコンタクト不純
物領域とエミッタ不純物領域とが接触した場合に生じる
エミッタ−ベース間の耐圧の低下などの種々の不都合を
防止することができる。さらに、ベースコンタクト不純
物領域をエミッタ不純物領域の第１の深さよりも浅い第
２の深さを有するように形成することによって、ベース
コンタクト不純物領域の側面の広がりを小さくすること
ができる。これにより、半導体装置の集積化に伴って素
子が微細化された場合にも、高濃度のベースコンタクト
不純物領域の側面とエミッタ不純物領域の側面とが接触
するのを有効に防止することができる。
【００６２】請求項２に記載の半導体装置によれば、第
１の不純物濃度を有する第２導電型のベース不純物領域
の主表面上にその第１の不純物濃度よりも高い第２の不
純物濃度を有する第２導電型のベースコンタクト不純物
領域を形成し、少なくともそのベースコンタクト不純物
領域上に金属シリサイド層を形成することによって、そ
の金属シリサイド層の形成時にベースコンタクト不純物
領域の不純物が金属シリサイド層に取り込まれてベース
コンタクト不純物領域の表面不純物濃度が低下したとし
ても、従来のようにベースコンタクト抵抗が上昇するの
を有効に防止することができる。これにより、素子の動
作速度の低下を有効に防止することができるとともに、
ベースコンタクト領域での安定で低抵抗なオーミックコ
ンタクトを得ることができる。また、ベースコンタクト
不純物領域をエミッタ不純物領域と所定の間隔を隔てて
形成することによって、高濃度のベースコンタクト不純
物領域とエミッタ不純物領域とが接触することがない。
これにより、高濃度のベースコンタクト不純物領域とエ
ミッタ不純物領域とが接触した場合に生じるエミッタ−
ベース間の耐圧の低下などの種々の不都合を防止するこ
とができる。
１の不純物濃度を有する第２導電型のベース不純物領域
の主表面上にその第１の不純物濃度よりも高い第２の不
純物濃度を有する第２導電型のベースコンタクト不純物
領域を形成し、少なくともそのベースコンタクト不純物
領域上に金属シリサイド層を形成することによって、そ
の金属シリサイド層の形成時にベースコンタクト不純物
領域の不純物が金属シリサイド層に取り込まれてベース
コンタクト不純物領域の表面不純物濃度が低下したとし
ても、従来のようにベースコンタクト抵抗が上昇するの
を有効に防止することができる。これにより、素子の動
作速度の低下を有効に防止することができるとともに、
ベースコンタクト領域での安定で低抵抗なオーミックコ
ンタクトを得ることができる。また、ベースコンタクト
不純物領域をエミッタ不純物領域と所定の間隔を隔てて
形成することによって、高濃度のベースコンタクト不純
物領域とエミッタ不純物領域とが接触することがない。
これにより、高濃度のベースコンタクト不純物領域とエ
ミッタ不純物領域とが接触した場合に生じるエミッタ−
ベース間の耐圧の低下などの種々の不都合を防止するこ
とができる。
【００６３】請求項３に記載の半導体装置の製造方法に
よれば、第１の不純物濃度を有する第２導電型のベース
不純物領域の主表面上に第２導電型の不純物を導入する
ことによって第１の不純物濃度よりも高い第２の不純物
濃度を有するベースコンタクト不純物領域を形成するこ
とにより、たとえば、そのベースコンタクト不純物領域
上に接触するように金属層を形成した後その金属層をシ
リサイド化する場合に、金属層のシリサイド化の際に形
成される金属シリサイド層にベースコンタクト不純物領
域の不純物が取込まれてベースコンタクト不純物領域の
表面不純物濃度が低下したとしても、従来のようにベー
スコンタクト抵抗が急激に上昇するのを有効に防止する
ことができる。これにより、半導体装置の動作速度が低
下するのを防止することができる。また、ベースコンタ
クト不純物領域をエミッタ不純物領域と所定の間隔を隔
てた領域に形成することによって、高濃度のベースコン
タクト不純物領域とエミッタ不純物領域とが接触するの
を防止することができる。これにより、高濃度のベース
コンタクト不純物領域とエミッタ不純物領域とが接触す
ることによって生じるエミッタ−ベース間の耐圧の低下
などの種々の不都合を防止することができる。さらに、
ベースコンタクト不純物領域をエミッタ不純物領域の第
１の深さよりも浅い第２の深さを有するように形成する
ことによって、ベースコンタクト不純物領域の側面方向
の広がりも小さくすることができる。これにより、半導
体装置の高集積化に伴って素子が微細化された場合に
も、高濃度のベースコンタクト不純物領域の側面とエミ
ッタ不純物領域の側面とが接触するのを有効に防止する
ことができる。
よれば、第１の不純物濃度を有する第２導電型のベース
不純物領域の主表面上に第２導電型の不純物を導入する
ことによって第１の不純物濃度よりも高い第２の不純物
濃度を有するベースコンタクト不純物領域を形成するこ
とにより、たとえば、そのベースコンタクト不純物領域
上に接触するように金属層を形成した後その金属層をシ
リサイド化する場合に、金属層のシリサイド化の際に形
成される金属シリサイド層にベースコンタクト不純物領
域の不純物が取込まれてベースコンタクト不純物領域の
表面不純物濃度が低下したとしても、従来のようにベー
スコンタクト抵抗が急激に上昇するのを有効に防止する
ことができる。これにより、半導体装置の動作速度が低
下するのを防止することができる。また、ベースコンタ
クト不純物領域をエミッタ不純物領域と所定の間隔を隔
てた領域に形成することによって、高濃度のベースコン
タクト不純物領域とエミッタ不純物領域とが接触するの
を防止することができる。これにより、高濃度のベース
コンタクト不純物領域とエミッタ不純物領域とが接触す
ることによって生じるエミッタ−ベース間の耐圧の低下
などの種々の不都合を防止することができる。さらに、
ベースコンタクト不純物領域をエミッタ不純物領域の第
１の深さよりも浅い第２の深さを有するように形成する
ことによって、ベースコンタクト不純物領域の側面方向
の広がりも小さくすることができる。これにより、半導
体装置の高集積化に伴って素子が微細化された場合に
も、高濃度のベースコンタクト不純物領域の側面とエミ
ッタ不純物領域の側面とが接触するのを有効に防止する
ことができる。
【００６４】請求項４に記載の半導体装置の製造方法に
よれば、ベース不純物領域の主表面上の所定領域の接触
するように金属層を形成し、その金属層に第２導電型の
不純物を導入し、熱処理を施すことによって、その金属
層の導入された第２導電型の不純物を第１の不純物濃度
を有するベース不純物領域の表面に拡散させてその第１
の不純物濃度よりも高い第２の不純物濃度を有しかつ第
１の深さよりも浅い第２の深さを有するベースコンタク
ト不純物領域を形成するとともに金属層をシリサイド化
することによって、金属層のシリサイド化工程とベース
コンタクト不純物領域の形成工程を同一の工程で行なう
ことができ、製造工程を簡略化することができる。ま
た、金属層に不純物を導入した後その導入した不純物を
拡散させることによってベースコンタクト不純物領域を
形成するので、金属層に不純物を導入する際にその不純
物濃度のピーク位置が金属層とベース不純物領域との界
面近傍に来るように容易に制御することができる。これ
により、金属層の不純物を拡散させることによって形成
されるベースコンタクト不純物領域の表面不純物濃度が
高くなるように容易の形成することができ、またベース
コンタクト不純物領域をより浅く形成することができ
る。
よれば、ベース不純物領域の主表面上の所定領域の接触
するように金属層を形成し、その金属層に第２導電型の
不純物を導入し、熱処理を施すことによって、その金属
層の導入された第２導電型の不純物を第１の不純物濃度
を有するベース不純物領域の表面に拡散させてその第１
の不純物濃度よりも高い第２の不純物濃度を有しかつ第
１の深さよりも浅い第２の深さを有するベースコンタク
ト不純物領域を形成するとともに金属層をシリサイド化
することによって、金属層のシリサイド化工程とベース
コンタクト不純物領域の形成工程を同一の工程で行なう
ことができ、製造工程を簡略化することができる。ま
た、金属層に不純物を導入した後その導入した不純物を
拡散させることによってベースコンタクト不純物領域を
形成するので、金属層に不純物を導入する際にその不純
物濃度のピーク位置が金属層とベース不純物領域との界
面近傍に来るように容易に制御することができる。これ
により、金属層の不純物を拡散させることによって形成
されるベースコンタクト不純物領域の表面不純物濃度が
高くなるように容易の形成することができ、またベース
コンタクト不純物領域をより浅く形成することができ
る。
【図面の簡単な説明】
【図１】本発明の一実施例によるバイポーラトランジス
タを含む半導体装置を示した断面構造図である。
タを含む半導体装置を示した断面構造図である。
【図２】図１に示した半導体装置のＡ2 −Ａ2 線に沿っ
た不純物プロファイル図である。
た不純物プロファイル図である。
【図３】図１に示した半導体装置のｐ++型ベースコンタ
クト層の表面不純物濃度が１．０×１０19ｃｍ-3以上で
ある場合のベースコンタクト抵抗と温度との関係を示し
た特性図である。
クト層の表面不純物濃度が１．０×１０19ｃｍ-3以上で
ある場合のベースコンタクト抵抗と温度との関係を示し
た特性図である。
【図４】半導体装置が高集積化された場合においてｐ++
型ベースコンタクト層の拡散深さがｎ+ 型エミッタ層の
拡散深さよりも深くなったときの不都合を説明するため
の断面図構造図である。
型ベースコンタクト層の拡散深さがｎ+ 型エミッタ層の
拡散深さよりも深くなったときの不都合を説明するため
の断面図構造図である。
【図５】図１に示した一実施例の半導体装置の一の製造
プロセスの第１工程を説明するための断面構造図であ
る。
プロセスの第１工程を説明するための断面構造図であ
る。
【図６】図１に示した一実施例の半導体装置の一の製造
プロセスの第２工程を説明するための断面構造図であ
る。
プロセスの第２工程を説明するための断面構造図であ
る。
【図７】図１に示した一実施例の半導体装置の一の製造
プロセスの第３工程を説明するための断面構造図であ
る。
プロセスの第３工程を説明するための断面構造図であ
る。
【図８】図１に示した一実施例の半導体装置の一の製造
プロセスの第４工程を説明するための断面構造図であ
る。
プロセスの第４工程を説明するための断面構造図であ
る。
【図９】図１に示した一実施例の半導体装置の一の製造
プロセスの第５工程を説明するための断面構造図であ
る。
プロセスの第５工程を説明するための断面構造図であ
る。
【図１０】図１に示した一実施例の半導体装置の一の製
造プロセスの第６工程を説明するための断面構造図であ
る。
造プロセスの第６工程を説明するための断面構造図であ
る。
【図１１】図１に示した一実施例の半導体装置の一の製
造プロセスの第７工程を説明するための断面構造図であ
る。
造プロセスの第７工程を説明するための断面構造図であ
る。
【図１２】図１に示した一実施例の半導体装置の一の製
造プロセスの第８工程を説明するための断面構造図であ
る。
造プロセスの第８工程を説明するための断面構造図であ
る。
【図１３】図１２に示した工程におけるＸ3 −Ｘ3 線に
沿った不純物プロファイル図である。
沿った不純物プロファイル図である。
【図１４】図１に示した一実施例による半導体装置の一
の製造プロセスの第９工程を説明するための断面構造図
である。
の製造プロセスの第９工程を説明するための断面構造図
である。
【図１５】図１４に示した工程におけるＸ4 −Ｘ4 線に
沿った不純物プロファイル図である。
沿った不純物プロファイル図である。
【図１６】図１に示した一実施例による半導体装置の一
の製造プロセスの第１０工程を説明するための断面構造
図である。
の製造プロセスの第１０工程を説明するための断面構造
図である。
【図１７】図１に示した一実施例による半導体装置の一
の製造プロセスの第１１工程を説明するための断面構造
図である。
の製造プロセスの第１１工程を説明するための断面構造
図である。
【図１８】図１に示した一実施例による半導体装置の他
の製造プロセスの第１工程を説明するための断面構造図
である。
の製造プロセスの第１工程を説明するための断面構造図
である。
【図１９】図１に示した一実施例による半導体装置の他
の製造プロセスの第２工程を説明するための断面構造図
である。
の製造プロセスの第２工程を説明するための断面構造図
である。
【図２０】図１に示した一実施例による半導体装置の他
の製造プロセスの第３工程を説明するための断面構造図
である。
の製造プロセスの第３工程を説明するための断面構造図
である。
【図２１】図１に示した一実施例による半導体装置の他
の製造プロセスの第４工程を説明するための断面構造図
である。
の製造プロセスの第４工程を説明するための断面構造図
である。
【図２２】従来のバイポーラトランジスタを含む半導体
装置を示した断面構造図である。
装置を示した断面構造図である。
【図２３】図２２に示した従来の半導体装置の製造プロ
セスの第１工程を説明するための断面構造図である。
セスの第１工程を説明するための断面構造図である。
【図２４】図２２に示した従来の半導体装置の製造プロ
セスの第２工程を説明するための断面構造図である。
セスの第２工程を説明するための断面構造図である。
【図２５】図２２に示した従来の半導体装置の製造プロ
セスの第３工程を説明するための断面構造図である。
セスの第３工程を説明するための断面構造図である。
【図２６】図２２に示した従来の半導体装置の製造プロ
セスの第４工程を説明するための断面構造図である。
セスの第４工程を説明するための断面構造図である。
【図２７】図２２に示した従来の半導体装置の製造プロ
セスの第５工程を説明するための断面構造図である。
セスの第５工程を説明するための断面構造図である。
【図２８】図２２に示した従来の半導体装置の製造プロ
セスの第６工程を説明するための断面構造図である。
セスの第６工程を説明するための断面構造図である。
【図２９】図２２に示した従来の半導体装置の製造プロ
セスの第７工程を説明するための断面構造図である。
セスの第７工程を説明するための断面構造図である。
【図３０】図２２に示した従来の半導体装置の製造プロ
セスの第８工程を説明するための断面構造図である。
セスの第８工程を説明するための断面構造図である。
【図３１】図２２に示した従来の半導体装置の製造プロ
セスの第９工程を説明するための断面構造図である。
セスの第９工程を説明するための断面構造図である。
【図３２】図２２に示した従来の半導体装置の製造プロ
セスの第１０工程を説明するための断面構造図である。
セスの第１０工程を説明するための断面構造図である。
【図３３】図２８に示した工程におけるＸ1 −Ｘ1 線に
沿った不純物プロファイル図である。
沿った不純物プロファイル図である。
【図３４】図２９に示した工程におけるＸ2 −Ｘ2 線に
沿った不純物プロファイル図である。
沿った不純物プロファイル図である。
【図３５】図３２に示した一連の製造プロセス終了後に
おけるＡ1 −Ａ1 線に沿った不純物プロファイル図であ
る。
おけるＡ1 −Ａ1 線に沿った不純物プロファイル図であ
る。
【図３６】図３２に示した一連の製造プロセス終了後に
おけるＢ1 −Ｂ1 線に沿った不純物プロファイル図であ
る。
おけるＢ1 −Ｂ1 線に沿った不純物プロファイル図であ
る。
【図３７】チタンシリサイドとシリコンとの界面不純物
濃度と、ベースコンタクト抵抗値との関係を示した相関
図である。
濃度と、ベースコンタクト抵抗値との関係を示した相関
図である。
【図３８】ｐ+ 型ベース層の表面不純物濃度が１．０×
１０17以下である場合のベースコンタクト抵抗と温度と
の関係を示した特性図である。
１０17以下である場合のベースコンタクト抵抗と温度と
の関係を示した特性図である。
【図３９】従来の問題点を解決するための提案例の構造
を示した断面構造図である。
を示した断面構造図である。
【符号の説明】 １：ｐ型シリコン基板 ３：ｎ- 型エピタキシャル層 ５：ｐ+ 型ベース層 ６：ｎ+ 型コレクタ層 ７：ｎ+ 型エミッタ層 ８：ｐ++型ベースコンタクト層 １０ａ、１０ｂ、１０ｃ：チタンシリサイド（ＴｉＳｉ
2 ）膜 １１ａ、１１ｂ、１１ｃ：窒化チタン（ＴｉＮ）膜 １２ａ、１２ｂ、１２ｃ：アルミ配線膜 なお、各図中、同一符号は同一または相当部分を示す。
2 ）膜 １１ａ、１１ｂ、１１ｃ：窒化チタン（ＴｉＮ）膜 １２ａ、１２ｂ、１２ｃ：アルミ配線膜 なお、各図中、同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】 第１導電型のコレクタ不純物領域と、 前記コレクタ不純物領域の主表面上の所定領域に形成さ
れた第１の不純物濃度を有する第２導電型のベース不純
物領域と、 前記ベース不純物領域の主表面上の所定領域に形成され
た第１の深さを有する第１導電型のエミッタ不純物領域
と、 前記ベース不純物領域の主表面上に前記エミッタ不純物
領域と所定の間隔を隔てて形成され、前記第１の不純物
濃度よりも高い第２の不純物濃度を有するとともに前記
第１の深さよりも浅い第２の深さを有する第２導電型の
ベースコンタクト不純物領域と、 少なくとも前記ベースコンタクト不純物領域上に形成さ
れた金属シリサイド層とを備えた、半導体装置。 - 【請求項２】 第１導電型のコレクタ不純物領域を形成
する工程と、 前記コレクタ不純物領域の主表面上の所定領域に第１の
不純物濃度を有する第２導電型のベース不純物領域を形
成する工程と、 前記ベース不純物領域の主表面上の所定領域に第１の深
さを有する第１導電型のエミッタ不純物領域を形成する
工程と、 前記ベース不純物領域の主表面上の前記エミッタ不純物
領域と所定の間隔を隔てた領域に、第２導電型の不純物
を導入することによって前記第１の不純物濃度よりも高
い第２の不純物濃度を有するとともに前記第１の深さよ
りも浅い第２の深さを有するベースコンタクト不純物領
域を形成する工程と、 少なくとも前記ベースコンタクト不純物領域上に接触す
るように金属層を形成した後、前記金属層をシリサイド
化する工程とを備えた、半導体装置の製造方法。 - 【請求項３】 第１導電型のコレクタ不純物領域を形成
する工程と、 前記コレクタ不純物領域の主表面上の所定領域に第１の
不純物濃度を有する第２導電型のベース不純物領域を形
成する工程と、 前記ベース不純物領域の主表面上の所定領域に第１の深
さを有する第１導電型のエミッタ不純物領域を形成する
工程と、 前記ベース不純物領域の主表面上の所定領域に接触する
ように金属層を形成する工程と、 前記金属層に第２導電型の不純物を導入する工程と、 熱処理を施すことにより、前記金属層に導入された第２
導電型の不純物を前記ベース不純物領域の表面に拡散さ
せて前記第１の不純物濃度よりも高い第２の不純物濃度
を有しかつ前記第１の深さよりも浅い第２の深さを有す
るベースコンタクト不純物領域を形成するとともに前記
金属層をシリサイド化する工程とを備えた、半導体装置
の製造方法。
Priority Applications (3)
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|---|---|---|---|
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| JP5060370A JPH06275632A (ja) | 1993-03-19 | 1993-03-19 | 半導体装置およびその製造方法 |
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|---|---|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100352419B1 (ko) * | 1999-09-09 | 2002-09-11 | 미쓰비시덴키 가부시키가이샤 | 트랜지스터를 구비한 반도체 장치 |
| KR20030052638A (ko) * | 2001-12-21 | 2003-06-27 | 삼성전기주식회사 | 바이폴라 트랜지스터 |
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Family Cites Families (5)
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| JPH03126254A (ja) * | 1989-10-12 | 1991-05-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5091321A (en) * | 1991-07-22 | 1992-02-25 | Allegro Microsystems, Inc. | Method for making an NPN transistor with controlled base width compatible with making a Bi-MOS integrated circuit |
-
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-
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- 1994-02-02 US US08/190,388 patent/US5973384A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100352419B1 (ko) * | 1999-09-09 | 2002-09-11 | 미쓰비시덴키 가부시키가이샤 | 트랜지스터를 구비한 반도체 장치 |
| KR20030052638A (ko) * | 2001-12-21 | 2003-06-27 | 삼성전기주식회사 | 바이폴라 트랜지스터 |
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