JPH03126254A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03126254A JPH03126254A JP26703089A JP26703089A JPH03126254A JP H03126254 A JPH03126254 A JP H03126254A JP 26703089 A JP26703089 A JP 26703089A JP 26703089 A JP26703089 A JP 26703089A JP H03126254 A JPH03126254 A JP H03126254A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係シ、特にバイポーラトランジス
タとＭＯＳトランジスタを同一基板上に搭載した混在型
ＩＣ（以下ＢｉＭＯ８・ＩＣと呼ぶ）でのＰＭＯＳトラ
ンジスタおよびその製造方法に関するものである。
タとＭＯＳトランジスタを同一基板上に搭載した混在型
ＩＣ（以下ＢｉＭＯ８・ＩＣと呼ぶ）でのＰＭＯＳトラ
ンジスタおよびその製造方法に関するものである。
近年、バイポーラトランジスタの高速性と。
ＭＯＳ トランジスタの低消費電力という両者の優れた
特長を生かしたＢｉＭＯ８・ＩＣが各種デジタルＩＣＥ
用いられている。
特長を生かしたＢｉＭＯ８・ＩＣが各種デジタルＩＣＥ
用いられている。
第２図はこの従来のＢｉＭＯ８ＬＩＩＣの製造過程の一
例を示す工程断面図である。図において、１はｐ型シリ
コン基板、２はｎ 型埋込層、 ３はｎ型エピタキシャ
ル成長層、４はフィールド酸化膜、５は素子分離のため
のｐ＋型型数散層１３は外部ベースのｐ型拡散層である
。また、６はゲート酸化膜、Ｔはゲート電極、８はＮＰ
Ｎ トランジスタのべ−ｘとＰＭＯＳトランジスタのｐ
ソース、ドレインを兼ねるｐ型拡散層、９はエミッタ
となるｎ＋＋散層、１１はＰＳＧ膜、１２は金属電極で
ろある。なお、図中２１はＮＰＮ トランジスタ部、２
２はＰＭＯＳトランジスタ部をそれぞれ示す。
例を示す工程断面図である。図において、１はｐ型シリ
コン基板、２はｎ 型埋込層、 ３はｎ型エピタキシャ
ル成長層、４はフィールド酸化膜、５は素子分離のため
のｐ＋型型数散層１３は外部ベースのｐ型拡散層である
。また、６はゲート酸化膜、Ｔはゲート電極、８はＮＰ
Ｎ トランジスタのべ−ｘとＰＭＯＳトランジスタのｐ
ソース、ドレインを兼ねるｐ型拡散層、９はエミッタ
となるｎ＋＋散層、１１はＰＳＧ膜、１２は金属電極で
ろある。なお、図中２１はＮＰＮ トランジスタ部、２
２はＰＭＯＳトランジスタ部をそれぞれ示す。
次に、かかる８１ＭＯ８構造の形成工程について第２図
を参照して説明する。
を参照して説明する。
第２図において、まず、ｐ型シリコン基板１にＳｂ、Ａ
ｌ１等のｎ形不純物を拡散させ、ｎ 型埋込層２を形成
する。これは、ＮＰＮトランジスタ２１のコレクタ抵抗
を低減するためのいわゆるフローティングコレクタであ
り、また、ＣＭＯ８を構成したときにラッチアンプ耐量
を上げるだめにＰＭＯＳトランジスタ２２の底にも敷い
たものである。そして、このｎ 型埋込層２の形成後、
エピタキシャル成長法によ５ＡｓあるいはＰをドープし
たｎ型エピタキシャル泗３をｐ型シリコン基板１上に成
長させる（第２図（ａ））。
ｌ１等のｎ形不純物を拡散させ、ｎ 型埋込層２を形成
する。これは、ＮＰＮトランジスタ２１のコレクタ抵抗
を低減するためのいわゆるフローティングコレクタであ
り、また、ＣＭＯ８を構成したときにラッチアンプ耐量
を上げるだめにＰＭＯＳトランジスタ２２の底にも敷い
たものである。そして、このｎ 型埋込層２の形成後、
エピタキシャル成長法によ５ＡｓあるいはＰをドープし
たｎ型エピタキシャル泗３をｐ型シリコン基板１上に成
長させる（第２図（ａ））。
次に拡散層を形成する領域を除いて、厚いフィールド酸
化膜４を形成した後、バイポーラトランジスタの素子分
離のためのｐ 型拡散層５を設け、サラにＮＰＮ ）ラ
ンラスタ２１０ベース電極取出し口である外部ベース領
域にｐ型拡散層１３を形成する（第２図（ｂ））。なお
、この外部ベースのｐ型拡散層１３はコンタクト抵抗を
低減するためである。
化膜４を形成した後、バイポーラトランジスタの素子分
離のためのｐ 型拡散層５を設け、サラにＮＰＮ ）ラ
ンラスタ２１０ベース電極取出し口である外部ベース領
域にｐ型拡散層１３を形成する（第２図（ｂ））。なお
、この外部ベースのｐ型拡散層１３はコンタクト抵抗を
低減するためである。
次いで、ＮＰＮトランジスタ２１のベース、コレクタと
ＰＭＯＳトランジスタ２２のｐ ソース。
ＰＭＯＳトランジスタ２２のｐ ソース。
ドレインおよびゲートなどの活性領域表面の薄い酸化膜
を一旦エッチング除去し、通常の酸化を行ってゲート酸
化膜６を形成する。そして、この上にポリシリコンをデ
ポジットした後、パターニングしてゲート電極７を設け
る。次に、ベースおよ＋ びｐ ソース、ドレインを兼ねるｐ型拡散層８をつ＜シ
、さらにＮＰＮ トランジスタ２１のエミッタおよびコ
レクタであるｎ型拡散層９をＡｓ等の不純物拡散によシ
つくる（第２図（Ｃ））。
を一旦エッチング除去し、通常の酸化を行ってゲート酸
化膜６を形成する。そして、この上にポリシリコンをデ
ポジットした後、パターニングしてゲート電極７を設け
る。次に、ベースおよ＋ びｐ ソース、ドレインを兼ねるｐ型拡散層８をつ＜シ
、さらにＮＰＮ トランジスタ２１のエミッタおよびコ
レクタであるｎ型拡散層９をＡｓ等の不純物拡散によシ
つくる（第２図（Ｃ））。
しかる後、表面保護のためのｐｓａｇｌｌ をＣＶＤ法
などでデポジットし、電極取出し口（コンタクト）を開
孔して、金属電極１２を形成することによシ、第２図（
ｄ）に示すように、ＮＰＮ トランジスタ２１とＰＭＯ
Ｓトランジスタ２２をｐ型シリコン基板１上に搭載し九
ＢＩＭＯ８−ＩＣを作製することができる。
などでデポジットし、電極取出し口（コンタクト）を開
孔して、金属電極１２を形成することによシ、第２図（
ｄ）に示すように、ＮＰＮ トランジスタ２１とＰＭＯ
Ｓトランジスタ２２をｐ型シリコン基板１上に搭載し九
ＢＩＭＯ８−ＩＣを作製することができる。
しかし、このような従来のＢｉＭＯ８−ＩＣ構造では次
のような問題点がある。すなわち、トランジスタサイズ
を縮小していくにつれて各拡散層の拡散深さは浅くなっ
てきているが、ＮＰＮトランジスタのエミッタ接地電流
増幅率ｈ□ を一定に保ったままベースの拡散層８を浅
くするにはそのベース８の濃度を下げざるをえない。こ
のため、ベースおよびｐ ソース、ドレイン８のシート
抵抗が上がることになるが、ＰＭＯＳトランジスタのソ
５−スおよびドレインのコンタクト抵抗が上昇してしま
うという問題点があった。
のような問題点がある。すなわち、トランジスタサイズ
を縮小していくにつれて各拡散層の拡散深さは浅くなっ
てきているが、ＮＰＮトランジスタのエミッタ接地電流
増幅率ｈ□ を一定に保ったままベースの拡散層８を浅
くするにはそのベース８の濃度を下げざるをえない。こ
のため、ベースおよびｐ ソース、ドレイン８のシート
抵抗が上がることになるが、ＰＭＯＳトランジスタのソ
５−スおよびドレインのコンタクト抵抗が上昇してしま
うという問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、バイポーラトランジスタのベースとＭＯＳ）ラ
ンジスクのｐ ソース、ドレインを拡散によシ同時に形
成する際に、そのｐ ソース。
もので、バイポーラトランジスタのベースとＭＯＳ）ラ
ンジスクのｐ ソース、ドレインを拡散によシ同時に形
成する際に、そのｐ ソース。
ドレインの抵抗を低減できるＢＩＭＯ８構造の半導体装
置およびその製造方法会得ることを目的とする。
置およびその製造方法会得ることを目的とする。
本発明に係る半導体装置は、ＮＰＮ トランジスタと
ＭＯＳトランジスタを同一半導体基板上に搭載し九ＢＩ
ＭＯ８”ＩＣにおいて、前記同一半導体基板上に形成さ
れたＮＰＮトランジスタのベーストＰＭＯＳトランジス
タのソース、ドレインを有し、これらベースおよびソー
ス、ドレイン拡散層よりも高濃度でかつ拡散深さの浅い
ｐ型拡散層を、そのＮＰＮ トランジスタのベース電極
取出し部およびＰＭＯＳトランジスタのソース、ドレイ
ン拡散層したものである。
ＭＯＳトランジスタを同一半導体基板上に搭載し九ＢＩ
ＭＯ８”ＩＣにおいて、前記同一半導体基板上に形成さ
れたＮＰＮトランジスタのベーストＰＭＯＳトランジス
タのソース、ドレインを有し、これらベースおよびソー
ス、ドレイン拡散層よりも高濃度でかつ拡散深さの浅い
ｐ型拡散層を、そのＮＰＮ トランジスタのベース電極
取出し部およびＰＭＯＳトランジスタのソース、ドレイ
ン拡散層したものである。
また、本発明の別の発明に係る半導体装置の製造方法は
、上記のものにおいて、ＮＰＮ）：１７ンジスタのベー
スとＰＭＯＳトランジスタのｐ ソース。
、上記のものにおいて、ＮＰＮ）：１７ンジスタのベー
スとＰＭＯＳトランジスタのｐ ソース。
ドレインを比較的低濃度の拡散で形成した後、そのＮＰ
Ｎ トランジスタの外部ベースを兼ねる比較的高濃度で
かつ拡散深さの浅いｐ＋型型数散層、前記ｐ ソース、
ドレインに同時に形成するものである。
Ｎ トランジスタの外部ベースを兼ねる比較的高濃度で
かつ拡散深さの浅いｐ＋型型数散層、前記ｐ ソース、
ドレインに同時に形成するものである。
本発明においては、外部ベースを兼ねる比較的に高濃度
で拡散深さの浅いｐ型拡散層によシ、ＭＯＳトランジス
タのｐ ンース、ドレインを低抵抗にすることが可能に
なる。
で拡散深さの浅いｐ型拡散層によシ、ＭＯＳトランジス
タのｐ ンース、ドレインを低抵抗にすることが可能に
なる。
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例によるＢｉＭＯ８・ＩＣの製
造過程を示す主要工程断面図である。第１図において、
１はｐ型シリコン基板、２はｎ 型埋込層、３はｎ型エ
ピタキシャル成長層、４はフィールド酸化膜、５は素子
分離のためのｐ 型拡散層、６はゲート酸化膜、７はゲ
ート電極である。
造過程を示す主要工程断面図である。第１図において、
１はｐ型シリコン基板、２はｎ 型埋込層、３はｎ型エ
ピタキシャル成長層、４はフィールド酸化膜、５は素子
分離のためのｐ 型拡散層、６はゲート酸化膜、７はゲ
ート電極である。
また、８はＮＰＮ トランジスタ２１のベースとＰＭＯ
Ｓトランジスタ２２のｐ ソース、ドレインを兼ねるｐ
型拡散層、９はエミッタ（コレクタ電極取出し口も兼ね
る）のｎ 拡散層、１０は比較的高濃度でｐ ソース、
ドレインのｐ型拡散層８よりも浅い拡散深さを有するｐ
型拡散層でｓｂ、このｐ＋型型数散層１０、ベース電
極取出し口およびｐ＋ソース、ドレインの表面上シ浅い
部分に設けられている。１１は表面保護膜としてＰＳＧ
膜、１２はＡＩなどの金属電極である。なお図中、同一
符号は同一または相当部分を示している。
Ｓトランジスタ２２のｐ ソース、ドレインを兼ねるｐ
型拡散層、９はエミッタ（コレクタ電極取出し口も兼ね
る）のｎ 拡散層、１０は比較的高濃度でｐ ソース、
ドレインのｐ型拡散層８よりも浅い拡散深さを有するｐ
型拡散層でｓｂ、このｐ＋型型数散層１０、ベース電
極取出し口およびｐ＋ソース、ドレインの表面上シ浅い
部分に設けられている。１１は表面保護膜としてＰＳＧ
膜、１２はＡＩなどの金属電極である。なお図中、同一
符号は同一または相当部分を示している。
次に、上記実施例における旧ＭＯ８構造の形成工程につ
いて第１図を参照して説明する。
いて第１図を参照して説明する。
第１図（畠）において、ｐ型シリコン基板１にｎ＋＋埋
込層２を設け、ｎ型エピタキシャル成長層３をその基板
１上に成長させたのち、フィールド酸化Ｍ４をつけて素
子分離のｐ 型拡散層５を形成する工程までは、第２図
の従来例と同様である。
込層２を設け、ｎ型エピタキシャル成長層３をその基板
１上に成長させたのち、フィールド酸化Ｍ４をつけて素
子分離のｐ 型拡散層５を形成する工程までは、第２図
の従来例と同様である。
この後、活性領域上の酸化膜を除去して、従来例と同様
に、ゲート酸化膜６をつけた後、ゲート電極７を形成す
る。次に、所望の電流増幅率ｈ０が得られる程度に低濃
度で拡散深さの浅いベース８のｐ型拡散層をｐ ソース
、ドレインと兼ねて設け、さらにエミッタ９のｎ 拡散
層とつくる。
に、ゲート酸化膜６をつけた後、ゲート電極７を形成す
る。次に、所望の電流増幅率ｈ０が得られる程度に低濃
度で拡散深さの浅いベース８のｐ型拡散層をｐ ソース
、ドレインと兼ねて設け、さらにエミッタ９のｎ 拡散
層とつくる。
＋
次いス所望のｐ ソース、ドレインのシート抵抗が得ら
れる程度に高濃度で、かつそのｐ＋ソース、ドレイン８
の拡散層よシ拡散深さの浅いｐ＋型型数散層１０形成す
る。これは、ＢＦ、 のイオン注入あるいは低加速電
圧でのＢ（ボロン）のイオン注入などを行った後、低温
短時間でアニールすることにより実現できる。この低温
短時間アニールのみではエピタキシャル成長層３表面の
イオン注入時のダメージが十分に回復されない可能性が
あるが、ｐ型拡散層８つま如ベースあるいはｐ＋ソース
、ドレイン８の十分アニールされた拡散層内に設けるた
め、リーク電流が多いとか、雑音特性が悪いとかの不具
合はない。あるいはこれを逆に言えば、かなりの低温短
時間アニールで十分であるとも言える。
れる程度に高濃度で、かつそのｐ＋ソース、ドレイン８
の拡散層よシ拡散深さの浅いｐ＋型型数散層１０形成す
る。これは、ＢＦ、 のイオン注入あるいは低加速電
圧でのＢ（ボロン）のイオン注入などを行った後、低温
短時間でアニールすることにより実現できる。この低温
短時間アニールのみではエピタキシャル成長層３表面の
イオン注入時のダメージが十分に回復されない可能性が
あるが、ｐ型拡散層８つま如ベースあるいはｐ＋ソース
、ドレイン８の十分アニールされた拡散層内に設けるた
め、リーク電流が多いとか、雑音特性が悪いとかの不具
合はない。あるいはこれを逆に言えば、かなりの低温短
時間アニールで十分であるとも言える。
そして、最終的には、第１図（ｂ）Ｋ示すように、ＰＳ
Ｇ膜１１を表面保′ａ膜としてつけた後、金属電極１２
を設け、さらにパシベーション保護膜（図示せず）を表
面に形成することによｌ）、ＢＩＭＯ８・ＩＣが完成す
る。
Ｇ膜１１を表面保′ａ膜としてつけた後、金属電極１２
を設け、さらにパシベーション保護膜（図示せず）を表
面に形成することによｌ）、ＢＩＭＯ８・ＩＣが完成す
る。
このようにして作製され九ＢｉＭＯ８・ＩＣによると、
ＮＰＮ トランジスタ２１のベースとＰＭＯＳトランジ
スタ２２ｏｐ ソース、ドレインを比較的低濃度の拡
散層８で形成したうえ、外部ベースを＋ 兼ねる比較的高濃度の浅いｐ 型拡散層１０をそ＋ のｐ ソース、ドレイン８中に形成することによ）、こ
れらｐ ソース、ドレインを低抵抗化することができる
。このとき、かかる実施例の方法では、従来外部ベース
に用いていたマスクを流用できるので、新しくマスクを
加える必要がないという利点も奏する。
ＮＰＮ トランジスタ２１のベースとＰＭＯＳトランジ
スタ２２ｏｐ ソース、ドレインを比較的低濃度の拡
散層８で形成したうえ、外部ベースを＋ 兼ねる比較的高濃度の浅いｐ 型拡散層１０をそ＋ のｐ ソース、ドレイン８中に形成することによ）、こ
れらｐ ソース、ドレインを低抵抗化することができる
。このとき、かかる実施例の方法では、従来外部ベース
に用いていたマスクを流用できるので、新しくマスクを
加える必要がないという利点も奏する。
なお、上記実施例ではバイポーラトランジスタとＰＭＯ
Ｓトランジスタの混在型ＩＣについて述べ九が、これに
ＮＭＯＳトランジスタを加えたいわゆるＢｉＣＭＯ８・
ＩＣについても同様に実施できることはいうまでもない
。
Ｓトランジスタの混在型ＩＣについて述べ九が、これに
ＮＭＯＳトランジスタを加えたいわゆるＢｉＣＭＯ８・
ＩＣについても同様に実施できることはいうまでもない
。
また、ｐ型拡散層１０の形成は、エミッタの拡散層９の
形成の前後を問わないものである。
形成の前後を問わないものである。
以上のように本発明によれば、ＮＰＮ トランジ＋
スタのベーストＭＯ８ｌ−ランジスタのｐ ソース。
ドレインを比軟的低濃度の拡散で同時に形成後、＋
外部ベース部と前記ｐ ソース、ドレインに同時に比較
的高濃度で拡散深さの浅い拡散層を形成するようにした
ので、ＮＰＮトランジスタのエミツ＋ 夕接地電流増幅率は高く、シかも低抵抗のｐ ソース、
ドレイン拡散層および低いベースコンタクト抵抗を得る
ことができる効果がある。
的高濃度で拡散深さの浅い拡散層を形成するようにした
ので、ＮＰＮトランジスタのエミツ＋ 夕接地電流増幅率は高く、シかも低抵抗のｐ ソース、
ドレイン拡散層および低いベースコンタクト抵抗を得る
ことができる効果がある。
第１図は本発明の一実施例によるＢｔＭｏｓ・ＩＣの人
造過程を示す主要工程断面図、第２図は従来例によるＢ
ｉＭＯ８・ＩＣの製造過程を示す工程断面図である。 ＋ １・・φ−ｐ型シリコン基板、２−・・・ｎ型埋込層、
３・・・・ｎ型エピタキシャル成長層、４・・・・フィ
ールド酸化膜、５・・・・素子分＋ 雌用ｐ 型拡散層、６・ｅ・・ゲート酸化膜、７・・拳
・ゲート電極、８−・−・ベースおよびｐ＋ソース、ド
レインのｐ型拡散層、 エミッタのｎ 型拡散層、１０ＩＩ・拳散層、１１・・
・・ＰＳＧ膜、１２１１電極。
造過程を示す主要工程断面図、第２図は従来例によるＢ
ｉＭＯ８・ＩＣの製造過程を示す工程断面図である。 ＋ １・・φ−ｐ型シリコン基板、２−・・・ｎ型埋込層、
３・・・・ｎ型エピタキシャル成長層、４・・・・フィ
ールド酸化膜、５・・・・素子分＋ 雌用ｐ 型拡散層、６・ｅ・・ゲート酸化膜、７・・拳
・ゲート電極、８−・−・ベースおよびｐ＋ソース、ド
レインのｐ型拡散層、 エミッタのｎ 型拡散層、１０ＩＩ・拳散層、１１・・
・・ＰＳＧ膜、１２１１電極。
Claims (2)
- （１）ＮＰＮトランジスタとＰＭＯＳトランジスタを同
一半導体基板上に搭載した半導体装置において、前記半
導体基板上に同一拡散にて形成されたＮＰＮトランジス
タのベースとＰＭＯＳトランジスタのソース、ドレイン
を有し、これらベースおよびソース、ドレイン拡散層よ
りも高濃度でかつ拡散深さの浅いｐ型拡散層を、そのＮ
ＰＮトランジスタのベース電極取出し部およびＰＭＯＳ
トランジスタのソース、ドレインに形成したことを特徴
とする半導体装置。 - （２）ＮＰＮトランジスタとＰＭＯＳトランジスタを同
一半導体基板上に搭載する半導体装置の製造方法におい
て、前記ＮＰＮトランジスタのベースと前記ＰＭＯＳト
ランジスタのソース、ドレインを同時に拡散する工程と
、これらベースおよびソース、ドレイン拡散層よりも高
濃度でかつ拡散深さの浅いｐ型拡散層を、そのＮＰＮト
ランジスタのベース電極取出し部およびＰＭＯＳトラン
ジスタのソース、ドレインに同時に拡散する工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26703089A JPH03126254A (ja) | 1989-10-12 | 1989-10-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26703089A JPH03126254A (ja) | 1989-10-12 | 1989-10-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03126254A true JPH03126254A (ja) | 1991-05-29 |
Family
ID=17439077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26703089A Pending JPH03126254A (ja) | 1989-10-12 | 1989-10-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03126254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973384A (en) * | 1993-03-19 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a bipolar transistor |
-
1989
- 1989-10-12 JP JP26703089A patent/JPH03126254A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973384A (en) * | 1993-03-19 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a bipolar transistor |
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