JPH03136274A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、Ｄ　ＯＰ　ＯＳ　（Ｄｏｐｅｄ　Ｐｏ１ｙ
ｓｉｌｉｃｏｎＳｉｌｉｃｏｎ）エミッタ構造のパイポ
ーラトランジス夕と、サイドウオール付きゲート電極を
有するＬＤ　Ｄ（Ｌｉｃｒｈ±ｌｙ　Ｄｏｐｅｄ　Ｄｒ
ａｉｎ）構造のＭＯＳトランジスタとを具える半導体装
置の製造方法に関するものである。

（従来の技術） ８ｉＣＭＯ３半導体装冨は、バイポーラトランジスタの
高駆動力、高速性等の利点と、ＣＭＯＳデバイスの高集
積性、低消費電力性等の利点とを兼ね具えた装置としで
知られている（例えば、文献工：「超高速ＭＯＳデバイ
ス　超高速ディジタルデバイス・シリーズ」培風館）。

このようなりｉＣＭＯ３半導体装盟のうち、特に、ＣＭ
ＯＳデバイスを構成するＭＯＳＦＥＴをしＤＤ構造とし
たものか集積度が向上するという理由で注目されている
（上記文献工の他、例えば、文献ＩＩ　：　ｒアイ・イ
ー・イー・イー　トランザクション　オン　エレクトロ
ン　デバイス（ＩＥＥＥ　　ＴＲＡＮＳＡＣＴＩＯＮ　
　ＯＮ　　ＥＬＥＣＴＲＯＮ　　ＤＥＶＩＣＥ）　　Ｖ
ｏｌ、ＥＤ〜３２、Ｎｏ、２．（１９８５，２）Ｊや文
献■：「アイ・イー・イー・イー　ジャーナル　オン　
ソリッドステート　サーキット（ＩＥＥＥ　Ｊｏｕｎａ
ｌ　ｏｆ　５ｏｌｉｄ−Ｓｔａｔｅｃｉｒｃｕｉｔｓ）
　Ｖｏｌ、５Ｃ−２１，Ｎｏ、２．（１９８６，４）Ｊ
　）　＊先ず、この発明の説明に先立ち、この従来の典
型的な、バイポーラトランジスタと、サイドウオール付
きゲート電極を有するＬＤＤ構造のＰ及びＮＭＯＳＭＯ
ＳトランジスタるＣＭＯＳデバイスとを同一ウェハに作
り込む製造工程につき簡単に説明し、その後に、この従
来法の問題点につき説明する。

第２図（Ａ）〜（Ｊ）は、従来公知の、工程数が少なく
しかも低コストでＢｉＣＭＯ８を製造することが出来る
といわれているＢｉＣＭＯ８半導体装置の製造方法の説
明に供する製造工程図であり、各図は製造段階で得られ
た構造体の断面を概略的に示しである０通常は、−枚の
ウェハに多数のＢｉＣＭＯ８Ｇ作り込み、このようなウ
ェハを同時に多数枚につき製造処理を行うが、ある−枚
のウェハの一つのＢｉＣＭＯ３の製造につき代表しで説
明する。

先ず、従来周知の通り、Ｐ型シリコシ基板１０にＮ＋型
埋込層１２を埋め込んでざらにこの基板１ｏ上にＰ型エ
ピタキシャル層１４を設け、次にこのエピタキシャル層
１４の、埋込層１２の上側にＮ型コレクタ領域１６を連
続させて設け、次にＬＯＣＯ３法によってフィールド酸
化膜（この場合にはＳｉＯ２膜）１８ヲ設けてバイポー
ラトランジスタ用区域２０とＮＭＯ８及びＰＭＯＳトラ
ンジスタ用区域２２及び２４とをそれぞれ画成したウェ
ハ２６（又は下地或いは構造体と称する。）を用意する
（第２図（Ａ）”）。

次に、このウェハ２６に、バイポーラＮＰＮトランジス
タのベース層２８としでのＰ型拡敞領域を拡散の深き０
．４ｕｍで形成した後、ＭＯＳトランジスタのゲート絶
縁膜となるゲート酸化膜（この場合にはＳｉＯ２膜）３
０ヲ形成する。この時、バイポーラトランジスタ用区域
２０にもゲート酸化膜３０と同し厚みの酸化膜（この場
合にはＳｉＯ２膜）３２が形成される。この状態を第２
図（８）に示す。

次に、減圧ＣＶＤ法により、ウェハ２６の全面にポリシ
リコン膜を成長させた俊、周知のフォトリソ・エツチン
グ技術を用いてＮＭＯ８及びρＭＯＳトランジスタのそ
れぞれのゲート電極３４及び３６を形成し、その後、こ
れらゲート電極３４及び３６！マスクとした周知のセル
ファライン技術を用いて、ＮＭＯＳトランジスタ用区域
２２には低濃度不純物領域（この場合にはＮ−型ソース
／トレイン領域となる）３８を形成する（第２図（Ｃ：
）　）　。

次に、この第２図（Ｃ）に示す構造体の上側全面に、Ｃ
ＶＤ法によつＣＶＤ膜（絶縁膜）としでＰ２Ｏ５の重量
濃度を１５重量％としたＰＳＧ膜４膜性０長させる（第
２図（Ｄ））。

次に、このＰＳＧ膜４膜性０しＲＩＥ　（リアクティブ
イオンエツチング）技術による異方性エツチングを行っ
て、ゲート電極３４及び３６の側壁に周知の通りのサイ
ドウオール（側壁酸化膜）４２及び４４ヲ形成する。こ
の時、このサイドウオール付きゲート電極の部分及びフ
ィールド酸化膜１８の部分以外の、バイポーラトランジ
スタ用区域２０、ＮＭＯ８及びＰＭＯ３Ｉ−ランジスタ
用区域２２及び２４のウェハ面か露出する（第２図（ε
））。

次に、第２図（Ｅ）に示す構造体に対しでドライ酸素雰
囲気中で熱処理を行って露出しでいるウェハ面及びゲー
ト電極のポリシリコン面に酸化膜４６．４８及び５０ヲ
形成する。この場合、バイポーラトランジスタ用区域２
０のベース酸化膜４６は後工程でのエツチングの際のエ
ツチングストッパとなり、また、両ＭＯＳトランジスタ
区域２２及び２４の酸化膜４８及び５０は後工程でのソ
ース／トレイン層用の高濃度不純物領域を形成するため
のイオン注入の際の保護膜（プロテクト膜）としでそれ
ぞれ作用する膜である。従って、この膜厚はイオン注入
が損なわれないような、２００八程度の膜厚にしでいる
。このようにしで得られた構造体の様子を第２図（Ｆ）
に示す。

次に、バイポーラトランジスタ用区域２０の酸化膜４６
に、周知のフォトリソ・エツチング技術を用いてエミッ
タ拡散領域形成のための窓５２を開けてウェハ面を露出
させ、然る後、この構造体の上側全面に、減圧ＣＶＤ法
によって、ポリシリコン膜５４ヲ成長古せ、次いで、こ
のポリシリコン８５４に、エミッタ拡散領域形成のため
の拡散源を形成するためにＡｓ（ヒ素）イオンを注入し
、第２図（Ｇ）に示す構造体を得る。

ざらに、周知のフォトリソ・エツチング技術を用いて、
バイポーラトランジスタ用のエミッタ電極兼エミッタ拡
散領域形成のための拡散源５６をパターニングし、第２
図（Ｈ）に示すような構造体を得る。尚、この場合、ゲ
ート電極３４及び３６は酸化膜４８及び５０で被覆され
ているので、エツチングされない。

次に、イオン注入法を用いて、ＮＭＯＳトランジスク用
区域２２にＡｓイオンを注入しで先１こ設けた低濃度不
純物領域３８を部分的にＮ型の高濃度不純物領域５８に
変える。残存した低濃度不純物領域を３８ａで示す、続
いて、イオン注入法を用いて、ＰＭＯＳトランジスタ用
区域２４に８　Ｆ　２”ｊｒ注入しで高濃度（Ｐ＋型）
不純物領域６０を形成すると共に、バイポーラトランジ
スタ用区域２０のベース拡散領域２８にＰ＋型のベース
コンタクト領域６２及びコレクタ領域１６にＮ＋型のコ
レクタコンタクト領域６４を形成し、第２図（１）に示
すような構造体を得る。

次に、この構造体の上側に層間絶締膜６６としで例えば
ＰＳＧ膜をＣＶＤ法によって設けた後、ウェット酸素雰
囲気中で９００°Ｃで約３０分間熱処理を行う、この熱
処理によって、このＰＳＧ膜６６がフローしで表面の平
坦化か進む、これと同時に、不純物を含む各領域も拡散
しで拡大する。この拡大によりベース拡散領域２８が当
初の０．４ｕｍから０．６ｕｍへと深く拡散しでベース
層６８となり、ヘースコンタクト領ｔ５ｉ６２がベース
コンタクト層７０となり、コレクタコンタクト領域６４
がコレクタコンタクト層７２となり、拡散源５６からへ
一ス拡敢領域２８従っでベース層６８中にＡｓ不純物が
拡散しでエミッタ層７４ヲ形成する。これら各層が作り
込まれたコレクタ領域１６がコレクタ層８０となる。

ざらに、この熱処理によって、低濃度及び高濃度不純物
領域３８ａ及び５８がソース又はトレイン（ここでは、
ソース／トレインと表わす、）７６となり、同様に高濃
度不純物領域６ｏがソース／トレイン層７８となる。こ
のようにしで得られた構造体の様子を第２図（Ｊ）に示
す。

次に、図示せずも、周知の通り、各トランジスタ間の配
線接続のためのコンタクトボールの形成、アルミニウム
等の合圧その他の適当な材料で電極を形成しでＢｉＣＭ
Ｏ３半導体装Ｗ１を完成する。

（発明が解決しようとする課題） しかしながら、このような従来方法で製造された構造の
ＢｉＣＭＯ３半導体装置では、以下に説明するような２
つの問題点があった。

■ＢｉＣＭＯ３半導体装置の製造上の制約からバイポー
ラトランジスタを単独製造した場合に比べて、バイポー
ラトランジスタの高速性が十分に図れないこと。

■形成されたバイポーラＮＰＮトランジスタの電流増幅
率のバラツキが太きくＬＳＩの収率を向上させることが
出来ないこと。

以下、これらの点につき、第３図及び第４図に示したバ
イポーラトランジスタの完成時のモデルを参照しで簡単
に説明する。第３図は、バイポーラトランジスタのコレ
クタ層８０の上側のべ〜ス層６日、エミッタ層７４、ベ
ース酸化膜４６及びポリシリコンからなるエミッタ電極
５６の部分を拡大しで概略的に示したモデル図であり、
第４図は、ベース層６８及びエミッタ層７４が、ウェハ
２６の表面でどのような位置及び大きざ関係にあるかを
概略的に示したモデル図で、表面と接するそれぞれの境
界を８２及び８４で示す。

先ず、問題点■について説明する。

一般にバイポーラトランジスタの動作速度は、電流利得
帯域幅積又は連断周波数（以下、Ｆ、と表わす、）が大
となるほど高速となることが知られでいる。そしでこの
Ｆｔは １／２ＴＴＦＴ＝τ、＋τゎ＋τ、＋τ。・・（１）で
与えられることが知られている（例えば文献■「超高速
ディジタルデバイスシリーズ］超高速パイボーラデバシ
ス」培風館）、なお（１）式の第１項のτ、はエミッタ
・ベース接合の充放電時定数、第２項のτ。はベース時
定数、第３項のＴ。

はコレクタ・空乏層キャリア走行時間、及び第４項のＴ
ｏはベース・エミッタ接合充放電時間である。

そしでこのＦＴに関しで上記（１）式の第２項のＴｌ１
（ベース時定数）がキーポイントとされ（文献■第４４
頁第１５行）、このτ。は Ｔ　ｂ　＝　Ｗｅ２／　ｎ　Ｄ　ｅ　”　（２）で与え
られる。ここで、Ｗ６はベース幅、ｎはベース内少数キ
ャリヤ分布に依存する定数、Ｄ８はベース内少数キャリ
ヤの拡散定数である。従っでＷ８が狭くなれば二乗の関
係でＦ□か大きくなりつまり高速動作が可能になる。ま
た、一般にＷ、は電流増幅率を一定とした場合ベース層
の深さに依存しこれか浅い程狭くなる。

しかし、第２図を用いて説明した従来の製造方法ではベ
ース層形成、ｔＭＯｓトランジスタのゲート形成前に行
なっていたため、ベース層の深さは形成直後に０．４μ
ｍであってもゲート形成以後の工程中の熱処理によって
０．６ｕｍまで深くなってしまう、この結果、ＦＴが４
．５６）ｌｚ程度のバイポーラトランジスタしか形成出
来なかった。

また、Ｆｔに関しで特に低電流領域では上記（１）式の
第１項のτ、（エミッタ・ベース接合の充放電時定数）
が支配的となることが知られでいる（文献■の第４５頁
第９行）、このτ、はＴｏ　＝　ｋ　Ｔ／　（Ｑ　工Ｅ
　ＸＣＴＥ）　＝・（３）で与えられる。ここで、ＣＴ
Ｅはベース・エミッタ間容量、ｋはボルツマン定数、ｑ
は電荷の量、Ｔは温度（Ｋ）、ＩＥはエミッタ電流であ
る。従って温度か一定であればＣＴＥが小さくなる程Ｆ
Ｔが大きくなりつまり高速動作が可能になる。

このベース・エミッタ問容ＭＯＴＥは、第３図に示す、
エミッタ層７４とベース層６８とのＰＮ接合容量Ｃ８及
びエミッタ電極５６とベース層６８との間のベース酸化
膜４６の容量Ｃ０Ｘとによって（４）式のように与えら
れることが知られでいる。

ＣＴＥ＝ＣＪ　＋Ｃｏｘ　　””（４）ここで、シリコ
ンの比誘電率をε、空気の誘電率をε。、電荷ｆｆｉを
ｑ、エミッタ・ベース間のフェルミ電位をＶＢｌ（。、
とすると、Ｃ３＝（接合底面の面積）Ｘ（接合側面の面
積）・・・（５） で与えられる。一方、ＣＯｘ　は、酸化膜３２の膜厚を
ｄとし、ＳｉＯ２の比誘電率をεすると、Ｃ０ｘ＝（ε
ε。／ｄ）　ｘ　（エミッタ電極とベス層との対向面積
）　・・・（６） て与えられる。

そこで、第４図のモデルにおいて、この容量ＣＴεを計
算により求める。境界８２で囲まれたエミッタ面積（Ｗ
、Ｘｗ２）は２ｕｍｘ５ｕｍとし、エミッタ層７４をベ
ース拡散領域２８（ベース層６８に対応）に作り込む際
のマスク合わせ工程での合わせずれマージンＷ３％通常
の通り１ｕｍとすると、境界８４て囲まれた面積（（Ｗ
＋　＋２　Ｗ３　）ｘ（Ｗ２　”　２　Ｗ３　）　）は
４ｕｍＸ７ｕｍとなる。

まず、Ｃ４については、ベース・エミッタ接合のベース
層６８のキャリア濃度Ｎ８は通常は３×１０１フイオン
／Ｃｍ３程度であり、エミッタ層７４の拡散の深さは通
常０．３ｕｍ程度としでおり、また、Ｖ　ｂ＋　＋ｔｅ
＋％　０　、７　Ｖ　トシ、ε＝１２とＴると、 ＣＪ　＝８．６ｆＦ となる、一方、ＣＯＸはＳｉ○２膜３２の膜厚は既に述
べたように２０ＯＡであり、その比誘電率εが３．５で
あるので、 Ｃｏｘ＝　２７．９　ｆ　Ｆ となる、従って、このＣ８Ｘの値はバイポーラトランジ
スタを単独製造した場合の値に比較しで約１０倍程度大
きな値となっている。そしで、ＣＴＥ＝　ＣＪ　＋　Ｃ
ｏｘ７３６　、５　ｆ　Ｆとなり、バイポーラトランジ
スタ単独のＣｔεよつも大きくなってしまうため、（１
）式のτ、も人となり、従って、低電流領域でのバイポ
ーラトランジスタの高速性が損なわれるという問題点が
あった。

ＣＯＸの値を低減する第一の対策としで、ベース酸化膜
４６の厚みｄを厚くする方法が考えられるが、従来法で
は、第２図（Ｂ）で説明したように、ゲート酸化膜形成
のための酸化膜をそのまま用いているため、この酸化膜
を厚くすると、第２図（Ｆ）の工程で説明したソース／
トレイン暦月の低濃度不純物領域３８の形成のためのイ
オン注入で、Ａｓ（ヒ素）やＢ（ボロン）のイオンが注
入されない欠点がある。

また、第二の対策としで、エミッタ電極のベース層に対
向する面積を小さくする方法もあるが、この方法である
と、マスク合せ時の合わせずれマージンＷ３を小ざくす
るか或いは無くすしかなく、このＷ３％小ざくすると、
合わせずれでエミッタ層を形成することが出来なくなる
という欠点がある。

また、一般に、ＢｉＣＭＯ８構造のデバイスを用いたＢ
１ＣＭＯＳゲートアレイ等は２人力ＮＡＮＤなどの回路
形成素子をバイポーラトランジスタとＭｏ３）−ランジ
スタとの複合回路で構成することが多く、第５図に示す
ような（文献「電子情報通信学会論文誌ＣＪ　（１９８
８，９）ｐ、Ｉ２５０より引用）日タイプ、Ｎタイプ及
びＤタイプのいずれのＢｉＣＭＯ３論理ゲートを用いて
も、最終段のバイポーラトランジスタのベース電流を駆
動するのはＭＯＳトランジスタである。ＭＯＳトランジ
スタはその駆動能力か小さいので、バイポーラトランジ
スタのスイッチングの立ち土がり時に微小電流しか供給
出来す、従って、バイポーラトランジスタの低電流域で
の遮断周波数Ｆ、が高いほどスイッチングか速くなる。

このような観点からも、低エミッタ電流領域でより高い
遮断周波数Ｆ、であることか望まれている。

次に、問題点■について説明する。

既に説明した通り、ＭＯＳデバイスをしＤＤ構造とする
ためゲート電極にサイドウオールを設ける上述した従来
の方法では、第２図（Ｃ）〜第２図（Ｅ）で説明したよ
うに、ゲート電極３４の形成債、ＣＶＤ膜例えばＰＳＧ
膜４０ヲウエハ全面上に一旦設けてからＲＩＥエツチン
グによってこのＰＳＧ膜４０の異方性工・ンチングを行
っている。ところが、ウェハ全面に亙つ−様な厚み（通
常は４０００Ａ程度）でこのＰＳＧ膜４０を設けるが、
同一のウェハの中心部側と端線部側とでは厚みに３〜５
％のバラツキが生じてしまう、また、各ウェハ間でもそ
の程度の厚みのバラツキが生じる。一方、ＲＩＥエツチ
ングレートも同一ウェバ内はもとより、異なるウェハ間
で３〜１０％程度のバラツキが生じる。このＲＩＥエツ
チングで複数枚のシリコンウェハを同時に適当な時間に
わたりエツチングした時のエツチング量のバラツキの状
態を第５図に示す、なあこの第６図は、横軸に度数をと
り、縦軸にエツチング量をとって示しである。この実験
結果から、ウェハのエツチング量は数Ａから最大２０Ｏ
Ａに達しでいることが理解出来る。

ところで、例えば４０００Ａの膜厚のＣＶＤ膜（第２図
（Ｄ）に示す絶縁層であるＰＳＧ膜４０等）がサイドウ
オール４２及び４４の部分を除きウェハの両ＭＯＳトラ
ンジスク用区域２２及び２４の上に残存すると、後工程
で形成するイオン注入の際のプロテクト酸化膜４８及び
５０（第２図（Ｆ））にバラツキが生じてしまう、その
結果、高濃度不純物領ｐＡ５８及び６０深さにもバラツ
キが生じてしまうため、ＭＯＳＦＥＴの特性にも影響し
でしまう、このような事態を回避するため、通常は、Ｒ
ＩＥエツチング時間ヲ制御しでいる。しかしながら、仮
に±５％の成膜のバラツキがあるとすると、サイドウオ
ール以外にはウェハ上に残存させないようにエツチング
するためには、ＰＳＧ膜４０の最大膜厚が４２０ＯＡで
あるとしで標準エツチング時間にその１０％〜３０％の
オーバーエツチング時間を追加する必要がある。ＭＯＳ
トランジスタ用区域２２及び２４でのＰＳＧ膜４０の最
大膜厚が４２０ＯＡであるし、バイポーラトランジスタ
用区域２０でのＰＳＧ膜４０の膜厚が最小の３８０ＯＡ
であるとすると、第２図（Ｅ）の工程で、ベース拡散領
域２８の表面が４００Ａエツチング除去される恐れがあ
り、結果としで第２図（Ｊ）の最終のベース層６８の深
ざがＱ、５６Ｌ１ｍとなってしまう、このように、同一
つエバ間はもとより、同時処理される異なるウェハ間に
おいて、この区ｉ＊２０のＰＳＧ膜４０が最大膜厚４２
００Ａである場合には拡散深さは０．６ｕｍであるのに
対し、最小膜厚が３８０ＯＡの場合にはそれよりも０．
０４μｍ　（４００Ａ）も深くなり、そのバラツキは７
％にも達する。

ところで、周知の通り、エミッタ接地の電流増幅率はベ
ース幅Ｗ８及びベース層内の総ホール数に強く依存しで
あり、また、このベース幅Ｗ８はエミッタ電極５６のエ
ミッタ層７４との接触部分の直下の、エミッタ層７４と
ベースＮｌ６８との接合境界と、ベース層６８とコレク
タ層８０との接合境界との間のウェハ面に垂直な距離に
対応するので、Ｗ、；（ベースの深さ）−（エミッタの
深さ）で与えられる。既に述べたように通常はエミッタ
層の深さを０．３ｕｍとしでいるので、上述したＰＳＧ
膜４０の最大膜厚では、ベース幅Ｗ　ｅ　＋はＯ０３ｕ
ｍとなり、一方、最小膜厚ではベース幅Ｗ　Ｂ　２は０
．２４ｕｍとなるため、Ｗ８２／　Ｗｓ＋　＝　０　、
８従って２０％もバラツクことになる。ベース層６８内
においでは、ホールキャリアがエミッタ層７４側に偏在
しで分布するため、ベース幅Ｗ、かわずかに変っても、
エミッタ接地の電流増幅率も大きくバラツウこととなる
。

第７図は、この電流増幅率のバラツキの様子を示す図で
あり、縦軸に電流増幅率を示しである。

このような電流増幅率のバラツキがあるため、ＢｉｃＭ
Ｏ３のＬＳＩの収率か低下する。

そこで、この発明の目的は、ＭＯＳトランジスタのゲー
ト電極ｆこサイドウオールを形成するためのＲＩＥエツ
チングによってバイポーラトランジスタ用区域のベース
拡散領域かエツチングされる恐れがなく、ざらに、エミ
ッタ電極とベース層との間の酸化膜容量（上述のＣ３Ｘ
）　％低減出来る製造方法を提供することにある。

（課題を解決するための手段） この目的の達成を図るためこの発明によれば、シリコン
のウェハにＤＯＰＯＳエミッタ構造のバイポーラトラン
ジスタと、サイドウオール付きゲート電極を有するＬＤ
Ｄ構造のＭＯＳトランジスタとを具える半導体装ＩＩを
製造するに当り、ウェハにサイドウオール付きゲート電
極を形成後、ＭＯＳトランジスタのソース・ドレイン層
形成のためのイオン注入用のプロテクト酸化膜を形成す
る第一工程と、 このプロテクト酸化膜の形成されたウェハ上に酸素不透
過性膜を形成する第二工程と、この酸素不透過性膜のエ
ミッタ層形成予定領域に対応する領域よりも一回り広い
領域を除去しでこの酸素不透過性膜に窓を形成する第三
工程と、ウェハの前述の窓から露出する部分領域に前述
のプロテクト酸化膜の膜厚よつ厚い膜厚のベース酸化膜
を形成後、前述の酸素不透過性膜を除去する第四工程と
、 ウェハの前述のベース酸化膜下側の部分を含む所定部分
にイオン注入法及び熱処理によってバイポーラトランジ
スタのベース層を形成する第五工程と、 前述のベース酸化膜にウェハの前述のエミッタ層形成成
予定領ｖｔを露出する第二の窓を形成する第八工程と、 この第二の窓の形成されたベース酸化膜を含むウェハ上
にエミッタ電極形成材であってエミッタ層形成用拡散源
を含有するエミッタ電極形成材を形成する第七工程と、 このエミッタ電極形成材を前記第二の窓より一回つ広い
面積に残存させる第八工程と を含むことを特徴とする。

（作用） この発明の半導体装置によれば以下に説明するような作
用が得られる。

■・・・工程順で見た場合ベース層は従来に比し後の工
程で形成されるので熱処理を受ける回数が減少しこの結
果ベース層深さが深まる程度が従来に比し小ざくなる。

■・・・サイドウオール付きゲート電極の形成が終了し
た後にベース層を形成するので、ベース層がサイドウオ
ール形成時のＲＩＥによってエツチングされてしまうこ
とが全く起きない、このため、ベース層深さのバラツキ
が非常に小さくなるのでベース幅のバラツキも非常に小
さく出来る。

■・・・ウェハのエミッタ層形成予定領域領域よりも一
回り広い領域にプロテクト酸化膜の膜厚より厚い膜厚の
ベース酸化膜を形成し、その後このベース酸化膜にウェ
ハのエミッタ層形成成予定領域を露出する第二の窓を形
成する。このベース酸化膜残存部分は、エミッタ電極の
線部分でエミッタ電極とベース層とに挟まれ容量Ｃ０Ｘ
を構成する絶縁層になる。しかし、このベース酸化膜の
膜厚は従来のプロテクト酸化膜のそれより充分厚い（実
施例の例で云えば１０倍厚い）ので、ＣＯＸの値が非常
に小ざくなる。

（実施例） 以下、図面ヲ参照しで、この発明の半導体装置の製造方
法の好適実施例につき説明する。なお以下の実施例は、
シリコンのウェハにｏｏｐｏｓエミッタ構造のバイポー
ラトランジスタと、サイドウオール付きゲート電極を有
するしＤＤ構造のＰ及びＮＭｏ５トランジスタとを具え
るＢｉＣＭ○Ｓ半導体装置の製造にこの発明を適用した
例Ｃ説明する。しかし、この発明の製造方法はこの半導
体装置の製造にのみ適用されるものではない６例えばＭ
ＯＳトランジスクが、サイドウオール付きゲート電極を
有するＬＤＤ構造のＰＭＯ８又はＮＭＯＳトランジスタ
のみのＢｉＭＯ８半導体装冨の製造に対しでもこの発明
を適用出来ることは明らかである。また、以下の説明で
用いる図面は、この発明が理解出来る程度に、各構成成
分の形状、寸法及び配Ｍ関係を概略的に示しであるにす
ぎず、この発明は図示例にのみ限定されるものではない
、また、以下説明する実施例で挙げる諸条件は単なる好
適例である。従って、この発明はこれらの諸条件にのみ
限定されるものではない。

第１図（Ａ）〜（Ｎ）は、この発明の製造方法によるＢ
１ＣＭＯＳの製造手順を説明するための図であり、主な
工程での装置の様子を断面図を以って示した工程図であ
る。なお、図中、断面を表わすハツチング等を一部省略
しで示しである。

まず、ウェハ１００ヲ用意する。この実施例では、ウェ
ハ１００としで例えば比抵抗が１０Ω・ｃｍのＰ型シリ
コン基板１０２自体としでも良いが、この実施例では、
第１図（Ａ）に示すように、このＰ型シリコン基板１０
２の（１００）面上にエピタキシャル層１０４ヲ設けて
なる半導体本体にパイボーラトランジスク用区１１０６
　、ＮＭＯ８及びＰＭＯＳ？−ランジスタ用区域１０８
及び１１０を画成済みのものをウェハ１００とする。こ
の例では、周知の通り、基板１０２の区域１０６及び１
１０に相当する領域夫々にアンチモン（Ｓｂ）！その表
面から深さ５ｕｍまで夫々拡散しでシート抵抗２０Ω／
口のＮ◆埋込み層１１２を設け、その後にこの基板１０
２の（１００）面上に、比抵抗が１．０Ωｃｍ及び膜厚
が２．Ｏｕｍの、ポロン（Ｂ）ドープのＰ型エピタキシ
ャル層１０４を設け、ざらに、バイポーラトランジスタ
用区域１０６及びＰＭＯＳトランジスタ用区域１１０の
、それぞれ埋込み層＋１２の上側に連続させて工どタキ
シャル層１０４の表面から２ｕｍの拡散深さで表面不純
物濃度が２×１ＱＩ６イオン／ｃｍ３となるようにそれ
ぞれのトランジスタ形成のためのＮ領域１１４を設け、
その後、ＬＯＣＯ８法で膜厚７０００Ａ程度のフィール
ド酸化膜（ここではＳｉＣ２膜）１１６を形成しでこの
ウェハ１００を得る。

このように用意されたウェハ１００に先ず以下に説明す
るようにサイドウオール付きゲート電極を形成する。

始めに、ウェハ１０Ｇに例えば熱酸化法等の公知の方法
によりＮＭＯ３及びＰＭＯＳトランジスタのゲート酸化
膜となるゲート酸化膜（Ｓ　ｉＯ□膜）１１８ヲ２００
人の厚さにそれぞれ形成する。このときウェハ１００の
バイポーラトランジスタ用区域１０６にも絶縁膜（Ｓｉ
０２膜）１２０が２００λの膜厚に形成される（第１図
（Ｂ））、続いて、ゲート絶縁膜１１８及び絶縁膜の形
成済みウェハ全面にわたり、減圧ＣＶＤ法によってポリ
シリコン膜（図示せず）を４００ＯＡの膜厚で一旦成長
させ、続いて、周知のフォトリソ・エツチング技術を用
いで、Ｎ及びＰＭＯ３Ｉ−ランジスタのゲート電極１２
２及び１２４をそれぞれ形成する。さらに、セルファラ
イン技術を用いて表面濃度が４　Ｘ　１０　Ｉ８イオン
／Ｃｍ３で拡散深さが０．２ｕｍのＮＭＯＳトランジス
タの低濃度Ｎ−ドレイン領域１２６を形成する。このよ
うにしで得た構造体を第１図（Ｃ）に示した。

続いて、周知のＣＶＤ法により、菓１図（Ｃ）に示した
この構造体上にサイドウオール形成材料としでの例えば
ρ２０５の重量濃度が１５ｗｔ％のＰＳＧ膜１２８を４
０００大の膜厚に形成する（第１図（Ｄ）　）　。

続いて、周知の日ＩＥ（リアクティブイオンエツチング
）法を用いた異方性エツチングにより、ＰＳＧ膜１２８
をゲート電極１２２及び１２４の側壁部分にのみ残存す
るようにエツチングする。これによりサイドウオール１
３０及び１３２が形成出来、ざらにウェハ１００のバイ
ポーラトランジスタ用区域１０６と、ＮＭＯ３及びＰＭ
Ｏ３ｔ−ラシジスタ用区ｔｆｔ＋０８及び１１０とが露
出される（第１図（Ｅ））。

サイドウオール付きゲート電極１２２及び１２４の形成
が終了したウェハ１００ヲ、例えば９５０°Ｃのドライ
酸素雰囲気中に３０分放置しで、このウェハ１００に膜
厚が２００人の酸化膜＋３４を形成する（第１図（Ｆ）
）。この酸化膜１３４は、後に行なわれるベース酸化膜
形成のための酸素不透過性膜に窓を形成するためのエツ
チング時のエツチングストップ層としでの機能、ざらに
後に行なわれるバイポーラトランジスタのエミッタ電極
形成のためのポリシリコンエツチング時のエツチングス
トップ層としでの機能、及びＭＯＳトランジスタのソー
ス・ドレイン層形成のためのイオン注入用のプロテクト
酸化膜としでの機能を有する。以下この酸化膜１３４ヲ
プロテクト酸化膜１３４と称する。

次に、周知のＣＶＤ法によりプロテクト酸化膜１３４の
形成されたウェハ１００上全面に酸素不透過性膜としで
の例えばＳ：３Ｎａ膜＋３６！１０００人の膜厚に形成
する（第１図（Ｇ））。続いて、周知のフォトリングラ
フィ技術及びエツチング技術により、この５ｉ３ＦＬ膜
１３６の、ウェハ１００面上のエミッタ層形成予定領域
に対応する領域よりも一回り広い領域を除去しで、この
Ｓ！３Ｎ４膜１３６に窓１３６ａを形成する（第１図Ｃ
，Ｈ））、なお、酸素不透過性膜はＳｉ３Ｎ４膜以外の
膜例えばポリシリコン膜等で構成しでも良い。

次に、ウェハ１００の上述の窓１３６ａから露出する部
分領域に上述のプロテクト酸化膜１３４の膜厚（２００
人）より厚い膜厚この例では２０００人のベース酸化膜
１３８ヲ例えばしｏｃｏｓ法により形成し、その後５ｉ
Ｊ４膜１３６ヲ除去する。続いて、このウェハ１００の
ベース酸化膜１３８下側の部分を含む所定部分即ちバイ
ポーラトランジスタ用区域１０６の一部分にベース層１
４０ヲ形成する。このベース層１４０は、従来の任意好
適な方法でＰ型不純物イオン例えばＢ”を上記所定部分
に加速電圧１００Ｋｅｖでイオン注入した後、熱処理を
行って拡散古せて、その部分をＰ型に変えで形成する。

この実施例では拡散の深さを０．４０ｍとし及び表面不
純物濃度を５Ｘ１０１？イオン／　ｃ　ｍ　３とする。

続いて、イオン注入法を用いて、ＮＭ○Ｓトランジスタ
区域＋０８のソース・ドレイン形成予定領域１４２と、
バイポーラトランジスタ区域１０６のコレクタコンタク
ト取り出し領域１４４とに、加速電圧４０ＫｅＶ及びド
ーズ量１．２×１０１８イオン／　ｃ　ｍ　３の条件で
Ａｓ（砒素）を注入する。この状態を第１図（Ｉ）に示
す、なお、第１図（Ｉ）において１４６はベースコンタ
クト取り出し領域を示す、このベースコンタクト取り出
し領域１４６付近のベース層部分の拡散深さは、これの
上側がプロテクト酸化膜１３４でありまた膜厚かベース
酸化膜１３８より薄いため、他のベース層部分より深く
なるが、図示例では同し深さとしで示しである。

次に、ウェハのエミッタ層形成予定領域より一回り広い
面積を有する上述のベース酸化膜１３８に、このエミッ
タ層形成成予定領域を露出する第二の窓１３８ａを周知
のリングラフィ技術及びエツチング技術によって形成す
る（第１図（Ｊ））。

次に、この第二の窓１３８ａの形成されたベース酸化膜
＋３８を含むウェハ１００上にエミッタ電極形成材であ
ってエミック層形成用拡散源を含有するエミッタ電極形
成材１４８を形成する（第１図（Ｋ））、この実施例の
エミッタ電極形成材１４８は、減圧ＣＶＤ法により膜厚
が２０ｏＯ人のポリシリコンを形成し、その後イオン注
入法によりこのポリシリコンにＡｓ（砒素）を２．０Ｘ
１０＋８イオン／　ｃ　ｍ　３の条件で注入することに
よって形成しでいる。

次に、周知のフォトリソグラフィ技術及びエツチング技
術によって、上述のエミッタ電極形成材１４８ヲこれが
前記第二の窓１３８より一回つ広い面積に残存するよう
に加工しで、エミッタ層用拡散源を兼ねるエミッタ電極
１４８ａを形成する（第１図（Ｌ））。

次に、イオン注入法を用いてＰＭＯ３ｈランジスタ区域
１１０のソース・ドレイン予定領域１５０と、バイポー
ラトランジスタ区域１０６のベースコンタクト取り出し
領域１４６とに、８Ｆ２＋を加速電圧７０ＫｅＶ及びド
ーズ量１．２Ｘ１０１”イオン／　ｃ　ｍ　３の条件で
選択的に注入する（第１図（Ｍ））。

次に、第１図（Ｍ）に示した構造体上に、層間絶縁膜１
５２を形成する。この実施例ではこの眉間絶縁膜１５２
を、例えばＣＶＤ法によって形成したＰ２Ｏ５’８２０
重鳳％含む膜厚６０００　Ａ（７）Ｐ　ＳＧ膜としでい
る。続いて、この構造体全体ｔ９００°Ｃの温度で、ウ
ェット酸素（０２）雰囲気中で、３０分間にわたり熱処
理を行って、このＰＳＧ膜１５２ヲフローさせて表面の
平坦化を行なう。

これと同時に、この熱処理によって、エミッタ層用拡散
源を兼ねるエミッタ電極１４８ａからベース層１４０中
にＡｓ不純物が拡散しでベース層１４０の一部分が、ウ
ェハ１００の表面から深さ０．３ｕｍ程度のＮ型のエミ
ッタ層１５４に変わり、また、このベース層１４０はＮ
領域（コレクタ領域）１１４中に拡散しで当初の拡散の
深さ０．４ｕｍから０．５ＬＩｍへと拡がる。ざらにこ
の熱処理によって、不純物イオンの注入がなされていた
ソース・レイン形成予定領域１４２，１５０はソース・
ドレイン層１４２ａ、　１５０ａに、コレクタコンタク
ト取り出し領域１４４はコレクタコンタクト取り出し層
１４４ａに、ベースコンタクト取り出し領域１４６はベ
ースコンタクト取り出し層１４６ａに夫々なる。このよ
うにしで得られた構造体の様子を第一図（Ｎ）に示す。

次に、図示せずも、周知の技術を用いて、それぞれの素
子の配ａｍ続のための開口の形成、所要の電極の形成等
を経て、ＢｉＣＭＯ３半導体装置の構造が形成されるが
、その詳細な説明は省略する。

この実施例の方法で得られた半導体装置によれば、ベー
ス深さは０．５ｕｍと従来に比し０．１ｕｍ浅く出来る
。従って、（ベース深さ）＝（エミッタ深さ）で規定さ
れるベース幅Ｗｌｌは、電流増幅率を考慮しでも０．３
ｕｍと従来に比し０゜０５μｍ狭く出来る。この結果、
ベース時定数τ、を（０，３）２／（０，３５）２句７
３％低減出来る。

ざらに、エミッタとベースのＰＮ［合容ＩＣ４は、接合
の深さ、キャリア濃度、その他の条件が従来と変らない
ように設計しであるので、従来と同様な容量値ＣＪ＝８
．６ｆＦとなる。しかし、エミッタ電極１４８ａとベー
ス層１４０との間の間隔ｄは、従来の２０ＯＡとは異な
り、この実施例の場合には２００ＯＡ程度と厚くなって
いるので、エミッタ電極１４日ａ及びベース層１４０間
の絶縁膜による容ｊｌＣＯｘはＣ０，＝２．７９ｆＦと
なり、その結果ベース・エミッタ間容量ＣＴＥはＣＴＥ
＝　１１　、４ｆＦとなる。この容量は従来の容量ＣＴ
Ｅ＝３６゜５ｆＦに比べて約３１％も低減しでいる。

このような理由からこの発明の製造方法によれば、第８
図に示すように、遮断周波数−エミッタ電流（Ｆ□−■
ｉ）特性を低電流域で従来より大きく改善出来た。なあ
、第８図において、横軸はエミッタ電流、縦軸は遮断周
波数であり、さらに１で示すものが実施例のＦＴ−ＩＥ
特性であり、１１で示す示すものが従来例のＦ□−■、
特性である。

ざらに、電流増幅率のバラツキについても、この実施例
の製造方法で得たＢｉＣＭＯ８がベース幅のバラツキが
小さなものになるので９０〜１１０と非常に小さくなり
、従来８０〜４００であったのに比し大きく改善出来た
（第７図）。

（発明の効果） 上述した説明からも明らかなように、この発明の半導体
装１の製造方法によれば、 ■エミッタ電極と、ベース層との間の結縛性を有する層
がプロテクト酸化膜ではなく膜厚の厚いベース酸化膜で
構成されるようになると共に、ベース層の深さが浅くな
るので、高速のバイポーラトランジスタを形成出来る。

■・・・ベース層は従来に比し後の工程であってサイド
ウオール付きゲート電極の形成が終了した後に形成され
るので、熱処理を受ける回数が減少すること、及び、サ
イドウオール形成時のＲＩ巳によってエツチングされて
しまうことが全く起きないことから、ベース層深さが均
一となる。この結果、（ベース層の深さ）−（エミッタ
層の深さ）で定義されるベース幅Ｗ、が均一になるので
、エミッタ援地の電流増幅率が均一なバイポーラトラン
ジスタが形成出来る。

これがため、バイポーラトランジスタ及びＭＯＳトラン
ジスタを同一ウェバ内に具える半導体装置であって、高
速動作が可能で然もＬＳＩ化した際の収率も高い半導体
装置の製造が可能になる。

【図面の簡単な説明】 第１図（Ａ）〜（Ｎ）は、この発明の製造方法ｔＢｉｃ
ＭＯ８半導体装置の製造に適用した実施例の製造方法を
示す工程図、 第２図（Ａ）　〜（Ｊ）は、従来（７）８ｉＣＭＯ８半
導体装置の製造方法の製造工程図、 第３図は、エミッタ電極付近の構造を概略的に示す斜視
図、 第４図は、エミッタ層とベース層との配Ｈａ係を示す平
面的概略図、 第５図は、ＢｉＣＭＯ５論理ゲートを示す図、第６図は
、従来の製造方法のシリコン基板のエツチング量の説明
図、 蔦７図は、実施例及び従来の方法で製造されたＢｉＣＭ
Ｏ８半導体装貫半導体装−ラトランジスタの電流増幅率
の分布図、 第８図は、この発明及び従来の方法で製造されたＢｉＣ
ＭＯ３半導体装１のバイポーラトランジスタのＦＴ　　
ＩＥ特性曲線図である。 ００−・・ウェハ、　　　　１０２・−Ｐ型シリコン基
板０４・−Ｐ型エピタキシャル層 ０６・・・バイポーラトランジスタ用区域０８−ＮＭＯ
Ｓトランジスタ用区域 ０・−ＰＭＯ３Ｉ−ランジスタ用区域 ２・・・Ｎ＋埋込み層 ４・・・Ｎ領域（コレクタ領域） ６・・・フィールド酸化膜 ８・・・ゲート絶Ｒ膜、　１２０・・・絶縁膜２２・−
ＮＭＯＳトランジスタのゲート電極２４・・・ＰＭＯ３
Ｉ−ランジスタのゲート電極２６・・・低濃度Ｎ−トレ
イン領域 ２８・・・サイドウオール形成材料（ＰＳＧ膜）３０．
１３２・・・サイドウオール ３４・・・プロテクト酸化膜 １３６・・・酸素不透過性膜（ＳｉＪａ膜）１３６ａ・
・・ウェハのエミッタ形成予定領域より一回り広い領域
を露出する窓 ３８・・・ベース酸化膜、　１４０・・・ベース層４２
・・・ソース・ドレイン形成予定領域４４・・・コレク
タコンタクト取り出し領域４６・・・ベースコンタクト
取り出し領域３８ａ・・・エミッタ層形成予定領域を露
出する窓（第二の窓） ４８・・・エミッタ電極形成材兼エミッタ層用拡散源４
８ａ・・・エミッタ層用拡散源を兼ねるエミッタ電極５
０・・・ソース・ドレイン形成予定領域５２・・・層間
結締膜、　　１５４・・・エミッタ層４２ａ、　１５０
ａ・・・ソース・ドレイン層１４４ａ・・・コレクタコ
ンタクト取り出し層１４６ａ・・・ベースコンタクト取
り出し層。

Claims (1)

【特許請求の範囲】
1. （１）シリコンのウェハにＤＯＰＯＳエミッタ構造のバ
   イポーラトランジスタと、サイドウォール付きゲート電
   極を有するＬＤＤ構造のＭＯＳトランジスタとを具える
   半導体装置を製造するに当り、 ウェハにサイドウォール付きゲート電極を形成後、ＭＯ
   Ｓトランジスタのソース・ドレイン層形成のためのイオ
   ン注入用のプロテクト酸化膜を形成する第一工程と、 該プロテクト酸化膜の形成されたウェハ上に酸素不透過
   性膜を形成する第二工程と、 該酸素不透過性膜のエミッタ層形成予定領域に対応する
   領域よりも一回り広い領域を除去しで該酸素不透過性膜
   に窓を形成する第三工程と、ウェハの前記窓から露出す
   る部分領域に前記プロテクト酸化膜の膜厚より厚い膜厚
   のベース酸化膜を形成後、前記酸素不透過性膜を除去す
   る第四工程と、 ウェハの前記ベース酸化膜下側の部分を含む所定部分に
   イオン注入法及び熱処理によってバイポーラトランジス
   タのベース層を形成する第五工程と、 前記ベース酸化膜にウェハの前記エミッタ層形成予定領
   域を露出する第二の窓を形成する第六工程と、 該第二の窓の形成されたベース酸化膜を含むウェハ上に
   エミッタ電極形成材であってエミッタ層形成用拡散源を
   含有するエミッタ電極形成材を形成する第七工程と、 該エミッタ電極形成材を前記第二の窓より一回り広い面
   積に残存させる第八工程と を含むことを特徴とする半導体装置の製造方法。