JPS621256B2 - - Google Patents
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- JPS621256B2 JPS621256B2 JP8647579A JP8647579A JPS621256B2 JP S621256 B2 JPS621256 B2 JP S621256B2 JP 8647579 A JP8647579 A JP 8647579A JP 8647579 A JP8647579 A JP 8647579A JP S621256 B2 JPS621256 B2 JP S621256B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
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Description
【発明の詳細な説明】
本発明はアフアイア等の絶縁性基板上にシリコ
ン等の半導体島状領域を設け、この島状領域にト
ランジスタを形成した半導体装置の製造方法に関
する。
ン等の半導体島状領域を設け、この島状領域にト
ランジスタを形成した半導体装置の製造方法に関
する。
従来より此の半導体装置はSOS半導体装置とし
て注目されており、第１図及び第２図は夫々その
一般的態様を示す上面図及びＡ−A′断面図を表
わしている。その製法は先ずサフアイア基板１０
上のエピタキシヤルとシリコン層を選択的に基板
１０が露出する迄エツチングしてシリコン島状領
域１１を得、その後熱酸化により島状領域１１露
出面に酸化膜１２を形成したのち、島状領域１１
上からサフアイア基板１０上に亘つてポリシリコ
ンゲート電極及びその延在部１３を形成してい
た。尚、この後島状領域１１にソース、ドレイン
１４，１５を形成し、さらにソース、ドレン１
４，１５上及びゲート電極の延在部上１３に接続
配線１６を夫々Alで形成していた。
て注目されており、第１図及び第２図は夫々その
一般的態様を示す上面図及びＡ−A′断面図を表
わしている。その製法は先ずサフアイア基板１０
上のエピタキシヤルとシリコン層を選択的に基板
１０が露出する迄エツチングしてシリコン島状領
域１１を得、その後熱酸化により島状領域１１露
出面に酸化膜１２を形成したのち、島状領域１１
上からサフアイア基板１０上に亘つてポリシリコ
ンゲート電極及びその延在部１３を形成してい
た。尚、この後島状領域１１にソース、ドレイン
１４，１５を形成し、さらにソース、ドレン１
４，１５上及びゲート電極の延在部上１３に接続
配線１６を夫々Alで形成していた。
この製法に依れば、ソース、ドレイン１４，１
５の取り出し電極１６は島状領域１１側面をも接
続面積として利用することも出来、またコンタク
トボールを必ずしも必要としないなど高集積化の
面で有利である。
５の取り出し電極１６は島状領域１１側面をも接
続面積として利用することも出来、またコンタク
トボールを必ずしも必要としないなど高集積化の
面で有利である。
しかし島状領域１１露出面を酸化する際に、既
に報告されているように島状領域１１側面のサフ
アイア基板１０との境界付近では酸化膜が成長し
難く、基板２０表面に沿つてくぼみ部が出来易
く、それが為にしばしば電極の段切れが生ずる。
に報告されているように島状領域１１側面のサフ
アイア基板１０との境界付近では酸化膜が成長し
難く、基板２０表面に沿つてくぼみ部が出来易
く、それが為にしばしば電極の段切れが生ずる。
さらにゲート電極の延在部１３は島状領域１１
主面と同時に、この主面と面方位の異なる島状領
域１１側面にも電界効果を及ぼし、ここに寄生ト
ランジスタが形成されてしまいゲート破壊電圧の
低下や、異常ドレーン電流を引起こすという欠点
を有していた。
主面と同時に、この主面と面方位の異なる島状領
域１１側面にも電界効果を及ぼし、ここに寄生ト
ランジスタが形成されてしまいゲート破壊電圧の
低下や、異常ドレーン電流を引起こすという欠点
を有していた。
本発明は上記事情に鑑みて為されたもので、先
述従来法の長所を保ちつつ、その欠点を除去し得
る半導体装置の製造方法を提供するものである。
述従来法の長所を保ちつつ、その欠点を除去し得
る半導体装置の製造方法を提供するものである。
本発明は、絶縁性基板上に半導体層を形成する
工程と、フイールド部の前記半導体層を選択的に
絶縁層化することにより絶縁層で囲された半導体
島状領域を前記絶縁性基板上に形成する工程と、
この半導体島状領域上から前記フイールド部の絶
縁層上に亘つてゲート電極及びその延在部を形成
する工程と、このゲート電極の延在部下は残置す
る如く前記フイールド部の絶縁層の大部分をエツ
チング除去する工程とを具備して成ることを特徴
とする半導体装置の製造方法を提供するものであ
る。
工程と、フイールド部の前記半導体層を選択的に
絶縁層化することにより絶縁層で囲された半導体
島状領域を前記絶縁性基板上に形成する工程と、
この半導体島状領域上から前記フイールド部の絶
縁層上に亘つてゲート電極及びその延在部を形成
する工程と、このゲート電極の延在部下は残置す
る如く前記フイールド部の絶縁層の大部分をエツ
チング除去する工程とを具備して成ることを特徴
とする半導体装置の製造方法を提供するものであ
る。
以下本発明を一実施例につき図面を参照して詳
述する。
述する。
第３図乃至第８図は本実施例の各製造工程に於
ける半導体装置上面図、及びゲート電極とその延
在部の長手方向即ちＢ−B′での断面図を夫々並べ
て図示したものである。
ける半導体装置上面図、及びゲート電極とその延
在部の長手方向即ちＢ−B′での断面図を夫々並べ
て図示したものである。
先ず絶縁性基板としてサフアイア基板２１を用
意し、この基板２１上に半導体層として0.7μｍ
厚のシリコン層をエピタキシヤル成長し、熱酸化
により表面に300Å厚のシリコン酸化膜２２、及
びCVD法により3000Å厚のシリコン窒化膜２３
をこの順に形成する。次いでPEPによりフイール
ド部の窒化膜２３及び酸化膜２２をエツチング除
去し、残存した窒化膜２３及び酸化膜２２をマス
クとしてフイールド部のシリコン層を所定厚残す
ようにエツチングする。ここで必要なれば反転防
止用のイオン注入を行なう。その後全体をスチー
ム酸化してフイールド部の残存シリコン層をサフ
アイア基板２１面迄酸化し、フイールド酸化膜２
４を形成する。この時フイールド酸化膜２４で囲
まれたシリコン島状領域２５が形成される（第３
図）。
意し、この基板２１上に半導体層として0.7μｍ
厚のシリコン層をエピタキシヤル成長し、熱酸化
により表面に300Å厚のシリコン酸化膜２２、及
びCVD法により3000Å厚のシリコン窒化膜２３
をこの順に形成する。次いでPEPによりフイール
ド部の窒化膜２３及び酸化膜２２をエツチング除
去し、残存した窒化膜２３及び酸化膜２２をマス
クとしてフイールド部のシリコン層を所定厚残す
ようにエツチングする。ここで必要なれば反転防
止用のイオン注入を行なう。その後全体をスチー
ム酸化してフイールド部の残存シリコン層をサフ
アイア基板２１面迄酸化し、フイールド酸化膜２
４を形成する。この時フイールド酸化膜２４で囲
まれたシリコン島状領域２５が形成される（第３
図）。
次いでシリコン島状領域２５表面上の窒化膜２
３及び酸化膜２２をエツチング除去し、再度熱酸
化してゲート絶縁膜となる700Å厚のシリコン酸
化膜２６を新たに成長する。次に全面3500Å厚の
多結晶シリコンをCVDによりデポジシヨン、こ
れにリンＰドープによりＮ型電導型を与えたの
ち、PEＰによりパターニングしてゲート電極及
びその延在部２７（以下本明細書では簡単の為に
単にゲート電極と称する）をフイールド酸化膜２
４上に亘つて形成する（第４図）。
３及び酸化膜２２をエツチング除去し、再度熱酸
化してゲート絶縁膜となる700Å厚のシリコン酸
化膜２６を新たに成長する。次に全面3500Å厚の
多結晶シリコンをCVDによりデポジシヨン、こ
れにリンＰドープによりＮ型電導型を与えたの
ち、PEＰによりパターニングしてゲート電極及
びその延在部２７（以下本明細書では簡単の為に
単にゲート電極と称する）をフイールド酸化膜２
４上に亘つて形成する（第４図）。
その後このポリシリコンゲート電極２７露出面
をマスクする。このマスクはゲート電極２７表面
に300Åの酸化膜２８を形成し、さらに全面にシ
リコン窒化膜２９をCVDによりデポジヨンし
て、PEＰによりエツチングしてゲート電極２７
よりも巾広にて形成され（第５図）。
をマスクする。このマスクはゲート電極２７表面
に300Åの酸化膜２８を形成し、さらに全面にシ
リコン窒化膜２９をCVDによりデポジヨンし
て、PEＰによりエツチングしてゲート電極２７
よりも巾広にて形成され（第５図）。
次に全体を酸化膜のエツチング雰囲気下に置
き、ゲート電極２７（の延在部）下は残置する如
く前記フイールド絶縁膜２４の大部分をエツチン
グ除去する。このとき露出する島状領域２５表面
の酸化膜２６も除去されるがゲート電極２７は耐
エツチング材料の窒化膜２９、及び酸化膜２８で
マスクされている為にエツチングされない。ここ
では、このエツチング雰囲気は窒化膜やシリコン
をエツチングしない様に選んである。エツチング
に際してゲート電極２７は巾広いマスクされてい
る為に、ゲート電極２７下のフイールド酸化膜２
４にエツチングが及ぶも充分な巾にフイールド酸
化膜２４を残すことが出来る。
き、ゲート電極２７（の延在部）下は残置する如
く前記フイールド絶縁膜２４の大部分をエツチン
グ除去する。このとき露出する島状領域２５表面
の酸化膜２６も除去されるがゲート電極２７は耐
エツチング材料の窒化膜２９、及び酸化膜２８で
マスクされている為にエツチングされない。ここ
では、このエツチング雰囲気は窒化膜やシリコン
をエツチングしない様に選んである。エツチング
に際してゲート電極２７は巾広いマスクされてい
る為に、ゲート電極２７下のフイールド酸化膜２
４にエツチングが及ぶも充分な巾にフイールド酸
化膜２４を残すことが出来る。
さらにゲート電極２７がマスクされた状態で
POCl2雰囲気で島状領域２５にリンを熱拡散して
ソース、ドレイン３０，３１を形成する。
POCl2雰囲気で島状領域２５にリンを熱拡散して
ソース、ドレイン３０，３１を形成する。
尚、フイールド酸化膜２４のエツチングは、図
示した様にサフアイア基板２１面を完全に露出せ
ずとも、後のソース、ドレインAl電極の接着度
を考慮して僅かに残存させておいても良い。
示した様にサフアイア基板２１面を完全に露出せ
ずとも、後のソース、ドレインAl電極の接着度
を考慮して僅かに残存させておいても良い。
但し、先述したフイールド酸化時に生じる島状
領域２５上面周辺でのフイールド酸化膜２５の突
起ａは、フイールド酸化膜２４のエツチング途中
では島状領域２５側面との間でみぞを作り易く、
これを防止する為には基板２１面が露出する迄エ
ツチングする方が良い（第６図）。
領域２５上面周辺でのフイールド酸化膜２５の突
起ａは、フイールド酸化膜２４のエツチング途中
では島状領域２５側面との間でみぞを作り易く、
これを防止する為には基板２１面が露出する迄エ
ツチングする方が良い（第６図）。
次に熱酸化により窒化膜２９で覆われていない
島状領域２５上に300Å厚の酸化膜を成長させ、
フレオンプラズマン或いは熱リン酸によりゲート
電極２７をマスクしていた窒化膜２９さらに酸化
膜２８を除去する。そこで島状領域２５表面に形
成した酸化膜が除去された後、ゲート電極２７を
イオン注入マスクとして200KeV、１×1015cm-2
のヒ素（As）を浅くドープする。このようにゲ
ート電極２７近傍のソース、ドレイン領域を浅く
形成することにより、高集積化に伴なうシヨート
チヤネル効果を防止することが出来る（第７
図）。
島状領域２５上に300Å厚の酸化膜を成長させ、
フレオンプラズマン或いは熱リン酸によりゲート
電極２７をマスクしていた窒化膜２９さらに酸化
膜２８を除去する。そこで島状領域２５表面に形
成した酸化膜が除去された後、ゲート電極２７を
イオン注入マスクとして200KeV、１×1015cm-2
のヒ素（As）を浅くドープする。このようにゲ
ート電極２７近傍のソース、ドレイン領域を浅く
形成することにより、高集積化に伴なうシヨート
チヤネル効果を防止することが出来る（第７
図）。
このシヨートチヤネル効果防止目的のイオン注
入を必要としない場合にはゲート電極のマスクを
除去して先述ソース、ドレイン拡散を行なうこと
が出来る。
入を必要としない場合にはゲート電極のマスクを
除去して先述ソース、ドレイン拡散を行なうこと
が出来る。
この後素子特性の不安定性を除くため、CVD
酸化膜３２を全面に被着してPOCl2雰囲気中で熱
処理し、所謂リンゲツターを行なつても良い。こ
の酸化膜３２は図示する如くチヤネル領域のみに
残存しておれば良く、この場合、後の配線とゲー
ト電極２７とが交差する部分についても酸化膜３
２を酸存させることにより交差させることも出
来、配線の自由度が向上する。
酸化膜３２を全面に被着してPOCl2雰囲気中で熱
処理し、所謂リンゲツターを行なつても良い。こ
の酸化膜３２は図示する如くチヤネル領域のみに
残存しておれば良く、この場合、後の配線とゲー
ト電極２７とが交差する部分についても酸化膜３
２を酸存させることにより交差させることも出
来、配線の自由度が向上する。
そしてソース、ドレイン、３０，３１にAl電
極３３，３４を、またゲート電極２７にAl配線
３５を接続する（第８図）。
極３３，３４を、またゲート電極２７にAl配線
３５を接続する（第８図）。
このように島状領域２５側面を露出せしめるこ
とにより、この側面をもソース、ドレイン電極３
３，３４の接触面積として利用することが可能で
あること、また全体に厚い絶縁膜を形成してソー
ス、ドレインのコンタクトホールを開ける必要も
必ずしもなく、従つてマスク合わせに余裕がある
ことから、高集積化に有効という従来法の利点を
そのまま享受することが可能である。
とにより、この側面をもソース、ドレイン電極３
３，３４の接触面積として利用することが可能で
あること、また全体に厚い絶縁膜を形成してソー
ス、ドレインのコンタクトホールを開ける必要も
必ずしもなく、従つてマスク合わせに余裕がある
ことから、高集積化に有効という従来法の利点を
そのまま享受することが可能である。
また、フイールド部に延在するゲート電極下に
はフイールド絶縁膜が残置しているので、島状領
域側面への電界効果が無視出来、寄生トランジス
タの発生を防ぐことが出来る。
はフイールド絶縁膜が残置しているので、島状領
域側面への電界効果が無視出来、寄生トランジス
タの発生を防ぐことが出来る。
また、基板迄半導体層をエツチングして島状領
域を形成した後に島状領域側面に於けるゲート電
極絶縁膜を形成していないので、先述従来法の如
きゲート電極の断切れが防止できる。
域を形成した後に島状領域側面に於けるゲート電
極絶縁膜を形成していないので、先述従来法の如
きゲート電極の断切れが防止できる。
さらにゲート電極の露出面をマスクしておくこ
とにより、先述シヨートチヤネル効果の防止や、
ゲート電極下のフイールド酸化膜を充分な巾に残
置することが出来、高集積化に伴ないゲート巾が
狭くともゲート電極下がエツチングし尽されて宙
に浮くことが防止出来、これによりソース、ドレ
イン拡散時に島状領域側面で拡散がゲート電極下
に迄及んでソース、ドレインのリークをもたらす
ことも無い。またソース、ドレイン形成時にゲー
トへの不純物ドープを防止することが出来る。こ
れはＣ−MOS（相補型絶縁ゲート型電界効果ト
ランジスタ）等同一導電型ゲート電極でＰチヤネ
ル及びＮチヤネルMOSを接続する場合が有効で
ある。
とにより、先述シヨートチヤネル効果の防止や、
ゲート電極下のフイールド酸化膜を充分な巾に残
置することが出来、高集積化に伴ないゲート巾が
狭くともゲート電極下がエツチングし尽されて宙
に浮くことが防止出来、これによりソース、ドレ
イン拡散時に島状領域側面で拡散がゲート電極下
に迄及んでソース、ドレインのリークをもたらす
ことも無い。またソース、ドレイン形成時にゲー
トへの不純物ドープを防止することが出来る。こ
れはＣ−MOS（相補型絶縁ゲート型電界効果ト
ランジスタ）等同一導電型ゲート電極でＰチヤネ
ル及びＮチヤネルMOSを接続する場合が有効で
ある。
また第８図のＣ−C′断面を示す第９図の如
く、ゲート電極下のフイールド酸化膜をより巾広
にて残置することが出来るので接続配線の断切れ
を防止することが出来る。
く、ゲート電極下のフイールド酸化膜をより巾広
にて残置することが出来るので接続配線の断切れ
を防止することが出来る。
本発明は上記実施例に限ることなく種々変換が
可能で、拡散不純物としてＰ、Asの他、In、
Ｂ、Ga、Al、ゲート電極材料として多結晶シリ
コンの他多結晶ゲルマニウム等の半導体、或いは
Ｗ、Mo等の金属、モリブデンシリサイド等の金
属珪化物の使用も可能である。さらに半導体島状
領域も単結晶の他多結晶或いは非晶質半導体も必
要に応じて使用して良い。
可能で、拡散不純物としてＰ、Asの他、In、
Ｂ、Ga、Al、ゲート電極材料として多結晶シリ
コンの他多結晶ゲルマニウム等の半導体、或いは
Ｗ、Mo等の金属、モリブデンシリサイド等の金
属珪化物の使用も可能である。さらに半導体島状
領域も単結晶の他多結晶或いは非晶質半導体も必
要に応じて使用して良い。
また上記実施例では説明の為に１つの半導体島
状領域について扱つたが、先述Ｃ−MOS等複数
の半導体島状領域について考えれば、うち１つの
半導体島状領域上のゲート電極がこの半導体島状
領域上から隣りの半導体島状領域上にも亘る場
合、本発明を適用することによりゲート電極の起
伏を押えることが出来、よつて抵抗上昇の防止、
断線防止を図ることが出来る等適用範囲は広い。
状領域について扱つたが、先述Ｃ−MOS等複数
の半導体島状領域について考えれば、うち１つの
半導体島状領域上のゲート電極がこの半導体島状
領域上から隣りの半導体島状領域上にも亘る場
合、本発明を適用することによりゲート電極の起
伏を押えることが出来、よつて抵抗上昇の防止、
断線防止を図ることが出来る等適用範囲は広い。
第１図及び第２図は夫々従来例を説明する為の
半導体装置上面図及び断面図、第３図乃至第８図
は本発明の一実施例を各製造工程について説明す
る為の半導体装置上面図及び断面図、第９図は第
８図の部分断面図である。 図に於いて、２１……サフアイア基板、２２，
２６，２８……シリコン酸化膜、２３，２９……
シリコン窒化膜、２４……フイールド酸化膜、２
５……シリコン島状領域、２７……ポリシリコン
ゲート電極及びその延在部、３０……ソース、３
１……ドレイン、３３……Alソース電極、３４
……Alドレイン電極、３５……Al接続配線。
半導体装置上面図及び断面図、第３図乃至第８図
は本発明の一実施例を各製造工程について説明す
る為の半導体装置上面図及び断面図、第９図は第
８図の部分断面図である。 図に於いて、２１……サフアイア基板、２２，
２６，２８……シリコン酸化膜、２３，２９……
シリコン窒化膜、２４……フイールド酸化膜、２
５……シリコン島状領域、２７……ポリシリコン
ゲート電極及びその延在部、３０……ソース、３
１……ドレイン、３３……Alソース電極、３４
……Alドレイン電極、３５……Al接続配線。
Claims (1)
- 【特許請求の範囲】 １ 絶縁性基板上に半導体層を形成する工程と、
フイールド部の前記半導体層を選択的に絶縁層化
することにより絶縁層で囲まれた半導体島状領域
を前記絶縁性基板上に形成する工程と、この半導
体島状領域上から前記フイールド部の絶縁層上に
亘つてゲート電極及びその延在部を形成する工程
と、このゲート電極の延在部下は残置する如く前
記フイールド部の絶縁層の大部分をエツチング除
去する工程とを具備して成ることを特徴とする半
導体装置の製造方法。 ２ ゲート電極及びその延在部の露出面をマスク
したのち絶縁層のエツチングを行なうことを特徴
とする前記特許請求の範囲第１項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8647579A JPS5610945A (en) | 1979-07-10 | 1979-07-10 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8647579A JPS5610945A (en) | 1979-07-10 | 1979-07-10 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5610945A JPS5610945A (en) | 1981-02-03 |
| JPS621256B2 true JPS621256B2 (ja) | 1987-01-12 |
Family
ID=13887985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8647579A Granted JPS5610945A (en) | 1979-07-10 | 1979-07-10 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5610945A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4900699B2 (ja) * | 2007-01-29 | 2012-03-21 | 株式会社東芝 | 半導体装置の製造方法 |
-
1979
- 1979-07-10 JP JP8647579A patent/JPS5610945A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5610945A (en) | 1981-02-03 |
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