JP2707977B2 - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体装置お
よびその製造方法に関し、特に非対称ＬＤＤ（Lightly
Doped Drain ）構造を持つトランジスタを含むＭＯＳ型
半導体装置およびその製造方法に関するものである。
よびその製造方法に関し、特に非対称ＬＤＤ（Lightly
Doped Drain ）構造を持つトランジスタを含むＭＯＳ型
半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳ型半導体装置の構成要素であるＭ
ＯＳ型トランジスタの動作速度の高速化は主にゲート酸
化膜の薄膜化とゲート長の縮小によって達成されてき
た。すなわち、ＭＯＳ型半導体装置の寸法を比例縮小し
てきたわけであるが、ゲート長が１μｍ以下になるとス
レッショルド電圧がドレイン電圧に影響され変動するシ
ョートチャネル効果が顕著になる。
ＯＳ型トランジスタの動作速度の高速化は主にゲート酸
化膜の薄膜化とゲート長の縮小によって達成されてき
た。すなわち、ＭＯＳ型半導体装置の寸法を比例縮小し
てきたわけであるが、ゲート長が１μｍ以下になるとス
レッショルド電圧がドレイン電圧に影響され変動するシ
ョートチャネル効果が顕著になる。
【０００３】このショートチャネル効果を回避するため
には、チャネル部の不純物濃度を上げ、ドレイン拡散層
からの空乏層の広がりを抑える必要がある。一方、電源
電圧については半導体装置の使用されるセットの電源電
圧を自由に設定できないことから、ある程度の制約を受
け比例的には低減できないため、チャネル部の不純物濃
度の上昇とともに、ドレイン領域近傍の電界集中が顕著
になりホットキャリアが生じて、デバイスの特性を劣化
させるという問題がでてくる。
には、チャネル部の不純物濃度を上げ、ドレイン拡散層
からの空乏層の広がりを抑える必要がある。一方、電源
電圧については半導体装置の使用されるセットの電源電
圧を自由に設定できないことから、ある程度の制約を受
け比例的には低減できないため、チャネル部の不純物濃
度の上昇とともに、ドレイン領域近傍の電界集中が顕著
になりホットキャリアが生じて、デバイスの特性を劣化
させるという問題がでてくる。
【０００４】この課題に対処するため、従来のＭＯＳ型
半導体装置では対称ＬＤＤ構造を採用していた。図３
は、従来の対称型ＬＤＤ構造を有するＭＯＳ型トランジ
スタの断面図である。ここで、１ａはシリコン基板、２
はゲート酸化膜、３はゲート電極、４は低濃度不純物領
域、５は高濃度不純物領域、６はゲート側壁絶縁膜であ
る。
半導体装置では対称ＬＤＤ構造を採用していた。図３
は、従来の対称型ＬＤＤ構造を有するＭＯＳ型トランジ
スタの断面図である。ここで、１ａはシリコン基板、２
はゲート酸化膜、３はゲート電極、４は低濃度不純物領
域、５は高濃度不純物領域、６はゲート側壁絶縁膜であ
る。
【０００５】このＭＯＳ型半導体装置は次のように形成
される。シリコン基板１ａ上に例えば熱酸化法によりゲ
ート酸化膜２を形成し、不純物を高濃度にドープした多
結晶シリコン膜あるいは多結晶シリコン膜と金属シリサ
イド膜との積層体からなるゲート電極３を形成する。こ
のゲート電極をマスクに不純物イオンを注入して低濃度
不純物領域４を形成し、次に、全面に化学気相成長（Ｃ
ＶＤ）法などにより酸化膜を堆積し続いて異方性エッチ
ングを行うことによりゲート側壁絶縁膜６を形成する。
次に、ゲート電極３およびゲート側壁絶縁膜６をマスク
として不純物をイオン注入して高濃度不純物領域５を形
成する。
される。シリコン基板１ａ上に例えば熱酸化法によりゲ
ート酸化膜２を形成し、不純物を高濃度にドープした多
結晶シリコン膜あるいは多結晶シリコン膜と金属シリサ
イド膜との積層体からなるゲート電極３を形成する。こ
のゲート電極をマスクに不純物イオンを注入して低濃度
不純物領域４を形成し、次に、全面に化学気相成長（Ｃ
ＶＤ）法などにより酸化膜を堆積し続いて異方性エッチ
ングを行うことによりゲート側壁絶縁膜６を形成する。
次に、ゲート電極３およびゲート側壁絶縁膜６をマスク
として不純物をイオン注入して高濃度不純物領域５を形
成する。
【０００６】この例では、ＬＤＤとなる低濃度不純物領
域はソース、ドレインの両方に形成される。しかし、本
来不要なソース側の低濃度不純物領域はソース抵抗を増
大させ電流駆動能力を低下させるという問題を起こす。
この対称型ＬＤＤ構造を持つＭＯＳ型半導体装置のこの
欠点を改善するため、ソース側の低濃度不純物領域を形
成せず、あるいは低濃度不純物領域を極めて狭くし、ソ
ース側のみ寄生抵抗を低減するという非対称ＬＤＤ型Ｍ
ＯＳ型半導体装置が提案されている。
域はソース、ドレインの両方に形成される。しかし、本
来不要なソース側の低濃度不純物領域はソース抵抗を増
大させ電流駆動能力を低下させるという問題を起こす。
この対称型ＬＤＤ構造を持つＭＯＳ型半導体装置のこの
欠点を改善するため、ソース側の低濃度不純物領域を形
成せず、あるいは低濃度不純物領域を極めて狭くし、ソ
ース側のみ寄生抵抗を低減するという非対称ＬＤＤ型Ｍ
ＯＳ型半導体装置が提案されている。
【０００７】図４（ａ）〜（ｃ）は、非対称ＬＤＤ構造
を有するＭＯＳ型トランジスタの一般的な製造方法を示
す工程順断面図である。ｐ型シリコン基板１上に熱酸化
法でゲート酸化膜２を形成し、次いでゲート電極３をパ
ターニングする。ゲート電極３をマスクにイオン注入
し、ドレイン低濃度不純物領域４ａおよびソース低濃度
不純物領域４ｂを形成する〔図４（ａ）〕。
を有するＭＯＳ型トランジスタの一般的な製造方法を示
す工程順断面図である。ｐ型シリコン基板１上に熱酸化
法でゲート酸化膜２を形成し、次いでゲート電極３をパ
ターニングする。ゲート電極３をマスクにイオン注入
し、ドレイン低濃度不純物領域４ａおよびソース低濃度
不純物領域４ｂを形成する〔図４（ａ）〕。
【０００８】フォトリソグラフィ技術により、ゲート電
極上にその端部が位置し、少なくともドレイン領域のＬ
ＤＤ形成部分を覆い、かつソース領域を露出するように
フォトレジスト７ｂを加工する。次いでフォトレジスト
７ｂに覆われていないソース領域に高濃度に不純物をイ
オン注入し、ソース高濃度不純物領域５ｂを形成する
〔図４（ｂ）〕。
極上にその端部が位置し、少なくともドレイン領域のＬ
ＤＤ形成部分を覆い、かつソース領域を露出するように
フォトレジスト７ｂを加工する。次いでフォトレジスト
７ｂに覆われていないソース領域に高濃度に不純物をイ
オン注入し、ソース高濃度不純物領域５ｂを形成する
〔図４（ｂ）〕。
【０００９】フォトレジスト７ｂを除去し、続いて、全
面に酸化膜を堆積し、異方性エッチングを行うことによ
りゲート電極３の側部にゲート側壁絶縁膜６を形成す
る。次いで、ゲート電極３、ゲート側壁絶縁膜６をマス
クに不純物イオンを高濃度に注入してドレイン高濃度不
純物領域５ａを形成する〔図４（ｃ）〕。
面に酸化膜を堆積し、異方性エッチングを行うことによ
りゲート電極３の側部にゲート側壁絶縁膜６を形成す
る。次いで、ゲート電極３、ゲート側壁絶縁膜６をマス
クに不純物イオンを高濃度に注入してドレイン高濃度不
純物領域５ａを形成する〔図４（ｃ）〕。
【００１０】このような構造をとることにより、ドレイ
ン領域からの空乏層の広がりを抑えるようにチャネル領
域を高濃度化してパンチスルーやスレッショルド電圧変
動を抑制することが可能になるとともに、ドレイン端に
設けたＬＤＤ領域で電界集中を緩和しホットキャリアに
よる劣化を軽減するという本来のＬＤＤ構造の目的を達
成しつつ、ソース側における寄生抵抗を低減化し、電流
駆動能力の低下を抑えることができるようになる。
ン領域からの空乏層の広がりを抑えるようにチャネル領
域を高濃度化してパンチスルーやスレッショルド電圧変
動を抑制することが可能になるとともに、ドレイン端に
設けたＬＤＤ領域で電界集中を緩和しホットキャリアに
よる劣化を軽減するという本来のＬＤＤ構造の目的を達
成しつつ、ソース側における寄生抵抗を低減化し、電流
駆動能力の低下を抑えることができるようになる。
【００１１】非対称ＬＤＤ構造をもつＭＯＳ型半導体装
置の製造方法はこの例以外にも多数提案されている。例
えば特開昭６３−１４２６７６号公報では低濃度不純物
領域のイオン注入を９０度より小さい角度で行い、高濃
度不純物領域形成のイオン注入を９０度より大きい角度
で行うことにより非対称構造を形成する方法が提案され
ている。同様に斜めイオン注入を利用した手法として
は、特開平４−２４５６４２号公報に記載されたものが
ある。
置の製造方法はこの例以外にも多数提案されている。例
えば特開昭６３−１４２６７６号公報では低濃度不純物
領域のイオン注入を９０度より小さい角度で行い、高濃
度不純物領域形成のイオン注入を９０度より大きい角度
で行うことにより非対称構造を形成する方法が提案され
ている。同様に斜めイオン注入を利用した手法として
は、特開平４−２４５６４２号公報に記載されたものが
ある。
【００１２】また、特開昭６２−５８６８２号公報に記
載されたものでは、ゲート側壁絶縁膜を形成する際の異
方性エッチングを基本主面に対してある角度をもって行
うことにより、ゲート側壁絶縁膜の厚さをソース側で薄
く、ドレイン側で厚くし非対称構造を形成している。さ
らに、特開平２−１５８１４３号公報では、ゲート電極
のエッチングを行う際にマイクロローディング効果を利
用して、ゲート電極を、隣接したゲート電極のない部分
では垂直に、隣接したゲート電極のある部分ではテーパ
ー状に加工することにより非対称構造を得る手法が提案
されている。
載されたものでは、ゲート側壁絶縁膜を形成する際の異
方性エッチングを基本主面に対してある角度をもって行
うことにより、ゲート側壁絶縁膜の厚さをソース側で薄
く、ドレイン側で厚くし非対称構造を形成している。さ
らに、特開平２−１５８１４３号公報では、ゲート電極
のエッチングを行う際にマイクロローディング効果を利
用して、ゲート電極を、隣接したゲート電極のない部分
では垂直に、隣接したゲート電極のある部分ではテーパ
ー状に加工することにより非対称構造を得る手法が提案
されている。
【００１３】
【発明が解決しようとする課題】図４に示した従来の非
対称ＬＤＤ構造をもつＭＯＳ型半導体装置の製造方法で
は、フォトレジスト７ｂの一端をゲート電極３上に位置
させることが要求される。しかしながら、２００〜４０
０ｎｍの厚さでかつハーフミクロン以下の幅に微細化さ
れたゲート電極上に精度よくフォトレジスト端を形成す
ることは非常に困難である。すなわち、ゲート電極段部
におけるフォトリソグラフィでの位置合わせ、現像での
フォトレジストの膜減り、フォトレジストのテーパー角
など極めて高度に制御しなければならない。
対称ＬＤＤ構造をもつＭＯＳ型半導体装置の製造方法で
は、フォトレジスト７ｂの一端をゲート電極３上に位置
させることが要求される。しかしながら、２００〜４０
０ｎｍの厚さでかつハーフミクロン以下の幅に微細化さ
れたゲート電極上に精度よくフォトレジスト端を形成す
ることは非常に困難である。すなわち、ゲート電極段部
におけるフォトリソグラフィでの位置合わせ、現像での
フォトレジストの膜減り、フォトレジストのテーパー角
など極めて高度に制御しなければならない。
【００１４】さらに、イオン注入角度を変更することに
より非対称ＬＤＤを実現しようとしている特開昭６３−
１４２６７６号公報、特開平４−２４５６４２号公報お
よびエッチングの際に基本主面に対してある角度を持っ
た異方性エッチングを行っている特開昭６２−５８６８
２号公報に記載された方法では、ＭＯＳ型半導体装置の
ソース、ドレインの方向を一意に決定する必要があり、
レイアウト設計の自由度が制限を受けるという欠点があ
った。
より非対称ＬＤＤを実現しようとしている特開昭６３−
１４２６７６号公報、特開平４−２４５６４２号公報お
よびエッチングの際に基本主面に対してある角度を持っ
た異方性エッチングを行っている特開昭６２−５８６８
２号公報に記載された方法では、ＭＯＳ型半導体装置の
ソース、ドレインの方向を一意に決定する必要があり、
レイアウト設計の自由度が制限を受けるという欠点があ
った。
【００１５】また、ゲート電極のパターニング時にマイ
クロローディング効果によりゲート電極形状を左右非対
称にする特開平２−１５８１４３号公報の手法では、エ
ッチングに過大な精度が要求され、高集積な半導体装置
を再現性よく製造することは困難である。本発明は上述
の状況に鑑みてなされたものであって、その目的は、レ
イアウト上の制約を受けることなく製造することがで
き、かつ量産安定性に優れた非対称ＬＤＤ構造を持つＭ
ＯＳ型半導体装置を提供することである。
クロローディング効果によりゲート電極形状を左右非対
称にする特開平２−１５８１４３号公報の手法では、エ
ッチングに過大な精度が要求され、高集積な半導体装置
を再現性よく製造することは困難である。本発明は上述
の状況に鑑みてなされたものであって、その目的は、レ
イアウト上の制約を受けることなく製造することがで
き、かつ量産安定性に優れた非対称ＬＤＤ構造を持つＭ
ＯＳ型半導体装置を提供することである。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、ゲート電極が２層以上の導体また
は半導体で形成され、少なくとも２層はドレイン拡散領
域端に整合し、その２層の内の上層膜はソース拡散領域
端に整合しており、その２層の内の下層膜はソース拡散
領域端には達しておらず、かつ、ソースはゲート端部ま
で高濃度不純物領域が形成され、ドレインはゲート近傍
は低濃度不純物領域となりこれに接して高濃度不純物領
域が形成されているＭＯＳ型半導体装置、が提供され
る。
に、本発明によれば、ゲート電極が２層以上の導体また
は半導体で形成され、少なくとも２層はドレイン拡散領
域端に整合し、その２層の内の上層膜はソース拡散領域
端に整合しており、その２層の内の下層膜はソース拡散
領域端には達しておらず、かつ、ソースはゲート端部ま
で高濃度不純物領域が形成され、ドレインはゲート近傍
は低濃度不純物領域となりこれに接して高濃度不純物領
域が形成されているＭＯＳ型半導体装置、が提供され
る。
【００１７】また、本発明によれば、（１）シリコン基
板上にゲート酸化膜を形成する工程と、（２）ゲート酸
化膜上の、ドレイン形成予定部およびゲート電極形成予
定部の一部を含みソース形成予定部には達しない領域上
に第１のゲート電極材膜を形成する工程と、（３）全面
に第２のゲート電極材膜を形成する工程〔図１（ａ）〕
と、（４）形成すべきゲート電極形状のフォトレジスト
膜を形成し〔図１（ｂ）〕これをマスクとして第２のゲ
ート電極材膜をエッチングして該膜をゲート電極の形状
に加工する工程と、（５）前記フォトレジスト膜または
前記第２のゲート電極材膜をマスクとして不純物のイオ
ン注入を行い、ドレイン形成領域に低濃度不純物領域
を、ソース形成領域に高濃度不純物領域を形成する工程
〔図１（ｃ）〕と、（６）前記フォトレジスト膜または
前記第２のゲート電極材膜をマスクとして前記第１のゲ
ート電極材膜をパターニングして、第１および第２のゲ
ート電極材膜からなるゲート電極を形成する工程と、
（７）絶縁膜の堆積とそのエッチバックにより前記ゲー
ト電極の側面に側壁絶縁膜を形成する工程〔図１
（ｄ）〕と、（８）前記ゲート電極および前記側壁絶縁
膜をマスクとして不純物のイオン注入を行い、ドレイン
形成領域内およびソース形成領域内に高濃度不純物領域
を形成する工程〔図１（ｅ）〕と、を含むＭＯＳ型半導
体装置の製造方法、が提供される。
板上にゲート酸化膜を形成する工程と、（２）ゲート酸
化膜上の、ドレイン形成予定部およびゲート電極形成予
定部の一部を含みソース形成予定部には達しない領域上
に第１のゲート電極材膜を形成する工程と、（３）全面
に第２のゲート電極材膜を形成する工程〔図１（ａ）〕
と、（４）形成すべきゲート電極形状のフォトレジスト
膜を形成し〔図１（ｂ）〕これをマスクとして第２のゲ
ート電極材膜をエッチングして該膜をゲート電極の形状
に加工する工程と、（５）前記フォトレジスト膜または
前記第２のゲート電極材膜をマスクとして不純物のイオ
ン注入を行い、ドレイン形成領域に低濃度不純物領域
を、ソース形成領域に高濃度不純物領域を形成する工程
〔図１（ｃ）〕と、（６）前記フォトレジスト膜または
前記第２のゲート電極材膜をマスクとして前記第１のゲ
ート電極材膜をパターニングして、第１および第２のゲ
ート電極材膜からなるゲート電極を形成する工程と、
（７）絶縁膜の堆積とそのエッチバックにより前記ゲー
ト電極の側面に側壁絶縁膜を形成する工程〔図１
（ｄ）〕と、（８）前記ゲート電極および前記側壁絶縁
膜をマスクとして不純物のイオン注入を行い、ドレイン
形成領域内およびソース形成領域内に高濃度不純物領域
を形成する工程〔図１（ｅ）〕と、を含むＭＯＳ型半導
体装置の製造方法、が提供される。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｅ）は、本発明の一実施例
のＭＯＳ型半導体装置の製造途中段階での断面図を工程
順に示したものである。ここではｎ型チャネルを持つＭ
ＯＳ型半導体装置を例にあげて説明する。イオン注入法
などでチャネル不純物濃度を所望の値に設定したｐ型シ
リコン基板１上に、例えば熱酸化法によりゲート酸化膜
２を形成する。
て説明する。図１（ａ）〜（ｅ）は、本発明の一実施例
のＭＯＳ型半導体装置の製造途中段階での断面図を工程
順に示したものである。ここではｎ型チャネルを持つＭ
ＯＳ型半導体装置を例にあげて説明する。イオン注入法
などでチャネル不純物濃度を所望の値に設定したｐ型シ
リコン基板１上に、例えば熱酸化法によりゲート酸化膜
２を形成する。
【００１９】次に、高濃度にリンなどのｎ型不純物がド
ープされた多結晶シリコン膜３ａを例えば低圧ＣＶＤ法
により成膜し、フォトリソグラフィ技術により所望の形
状にパターニングする。ここで多結晶シリコン膜の膜厚
は５０〜８０ｎｍに設定されている。この膜厚は、一般
的ポリシリコンゲートの１／２．５〜１／８程度であ
る。また多結晶シリコン膜３ａはその端部が少なくとも
ゲート形成部に達しており、そこからドレイン拡散層形
成領域に延在するようにする。また、多結晶シリコン膜
３ａへの不純物ドープ方法としてはノンドープの多結晶
シリコン膜を形成した後、リンなどを気相拡散してもよ
い。
ープされた多結晶シリコン膜３ａを例えば低圧ＣＶＤ法
により成膜し、フォトリソグラフィ技術により所望の形
状にパターニングする。ここで多結晶シリコン膜の膜厚
は５０〜８０ｎｍに設定されている。この膜厚は、一般
的ポリシリコンゲートの１／２．５〜１／８程度であ
る。また多結晶シリコン膜３ａはその端部が少なくとも
ゲート形成部に達しており、そこからドレイン拡散層形
成領域に延在するようにする。また、多結晶シリコン膜
３ａへの不純物ドープ方法としてはノンドープの多結晶
シリコン膜を形成した後、リンなどを気相拡散してもよ
い。
【００２０】次に、ゲート電極材３ｂを全面に形成す
る。ここでゲート電極材としては高濃度に不純物がドー
プされた多結晶シリコン膜、高融点シリサイド膜あるい
は多結晶シリコン膜と高融点金属シリサイド膜の積層構
造が適用される。このゲート電極材３ｂの膜厚は２００
〜４００ｎｍ程度に設定される〔図１（ａ）〕。
る。ここでゲート電極材としては高濃度に不純物がドー
プされた多結晶シリコン膜、高融点シリサイド膜あるい
は多結晶シリコン膜と高融点金属シリサイド膜の積層構
造が適用される。このゲート電極材３ｂの膜厚は２００
〜４００ｎｍ程度に設定される〔図１（ａ）〕。
【００２１】次に、ゲート電極をパターニングするため
のフォトレジスト７ａを形成する。前述したように多結
晶シリコン膜３ａは一端が形成すべきゲート電極の内部
に達しているため、フォトレジスト７ａ直下に多結晶シ
リコン膜の端部が位置する〔図１（ｂ）〕。このフォト
リソグラフィ工程において、下地の段差は多結晶シリコ
ン膜３ａの５０〜８０ｎｍ程度であるため、再現性よく
高精度にパターニングを行うことができる。
のフォトレジスト７ａを形成する。前述したように多結
晶シリコン膜３ａは一端が形成すべきゲート電極の内部
に達しているため、フォトレジスト７ａ直下に多結晶シ
リコン膜の端部が位置する〔図１（ｂ）〕。このフォト
リソグラフィ工程において、下地の段差は多結晶シリコ
ン膜３ａの５０〜８０ｎｍ程度であるため、再現性よく
高精度にパターニングを行うことができる。
【００２２】フォトレジスト７ａをマスクにゲート電極
材３ｂをエッチングする。ゲート電極材として多結晶シ
リコンを選択した場合、ゲート電極材下に位置する多結
晶シリコン膜３ａとのエッチング選択比がとりにくくな
るが、不純物のドープ量に差を設けることにより、ある
いは多結晶シリコン膜３ａの領域を小さくしエンドポイ
ントディテクターの設定を適切に行うことにより選択的
エッチングが実現できる。
材３ｂをエッチングする。ゲート電極材として多結晶シ
リコンを選択した場合、ゲート電極材下に位置する多結
晶シリコン膜３ａとのエッチング選択比がとりにくくな
るが、不純物のドープ量に差を設けることにより、ある
いは多結晶シリコン膜３ａの領域を小さくしエンドポイ
ントディテクターの設定を適切に行うことにより選択的
エッチングが実現できる。
【００２３】次に、例えばヒ素をエネルギー７０ｋｅＶ
で１×１０15cm-2程度のドーズ量でイオン注入する。こ
れによりフォトレジスト７ａで覆われずかつ多結晶シリ
コン膜３ａに覆われない領域には、ピーク濃度２〜３×
１０20cm-3のソース高濃度不純物領域５ｂが形成され、
またフォトレジスト７ａに覆われずかつ多結晶シリコン
膜３ａに覆われた領域には、ピーク濃度１０18cm-3台の
ドレイン低濃度不純物領域４ａが形成される〔図１
（ｃ）〕。
で１×１０15cm-2程度のドーズ量でイオン注入する。こ
れによりフォトレジスト７ａで覆われずかつ多結晶シリ
コン膜３ａに覆われない領域には、ピーク濃度２〜３×
１０20cm-3のソース高濃度不純物領域５ｂが形成され、
またフォトレジスト７ａに覆われずかつ多結晶シリコン
膜３ａに覆われた領域には、ピーク濃度１０18cm-3台の
ドレイン低濃度不純物領域４ａが形成される〔図１
（ｃ）〕。
【００２４】次いで、多結晶シリコン膜３ａをフォトレ
ジスト７ａをマスクにエッチングして、多結晶シリコン
膜３ａおよびゲート電極材３ｂの２層膜からなるゲート
電極３を形成する。続いて、フォトレジスト７ａを除去
した後、全面にＣＶＤ法などによりシリコンで酸化膜な
どの絶縁膜を１００〜１５０ｎｍの膜厚に成長させ、Ｃ
Ｆ4 系ガスによる異方性エッチングを行い、ゲート電極
側面にゲート側壁絶縁膜６を形成する〔図１（ｄ）〕。
ジスト７ａをマスクにエッチングして、多結晶シリコン
膜３ａおよびゲート電極材３ｂの２層膜からなるゲート
電極３を形成する。続いて、フォトレジスト７ａを除去
した後、全面にＣＶＤ法などによりシリコンで酸化膜な
どの絶縁膜を１００〜１５０ｎｍの膜厚に成長させ、Ｃ
Ｆ4 系ガスによる異方性エッチングを行い、ゲート電極
側面にゲート側壁絶縁膜６を形成する〔図１（ｄ）〕。
【００２５】次に、ヒ素をエネルギー７０ｋｅＶ、ドー
ズ量１×１０15cm-2程度でイオン注入して、ドレイン高
濃度不純物領域５ａを形成するとともにソース高濃度不
純物領域５ｂの不純物濃度を高めることにより、本実施
例の非対称ＬＤＤ構造を持つＭＯＳ型半導体装置の作製
が完了する〔図１（ｅ）〕。なお、本実施例の図１
（ｃ）、図１（ｄ）に示す工程において、ゲート電極材
３ｂのパターニング後フォトレジスト７ａを除去し、ゲ
ート電極材３ｂをイオン注入用マスクあるいは多結晶シ
リコン膜３ａのパターニング用マスクとして用いるよう
にしてもよい。
ズ量１×１０15cm-2程度でイオン注入して、ドレイン高
濃度不純物領域５ａを形成するとともにソース高濃度不
純物領域５ｂの不純物濃度を高めることにより、本実施
例の非対称ＬＤＤ構造を持つＭＯＳ型半導体装置の作製
が完了する〔図１（ｅ）〕。なお、本実施例の図１
（ｃ）、図１（ｄ）に示す工程において、ゲート電極材
３ｂのパターニング後フォトレジスト７ａを除去し、ゲ
ート電極材３ｂをイオン注入用マスクあるいは多結晶シ
リコン膜３ａのパターニング用マスクとして用いるよう
にしてもよい。
【００２６】図２は、本発明の第２の実施例を示す断面
図である。同図において、ＭＯＳＦＥＴ１０は前述した
非対称ＬＤＤ構造を持つＭＯＳ型トランジスタであり、
ＭＯＳＦＥＴ２０は対称ＬＤＤ構造を持つＭＯＳ型トラ
ンジスタである。このＭＯＳＦＥＴ２０は、多結晶シリ
コン膜３ａをソース、ドレインの両方に延在させておく
ことにより、ソース、ドレインの両方にＬＤＤ領域を形
成したものである。このＭＯＳＦＥＴ２０は例えばトラ
ンスファゲートなど極性を持たないことが要求される回
路において有用である。
図である。同図において、ＭＯＳＦＥＴ１０は前述した
非対称ＬＤＤ構造を持つＭＯＳ型トランジスタであり、
ＭＯＳＦＥＴ２０は対称ＬＤＤ構造を持つＭＯＳ型トラ
ンジスタである。このＭＯＳＦＥＴ２０は、多結晶シリ
コン膜３ａをソース、ドレインの両方に延在させておく
ことにより、ソース、ドレインの両方にＬＤＤ領域を形
成したものである。このＭＯＳＦＥＴ２０は例えばトラ
ンスファゲートなど極性を持たないことが要求される回
路において有用である。
【００２７】この例で示されるように、本発明によるＭ
ＯＳ型半導体装置では、多結晶シリコン膜３ａのパター
ンによってＬＤＤの有無、ソース、ドレインの極性を自
在に設定できるので、設計自由度は極めて高い。
ＯＳ型半導体装置では、多結晶シリコン膜３ａのパター
ンによってＬＤＤの有無、ソース、ドレインの極性を自
在に設定できるので、設計自由度は極めて高い。
【００２８】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく特許請
求の範囲に記載された要旨内において各種の変更が可能
である。例えば実施例では、多結晶シリコン膜３ａをド
レイン形成予定領域の全体を覆うように形成していたが
必ずしもこのようにする必要はなく、ゲート電極寄りの
一部の領域上のみを覆うようにしてもよい。
本発明はこれら実施例に限定されるものではなく特許請
求の範囲に記載された要旨内において各種の変更が可能
である。例えば実施例では、多結晶シリコン膜３ａをド
レイン形成予定領域の全体を覆うように形成していたが
必ずしもこのようにする必要はなく、ゲート電極寄りの
一部の領域上のみを覆うようにしてもよい。
【００２９】
【発明の効果】以上説明したように、本発明によるＭＯ
Ｓ型半導体装置は、多結晶シリコン層などの第１のゲー
ト電極材の有無によってＬＤＤ領域の形成を選択できる
ようにしたものであるので、第１の電極材のパターン形
状でＬＤＤ領域の有無を自在に決定でき、設計の自由度
を損なうことなく電流駆動能力に優れかつホットキャリ
ア耐性の高いＭＯＳ型半導体装置を実現することができ
る。さらに、ゲート電極パターニングにおけるフォトリ
ソグラフィ工程では、下地段差は高々第１のゲート電極
材の５０〜８０ｎｍ程度であるため、フォトリソグラフ
ィ工程への負担が小さく、再現性および量産性に優れた
工程において上記の半導体装置を実現できる。
Ｓ型半導体装置は、多結晶シリコン層などの第１のゲー
ト電極材の有無によってＬＤＤ領域の形成を選択できる
ようにしたものであるので、第１の電極材のパターン形
状でＬＤＤ領域の有無を自在に決定でき、設計の自由度
を損なうことなく電流駆動能力に優れかつホットキャリ
ア耐性の高いＭＯＳ型半導体装置を実現することができ
る。さらに、ゲート電極パターニングにおけるフォトリ
ソグラフィ工程では、下地段差は高々第１のゲート電極
材の５０〜８０ｎｍ程度であるため、フォトリソグラフ
ィ工程への負担が小さく、再現性および量産性に優れた
工程において上記の半導体装置を実現できる。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図２】本発明の第２の実施例のＭＯＳ型半導体装置の
断面図。
断面図。
【図３】従来の対称ＬＤＤ構造のＭＯＳ型半導体装置の
断面図。
断面図。
【図４】非対称ＬＤＤ構造のＭＯＳ型半導体装置の従来
の製造方法を説明するための工程順断面図。
の製造方法を説明するための工程順断面図。
【符号の説明】 １ ｐ型シリコン基板 １ａ シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ３ａ 多結晶シリコン膜 ３ｂ ゲート電極材 ４ 低濃度不純物領域 ４ａ ドレイン低濃度不純物領域 ４ｂ ソース低濃度不純物領域 ５ 高濃度不純物領域 ５ａ ドレイン高濃度不純物領域 ５ｂ ソース高濃度不純物領域 ６ ゲート側壁絶縁膜 ７ａ、７ｂ フォトレジスト
Claims (6)
- 【請求項１】 ゲート電極が２層以上の導体または半導
体で形成され、少なくとも２層はドレイン拡散領域端に
整合し、その２層の内の上層膜はソース拡散領域端に整
合しており、その２層の内の下層膜はソース拡散領域端
には達しておらず、かつ、ソースはゲート端部まで高濃
度不純物領域が形成され、ドレインはゲート近傍は低濃
度不純物領域となりこれに接して高濃度不純物領域が形
成されていることを特徴とするＭＯＳ型半導体装置。 - 【請求項２】 ゲート電極が下層の多結晶シリコン膜と
上層のシリサイド膜を含む導電層とによって形成されて
いることを特徴とする請求項１記載のＭＯＳ型半導体装
置。 - 【請求項３】 ドレインを共通として形成された１対の
同種のトランジスタを含むことを特徴とする請求項１記
載のＭＯＳ型半導体装置。 - 【請求項４】 請求項１に記載された非対称ＬＤＤ構造
のトランジスタと、ゲート電極が全長に渡って２層以上
の導体または半導体で形成され、ソース拡散領域および
ドレイン拡散領域がともに低濃度不純物領域と高濃度不
純物領域とを有する対称ＬＤＤ構造のトランジスタと、
を含むことを特徴とするＭＯＳ型半導体装置。 - 【請求項５】 （１）シリコン基板上にゲート酸化膜を
形成する工程と、 （２）ゲート酸化膜上の、ドレイン形成予定部およびゲ
ート電極形成予定部の一部を含みソース形成予定部には
達しない領域上に第１のゲート電極材膜を形成する工程
と、 （３）全面に第２のゲート電極材膜を形成する工程と、 （４）形成すべきゲート電極形状のフォトレジスト膜を
形成しこれをマスクとして第２のゲート電極材膜をエッ
チングして該膜をゲート電極の形状に加工する工程と、 （５）前記フォトレジスト膜または前記第２のゲート電
極材膜をマスクとして不純物のイオン注入を行い、ドレ
イン形成領域に低濃度不純物領域を、ソース形成領域に
高濃度不純物領域を形成する工程と、 （６）前記フォトレジスト膜または前記第２のゲート電
極材膜をマスクとして前記第１のゲート電極材膜をパタ
ーニングして、第１および第２のゲート電極材膜からな
るゲート電極を形成する工程と、 （７）絶縁膜の堆積とそのエッチバックにより前記ゲー
ト電極の側面に側壁絶縁膜を形成する工程と、 （８）前記ゲート電極および前記側壁絶縁膜をマスクと
して不純物のイオン注入を行い、ドレイン形成領域内お
よびソース形成領域内に高濃度不純物領域を形成する工
程と、を含むことを特徴とするＭＯＳ型半導体装置の製
造方法。 - 【請求項６】 前記第（２）の工程において形成される
第１のゲート電極材膜の膜厚が、前記第（３）の工程に
おいて形成される第２のゲート電極材膜の膜厚より薄い
ことを特徴とする請求項５記載のＭＯＳ型半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6232283A JP2707977B2 (ja) | 1994-09-01 | 1994-09-01 | Ｍｏｓ型半導体装置およびその製造方法 |
| US08/962,807 US5828104A (en) | 1994-09-01 | 1997-11-03 | MOS structure device having asymmetric LDD structure and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6232283A JP2707977B2 (ja) | 1994-09-01 | 1994-09-01 | Ｍｏｓ型半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878672A JPH0878672A (ja) | 1996-03-22 |
| JP2707977B2 true JP2707977B2 (ja) | 1998-02-04 |
Family
ID=16936803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6232283A Expired - Lifetime JP2707977B2 (ja) | 1994-09-01 | 1994-09-01 | Ｍｏｓ型半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5828104A (ja) |
| JP (1) | JP2707977B2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5874340A (en) * | 1996-07-17 | 1999-02-23 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor with sequentially formed gate electrode sidewalls |
| US5677224A (en) | 1996-09-03 | 1997-10-14 | Advanced Micro Devices, Inc. | Method of making asymmetrical N-channel and P-channel devices |
| US5877050A (en) * | 1996-09-03 | 1999-03-02 | Advanced Micro Devices, Inc. | Method of making N-channel and P-channel devices using two tube anneals and two rapid thermal anneals |
| US6051471A (en) * | 1996-09-03 | 2000-04-18 | Advanced Micro Devices, Inc. | Method for making asymmetrical N-channel and symmetrical P-channel devices |
| US5648286A (en) * | 1996-09-03 | 1997-07-15 | Advanced Micro Devices, Inc. | Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region |
| US5759897A (en) * | 1996-09-03 | 1998-06-02 | Advanced Micro Devices, Inc. | Method of making an asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region |
| US5985724A (en) * | 1996-10-01 | 1999-11-16 | Advanced Micro Devices, Inc. | Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer |
| US6027978A (en) * | 1997-01-28 | 2000-02-22 | Advanced Micro Devices, Inc. | Method of making an IGFET with a non-uniform lateral doping profile in the channel region |
| US5923982A (en) * | 1997-04-21 | 1999-07-13 | Advanced Micro Devices, Inc. | Method of making asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region using two source/drain implant steps |
| US5963809A (en) * | 1997-06-26 | 1999-10-05 | Advanced Micro Devices, Inc. | Asymmetrical MOSFET with gate pattern after source/drain formation |
| US6004849A (en) * | 1997-08-15 | 1999-12-21 | Advanced Micro Devices, Inc. | Method of making an asymmetrical IGFET with a silicide contact on the drain without a silicide contact on the source |
| US5904529A (en) * | 1997-08-25 | 1999-05-18 | Advanced Micro Devices, Inc. | Method of making an asymmetrical IGFET and providing a field dielectric between active regions of a semiconductor substrate |
| US6096588A (en) * | 1997-11-01 | 2000-08-01 | Advanced Micro Devices, Inc. | Method of making transistor with selectively doped channel region for threshold voltage control |
| US6153477A (en) * | 1998-04-14 | 2000-11-28 | Advanced Micro Devices, Inc. | Ultra short transistor channel length formed using a gate dielectric having a relatively high dielectric constant |
| US6200862B1 (en) * | 1998-11-06 | 2001-03-13 | Advanced Micro Devices, Inc. | Mask for asymmetrical transistor formation with paired transistors |
| US6384457B2 (en) * | 1999-05-03 | 2002-05-07 | Intel Corporation | Asymmetric MOSFET devices |
| AU2003261078A1 (en) * | 2002-06-26 | 2004-01-19 | Semequip Inc. | A semiconductor device and method of fabricating a semiconductor device |
| JP5179692B2 (ja) * | 2002-08-30 | 2013-04-10 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその製造方法 |
| US20080200020A1 (en) * | 2003-06-18 | 2008-08-21 | Semequip, Inc. | Semiconductor device and method of fabricating a semiconductor device |
| US7960788B2 (en) * | 2007-01-25 | 2011-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Replacing symmetric transistors with asymmetric transistors |
| US20080308864A1 (en) * | 2007-06-18 | 2008-12-18 | United Microelectronics Corp. | Asymmetrical mos transistor and fabrication method thereof and devices using the same |
| US8216908B2 (en) * | 2007-06-27 | 2012-07-10 | Nxp B.V. | Extended drain transistor and method of manufacturing the same |
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