CN113299554A - 一种非对称mosfet及其制造方法以及半导体器件 - Google Patents

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Abstract

本发明提供一种非对称MOSFET及其制造方法以及半导体器件，非对称MOSFET形成在绝缘体上硅衬底上，并且源极区的轻掺杂区的长度小于漏极区的轻掺杂区的长度，或者源极区没有轻掺杂区。由于绝缘体上硅衬底自身的特点，使得绝缘体上硅比体硅能够实现更浅的源漏结，因而能够制造更高速度的晶体管。尤其对于30nm以下的晶体管工艺，采用绝缘体上硅是提高晶体管速度的优良解决方案。本发明的制造方法与传统的非对称MOSFET制造工艺兼容，整个过程不会产生成本的提高。半导体器件中非对称MOSFET的不同的排布方式不需要增加光掩模版，也不会增加工艺控制的复杂度和倾斜角的控制难度，同时增加了实际电路使用中的丰富度。

Description

一种非对称MOSFET及其制造方法以及半导体器件
技术领域
本发明涉及集成电路半导体器件制造领域，特别涉及一种非对称MOSFET及其制造方法以及一种半导体器件。
背景技术
随着第五代通信、物联网和大数据的到来，集成电路对速度的要求越来越高。以摩尔定律为代表的晶体管沟道长度的缩小，虽然带来了性能的提升，但当晶体管尺寸进一步缩小，沟道长度缩小带来的速度提升空间越来越小。
传统的对称金属氧化物场效应晶体管(Metal-Oxide-Semiconductor FieldEffect Transistor，MOSFET)剖面图，由于存在密勒效应，漏端电容等效到输出端的电容将倍增。这种密勒效应引起的漏端电容倍增，极大降低晶体管的开关速度。为了解决传统对称MOSFET的密勒效应问题，应运产生了基于体硅工艺的非对称MOSFET。相比于传统对称MOSFET，非对称MOSFET靠近源端的轻掺杂注入更窄，因此展现出更低的亚阈值斜率、更小的漏致势垒降低和更高的开关电流比。
然而，面对尺寸缩小的更高要求，例如缩小到30纳米以下时，基于体硅的非对称MOSFET无法同时满足更高速度和更小尺寸的要求。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种非对称MOSFET及其制造方法以及一种半导体器件，本发明的非对称MOSFET基于绝缘体上硅制造，栅极结构和源极及漏极之间具有源极隔离侧墙及漏极隔离侧墙，所述非对称MOSFET的源极隔离侧墙的长度小于漏极隔离侧墙的长度，因此漏端电容更小；另外，源极的轻掺杂区长度小于漏极的轻掺杂区长度，或者源极侧没有轻掺杂区，由此源端电阻比漏端电阻更小。
为实现上述目的及其它相关目的，本发明提供了一种非对称MOSFET的制造方法：该制造方法包括以下步骤：
提供衬底，所述衬底包括半导体基底、形成在所述半导体基底上的埋氧层以及形成在所述埋氧层上方的半导体层，所述半导体层上方形成有栅极结构，在所述栅极结构两侧的所述半导体层中形成源极区及漏极区的第一掺杂区和第二掺杂区；
在所述栅极结构的两侧分别形成源极隔离侧墙和漏极隔离侧墙；
对所述源极隔离侧墙进行处理，使得所述源极隔离侧墙的长度小于所述漏极隔离侧墙的长度；
在所述栅极、所述源极隔离侧墙和所述漏极隔离侧墙周围的所述衬底中形成源极区及漏极区的重掺杂区。
可选地，对所述源极侧墙进行处理，使得所述源极侧墙的长度小于所述漏极侧墙的长度，还包括以下步骤：
在所述漏极区及所述漏极隔离侧墙上方形成光刻胶层，以遮蔽所述漏极隔离侧墙；
对所述源极隔离侧墙进行刻蚀，控制刻蚀时间以控制刻蚀后的所述源极隔离侧墙的长度。
可选地，在所述漏极区及所述漏极隔离侧墙上方形成光刻胶，以遮蔽所述漏极隔离侧墙，还包括在所述栅极结构的至少靠近所述漏极区的所述栅极结构上方形成所述光刻胶。
可选地，对所述源极侧墙进行处理，使得所述源极侧墙的长度小于所述漏极侧墙的长度，还包括以下步骤：
对所述源极隔离侧墙进行干法刻蚀，其中所述干法刻蚀的离子束以预定的倾斜角入射至所述源极隔离侧墙，控制所述倾斜角的角度及所述干法刻蚀的时间以控制刻蚀后的所述源极隔离侧墙的长度。
可选地，所述倾斜角介于35°～90°。
可选地，所述倾斜角介于60°～80°。
可选地，对所述源极隔离侧墙进行处理，使得所述源极隔离侧墙的长度小于所述漏极隔离侧墙的长度还包括：对所述源极隔离侧墙进行处理，去除所述源极隔离侧墙。
可选地，所述衬底为绝缘体上硅衬底
本发明还提供了一种非对称MOSFET，包括：
衬底，所述衬底包括半导体基底、形成在所述半导体基底上的埋氧层以及形成在所述埋氧层上方的半导体层；
形成在所述半导体层上方的栅极结构；
形成在所述栅极结构周围的所述半导体层中的源极区及漏极区；
分别形成在所述栅极结构与所述源极区和所述漏极区之间的源极隔离侧墙及漏极隔离侧墙；
其中，所述源极区及所述漏极区包括分别位于所述源极隔离侧墙及漏极隔离侧墙下方的轻掺杂区，以及位于所述轻掺杂区外围的重掺杂区，所述源极区的轻掺杂区的长度小于所述漏极区的轻掺杂区的长度。
另外，本发明还提供了一种非对称MOSFET，包括：
衬底，所述衬底包括半导体基底、形成在所述半导体基底上的埋氧层以及形成在所述埋氧层上方的半导体层；
形成在所述半导体层上方的栅极结构；
形成在所述栅极结构周围的所述半导体层中的源极区及漏极区；
分别形成在所述栅极结构与所述源极区和所述漏极区之间的源极隔离侧墙及漏极隔离侧墙；
其中，所述源极区包括位于所述源极隔离侧墙下方的重掺杂区，所述漏极区包括位于漏极隔离侧墙下方的轻掺杂区以及位于所述轻掺杂区外围的重掺杂区。
可选地，所述源极隔离侧墙的长度小于所述漏极隔离侧墙的长度。
可选地，所述栅极结构包括形成在所述半导体层上方的栅极隔离层以及形成在所述栅极隔离层上方的导电层
本发明还提供了一种半导体器件，该半导体器件包括：
衬底，所述衬底包括半导体基底、形成在所述半导体基底上的埋氧层以及形成在所述埋氧层上方的半导体层；
形成在所述半导体层上方的多个栅极结构；
形成在所述栅极结构周围的所述半导体层中多个源极区及多个漏极区；
分别形成在所述栅极结构与所述源极区和所述漏极区之间的源极隔离侧墙及漏极隔离侧墙；所述源极区及所述漏极区包括分别位于所述源极隔离侧墙及漏极隔离侧墙下方的轻掺杂区，以及位于所述轻掺杂区外围的重掺杂区，所述源极区的轻掺杂区的长度小于所述漏极区的轻掺杂区的长度，或者所述源极区的轻掺杂区的长度为零；
其中，多个所述源极区和所述漏极区在所述衬底上以源极区/源极区相邻、源极区/漏极区相邻以及漏极区/漏极区相邻中的一种方式排布或者多种交替的方式排布。
可选地，多个所述源极区和所述漏极区在所述衬底上以源极/源极相邻、源极/漏极相邻以及漏极/漏极相邻的方式交替排列。
可选地，相邻所述源极区和/或漏极区之间由隔离结构相互隔离，所述隔离结构形成在所述衬底的所述半导体层中。
如上所述，本发明提供的非对称MOSFET及其制造方法以及半导体器件，至少具备如下有益技术效果：
由于绝缘体上硅衬底自身的特点，使得绝缘体上硅比体硅能够实现更浅的源漏结，因而能够制造更高速度的晶体管。尤其对于30nm以下的晶体管工艺，采用绝缘体上硅是提高晶体管速度的优良解决方案。
另外，本发明采用光刻胶层作为保护层，在刻蚀源极隔离侧墙过程中保护漏极区的方案，与传统的非对称MOSFET制造工艺兼容，整个过程不会产生成本的提高。通过控制刻蚀时间等可以精确控制最终保留的源极隔离侧墙的长度，工艺灵活性高，制造的MOSFET成品率高。由此在MOSFET中形成的源极区的轻掺杂区的长度小于漏极区的轻掺杂区的长度，或者使得源极区仅形成重掺杂区，因此源端电阻比漏端电阻更小；同时，由于漏极隔离侧墙的长度比源极隔离侧墙的长度大，因此漏端电容更小。由于存在密勒效应，漏端电容对整个晶体管电容的影响比源端电容更大。因此，本实施例上述非对称MOSFET能够实现更快的开关速度。
本发明实现半导体器件中非对称MOSFET的不同的排布方式，不需要增加光掩模版，也不会增加工艺控制的复杂度和倾斜角的控制难度，同时增加了实际电路使用中的丰富度。
附图说明
图1显示为传统的对称MOSFET的结构示意图。
图2和图3显示为传统对称的P型MOS管和N型MOS管的构成的反相器的等效图。
图4显示为传统的非对称MOSFET的结构示意图。
图5显示为本发明一实施例的非对称MOSFET的制造方法的流程示意图。
图6显示为图5所示方法流程中提供的衬底的结构示意图。
图7显示为在图6所示衬底上形成栅极结构以及源极区和漏极区的轻掺杂区的结构示意图。
图8显示为在图7所示的栅极结构两侧形成源极隔离侧墙和漏极隔离侧墙的结构示意图。
图9显示为在图8所示的漏极区覆盖光刻胶层的结构示意图。
图10显示为刻蚀图9所示的源极隔离侧墙之后形成的结构示意图。
图11显示第为在图10所示结构中形成源极和漏极的重掺杂区的结构示意图。
图12显示为本发明另一实施例中完全去除图9所示的源极隔离侧墙之后的结构示意图。
图13显示为在图12所示结构中形成源极和漏极的重掺杂区的结构示意图。
图14显示为在图13所示的结构中形成源极隔离侧墙的结构示意图。
图15显示为在图11或图14所示结构中形成金属接触的结构示意图。
图16a和16b形式为对称MOSFET和非对称MOSFET的等效电阻示意图。
图17显示为以一定倾斜角度干法刻蚀图8所示结构的源极隔离侧墙的示意图。
图18显示为本发明一实施例提供的半导体器件中对各MOSFET的排布示意图。
元件标号说明
100 半导体基底
101 埋氧层
102 半导体层
110 漏极区
111 第一掺杂区
111′ 漏极区的轻掺杂区
112 漏极区的重掺杂区
113 漏极隔离侧墙
120 源极区
121 第二掺杂区
121′ 源极区的轻掺杂区
122 源极区的重掺杂区
123 源极隔离侧墙
123′ 源极隔离侧墙
130 栅极结构
131 栅极导电层
132 栅极隔离层
140 光刻胶层
150 隔离层
160 金属接触
170 干法刻蚀的离子束
10 衬底
11 源区
11-1 源区的轻掺杂注入
11-2 源区的氮化硅隔离层
12 漏区
12-1 漏区的轻掺杂注入
12-2 漏区的氮化硅隔离层
13 栅极
13-1 栅氧化层
01 P型MOS管
02 N型MOS管
03 N型MOS管漏端电容
04 N型MOS管源端电容
05 漏端电容等效到输出端的电容
16 对称MOSFET的漏端电阻
17 对称MOSFET的源端电阻
18 非对称MOSFET的漏端电阻
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量、位置关系及比例可在实现本方技术方案的前提下随意改变，且其组件布局形态也可能更为复杂。
如图1，示出了传统对称金属氧化物场效应晶体管(Metal-Oxide-SemiconductorField Effect Transistor，MOSFET)的剖面结构示意图。其中，13是栅极；13-1是栅氧化层；10是衬底；11和12分别是源区和漏区高掺杂；11-2和12-2是氮化硅隔离层；11-1和12-1分别为靠近源区和漏区的轻掺杂注入(Lightly-doped Drain，LDD)。
图2和3分别示出了P型MOS管01和N型MOS管02构成的反相器，03和04分别表示N型MOS管漏端电容和源端电容。由于存在密勒效应，漏端电容03等效到输出端的电容05将倍增。密勒效应引起的漏端电容倍增，极大降低晶体管的开关速度。
为了解决传统对称MOSFET的密勒效应问题，本发明提出了基于体硅工艺的非对称MOSFET，如图4所示。相比于图1所示的传统对称MOSFET，图4所示的非对称MOSFET靠近源端的轻掺杂注入22-1更窄，因此展现出更低的亚阈值斜率、更小的漏致势垒降低和更高的开关电流比。
但是，面对尺寸缩小的更高要求，例如器件缩小到30纳米以下时。上述基于体硅的非对称MOSFET无法满足要求，例如无法实现更浅的源漏结，无法满足更高速度的要求。
为了解决现有技术中的上述缺陷，本发明提供一种非对称MOSFET及其制造方法，现通过下面的具体实施例进行详细说明。
实施例一
本实施例提供了一种非对称MOSFET的制造方法，如图5所示，该方法包括如下步骤：
步骤S101：提供衬底，所述衬底包括半导体基底、形成在所述半导体基底上的埋氧层以及形成在所述埋氧层上方的半导体层，所述半导体层上方形成有栅极结构，在所述栅极周围的所述半导体层中形成源极区及漏极区的轻掺杂区；
如图6所示，本实施例中提供的衬底包括半导体基底100、位于半导体基底100上方的埋氧层101以及位于埋氧层101上方的半导体层102。在本实施例中该衬底为绝缘体上硅(SOI)，即半导体基底100为硅基底，半导体层102为硅，埋氧层可以是SiO2；也可以是SOS(Silicon on Sapphire)衬底。本实施例以SOI为例进行说明。
如图7所示，在半导体衬底的半导体层102上方形成有栅极结构130，该栅极结构130包括形成在半导体层102上方的栅极隔离层132以及形成在栅极隔离层132上方的栅极导电层131。该栅极隔离层132可以是氧化物，例如SiO2等。栅极导电层131可以是金属导电层，例如钨、钴、镍等。也可以是多晶硅等非金属导电材料。同样如图7所示，半导体层102中还包括分别形成在栅极结构周围的漏极区110的第一掺杂区111及源极区120的第二掺杂区121，该第一掺杂区111和第二掺杂区121形成为轻掺杂区。
步骤S102：在所述栅极结构的两侧分别形成源极隔离侧墙和漏极隔离侧墙；
如图8所示，在栅极结构130的两侧分别形成漏极隔离侧墙113和源极隔离侧墙123。具体地，首先在栅极结构130以及源极区的轻掺杂区121以及漏极区的轻掺杂区111上方形成隔离材料层，该隔离材料层可以是二氧化硅层。然后刻蚀去除不必要的隔离材料层，最后形成图8所示的漏极隔离侧墙113和源极隔离侧墙123。
步骤S103：对所述源极隔离侧墙进行处理，使得所述源极隔离侧墙的长度小于所述漏极隔离侧墙的长度。
本实施例中，通过光刻胶遮蔽漏极区，对源极隔离侧墙123进行刻蚀处理。如图9所示，在漏极区110的轻掺杂区111以及漏极隔离侧墙113上方形成光刻胶层140，以遮蔽并保护漏极区。可选地，如图9所示，同时在靠近漏极区110的栅极结构上方形成光刻胶140。在光刻胶层140的遮蔽下，对源极隔离侧墙123进行刻蚀处理，在本实施例中采用干法刻蚀工艺对源极隔离侧墙123进行刻蚀处理。通过控制刻蚀时间等参数，精确控制源极隔离侧墙的刻蚀去除量，由此严格控制保留的源极隔离侧墙123的长度。如图10所示，经刻蚀后的源极隔离侧墙123的长度LS小于漏极隔离侧墙113的长度LD。
步骤S104：在所述栅极和所述源极隔离区、漏极隔离区周围的所述衬底中形成源极区及漏极区的重掺杂区。
形成如图10所示的结构之后，对源极区和漏极区进行重掺杂，分别形成图11所示的漏极区的重掺杂区112以及源极区的重掺杂区122。在重掺杂之前，还包括去除上述光刻胶层140的步骤。由于漏极隔离侧墙113以及源极隔离侧墙123的遮挡作用，在重掺杂过程中，被漏极隔离侧墙113和源极隔离侧墙123遮挡的第一掺杂区和第二掺杂区(111和112)未注入重掺杂离子，因此，仍然保持轻掺杂的浓度，分别形成漏极区和源极区的轻掺杂区(111′和112′)。未被漏极隔离侧墙113和源极隔离侧墙123遮挡的轻掺杂区转换为重掺杂区(112，122)。由此在漏极区和源极区分别形成了漏极区的重掺杂区112和轻掺杂区111′以及源极区的重掺杂区122和轻掺杂区121′。
如上面步骤S103所述，源极隔离侧墙123的长度LS小于源极隔离侧墙113的长度LD，因此，在其遮挡下形成的源极区的轻掺杂区121的长度小于漏极区的轻掺杂区111的长度。
如本领域所公知的，形成图11所述的重掺杂区之后，还包括退火步骤，以激活重掺杂的离子。同样地，还包括形成图15所示的隔离层150以及金属接触160的步骤。上述步骤与传统MOSFET的工艺相同，不再赘述。
如图16a所示，传统对称MOS管漏极电流IDC在一级近似下可以简单表达为：
IDC＝A×(VG-VTH-ISRS)·(VD-IDRS-IDRD) (1)
其中，A为沟道迁移率、电容以及沟道宽长比的乘积；VG和VD分别为栅极和漏极电压；VTH为阈值电压；RS和RD分别为源极电阻17和漏极电阻16。
对于本实施例基于SOI的非对称MOSFET，由于漏端寄生电阻很小，可以忽略非对称MOSFET源端电阻，因此可以忽略源端的电压损失ISRS，非对称MOSFET漏端电阻18为漏端电阻16和源端电阻17的和，因此如图16b所示，本实施例的非对称MOSFET的漏极电流IDA为：
IDA＝A×(VG-VTH)·(VD-IDRS-IDRD) (2)
对比方程(1)和(2)，非对称晶体管的开态电流高于传统晶体管，因此使得非对称晶体管具有更强的驱动能力。
另外，由于绝缘体上硅衬底自身的结构特点，其中顶层的半导体层可以形成为很薄的薄层，例如可以是厚度介于10nm～50nm的薄层，对于全耗尽SOI(FD SOI)，以硅膜未掺杂(本征浓度为1015cm-3)，区分节点在50nm左右，而目前28nm超薄硅膜超薄BOX采用的硅膜厚度为10nm左右，这样的膜厚度在抑制短沟道效应的同时，能够充分利用背偏压对沟道的调制效应。而对于部分耗尽SOI(PD SOI)，普遍硅膜厚度为100nm以上，以130nm PD SOI工艺为例，采用的硅膜厚度最薄为145nm，而在0.2μm FD SOI工艺中，硅膜厚度为50nm。由此通过粒子注入在半导体层中形成源漏时，能能够实现比体硅更浅的源漏结，有效减小晶体管的寄生电容，因而能够制造更高速度、更高效率的晶体管。尤其对于30nm以下的晶体管工艺，采用绝缘体上硅是提高晶体管速度的优良解决方案。
其次，本实施例所述的采用光刻胶层作为保护层，在刻蚀源极隔离侧墙过程中保护漏极区的方案，与传统的非对称MOSFET制造工艺兼容，整个过程不会产生成本的提高。通过控制刻蚀时间等可以精确控制最终保留的源极隔离侧墙的长度，工艺灵活性高，制造的MOSFET成品率高。由此在MOSFET中形成的源极区的轻掺杂区的长度小于漏极区的轻掺杂区的长度，或者使得源极区仅形成重掺杂区，因此源端电阻比漏端电阻更小；同时，由于漏极隔离侧墙的长度比源极隔离侧墙的长度大，因此漏端电容更小。由于存在密勒效应，漏端电容对整个晶体管电容的影响比源端电容更大。因此，本实施例上述非对称MOSFET能够实现更快的开关速度。
实施例二
在本实施例同样提供一种非对称MOSFET的制造方法，与实施例一的不同之处在于，在实施例中，形成图9所示的光刻胶层140之后，如图12所示，在光刻胶层140的遮挡下，对源极隔离侧墙进行刻蚀时，完全去除源极隔离侧墙，只保留漏极隔离侧墙113。然后去除光刻胶层140，对源极区的第二掺杂区和漏极区的第一掺杂区进行重掺杂。如图13所示，分别在源极区和漏极区形成重掺杂区122和112。由于源极隔离侧墙已全部去除，仅保留漏极隔离侧墙，因此，源极区的第二掺杂区完全转换为重掺杂区122，漏极区被漏极隔离侧墙113遮挡的第一掺杂区仍保留原来的轻掺杂浓度，形成漏极区的轻掺杂区111′，未被漏极隔离侧墙113遮挡的第一掺杂区111转换为重掺杂区形成漏极区的重掺杂区112。
形成图13所示的结构之后，如图14所示，还包括在源极区一侧的栅极结构侧壁上形成源极隔离侧墙123′的步骤，以隔离栅极结构与源极区。形成图13所述的重掺杂区之后，还包括退火步骤，以激活重掺杂的离子。同样地，还包括形成图15所示的隔离层150以及金属接触160的步骤。上述步骤与传统MOSFET的工艺相同，不再赘述。
实施例三
本实施例同样提供了一种非对称MOSFET的制造方法，与实施例一和实施例二的相同之处不再赘述，不同之处在于：
在形成图8所示的结构之后，如图17所示，对源极隔离侧墙进行干法刻蚀，干法刻蚀的离子束170以预定的倾斜角α入射至源极隔离侧墙123。在本实施例中，上述源极隔离侧墙123定义为离子束与垂直衬底表面的Y方向之间的夹角。该倾斜角度α介于35°～90°，更优选地，介于60°～80°。在该方法中，通过控制刻蚀时间，倾斜角的角度等来控制源极隔离侧墙的刻蚀去除量。例如，在180nm CMOS工艺中，源极隔离侧墙和漏极隔离侧墙为Si3N4，控制倾斜角度介于60°～80°，刻蚀速率约为300nm/min，因此可以通过设定刻蚀时间来控制源极隔离侧墙的刻蚀量，即控制保留的源极隔离侧墙的长度，使得源极隔离侧墙的长度小于漏极隔离侧墙的长度；或者通过设定刻蚀时间全部去除源极隔离侧墙，，使得源极隔离侧墙的长度为零。然后在对源极区和漏极区进行重掺杂，这与实施例一所述的过程相同，不再赘述。
本实施例通过干法刻蚀对源极隔离侧墙进行去除，通过控制离子束的角度以及刻蚀时间实现对源极隔离侧墙长度的控制，进一步简化了工艺，节省了成本。
实施例四
本实施例提供一种非对称MOSFET，同样参照图11，该非对称MOSFET包括：
衬底，所述衬底包括半导体基底100、形成在所述半导体基底上的埋氧层101以及形成在所述埋氧层上方的半导体层102；在本实施例中，该衬底形成为绝缘体上硅(SOI)，半导体基底100为硅基底，半导体层102为硅，埋氧层可以是SiO2。
形成在所述半导体层上方的栅极结构130；如图11所示，该栅极结构130包括形成在半导体层102上方的栅极隔离层132以及位于栅极隔离层上方的栅极导电层。该栅极隔离层132可以是氧化硅、氮化硅等。该栅极导电层131可以是导电金属钨、钴、镍等，也可以是多晶硅等非金属导电材料。
形成在所述栅极结构周围的所述半导体层中的源极区120及漏极区110；
分别形成在所述栅极结构与所述源极区和所述漏极区之间的源极隔离侧墙123及漏极隔离侧墙113；优选实施例中，如图10所示，所述源极隔离侧墙123的长度LS可以小于漏极隔离侧墙113的长度LD。
其中，所述源极区及所述漏极区包括分别位于所述源极隔离侧墙及漏极隔离侧墙下方的轻掺杂区121′及111′，以及位于轻掺杂区外围的重掺杂区122和112。如图11所示，所述源极区的轻掺杂区121的长度小于所述漏极区的轻掺杂区111的长度。
在本实施例的一优选实施例中，如图14所示，漏极区包括形成在漏极隔离层墙下方的轻掺杂区111′以及位于轻掺杂区外围的重掺杂区112，而源极区仅包括重掺杂区122，没有轻掺杂区。
如图15所示，上述MOSFET还包括形成在源极区、漏极区以及栅极结构上方的隔离层150以及形成在所述隔离层中分别与源极区、漏极区和栅极结构导通的金属接触160。
实施例五
本实施例提供一种半导体器件，该半导体器件包括衬底以及形成在半导体层上方的多个栅极结构；形成在所述栅极结构周围的所述半导体层中多个源极区及多个漏极区；
分别形成在所述栅极结构与所述源极区和所述漏极区之间的源极隔离侧墙及漏极隔离侧墙；所述源极区及所述漏极区包括分别位于所述源极隔离侧墙及漏极隔离侧墙下方的轻掺杂区，以及位于所述轻掺杂区外围的重掺杂区，所述源极区的轻掺杂区的长度小于所述漏极区的轻掺杂区的长度，或者所述源极区的轻掺杂区的长度为零。
在本实施例中，所述衬底包括半导体基底、形成在所述半导体基底上的埋氧层以及形成在所述埋氧层上方的半导体层。可选地，该衬底为绝缘体上硅(SOI)，半导体基底100为硅基底，半导体层102为硅，埋氧层可以是SiO2。多个源极区、漏极区及对应的栅极结构形成为实施例三所述的非对称MOSFET，并且多个非对称MOSFET可以有多种排布方式，例如可以以源极区/源极区相邻的方式排列，漏极区/源极区相邻的方式排列或者漏极区/漏极区相邻的方式排列，或者以源极区/源极区相邻，漏极区/源极区相邻及漏极区/漏极区相邻的方式交替排列。多种排列方式能够增加实际电路使用的多样性。
在本实施例的优选实施例中，如图18所示，多个非对称MOSFET以源极区/源极区相邻，漏极区/源极区相邻及漏极区/漏极区相邻的方式交替排列。在更加优选的实施例中，漏极/漏极相邻的排布中，相邻的漏极之间的第一间隔距离为d1，源极/漏极相邻的排布中，相邻的源极和漏极之间的第二间隔距离为d2，源极/源极相邻的排布中，相邻的源极之间的第三间隔距离为d3。上述第一间隔距离d1、第二间隔距离d2和第三间隔距离d3与晶圆加工厂具体工艺的程序设计规则相关，可以根据实际的生成条件具体设定，使其相同或者不同，例如可以使得d1＞d2＞d3。多个非对称MOSFET不同的排布版图形成的寄生效应不同，可以根据实际需要作出不同的排布版图，由此增加设计的灵活性和丰富性。
由于实施例三所述的非对称MOSFET的漏端电容更小并且，漏端电容对整个晶体管电容的影响比源端电容更大，因此，当需要高速晶体管时，就要尽量避免寄生的电容过大，此时可以采用上述漏极/漏极相对的排布方式。如果需要大的滤波电容，则要考虑寄生电容大的排布，例如上述源极/源极相对的排布方式。
本实施例所述的排布方式不需要增加光掩模版，也不会增加工艺控制的复杂度和倾斜角的控制难度，同时增加了实际电路使用中的丰富度。
如上所述，本发明提供的非对称MOSFET及其制造方法以及半导体器件，至少具备如下有益技术效果：
由于绝缘体上硅衬底自身的特点，使得绝缘体上硅比体硅能够实现更浅的源漏结，因而能够制造更高速度的晶体管。尤其对于30nm以下的晶体管工艺，采用绝缘体上硅是提高晶体管速度的优良解决方案。
另外，本发明采用光刻胶层作为保护层，在刻蚀源极隔离侧墙过程中保护漏极区的方案，与传统的非对称MOSFET制造工艺兼容，整个过程不会产生成本的提高。通过控制刻蚀时间等可以精确控制最终保留的源极隔离侧墙的长度，工艺灵活性高，制造的MOSFET成品率高。由此在MOSFET中形成的源极区的轻掺杂区的长度小于漏极区的轻掺杂区的长度，或者使得源极区仅形成重掺杂区，因此源端电阻比漏端电阻更小；同时，由于漏极隔离侧墙的长度比源极隔离侧墙的长度大，因此漏端电容更小。由于存在密勒效应，漏端电容对整个晶体管电容的影响比源端电容更大。因此，本实施例上述非对称MOSFET能够实现更快的开关速度。
本发明实现半导体器件中非对称MOSFET的不同的排布方式，不需要增加光掩模版，也不会增加工艺控制的复杂度和倾斜角的控制难度，同时增加了实际电路使用中的丰富度。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (15)

1.一种非对称MOSFET的制造方法，其特征在于，包括以下步骤：
提供衬底，所述衬底包括半导体基底、形成在所述半导体基底上的埋氧层以及形成在所述埋氧层上方的半导体层，所述半导体层上方形成有栅极结构，在所述栅极结构两侧的所述半导体层中形成源极区及漏极区的第一掺杂区和第二掺杂区；
在所述栅极结构的两侧分别形成源极隔离侧墙和漏极隔离侧墙；
对所述源极隔离侧墙进行处理，使得所述源极隔离侧墙的长度小于所述漏极隔离侧墙的长度；
在所述栅极、所述源极隔离侧墙和所述漏极隔离侧墙周围的所述衬底中形成源极区及漏极区的重掺杂区。
2.根据权利要求1所述的非对称MOSFET的制造方法，其特征在于，对所述源极侧墙进行处理，使得所述源极侧墙的长度小于所述漏极侧墙的长度，还包括以下步骤：
在所述漏极区及所述漏极隔离侧墙上方形成光刻胶层，以遮蔽所述漏极隔离侧墙；
对所述源极隔离侧墙进行刻蚀，控制刻蚀时间以控制刻蚀后的所述源极隔离侧墙的长度。
3.根据权利要求2所述的非对称MOSFET的制造方法，其特征在于，在所述漏极区及所述漏极隔离侧墙上方形成光刻胶，以遮蔽所述漏极隔离侧墙，还包括在所述栅极结构的至少靠近所述漏极区的所述栅极结构上方形成所述光刻胶。
4.根据权利要求1所述的非对称MOSFET的制造方法，其特征在于，对所述源极侧墙进行处理，使得所述源极侧墙的长度小于所述漏极侧墙的长度，还包括以下步骤：
对所述源极隔离侧墙进行干法刻蚀，其中所述干法刻蚀的离子束以预定的倾斜角入射至所述源极隔离侧墙，控制所述倾斜角的角度及所述干法刻蚀的时间以控制刻蚀后的所述源极隔离侧墙的长度。
5.根据权利要求4所述的非对称MOSFET的制造方法，其特征在于，所述倾斜角介于35°～90°。
6.根据权利要求5所述的非对称MOSFET的制造方法，其特征在于，所述倾斜角介于60°～80°。
7.根据权利要求1所述的非对称MOSFET的制造方法，其特征在于，对所述源极隔离侧墙进行处理，使得所述源极隔离侧墙的长度小于所述漏极隔离侧墙的长度还包括：对所述源极隔离侧墙进行处理，去除所述源极隔离侧墙。
8.根据权利要求1所述的非对称MOSFET的制造方法，其特征在于，所述衬底为绝缘体上硅衬底。
9.一种非对称MOSFET，其特征在于，包括：
衬底，所述衬底包括半导体基底、形成在所述半导体基底上的埋氧层以及形成在所述埋氧层上方的半导体层；
形成在所述半导体层上方的栅极结构；
形成在所述栅极结构周围的所述半导体层中的源极区及漏极区；
分别形成在所述栅极结构与所述源极区和所述漏极区之间的源极隔离侧墙及漏极隔离侧墙；
其中，所述源极区及所述漏极区包括分别位于所述源极隔离侧墙及漏极隔离侧墙下方的轻掺杂区，以及位于所述轻掺杂区外围的重掺杂区，所述源极区的轻掺杂区的长度小于所述漏极区的轻掺杂区的长度。
10.一种非对称MOSFET，其特征在于，包括：
衬底，所述衬底包括半导体基底、形成在所述半导体基底上的埋氧层以及形成在所述埋氧层上方的半导体层；
形成在所述半导体层上方的栅极结构；
形成在所述栅极结构周围的所述半导体层中的源极区及漏极区；
分别形成在所述栅极结构与所述源极区和所述漏极区之间的源极隔离侧墙及漏极隔离侧墙；
其中，所述源极区包括位于所述源极隔离侧墙下方的重掺杂区，所述漏极区包括位于漏极隔离侧墙下方的轻掺杂区以及位于所述轻掺杂区外围的重掺杂区。
11.根据权利要求9或10所述的非对称MOSFET，其特征在于，所述源极隔离侧墙的长度小于所述漏极隔离侧墙的长度。
12.根据权利要求11所述的非对称MOSFET，其特征在于，所述栅极结构包括形成在所述半导体层上方的栅极隔离层以及形成在所述栅极隔离层上方的导电层。
13.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括半导体基底、形成在所述半导体基底上的埋氧层以及形成在所述埋氧层上方的半导体层；
形成在所述半导体层上方的多个栅极结构；
形成在所述栅极结构周围的所述半导体层中多个源极区及多个漏极区；
分别形成在所述栅极结构与所述源极区和所述漏极区之间的源极隔离侧墙及漏极隔离侧墙；所述源极区及所述漏极区包括分别位于所述源极隔离侧墙及漏极隔离侧墙下方的轻掺杂区，以及位于所述轻掺杂区外围的重掺杂区，所述源极区的轻掺杂区的长度小于所述漏极区的轻掺杂区的长度，或者所述源极区的轻掺杂区的长度为零；
其中，多个所述源极区和所述漏极区在所述衬底上以源极区/源极区相邻、源极区/漏极区相邻以及漏极区/漏极区相邻中的一种方式排布或者多种交替的方式排布。
14.根据权利要求13所述的半导体器件，其特征在于，多个所述源极区和所述漏极区在所述衬底上以源极/源极相邻、源极/漏极相邻以及漏极/漏极相邻的方式交替排列。
15.根据权利要求13所述的半导体器件，其特征在于，相邻所述源极区和/或漏极区之间由隔离结构相互隔离，所述隔离结构形成在所述衬底的所述半导体层中。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114171586A (zh) * 2022-02-10 2022-03-11 晶芯成(北京)科技有限公司 一种半导体装置及其制造方法
CN114189249A (zh) * 2022-02-14 2022-03-15 微龛(广州)半导体有限公司 开环小数分频器及时钟系统

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5828104A (en) * 1994-09-01 1998-10-27 Nec Corporation MOS structure device having asymmetric LDD structure and fabrication method thereof
US6982216B1 (en) * 2004-10-27 2006-01-03 Sony Corporation MOSFET having reduced parasitic resistance and method of forming same
US20080233691A1 (en) * 2007-03-23 2008-09-25 Kangguo Cheng Method of forming asymmetric spacers and methods of fabricating semiconductor device using asymmetric spacers
CN101800179A (zh) * 2010-02-05 2010-08-11 上海宏力半导体制造有限公司 一种非对称型mosfet的制造方法
CN102044438A (zh) * 2009-10-23 2011-05-04 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制造方法
CN102364663A (zh) * 2011-11-10 2012-02-29 上海华力微电子有限公司 栅极侧墙刻蚀方法、mos器件制造方法以及mos器件
CN102610527A (zh) * 2012-03-23 2012-07-25 上海华力微电子有限公司 提高共源运算放大器频率特性的mos器件制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5828104A (en) * 1994-09-01 1998-10-27 Nec Corporation MOS structure device having asymmetric LDD structure and fabrication method thereof
US6982216B1 (en) * 2004-10-27 2006-01-03 Sony Corporation MOSFET having reduced parasitic resistance and method of forming same
US20080233691A1 (en) * 2007-03-23 2008-09-25 Kangguo Cheng Method of forming asymmetric spacers and methods of fabricating semiconductor device using asymmetric spacers
CN102044438A (zh) * 2009-10-23 2011-05-04 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制造方法
CN101800179A (zh) * 2010-02-05 2010-08-11 上海宏力半导体制造有限公司 一种非对称型mosfet的制造方法
CN102364663A (zh) * 2011-11-10 2012-02-29 上海华力微电子有限公司 栅极侧墙刻蚀方法、mos器件制造方法以及mos器件
CN102610527A (zh) * 2012-03-23 2012-07-25 上海华力微电子有限公司 提高共源运算放大器频率特性的mos器件制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114171586A (zh) * 2022-02-10 2022-03-11 晶芯成(北京)科技有限公司 一种半导体装置及其制造方法
CN114171586B (zh) * 2022-02-10 2022-05-24 晶芯成(北京)科技有限公司 一种半导体装置及其制造方法
CN114189249A (zh) * 2022-02-14 2022-03-15 微龛(广州)半导体有限公司 开环小数分频器及时钟系统
CN114189249B (zh) * 2022-02-14 2022-05-17 微龛(广州)半导体有限公司 开环小数分频器及时钟系统

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