CN104282754A - 高性能高集成度l形栅控肖特基势垒隧穿晶体管 - Google Patents
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- 230000004888 barrier function Effects 0.000 title claims abstract description 54
- 230000005641 tunneling Effects 0.000 title claims abstract description 49
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 61
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 61
- 239000010703 silicon Substances 0.000 claims abstract description 61
- 239000002210 silicon-based material Substances 0.000 claims abstract description 16
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 43
- 230000010354 integration Effects 0.000 claims description 19
- 239000012212 insulator Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 7
- 230000009471 action Effects 0.000 claims description 6
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 229910052593 corundum Inorganic materials 0.000 claims description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical group [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910001845 yogo sapphire Inorganic materials 0.000 claims description 3
- 230000005669 field effect Effects 0.000 abstract description 12
- 230000000694 effects Effects 0.000 abstract description 10
- 239000000463 material Substances 0.000 abstract description 5
- 208000021046 prostate intraepithelial neoplasia Diseases 0.000 description 14
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
Landscapes
- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明涉及一种高性能高集成度L形栅控肖特基势垒隧穿晶体管，采用源电极与本征硅源区间形成的肖特基势垒作为器件的隧穿势垒，利用其势垒高度小于硅禁带宽度的特点，在无需引入比硅禁带宽度更窄的材料的前提下，实现比普通基于硅材料的PIN型隧穿场效应晶体管更高的隧穿几率，以此提高亚阈值斜率和器件的电流导通能力；采用L形栅电极来控制具有凹槽结构特征的本征硅沟道区，一方面对肖特基势垒宽度具有良好的控制作用，一方面减弱栅电极对重掺杂漏极区的控制作用，实现具有陡峭亚阈值斜率、良好开关特性、高导通电流以及反向低泄漏电流和静态功耗的适合作为深纳米级集成电路设计基本单元的高性能高集成度L形栅控肖特基势垒隧穿晶体管。
Description
技术领域
本发明涉及超大规模集成电路制造领域，涉及一种适用于超高集成度集成电路制造的一种高性能高集成度L形栅控肖特基势垒隧穿晶体管的具体结构、结构单元及其阵列的制造方法。
背景技术
当前，基于硅材料的PIN型隧穿场效应晶体管(TFETs)，由于其有潜质具备更好的开关特性及更低的功耗，因此有可能取代MOSFETs器件而成为深纳米级超大规模集成电路逻辑单元或存储单元。然而，对比于MOSFETs器件，其劣势在于，PIN型隧穿场效应晶体管的亚阈值斜率只是在局部超过MOSFETs器件，随着栅电极电压的升高，亚阈值斜率减小，且正向导通电流过小。此外，PIN型隧穿场效应晶体管的漏极区为重掺杂的N型区，该区域的结构特征和MOSFETs器件的漏极区相类似, 和MOSFETs器件相同，当栅电极电压反向偏置，漏电极电压正向偏置时，器件会导致漏极区附近的能带弯曲显著加强，这会激发能带之间的隧穿效应增强，从而产生较大的泄漏电流。因此，为实现具有商用化价值的新一代深纳米级器件，PIN型隧穿场效应晶体管所面临的上述问题有待解决。为提高PIN隧穿晶体管的电学特性，目前的主要解决方案是在器件的隧穿部分引入化合物半导体、锗化硅或锗等禁带宽度更窄的半导体材料，并以此提升PIN隧穿晶体管的亚阈值斜率，增大导通电流。然而这样方法使工艺步骤繁琐，不利于简化步骤和节约生产成本；另外，采用高介电常数绝缘材料作为栅极与衬底之间的绝缘介质层，可以部分改善栅极对沟道电场分布的控制能力，但不能从本质上提高硅材料的隧穿几率，因此对于亚阈值斜率、导通状态下电流的驱动能力等方面的电学特性的改善有限。而器件的反向泄漏电流则也会随着反向栅极作用的增强而增大。综上，一些现有的改良设计均不能从根本上显著提高PIN型隧穿晶体管的电学特性。
此外，肖特基势垒MOSFETs晶体管，作为PIN型隧穿场效应晶体管的前期技术，利用在非本征半导体的两端分别形成相对于导带和价带的源、漏肖特基势垒，并通过栅极来控制电流的大小。这种器件需要在源、漏两端引入不同的硅化物材料来分别实现对于导带和价带的肖特基势垒。并且在重掺杂的非本征半导体表面形成肖特基势垒是极为困难的，重掺杂本身也严重减弱了栅极对源区和漏区电场分布和载流子分布的控制能力。因此很难实现高性能的实用型肖特基势垒MOSFETs晶体管。
发明内容
发明目的
为提高隧穿晶体管的亚阈值斜率，增强隧穿晶体管的导通能力，减小隧穿晶体管的反向泄漏电流，本发明提供一种高性能高集成度L形栅控肖特基势垒隧穿晶体管的结构及其制造方法。
技术方案
本发明是通过以下技术方案来实现的：
一种高性能高集成度L形栅控肖特基势垒隧穿晶体管，其特征在于： 包括SOI晶圆的硅衬底，SOI晶圆的硅衬底上方为SOI晶圆的绝缘层，SOI晶圆的绝缘层上方为单晶硅凹槽，相邻单晶硅凹槽之间通过绝缘介质层彼此绝缘，单晶硅凹槽的两端上方分别为未经掺杂的高纯度单晶硅材料所组成的本征硅源区和单晶硅材料经过扩散或离子注入后形成的重掺杂漏区，单晶硅凹槽内部也由未经过掺杂的高纯度单晶硅材料所组成，重掺杂漏区与其上方的漏电极形成良好的欧姆接触，而本征硅源区与其上方的源电极形成肖特基接触，栅极绝缘层附着于本征硅源区的外侧壁表面和单晶硅凹槽的内侧壁表面，栅极绝缘层上方附有栅电极，源电极、栅电极和漏电极之间通过绝缘介质层彼此绝缘。
源电极与本征硅源区之间接触并形成的肖特基势垒，其接触势垒高度小于本征硅的禁带宽度。
栅电极呈英文大写字母L形，其附着于栅极绝缘层之上，对单晶硅凹槽及本征硅源区起控制作用。
栅极绝缘层是通过对单晶硅凹槽的内部通过淀积和刻蚀工艺生成的具有高介电常数的绝缘材料介质层，所述的具有高介电常数的绝缘材料介质层为二氧化铪、四氮化三硅或三氧化二铝。
优点及效果
本发明具有如下优点及有益效果：
（1）优秀的电流导通能力。
本发明在源电极和本征硅源区之间形成肖特基接触，利用接触所形成的肖特基势垒作为器件的隧穿势垒，利用其势垒高度小于硅的禁带宽度的特点，因此无需引入化合物半导体、锗化硅或锗等禁带宽度更窄的材料便可实现比普通基于硅材料的PIN型隧穿场效应晶体管更高的隧穿几率，也因此可以提高亚阈值斜率和器件的电流导通能力，因此在简化工艺和降低生产成本的同时，改善了隧穿晶体管的亚阈值特性和导通能力；
（2）良好的开关特性
采用未经掺杂工艺的本征硅源区作为肖特基势垒的形成区域，一方面，未经掺杂的硅与金属之间比掺杂过的硅与金属之间更易形成肖特基势垒；另一方面，栅电极对未经掺杂过的本征硅源区的电场、电势也有更强的控制作用，因此肖特势垒厚度也更易于调节，这使得本发明对比于普通PIN型隧穿晶体管具有更好的开关特性。
（3）低泄漏电流和高集成度
采用L形的栅电极来控制具有凹槽结构特征的本征硅沟道区，一方面减弱栅电极对重掺杂漏极区的控制作用，在不影响器件亚阈值特性和导通能力的前提下，有效降低反向泄漏电流，使得器件具有更好的反向特性和静态特性；另一方面，受控于具有L形栅电极的本征单晶硅凹槽形沟道设计，对比于普通平面形凹槽，不额外增加芯片面积，同时显著增加了器件沟道的有效长度，有助于降低短沟道效应所导致的亚阈值特性的降低，适合作为高集成度集成电路的基本单元。
（4）工艺步骤简单、工艺难度低。
本征硅源区和单晶硅凹槽为未经掺杂工艺的高纯度本征硅材料形成。对比于普通PIN型隧穿场效应晶体管，由于无需形成高掺杂的P+型源区，而只需进行一次对于漏区的N+型离子注入，特别是对于30纳米以下的极小尺寸器件，简化了工艺步骤并降低了工艺难度。
附图说明
图1为本发明高性能高集成度L形栅控肖特基势垒隧穿晶体管在SOI衬底上形成的二维结构示意图；
图2至图8为本发明高性能高集成度L形栅控肖特基势垒隧穿晶体管的结构单元及其阵列的制备方法的一个具体实例的工艺流程图。
图2是步骤一示意图，
图3是步骤二示意图，
图4是步骤三示意图，
图5是步骤四示意图，
图6是步骤五示意图。
图7是步骤六示意图，
图8是步骤七示意图，
附图标记说明：
1、源电极；2、漏电极；3、本征硅源区；4、重掺杂漏区；5、栅电极；6、栅极绝缘层；7、绝缘介质层；8、单晶硅凹槽；9、SOI晶圆的绝缘层；10、SOI晶圆的硅衬底。
具体实施方式
本发明提供一种具有高性能高集成度L形栅控肖特基势垒隧穿晶体管，无需引入化合物半导体、锗化硅或锗等比硅禁带宽度更窄的材料作为器件的隧穿部分，而是利用源电极和未经掺杂的本征硅源区之间形成的肖特基接触势垒作为器件的隧穿势垒，利用其肖特基势垒高度小于硅禁带宽度，因此载流子隧穿几率高于硅导带和价带间的隧穿几率的这一特点，来提高隧穿晶体管的导电能力，并通过具有英文大写字母L形的栅电极作为器件的开关控制电极，一方面通过栅电极电压的改变对本征硅源区的肖特基势垒宽度加以控制，使本发明所提供的这种隧穿晶体管具有更好的亚阈值特性和开关特性；另一方面采用L形的栅电极来控制具有凹槽结构特征的本征硅沟道区，通过减弱栅电极对重掺杂漏极区的控制作用，在不影响器件亚阈值特性和导通能力的前提下，有效降低反向泄漏电流，使得器件具有更好的反向特性和静态特性。
本发明所提供的这种具有高性能高集成度L形栅控肖特基势垒隧穿晶体管，以N型器件为例，说明其具体的工作原理为：栅电极5处于低电位时，本征硅源区3内的能带向上弯曲，受栅电极场效应的影响，一方面，本征硅源区3和单晶硅凹槽8的导带处于几近空带的状态，本征硅源区3与源电极1之间所形成的肖特基势垒厚度也有所增加，使得源电极1一侧的电子很难通过隧穿效应流入导带形成电流，另一方面，而本征硅源区3的价带则有少量电子流入金属一侧形成少量价带空穴，这使得本征硅源区3呈现出弱P型，此时，若漏电极电压正偏，这在本征硅源区3、单晶硅凹槽8和N型掺杂的重掺杂漏极三者之间形成了反向偏置的PIN结构，能够通过器件的工作电流只有N型的重掺杂漏区4附近通过导带和价带之间的隧穿效应所产生的泄漏电流，由于本发明采用具有英文字母L形的栅电极构造，削弱了栅电极对重掺杂漏区4附近的控制能力，因此减小栅电极反向偏置时，由带间隧穿所产生的隧穿电流，因此器件此时处于良好的高阻关断状态；随着栅电极电压的提高，本征硅源区3与源电极1之间接触的一端的能带逐渐由向上弯曲转变为向下弯曲，当向下弯曲程度较大时，肖特基势垒的厚度也随之变得很薄，这使得电子由源电极一侧向本征硅源区导带隧穿的几率不断增大，因而导致隧穿电流的增加，隧穿至本征硅源区3导带的电子在栅电极场效应的作用下，在本征硅源区3和单晶硅凹槽8与栅极绝缘层6之间形成的界面处形成电子沟道，与重掺杂漏区连接而形成电子导通的沟道；当栅电极5处于高电位时，本征硅源区3内的能带向下弯曲严重，肖特基势垒隧穿效应明显，因此产生大量由源电极流向漏电极的电子电流，本征硅源区一侧处于低阻状态，器件也随之处于开启状态。
综上，通过上述具体实施方式实现本发明所提出的具有高性能高集成度L形栅控肖特基势垒隧穿晶体管，对比于普通PIN型隧穿场效应晶体管，无论是反向特性、亚阈值特性还是器件的导通能力均有明显提升。
为达到本发明所述的器件功能，本发明所提出的这种高性能高集成度L形栅控肖特基势垒隧穿晶体管，其核心结构特征为：
1. 将源电极1和本征硅源区3之间形成肖特基接触势垒作为器件的隧穿势垒，并利用该肖特基势垒高度低于硅材料自身禁带宽度的这一特点，在不引入化合物半导体、锗化硅或锗等禁带宽度比硅更窄的材料的前提下，提高器件的隧穿几率，进而提高器件的开关特性和电流导通能力。
2. 本征硅源区3和单晶硅凹槽8为未经掺杂工艺的高纯度本征硅材料形成。对比于普通PIN型隧穿场效应晶体管，由于无需形成高掺杂的P+型源区，而只需进行一次对于漏区的N+型离子注入，特别是对于30纳米以下的极小尺寸器件，简化了工艺步骤并降低了工艺难度。
3. 本发明所提出的高性能高集成度L形栅控肖特基势垒隧穿晶体管，通过具有英文大写字母L形结构特征的栅电极，在不影响对器件沟道区控制的同时，显著减弱了栅电极对重掺杂漏区的控制能力，因此有助于减小栅电极反偏、漏电极正偏时所产生的反向泄漏电流，使器件具有更好的反向特性和更低的静态功耗。
下面结合附图对本发明做进一步的说明：
如图1所示为本发明所提出的高性能高集成度L形栅控肖特基势垒隧穿晶体管在SOI衬底上形成的二维结构示意图。具体结构包括SOI晶圆的硅衬底10上方为SOI晶圆的绝缘层9，SOI晶圆的绝缘层9上方为单晶硅凹槽8，相邻单晶硅凹槽8之间通过绝缘介质层7彼此绝缘，单晶硅凹槽8的两端上方分别为未经掺杂的高纯度单晶硅材料所组成的本征硅源区3和单晶硅材料经过扩散或离子注入后形成的重掺杂漏区4，单晶硅凹槽8内部也由未经过掺杂的高纯度单晶硅材料所组成，重掺杂漏区4与其上方的漏电极2形成良好的欧姆接触，而本征硅源区3与其上方的源电极1形成肖特基接触，栅极绝缘层6附着于本征硅源区3的外侧壁表面和单晶硅凹槽8的内侧壁表面。
栅极绝缘层上方附有栅电极5，源电极1、栅电极5和漏电极2之间通过绝缘介质层7彼此绝缘。源电极1与本征硅源区3接触并形成的肖特基接触，其接触的势垒高度小于本征硅的禁带宽度。
栅电极5具有英文大写字母L形，其附着于栅极绝缘层6之上，对单晶硅凹槽8及本征硅源区3起控制作用。
栅极绝缘层6是通过对单晶硅凹槽8的内部通过淀积和刻蚀工艺生成的具有高介电常数的绝缘材料介质层，所述的具有高介电常数的绝缘材料介质层为二氧化铪、四氮化三硅或三氧化二铝。
本发明这种高性能高集成度L形栅控肖特基势垒隧穿晶体管的单元及阵列的具体制造工艺步骤如下：
步骤一、提供一个高纯度SOI晶圆，SOI晶圆的下方为SOI晶圆的硅衬底10，SOI晶圆上方为用于形成单晶硅凹槽8的高纯度本征硅薄膜，二者之间为SOI晶圆的绝缘层9，通过光刻、刻蚀等工艺在所提供的SOI晶圆的绝缘层9上形成一系列如图2所示的长方体状的用于形成单晶硅凹槽8的单晶硅孤岛阵列；
步骤二、如图3所示，在单晶硅孤岛阵列上方通过淀积绝缘介质后，抛平表面并进行局部离子注入工艺，形成重掺杂漏区4，之后去除SOI晶圆上表面残留的绝缘介质后，初步形成用作隔离器件单元的绝缘介质层7；
步骤三、如图4所示，通过刻蚀工艺，将单晶硅孤岛阵列的每一个单元刻蚀成单晶硅凹槽8；
步骤四、如图5所示，在上述步骤基础上在晶圆表面淀积具有高介电常数的绝缘介质，抛平表面后再通过刻蚀工艺初步形成栅极绝缘层6；
步骤五、在上述步骤的基础上在晶圆表面淀积金属或多晶硅，抛平表面后通过刻蚀工艺分别刻蚀掉右上角的多晶硅区域和临近重掺杂漏极4的栅极绝缘层6，以次生成如图6所示的L形栅电极5和栅极绝缘层6；
步骤六、如图7所示，在上述步骤基础上在晶圆表面淀积绝缘介质，抛平表面后进一步生成绝缘介质层7。
步骤七、如图8所示，在上述步骤基础上在晶圆表面通过刻蚀工艺刻蚀掉单晶硅凹槽8两端上方的绝缘介质层7以生成源、漏通孔，并分别在源、漏通孔中注入金属以生成源电极1和漏电极2，其中源电极1和单晶硅凹槽8形成肖特基接触，单晶硅凹槽8与源电极1接触处形成器件的本征硅源区3，漏电极2和重掺杂漏区4形成良好的欧姆接触。
Claims (4)
1.一种高性能高集成度L形栅控肖特基势垒隧穿晶体管，其特征在于： 包括SOI晶圆的硅衬底（10），SOI晶圆的硅衬底（10）上方为SOI晶圆的绝缘层（9），SOI晶圆的绝缘层（9）上方为单晶硅凹槽（8），相邻单晶硅凹槽（8）之间通过绝缘介质层（7）彼此绝缘，单晶硅凹槽（8）的两端上方分别为未经掺杂的高纯度单晶硅材料所组成的本征硅源区（3）和单晶硅材料经过扩散或离子注入后形成的重掺杂漏区（4），单晶硅凹槽（8）内部也由未经过掺杂的高纯度单晶硅材料所组成，重掺杂漏区（4）与其上方的漏电极（2）形成良好的欧姆接触，而本征硅源区（3）与其上方的源电极（1）形成肖特基接触，栅极绝缘层（6）附着于本征硅源区（3）的外侧壁表面和单晶硅凹槽（8）的内侧壁表面，栅极绝缘层上方附有栅电极（5），源电极（1）、栅电极（5）和漏电极（2）之间通过绝缘介质层（7）彼此绝缘。
2. 根据权利要求1所述的高性能高集成度L形栅控肖特基势垒隧穿晶体管，其特征在于：源电极（1）与本征硅源区（3）之间接触并形成的肖特基势垒，其接触势垒高度小于本征硅的禁带宽度。
3.根据权利要求1所述的高性能高集成度L形栅控肖特基势垒隧穿晶体管，其特征在于：栅电极（5）呈英文大写字母L形，其附着于栅极绝缘层（6）之上，对单晶硅凹槽（8）及本征硅源区（3）起控制作用。
4.根据权利要求1所述的高性能高集成度L形栅控肖特基势垒隧穿晶体管，其特征在于：栅极绝缘层（6）是通过对单晶硅凹槽（8）的内部通过淀积和刻蚀工艺生成的具有高介电常数的绝缘材料介质层，所述的具有高介电常数的绝缘材料介质层为二氧化铪、四氮化三硅或三氧化二铝。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201310597784.6A CN104282754B (zh) | 2013-11-20 | 2013-11-20 | 高集成度l形栅控肖特基势垒隧穿晶体管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310597784.6A CN104282754B (zh) | 2013-11-20 | 2013-11-20 | 高集成度l形栅控肖特基势垒隧穿晶体管 |
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| Publication Number | Publication Date |
|---|---|
| CN104282754A true CN104282754A (zh) | 2015-01-14 |
| CN104282754B CN104282754B (zh) | 2017-10-20 |
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ID=52257463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310597784.6A Expired - Fee Related CN104282754B (zh) | 2013-11-20 | 2013-11-20 | 高集成度l形栅控肖特基势垒隧穿晶体管 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104282754B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109935631A (zh) * | 2019-03-24 | 2019-06-25 | 西安电子科技大学 | 无掺杂的l形隧穿场效应晶体管及其制备方法 |
| CN112599603A (zh) * | 2020-12-16 | 2021-04-02 | 西安电子科技大学 | 基于纵向肖特基源隧穿结的准垂直场效应晶体管及方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060125041A1 (en) * | 2004-12-14 | 2006-06-15 | Electronics And Telecommunications Research Institute | Transistor using impact ionization and method of manufacturing the same |
| CN101771079A (zh) * | 2009-12-30 | 2010-07-07 | 复旦大学 | 一种源极为肖特基结的隧穿晶体管结构及其制造方法 |
| CN102054870A (zh) * | 2010-10-26 | 2011-05-11 | 清华大学 | 一种半导体结构及其形成方法 |
| CN102142461A (zh) * | 2011-01-07 | 2011-08-03 | 清华大学 | 栅控肖特基结隧穿场效应晶体管及其形成方法 |
| CN102169897A (zh) * | 2010-02-26 | 2011-08-31 | 株式会社东芝 | 半导体装置及其制造方法 |
-
2013
- 2013-11-20 CN CN201310597784.6A patent/CN104282754B/zh not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060125041A1 (en) * | 2004-12-14 | 2006-06-15 | Electronics And Telecommunications Research Institute | Transistor using impact ionization and method of manufacturing the same |
| CN101771079A (zh) * | 2009-12-30 | 2010-07-07 | 复旦大学 | 一种源极为肖特基结的隧穿晶体管结构及其制造方法 |
| CN102169897A (zh) * | 2010-02-26 | 2011-08-31 | 株式会社东芝 | 半导体装置及其制造方法 |
| CN102054870A (zh) * | 2010-10-26 | 2011-05-11 | 清华大学 | 一种半导体结构及其形成方法 |
| CN102142461A (zh) * | 2011-01-07 | 2011-08-03 | 清华大学 | 栅控肖特基结隧穿场效应晶体管及其形成方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109935631A (zh) * | 2019-03-24 | 2019-06-25 | 西安电子科技大学 | 无掺杂的l形隧穿场效应晶体管及其制备方法 |
| CN109935631B (zh) * | 2019-03-24 | 2020-10-09 | 西安电子科技大学 | 无掺杂的l形隧穿场效应晶体管及其制备方法 |
| CN112599603A (zh) * | 2020-12-16 | 2021-04-02 | 西安电子科技大学 | 基于纵向肖特基源隧穿结的准垂直场效应晶体管及方法 |
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| Publication number | Publication date |
|---|---|
| CN104282754B (zh) | 2017-10-20 |
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