CN112071909A - 三维金属-氧化物场效应晶体管及制备方法 - Google Patents
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Abstract
本发明提供一种三维金属‑氧化物场效应晶体管及制备方法，制备方法包括：提供半导体衬底，其形成有浅沟槽隔离结构，于浅沟槽隔离结构两侧刻蚀出侧沟槽，侧沟槽由半导体衬底及浅沟槽隔离结构围成；于侧沟槽及半导体衬底表面形成栅介质层及栅电极层，并刻蚀栅电极层及栅介质层以形成栅结构，栅结构与侧沟槽交叉；于栅结构两侧的半导体衬底中形成源区及漏区，侧沟槽与源区及漏区连接或交叠，且深度小于源区及漏区的PN结深度。本发明在浅沟槽隔离结构两侧刻蚀出侧沟槽，且栅介质层及栅氧化层覆盖侧沟槽衬底侧表面，以使得源区及漏区之间的栅极沟道由二维变三维，可在不改变沟道长度的前提下增大栅沟道宽度，提高MOSFET的器件性能。
Description
技术领域
本发明属于半导体集成电路设计及制造领域，特别是涉及一种三维金属-氧化物场效应晶体管及制备方法。
背景技术
随着器件尺寸的缩小，当MOS管沟道缩短到一定程度，就会出现短沟道效应，其主要表现在MOS管沟道中的载流子出现速度饱和现象。在MOS管沟道较长、电场较小的情况下，载流子的速度正比于电场，即载流子的迁移率是个常数。然而在沟道电场强度很高情况下，载流子的速度将由于散射效应而趋于饱和。广义的短沟道效应包括：
1)阈值电压随沟道长度的减小以及沟道长度的变窄而变化，短沟道MOS器件随沟道长度变小，阈值电压减小；窄沟道MOS器件随沟道宽度变小，阈值电压增大。
2)沟道电场因沟道变短而增大导致迁移率调制效应，使载流子速度饱和，饱和漏源电压和饱和漏电流相比于长沟道的理论之减小。
3)亚阈特性变坏，例如：影响阈值电压的短沟、窄沟效应沟道长度减小到一定程度后，源、漏结的耗尽区在整个沟道中所占的比重增大，栅下面的硅表面形成反型层所需的电荷量减小，因而阈值电压减小。同时衬底内耗尽区沿沟道宽度侧向展宽部分的电荷使阈值电压增加。当沟道宽度减小到与耗尽层宽度同一量级时，阈值电压增加变得十分显著。短沟道器件阈值电压对沟道长度的变化非常敏感。迁移率场相关效应及载流子速度饱和效应低场下迁移率是常数，载流子速度随电场线性增加。高场下迁移率下降，载流子速度达到饱和，不再与电场有关。速度饱和对器件的影响一个是使漏端饱和电流大大降低，另一个是使饱和电流与栅压的关系不再是长沟道器件中的近平方关系，而是线性关系。影响器件寿命的热载流子效应器件尺寸进入深亚微米沟长范围，器件内部的电场强度随器件尺寸的减小而增强，特别在漏结附近存在强电场，载流子在这一强电场中获得较高的能量，成为热载流子。热载流子容易越过Si-SiO2势垒，注入到氧化层中，不断积累，改变阈值电压，影响器件寿命；在漏附近的耗尽区中与晶格碰撞产生电子空穴对，对NMOS管，碰撞产生的电子形成附加的漏电流，空穴则被衬底收集，形成衬底电流，使总电流成为饱和漏电流与衬底电流之和。衬底电流越大，说明沟道中发生的碰撞次数越多，相应的热载流子效应越严重。热载流子效应是限制器件最高工作电压的基本因素之一。
4)亚阈特性退化，器件夹不断，亚阈区泄漏电流使MOSFET器件关态特性变差，静态功耗变大。在动态电路和存储单元中，它还可能导致逻辑状态发生混乱。因而由短沟道引起的漏感应势垒降低效应成为决定短沟道MOS器件尺寸极限的一个基本物理效应。
为了提高器件性能，业界通常使用高K/金属栅来减小栅极厚度，增大饱和电流；或者制备鳍式场效应晶体管增大沟道表面积。如今40纳米以下的技术的研究集中在高金属栅领域，其工艺复杂，制造难度较大。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维金属-氧化物场效应晶体管及制备方法，以在不改变沟道长度的前提下增大栅沟道宽度，提高MOSFET的器件性能。
为实现上述目的及其他相关目的，本发明提供一种三维金属-氧化物场效应晶体管的制备方法，所述制备方法包括步骤：1)提供一半导体衬底，所述半导体衬底中形成有浅沟槽隔离结构，于所述浅沟槽隔离结构两侧分别刻蚀出侧沟槽，所述侧沟槽由所述半导体衬底及所述浅沟槽隔离结构围成；2)于所述侧沟槽表面及所述半导体衬底表面形成栅介质层，于所述栅介质层上形成栅电极层，并刻蚀所述栅电极层及栅介质层以形成栅结构，所述栅结构与所述侧沟槽交叉；3)于所述栅结构两侧的半导体衬底中形成源区及漏区，所述侧沟槽与所述源区及漏区连接或交叠，且所述侧沟槽的深度小于所述源区及漏区的PN结深度。
可选地，所述半导体衬底包括硅衬底，步骤1)还包括在氢气气氛下对所述硅衬底进行退火，以使所述侧沟槽一侧的硅衬底的顶角圆角化的步骤。
可选地，所述栅介质层包括二氧化硅层及氮氧化硅层中的一种或两种组成的叠层，所述栅电极层包括掺杂多晶硅层。
可选地，所述栅介质层包括高k介质层，所述栅电极层包括金属层。
可选地，所述源区及漏区的离子掺杂类型为n型，所述源区及漏区之间的半导体衬底的离子掺杂类型为p型。
可选地，所述源区及漏区的离子掺杂类型为p型，所述源区及漏区之间的半导体衬底的离子掺杂类型为n型。
本发明还提供一种三维金属-氧化物场效应晶体管，包括：半导体衬底，所述半导体衬底中形成有浅沟槽隔离结构，所述浅沟槽隔离结构两侧被刻蚀出侧沟槽，所述侧沟槽由所述半导体衬底及所述浅沟槽隔离结构围成；栅结构，包括形成于所述侧沟槽表面及所述半导体衬底表面的栅介质层及形成于所述栅介质层上的栅电极层，所述栅结构与所述侧沟槽交叉；源区及漏区，形成于所述栅结构两侧的半导体衬底中，且所述侧沟槽与所述源区及漏区连接或交叠，且所述侧沟槽的深度小于所述源区及漏区PN结的深度。
可选地，所述侧沟槽的一侧的半导体衬底的顶角为圆角。
可选地，所述栅介质层包括二氧化硅层及氮氧化硅层中的一种或两种组成的叠层，所述栅电极层包括掺杂多晶硅层。
可选地，所述栅介质层包括高k介质层，所述栅电极层包括金属层。
可选地，所述源区及漏区的离子掺杂类型为n型，所述源区及漏区之间的半导体衬底的离子掺杂类型为p型。
可选地，所述源区及漏区的离子掺杂类型为p型，所述源区及漏区之间的半导体衬底的离子掺杂类型为n型。
如上所述，本发明的三维金属-氧化物场效应晶体管及制备方法，具有以下有益效果：
本发明在浅沟槽隔离结构两侧刻蚀出侧沟槽，且栅介质层及栅氧化层覆盖所述侧沟槽衬底侧表面，以使得源区及漏区之间的栅极沟道由二维变三维，可在不改变沟道长度的前提下增大栅沟道宽度，提高MOSFET的器件性能。
本发明在侧沟槽刻蚀完成后，用高温氢气退火以使半导体衬底的顶角变圆，可有效消除拐角处的应力，提高器件的稳定性。
附图说明
图1～图7显示为本发明的三维金属-氧化物场效应晶体管的制备方法各步骤所呈现的结构示意图，其中，图6显示为图7中A-A’处的截面结构示意图。
元件标号说明
101 半导体衬底
102 浅沟槽隔离结构
103 光刻胶图形
104 侧沟槽
105 圆角
106 栅介质层
107 栅电极层
108 源区
109 漏区
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1～图7所示，本实施例提供一种三维金属-氧化物场效应晶体管的制备方法，所述制备方法包括步骤：
如图1～图4所示，首先进行步骤1)，提供一半导体衬底101，所述半导体衬底中形成有浅沟槽隔离结构102，于所述浅沟槽隔离结构102两侧分别刻蚀出侧沟槽104，所述侧沟槽104由所述半导体衬底101及所述浅沟槽隔离结构102围成。
所述半导体衬底101可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI衬底、GOI衬底、III-Ⅴ族衬底等，可以依据器件的实际需求，选择合适的半导体材料，在此不作限定。该具体实施方式中，所述衬底为单晶硅衬底。
如图1所示，所述半导体衬底101中形成有浅沟槽隔离结构102，以利于后续器件之间的隔离。所述浅沟槽隔离结构的制作可以为先在所述半导体衬底中形成浅沟槽，然后在所述浅沟槽表面形成热氧化层及内衬层，所述热氧化层如二氧化硅等，所述内衬层如氮化硅等，最后在所述浅沟槽中填充二氧化硅，填充的工艺可以为高密度等离子体化学气相淀积(HDP CVD)等。
所述半导体衬底101中也可以依据MOS器件的种类，先形成所需的阱区(未予图示)。
刻蚀所述侧沟槽104时，可以先通过光刻工艺在所述半导体衬底101及所述浅沟槽隔离结构102上制作光刻胶图形103，如图2所示，然后采用干法刻蚀工艺于所述浅沟槽隔离结构102两侧分别刻蚀出侧沟槽104，所述侧沟槽104由所述半导体衬底101及所述浅沟槽隔离结构102围成，如图3所示，当然，根据不同的侧沟槽104深宽比，可以采用不同的刻蚀工艺，需依据实际需求进行选择。优选地，所述半导体衬底中的每个浅沟槽隔离结构的两侧都刻蚀出所述侧沟槽104，这样可以使得每个三维金属-氧化物场效应晶体管都对应设置有两条所述侧沟槽104，可更有效增大栅沟道宽度，提高MOSFET的器件性能。
需要说明的是，所述侧沟槽104的垂直深度可以根据器件要求进行调整，所述侧沟槽104的宽度也可以根据器件要求进行调整。例如，所述侧沟槽104的深度可以为10nm～50nm等，宽度可以为5nm～50nm等。所述侧沟槽104的长度设定为至少与后续的栅结构宽度相同。
在刻蚀出所述侧沟槽104后，在本实施例中，还包括在氢气气氛下对所述硅衬底进行退火，以使所述侧沟槽104一侧的半导体衬底101的顶角圆角化的步骤，如图4所示。本发明在侧沟槽104刻蚀完成后，用高温氢气退火使所述侧沟槽104一侧的半导体衬底101的顶角变成圆角105，可有效消除拐角处的应力，提高器件的稳定性，如可提高器件的击穿电压等性能。
如图5所示，然后进行步骤2)，于所述侧沟槽104表面及所述半导体衬底101表面形成栅介质层106，于所述栅介质层106上形成栅电极层107，并刻蚀所述栅电极层107及栅介质层106以形成栅结构，所述栅结构与所述侧沟槽104交叉。
在本实施例中，所述栅介质层106包括二氧化硅层及氮氧化硅层中的一种或两种组成的叠层，所述栅电极层107包括掺杂多晶硅层。
另外，在本实施例中，也可以在所述栅结构的两侧制作出栅极侧墙，以保护栅结构并进一步提高栅结构与源、漏区之间的隔离效果。
如图6及图7所示，其中，图6显示为图7中A-A’处的截面结构示意图，最后进行步骤3)，于所述栅结构两侧的半导体衬底101中形成源区108及漏区109，所述侧沟槽104与所述源区108及漏区109连接或交叠。
具体地，以所述栅结构为掩膜，自对准进行离子注入工艺及退火工艺，以在所述栅结构两侧的半导体衬底101中形成源区108及漏区109，所述侧沟槽104的深度小于所述源区108及漏区109PN结的深度。
在本实施例中，所述源区108及漏区109的离子掺杂类型为n型，掺杂离子可以为磷等，所述源区108及漏区109之间的半导体衬底101的离子掺杂类型为p型，掺杂离子可以为硼等。
如图6及图7所示，本实施例还提供一种三维金属-氧化物场效应晶体管，所述场效应晶体管包括：半导体衬底101，，所述半导体衬底中形成有浅沟槽隔离结构102，所述浅沟槽隔离结构102两侧分别刻蚀出侧沟槽104，所述侧沟槽104由所述半导体衬底101及所述浅沟槽隔离结构102围成；栅结构，包括形成于所述侧沟槽104表面及所述半导体衬底101表面的栅介质层106及形成于所述栅介质层106上的栅电极层107，所述栅结构与所述侧沟槽104交叉；源区108及漏区109，形成于所述栅结构两侧的半导体衬底101中，且所述侧沟槽104与所述源区108及漏区109连接或交叠，且所述侧沟槽的深度小于所述源区及漏区PN结的深度。
所述半导体衬底101可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI衬底、GOI衬底、III-Ⅴ族衬底等，可以依据器件的实际需求，选择合适的半导体材料，在此不作限定。该具体实施方式中，所述衬底为单晶硅衬底。
所述半导体衬底101中也可以依据MOS器件的种类，先形成所需的阱区(未予图示)。
所述侧沟槽104的一侧的半导体衬底101的顶角为圆角105，从而有效消除拐角处的应力，提高器件的稳定性，如可提高器件的击穿电压等性能。
所述栅介质层106包括二氧化硅层及氮氧化硅层中的一种或两种组成的叠层，所述栅电极层107包括掺杂多晶硅层。
在本实施例中，所述源区108及漏区109的离子掺杂类型为n型，所述源区108及漏区109之间的半导体衬底101的离子掺杂类型为p型。
本发明在浅沟槽隔离结构两侧刻蚀出侧沟槽，且栅介质层及栅氧化层覆盖所述侧沟槽表面，以使得源区及漏区之间的栅极沟道由二维变三维，可在不改变沟道长度的前提下增大栅沟道宽度，提高MOSFET的器件性能。
实施例2
如图1～图7所示，本实施例提供一种三维金属-氧化物场效应晶体管及制备方法，其基本结构及制备方法如实施例1，其中，与实施例1的区别之处在于：所述栅介质层106包括高k介质层，所述栅电极层107包括金属层。本实施例采用高k金属栅结构，能够在保持栅电容不变的同时，增加栅介质的物理厚度，达到降低栅漏电流和提高器件可靠性目的。
实施例3
如图1～图7所示，本实施例提供一种三维金属-氧化物场效应晶体管及制备方法，其基本结构及制备方法如实施例1，其中，与实施例1的区别之处在于：所述源区108及漏区109的离子掺杂类型为p型，所述源区108及漏区109之间的半导体衬底101的离子掺杂类型为n型。
如上所述，本发明的三维金属-氧化物场效应晶体管及制备方法，具有以下有益效果：
本发明在浅沟槽隔离结构两侧刻蚀出侧沟槽，且栅介质层及栅氧化层覆盖所述侧沟槽衬底侧表面，以使得源区及漏区之间的栅极沟道由二维变三维，可在不改变沟道长度的前提下增大栅沟道宽度，提高MOSFET的器件性能。
本发明在侧沟槽刻蚀完成后，用高温氢气退火以使半导体衬底的顶角变圆，可有效消除拐角处的应力，提高器件的稳定性。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (12)
1.一种三维金属-氧化物场效应晶体管的制备方法，其特征在于，所述制备方法包括步骤：
1)提供一半导体衬底，所述半导体衬底中形成有浅沟槽隔离结构，于所述浅沟槽隔离结构两侧分别刻蚀出侧沟槽，所述侧沟槽由所述半导体衬底及所述浅沟槽隔离结构围成；
2)于所述侧沟槽表面及所述半导体衬底表面形成栅介质层，于所述栅介质层上形成栅电极层，并刻蚀所述栅电极层及栅介质层以形成栅结构，所述栅结构与所述侧沟槽交叉；
3)于所述栅结构两侧的半导体衬底中形成源区及漏区，所述侧沟槽与所述源区及漏区连接或交叠，且所述侧沟槽的深度小于所述源区及漏区PN结的深度。
2.根据权利要求1所述的三维金属-氧化物场效应晶体管的制备方法，其特征在于：所述半导体衬底包括硅衬底，步骤1)还包括在氢气气氛下对所述硅衬底进行退火，以使所述侧沟槽一侧的硅衬底的顶角圆角化的步骤。
3.根据权利要求1所述的三维金属-氧化物场效应晶体管的制备方法，其特征在于：所述栅介质层包括二氧化硅层及氮氧化硅层中的一种或两种组成的叠层，所述栅电极层包括掺杂多晶硅层。
4.根据权利要求1所述的三维金属-氧化物场效应晶体管的制备方法，其特征在于：所述栅介质层包括高k介质层，所述栅电极层包括金属层。
5.根据权利要求1所述的三维金属-氧化物场效应晶体管的制备方法，其特征在于：所述源区及漏区的离子掺杂类型为n型，所述源区及漏区之间的半导体衬底的离子掺杂类型为p型。
6.根据权利要求1所述的三维金属-氧化物场效应晶体管的制备方法，其特征在于：所述源区及漏区的离子掺杂类型为p型，所述源区及漏区之间的半导体衬底的离子掺杂类型为n型。
7.一种三维金属-氧化物场效应晶体管，其特征在于，包括：
半导体衬底，所述半导体衬底中形成有浅沟槽隔离结构，所述浅沟槽隔离结构两侧被刻蚀出侧沟槽，所述侧沟槽由所述半导体衬底及所述浅沟槽隔离结构围成；
栅结构，包括形成于所述侧沟槽表面及所述半导体衬底表面的栅介质层及形成于所述栅介质层上的栅电极层，所述栅结构与所述侧沟槽交叉；
源区及漏区，形成于所述栅结构两侧的半导体衬底中，且所述侧沟槽与所述源区及漏区连接或交叠，且所述侧沟槽的深度小于所述源区及漏区的PN结深度。
8.根据权利要求7所述的三维金属-氧化物场效应晶体管，其特征在于：所述侧沟槽的一侧的半导体衬底的顶角为圆角。
9.根据权利要求7所述的三维金属-氧化物场效应晶体管，其特征在于：所述栅介质层包括二氧化硅层及氮氧化硅层中的一种或两种组成的叠层，所述栅电极层包括掺杂多晶硅层。
10.根据权利要求7所述的三维金属-氧化物场效应晶体管，其特征在于：所述栅介质层包括高k介质层，所述栅电极层包括金属层。
11.根据权利要求7所述的三维金属-氧化物场效应晶体管，其特征在于：所述源区及漏区的离子掺杂类型为n型，所述源区及漏区之间的半导体衬底的离子掺杂类型为p型。
12.根据权利要求7所述的三维金属-氧化物场效应晶体管，其特征在于：所述源区及漏区的离子掺杂类型为p型，所述源区及漏区之间的半导体衬底的离子掺杂类型为n型。
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