KR100613294B1 - 단채널 효과가 개선되는 모스 전계효과 트랜지스터 및 그제조 방법 - Google Patents

단채널 효과가 개선되는 모스 전계효과 트랜지스터 및 그제조 방법 Download PDF

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Abstract

본 발명의 모스 전계효과 트랜지스터(MOSFET)는, 반도체 기판과, 반도체 기판의 제1 영역에 배치되는 도핑되지 않는 제1 에피택셜층과, 제1 에피택셜층 위에 배치되어 채널 영역으로 작용하는 고농도로 도핑된 제2 에피택셜층과, 제2 에피택셜층 위에서 순차적으로 배치되는 게이트 절연막 및 게이트 도전막을 갖는 게이트스택과, 게이트스택의 측벽에 배치되는 게이트 스페이서막과, 그리고 제1 에피택셜층 및 제2 에피택셜층에 의해 상호 분리되도록 반도체 기판의 상부에 배치되는 소스/드레인 영역을 포함한다.
MOSFET, 에피택셜층, 단채널 효과

Description

단채널 효과가 개선되는 모스 전계효과 트랜지스터 및 그 제조 방법{MOSFET improving the short channel effect and method of fabricating the same}
도 1 내지 도 4는 본 발명에 따른 모스 전계효과 트랜지스터 및 그 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 제조 방법에 관한 것으로서, 특히 나노 스케일(nano scale)의 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOSFET) 제조 방법에 관한 것이다.
최근 반도체소자의 집적도 증가에 따라 나노 스케일의 소자들에 대한 개발이 활발하게 진행되고 있다. MOSFET의 경우에도 나노 스케일의 MOSFET에 대한 요구가 대두되고 있으며, 이와 같은 요구에 따라 MOSFET의 집적도를 증가시키려는 노력도 지속적으로 이루어지고 있다.
그러나 MOSFET의 크기가 작아지면서, 채널 길이도 함께 짧아지며, 그 결과 단채널 효과(short channel effect)에 따른 문제점도 점점 더 심각해지고 있다. 따라서 나노 스케일의 MOSFET의 성공 여부는 단채널 효과를 얼마나 효과적으로 억제 하느냐에 좌우된다고 할 수 있다. 단채널 효과는 MOSFET의 특성을 열화시키는데, 예컨대 MOSFET의 포화 전류 영역이 없어지고 전압에 따라서 계속 증가하는 현상을 유발하고, 누설 전류를 증가시키며, 또한 문턱전압의 급격한 감소 현상을 발생시킨다.
지금까지 이와 같은 단채널 효과를 억제시키기 위하여 여러 가지 방법들을 사용하여 왔다. 예컨대 수직 도핑 프로파일을 조절하기 위하여 SSR(Super Steep Retrograde) 웰을 형성하거나, 수평 도핑 프로파일을 조절하기 위하여 할로(halo) 또는 포켓(pocket) 임플란트를 수행하는 방법이 사용되어 왔다. 그러나 이와 같은 방법만으로는 나노 스케일의 MOSFET의 단채널 효과를 억제시키는 데에는 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 단채널 효과가 개선되는 나노 스케일의 MOSFET를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기와 같은 MOSFET의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 MOSFET는,
반도체 기판;
상기 반도체 기판의 제1 영역에 배치되는 도핑되지 않는 제1 에피택셜층;
상기 제1 에피택셜층 위에 배치되어 채널 영역으로 작용하는 고농도로 도핑 된 제2 에피택셜층;
상기 제2 에피택셜층 위에서 순차적으로 배치되는 게이트 절연막 및 게이트 도전막을 갖는 게이트스택;
상기 게이트스택의 측벽에 배치되는 게이트 스페이서막; 및
상기 제1 에피택셜층 및 제2 에피택셜층에 의해 상호 분리되도록 상기 반도체 기판의 상부에 배치되는 소스/드레인 영역을 포함하는 것을 특징으로 한다.
상기 소스/드레인 영역은, 상기 제1 에피택셜층의 하부면과 유사한 접합 깊이를 갖는 소스/드레인 연장 영역과, 상기 소스/드레인 연장 영역보다 깊은 접합 깊이를 갖는 깊은 소스/드레인 영역을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 MOSFET의 제조 방법은,
반도체 기판 위에 도핑되지 않는 제1 에피택셜층 및 고농도로 도핑된 제2 에피택셜층을 순차적으로 적층하는 단계;
상기 제2 에피택셜층의 일부 표면 위에 게이트 절연막 및 게이트 도전막을 순차적으로 배치하여 게이트스택을 형성하는 단계;
상기 게이트스택을 이온 주입 마스크막으로 한 이온 주입 공정으로 상기 반도체 기판의 상부에 소스/드레인 연장 영역을 형성하는 단계;
상기 게이트스택의 측벽에 게이트 스페이서막을 형성하는 단계; 및
상기 게이트스택 및 게이트 스페이서막을 이온 주입 마스크막으로 한 이온 주입 공정으로 상기 반도체 기판의 상부에 깊은 소스/드레인 영역을 형성하는 단계 를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 4는 본 발명에 따른 MOSFET 및 그 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 4를 참조하면서, 본 발명에 따른 MOSFET의 구조를 설명하면, 실리콘 기판과 같은 반도체 기판(100) 위에 소수 캐리어(minority carrier) 공급 영역으로서 제1 에피택셜층(120)이 배치된다. 그리고 그 위에는 채널 영역으로서 제2 에피택셜층(130)이 배치된다. 제1 에피택셜층(120)은 불순물 이온으로 도핑되지 않은 상태이고, 제2 에피택셜층(130)은 고농도의 불순물 이온으로 도핑된 상태이다. 제1 에피택셜층(120) 및 제2 에피택셜층(130)의 양쪽에는 소스/드레인 영역(170)이 배치된다. 소스/드레인 영역(170)은 제1 에피택셜층(120)의 하부면과 유사한 접합깊이를 갖는 얕은 소스/드레인 연장 영역(shallow source/drain extension region)(171)과, 깊은 접합 깊이를 갖는 깊은 소스/드레인 영역(deep source/drain region)(172)을 포함한다.
채널 영역으로 사용되는 제2 에피택셜층(130)의 상부에는 게이트스택(140/150)이 배치된다. 게이트스택(140/150)은 하부의 게이트 절연막(140) 및 상부의 게이트 도전막(150)이 순차적으로 적층되어 있는 구조를 갖는다. 게이트스택 (140/150)의 측벽에는 게이트 스페이서막(160)이 배치된다.
이와 같은 구조의 MOSFET는 채널 영역으로서 고농도의 불순물 이온이 도핑된 제2 에피택셜층(130)을 사용하고, 그 하부에 소정의 조건, 즉 게이트 도전막(150)에 일정 크기의 바이어스가 인가되는 경우에 소수 캐리어의 공급 영역으로 작용하는 불순물 이온으로 도핑되지 않은 제1 에피택셜층(120)을 배치시킴으로써, 나노 스케일에서도 단채널 효과가 억제되며, 고성능으로 동작될 수 있다.
이와 같은 MOSFET의 제조 방법을 설명하면 다음과 같다.
먼저 도 1에 도시된 바와 같이, 실리콘 기판과 같은 반도체 기판(100)에 웰형성을 위한 이온 주입 공정을 수행한다. 도면에서 화살표(111)는 반도체 기판(100)으로의 불순물 이온 주입을 의미한다. 상기 이온 주입 공정은 별개의 이온 주입 마스크막 패턴을 사용하여 여러 차례에 걸쳐서 수행될 수 있다. 예컨대 제1 도전형, 즉 n형 웰영역 형성을 위한 이온 주입 공정을 수행하고, 이어서 제2 도전형, 즉 p형 웰영역 형성을 위한 이온 주입 공정을 수행할 수 있다. 물론 반대 순서로 진행할 수도 있다.
다음에 도 2에 도시된 바와 같이, 반도체 기판(100) 표면에 제1 에피택셜층(120) 및 제2 에피택셜층(130)을 순차적으로 적층한다. 이 단계는 통상의 에피택셜 성장법을 사용하여 수행할 수 있다. 상기 제1 에피택셜층(120)은 불순물 이온이 도핑되지 않은 에피택셜층이고, 상기 제2 에피택셜층(130)은 고농도의 불순물 이온이 도핑되어 있는 에피택셜층이다.
다음에 도 3에 도시된 바와 같이, 제2 에피택셜층(130)의 일부, 즉 채널 영 역으로 사용될 영역 위에 게이트스택(140/150)을 형성한다. 상기 게이트스택(140/150)은 게이트 절연막(140) 및 게이트 도전막(150)이 순차적으로 적층되는 구조를 형성함으로써 만들 수 있다. 다음에 게이트스택(140/150)을 이온 주입 마스크막으로 한 이온 주입 공정으로, 소스/드레인 연장 영역(171)을 얕게 형성되도록 한다. 다음에 게이트스택(140/150)의 측벽에 게이트 스페이서막(160)을 형성한다.
다음에 도 4에 도시된 바와 같이, 게이트스택(140/150) 및 게이트 스페이서막(160)을 이온 주입 마스크막으로 한 이온 주입 공정으로 깊은 소스/드레인 영역(172)을 형성한다. 그러면 얕은 소스/드레인 연장 영역(171) 및 깊은 소스/드레인 영역(172)으로 이루어지는 LDD(Lightly Doped Drain) 구조의 소스/드레인 영역(170)이 만들어진다. 비록 본 실시예에서는 설명하지 않았지만, 이후 단채널 효과의 억제를 위하여 할로 이온 주입 또는 포켓 이온 주입 등을 더 수행할 수도 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 MOSFET 및 그 제조 방법에 의하면, 단채널 효과의 발생이 억제되도록 하는 고성능의 나노 스케일의 MOSFET를 제조하는 방법을 제공할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (3)

  1. 반도체 기판;
    상기 반도체 기판의 제1 영역에 배치되는 도핑되지 않는 제1 에피택셜층;
    상기 제1 에피택셜층 위에 배치되어 채널 영역으로 작용하는 고농도로 도핑된 제2 에피택셜층;
    상기 제2 에피택셜층 위에서 순차적으로 배치되는 게이트 절연막 및 게이트 도전막을 갖는 게이트스택;
    상기 게이트스택의 측벽에 배치되는 게이트 스페이서막; 및
    상기 제1 에피택셜층 및 제2 에피택셜층에 의해 상호 분리되도록 상기 반도체 기판의 상부에 배치되는 소스/드레인 영역을 포함하며,
    상기 소스/드레인 영역은 상기 제1 에피택셜층의 하부면과 유사한 접합 깊이를 갖는 저농도의 소스/드레인 연장 영역과, 상기 소스/드레인 연장 영역보다 깊은 접합 깊이를 갖는 고농도의 소스/드레인 영역을 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터.
  2. 삭제
  3. 반도체 기판 위에 도핑되지 않는 제1 에피택셜층 및 고농도로 도핑된 제2 에피택셜층을 순차적으로 적층하는 단계;
    상기 제2 에피택셜층의 일부 표면 위에 게이트 절연막 및 게이트 도전막을 순차적으로 배치하여 게이트스택을 형성하는 단계;
    상기 게이트스택을 이온 주입 마스크막으로 한 저농도 이온 주입 공정으로 상기 반도체 기판의 상부에 상기 제1 에피택셜층의 하부면과 유사한 접합 깊이를 갖도록 저농도 소스/드레인 연장 영역을 형성하는 단계;
    상기 게이트스택의 측벽에 게이트 스페이서막을 형성하는 단계; 및
    상기 게이트스택 및 게이트 스페이서막을 이온 주입 마스크막으로 한 고농도 이온 주입 공정으로 상기 반도체 기판의 상기 소스/드레인 연장 영역보다 깊은 접합 깊이를 갖도록 고농도 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조 방법.
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