KR101312259B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

박막 트랜지스터 및 그 제조방법에 관해 개시되어 있다. 개시된 본 발명의 박막 트랜지스터는 게이트 절연층을 사이에 두고 형성된 게이트 전극 및 채널층; 및 상기 채널층의 양단과 각각 접촉된 소오스 전극 및 드레인 전극;을 포함하되, 상기 채널층은 상부층의 캐리어 농도가 하부층의 캐리어 농도보다 낮은 이중층 구조를 갖는 것을 특징으로 한다. 여기서, 상기 채널층은 ZnO 계열의 물질층, 예컨대, Ga-In-Zn-O 물질층일 수 있다.

Description

박막 트랜지스터 및 그 제조방법{Thin film transistor and method for forming the same}
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터를 보여주는 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 박막 트랜지스터를 보여주는 단면도이다.
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 단면도이다.
도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 단면도이다.
도 5a 내지 도 5d는 본 발명의 제3 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 단면도이다.
도 6a 및 도 6b는 본 발명의 제1 실시예에 따라 제조한 박막 트랜지스터의 드레인 전압(Vd)별 게이트 전압(Vg)-드레인 전류(Id)의 특성을 보여주는 그래프이다.
도 7은 종래 기술에 따른 박막 트랜지스터의 게이트 전압(Vg)-드레인 전 류(Id)의 특성을 보여주는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 10', 15 : 하부층 10" : 반도체 물질층
20, 20', 25 : 상부층 100, 200 : 기판
110, 210 : 채널층 120, 220 : 소오스/드레인 전극층
120a, 220a : 소오스 전극 120b, 220b : 드레인 전극
130, 230 : 게이트 절연층 140, 240 : 게이트 전극
150, 250 : 보호층
1. 발명의 분야
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
2. 관련기술의 설명
박막 트랜지스터(Thin film transistor)는 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치에서 스위칭 소자로 사용된다. 박막 트랜지스터의 이동도(mobility) 또는 누설전류 등은 전하 운반자(캐리어)가 이동하는 경로인 채널층의 재질 및 상태에 크게 좌우된다.
현재 상용화되어 있는 액정표시장치의 경우, 박막 트랜지스터의 채널층은 대부분 비정질 실리콘층이다. 박막 트랜지스터의 채널층이 비정질 실리콘층일 때, 전하 이동도는 0.5㎠/Vs 내외로 매우 낮기 때문에, 액정표시장치의 동작 속도를 증가시키기 어렵다.
이에, 비정질 실리콘층 보다 전하 이동도가 높은 ZnO 계열의 물질층, 예컨대 Ga-In-Zn-O층을 박막 트랜지스터의 채널층으로 사용하기 위한 연구가 진행되고 있다. Ga-In-Zn-O층의 이동도는 비정질 실리콘층의 이동도의 수십 배 이상이기 때문에, Ga-In-Zn-O층을 채널층으로 사용한 박막 트랜지스터는 차세대 표시장치의 구동 소자로서 기대를 모으고 있다.
본 발명이 이루고자 하는 기술적 과제는, 비정질 실리콘보다 전하 이동도가 높고, 플라즈마에 의한 특성 열화를 줄일 수 있는 채널층을 갖는 박막 트랜지스터를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 박막 트랜지스터의 제조방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 게이트 절연층을 사이에 두고 형성된 게이트 전극 및 채널층; 및 상기 채널층의 양단과 각각 접촉된 소오스 전극 및 드레인 전극;을 포함하되, 상기 채널층은 상부층의 캐리어 농도가 하부층의 캐리어 농도보다 낮은 이중층 구조를 갖는 것을 특징으로 하는 박막 트랜지스터 를 제공한다.
여기서, 상기 채널층은 ZnO 계열의 물질로 형성될 수 있다.
상기 채널층은 a(In2O3)·b(Ga2O3)·c(ZnO)(여기서, a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수) 물질로 형성될 수 있다.
상기 채널층은 a(In2O3)·b(Ga2O3)·c(ZnO)(여기서, a, b, c는 각각 a≥1, b≥1, 0＜c≤1의 조건을 만족시키는 실수) 물질로 형성될 수 있다.
상기 채널층의 상부층은 캐리어 억셉터(acceptor)가 도핑되어 상기 하부층보다 높은 전기 저항을 가질 수 있다.
상기 캐리어 억셉터는 Cu, Ag, Li, Na, K, Mg, Ca, Be, Au, Rg, Ni, Co, Rh, Pd, Ir, Pt, V, Nb, Ta, N 및 그 혼합물로 이루어진 군 중 어느 하나일 수 있지만, Cu, Ag, Li, Mg, Ni, Co, N 및 그 혼합물로 이루어진 군 중 어느 하나인 것이 바람직하다.
상기 캐리어 억셉터의 도핑 농도는 105∼1024 atom/cm3 일 수 있다.
상기 게이트 전극은 상기 채널층 위에 형성될 수 있다.
상기 게이트 전극은 상기 채널층 하부에 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 상부층의 캐리어 농도가 하부층의 캐리어 농도보다 낮은 이중층 구조의 채널층을 형성하는 단계; 상기 기판 상에 상기 채널층의 양단과 각각 접촉된 소오스 전극과 드레인 전극을 형성하는 단계; 상기 기판 상에 상기 채널층, 상기 소오스 전극 및 상기 드레 인 전극을 덮는 게이트 절연층을 형성하는 단계; 및 상기 채널층 위쪽의 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법을 제공한다.
여기서, 상기 채널층은 ZnO 계열의 물질로 형성할 수 있다.
상기 채널층의 상부에 캐리어 억셉터(acceptor)를 도핑하여 상기 채널층을 상기 이중층 구조로 형성할 수 있다.
상기 캐리어 억셉터는 Cu, Ag, Li, Na, K, Mg, Ca, Be, Au, Rg, Ni, Co, Rh, Pd, Ir, Pt, V, Nb, Ta, N 및 그 혼합물로 구성된 군 중 어느 하나일 수 있다.
상기 채널층은 PVD 방법으로 형성할 수 있다.
상기 상부층은 캐리어 억셉터(acceptor)를 포함하는 층이고, 상기 상부층은 상기 캐리어 억셉터가 도핑된 하나의 타겟을 사용해서 형성할 수 있다.
상기 상부층은 적어도 두 개의 타겟을 사용하는 스퍼터링(sputtering) 또는 증발(evaporation) 법으로 형성할 수 있는데, 이때, 상기 타겟들 중 적어도 하나에 상기 캐리어 억셉터가 도핑될 수 있다.
상기 상부층의 형성시 상기 캐리어 억셉터가 포함된 가스를 사용할 수 있다.
상기 채널층은 증착 후, 100∼600℃에서 열처리 될 수 있다.
또한 상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 게이트 전극을 형성하는 단계; 상기 기판 상에 상기 게이트 전극을 덮는 게이트 절연층을 형성하는 단계; 상기 게이트 전극 위쪽의 상기 게이트 절연층 상에 상부층의 캐리어 농도가 하부층의 캐리어 농도보다 낮은 이중층 구조의 채널층을 형성하는 단 계; 및 상기 게이트 절연층 상에 상기 채널층 양단과 각각 접촉된 소오스 전극과 드레인 전극을 형성하는 단계;를 포함하는 박막 트랜지스터의 제조방법을 제공한다.
여기서, 상기 채널층은 ZnO 계열의 물질로 형성할 수 있다.
상기 채널층의 상부에 캐리어 억셉터(acceptor)를 도핑하여 상기 채널층을 상기 이중층 구조로 형성할 수 있다.
상기 캐리어 억셉터는 Cu, Ag, Li, Na, K, Mg, Ca, Be, Au, Rg, Ni, Co, Rh, Pd, Ir, Pt, V, Nb, Ta, N 및 그 혼합물로 구성된 군 중 어느 하나일 수 있다.
상기 채널층은 PVD 방법으로 형성할 수 있다.
상기 상부층은 캐리어 억셉터(acceptor)를 포함하는 층이고, 상기 상부층은 상기 캐리어 억셉터가 도핑된 하나의 타겟을 사용해서 형성할 수 있다.
상기 상부층은 적어도 두 개의 타겟을 사용하는 스퍼터링 또는 증발 법으로 형성할 수 있는데, 이때, 상기 타겟들 중 적어도 하나에 상기 캐리어 억셉터가 도핑될 수 있다.
상기 상부층의 형성시 상기 캐리어 억셉터가 포함된 가스를 사용할 수 있다.
상기 채널층은 증착 후, 100∼600℃에서 열처리 될 수 있다.
이러한 본 발명을 이용하면, 전하 이동도가 높은 ZnO 계열의 물질층을 박막 트랜지스터의 채널층으로 이용하면서도, 플라즈마에 의해 상기 채널층의 특성 열화를 방지할 수 있다.
이하, 본 발명의 실시예에 따른 박막 트랜지스터 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터(이하, 본 발명의 제1 박막 트랜지스터)를 보여준다. 본 발명의 제1 박막 트랜지스터는 게이트 전극(140)이 채널층(110) 위에 형성되는 탑(Top) 게이트 구조이다.
도 1을 참조하면, 기판(100) 상에 채널층(110)이 형성되어 있다. 기판(100)은 실리콘 기판, 유리 기판 및 플라스틱 기판 중 하나일 수 있고, 투명 또는 불투명할 수 있다. 기판(110) 상에 소오스 전극(120a) 및 드레인 전극(120b)이 채널층(110)의 양단에 각각 접촉되도록 형성되어 있다. 소오스 전극(120a) 및 드레인 전극(120b)은 금속층, 예컨대 Mo 단일 금속층 또는 Mo층을 포함하는 다중 금속층일 수 있다. 기판(100) 상에 채널층(110), 소오스 전극(120a) 및 드레인 전극(120b)을 덮는 게이트 절연층(130)이 형성되어 있다. 게이트 절연층(130) 상에 게이트 전극(140)이 형성되어 있다. 게이트 전극(140)은 채널층(110) 위에 위치한다. 게이트 전극(140)은 소오스 전극(120a)과 동일한 금속일 수 있으나, 다른 금속일 수도 있다. 게이트 절연층(130) 상에 게이트 전극(140)을 덮는 보호층(150)이 형성되어 있다. 게이트 절연층(130) 및 보호층(150)은 SiOx층 또는 SixNy층일 수 있다.
한편, 채널층(110), 소오스 전극(120a), 드레인 전극(120b), 게이트 절연층(130) 및 게이트 전극(140)의 두께는 각각 30∼200nm, 10∼200nm, 10∼200nm, 100∼300nm 및 100∼300nm 정도일 수 있다.
채널층(110)은 차례로 적층된 하부층(10) 및 상부층(20)을 포함하는 이중층 구조를 갖는다. 이 구조에서 상부층(20)의 캐리어 농도가 하부층(10)의 캐리어 농도보다 낮다. 하부층(10)은 메인 전류 경로이고, 상부층(20)은 서브 전류 경로이다. 채널층(110)은 ZnO 계열의 물질층, 예컨대 Ga-In-Zn-O 물질층일 수 있다. 상기 Ga-In-Zn-O 물질층은 a(In2O3)·b(Ga2O3)·c(ZnO) 물질층일 수 있다. 여기서, a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족하는 실수일 수 있지만, a≥1, b≥1, 0＜c≤1의 조건을 만족시키는 실수인 것이 바람직하다. 상기 Ga-In-Zn-O 물질층은 N형 반도체 물질층이다. 채널층(110)의 상부층(20)은 캐리어 억셉터, 예컨대 전자 억셉터가 도핑되어 있다. 따라서 상부층(20)은 하부층(10)보다 낮은 캐리어 농도를 갖는다. 상기 캐리어 억셉터는 Cu, Ag, Li, Na, K, Mg, Ca, Be, Au, Rg, Ni, Co, Rh, Pd, Ir, Pt, V, Nb, Ta 및 N 중 적어도 어느 하나일 수 있지만, Cu, Ag, Li, Mg, Ni, Co 및 N 중 적어도 어느 하나인 것이 바람직하다.
상부층(20)의 캐리어 농도가 하부층(10)의 캐리어 농도보다 낮다는 것은 상부층(20)의 전기 저항이 하부층(10)의 전기 저항보다 크다는 것을 의미한다. 이와 같이 상부층(20)은 하부층(10)보다 상대적으로 큰 전기 저항을 갖기 때문에, 플라즈마에 노출되더라도 상부층(20)의 전기 저항은 거의 변화되지 않는다. 따라서 플라즈마에 의해 채널층(110)의 전기 저항이 감소하는 문제를 방지할 수 있다.
도 2은 본 발명의 제2 실시예에 따른 박막 트랜지스터(이하, 본 발명의 제2 박막 트랜지스터)를 보여준다. 본 발명의 제2 박막 트랜지스터는 게이트 전극(240)이 채널층(210) 아래에 형성되는 바텀(Bottom) 게이트 구조이다.
도 2를 참조하면, 기판(200) 상에 게이트 전극(240)이 형성되어 있고, 기판(200) 상에 게이트 전극(240)을 덮는 게이트 절연층(230)이 형성되어 있다. 게이트 전극(210) 위쪽의 게이트 절연층(230) 상에 채널층(210)이 형성되어 있다. 채널층(210)은 상부층(25)의 캐리어 농도가 하부층(15)의 캐리어 농도보다 낮은 이중층 구조이다. 채널층(210)의 X축 방향 폭은 게이트 전극(240)의 X축 방향 폭보다 클 수 있다. 게이트 절연층(230) 상에 소오스 전극(220a) 및 드레인 전극(220b)이 채널층(210)의 양단에 각각 접촉되도록 형성되어 있다. 게이트 절연층(230) 상에 채널층(210), 소오스 전극(220a) 및 드레인 전극(220b)을 덮는 보호층(250)이 형성되어 있다. 도 2의 기판(200), 채널층(210), 소오스 전극(220a), 드레인 전극(220b), 게이트 절연층(230), 게이트 전극(240), 보호층(250) 각각의 재질 및 두께는 도 1의 기판(100), 채널층(110), 소오스 전극(120a), 드레인 전극(120b), 게이트 절연층(130), 게이트 전극(140), 보호층(150) 각각의 그것들과 동일할 수 있다.
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조방법(이하, 본 발명의 제1 방법)을 보여준다. 도 1과 도 3a 내지 도 3f에서 동일한 도면번호는 동일한 구성요소를 나타낸다.
도 3a를 참조하면, 기판(100) 상에 하부층(10)을 형성한다. 하부층(10)은 물리 기상 증착(physical vapor deposition)(이하, PVD) 방법으로 형성한 Ga-In-Zn-O층일 수 있다. 상기 PVD 방법은 스퍼터링(sputtering) 법 또는 증발(evaporation) 법일 수 있다. 하부층(10)의 형성에 한 개 이상의 타겟이 사용될 수 있다. 상기 한 개 이상의 타겟은 In2O3, Ga2O3 및 ZnO 중 적어도 하나를 포함할 수 있다. 하부층(10)은 a(In2O3)·b(Ga2O3)·c(ZnO)층일 수 있다.
이와 같이 하부층(10)을 형성한 다음, 하부층(10) 상에 상부층(20)을 형성한다. 상부층(20)은 캐리어 억셉터가 도핑된 Ga-In-Zn-O층일 수 있다. 상부층(20)은 스퍼터링 법 또는 증발 법과 같은 PVD 방법으로 형성할 수 있다. 상기 캐리어 억셉터는 Cu, Ag, Li, Na, K, Mg, Ca, Be, Au, Rg, Ni, Co, Rh, Pd, Ir, Pt, V, Nb, Ta 및 N 중 적어도 어느 하나일 수 있다. 상기 캐리어 억셉터는 상부층(20)을 형성하기 위한 상기 PVD 방법에 사용되는 타겟 및/또는 가스에 포함되어 있을 수 있다. 예컨대, 상기 타겟은 In2O3, Ga2O3 및 ZnO 중 적어도 하나와 Cu를 포함할 수 있다. 그리고 상기 가스는 질소 가스를 포함할 수 있다.
하부층(10) 및 상부층(20)은 인-시츄(in-situ) 공정으로 형성할 수 있다.
도 3b를 참조하면, 하부 및 상부층(10, 20)을 패터닝하여 이중층 구조의 채널층(110)을 형성한다.
도 3a 및 도 3b를 참조하여 설명한 채널층(110)의 형성방법을 채널층의 제1 형성방법이라 한다.
도 3c를 참조하면, 기판(100) 상에 채널층(110)을 덮는 소오스/드레인 전극층(120)을 형성한다. 소오스/드레인 전극층(120)은 금속층, 예컨대 Mo 단일 금속층 또는 Mo층을 포함하는 다중 금속층으로 형성할 수 있다.
도 3d를 참조하면, 소오스/드레인 전극층(120)을 소정의 방법, 예컨대 건식 식각 방법으로 패터닝하여 상부층(20)의 상부면 일부를 노출시키고 채널층(110) 양단에 각각 접촉된 소오스 전극(120a) 및 드레인 전극(120b)을 형성한다.
도 3e를 참조하면, 기판(100) 상에 상부층(20)의 상기 노출된 부분과 소오스 전극(120a) 및 드레인 전극(120b)을 덮는 게이트 절연층(130)을 형성한다. 게이트 절연층(130)은 PECVD(plasma enhanced chemical vapor deposition) 방법으로 형성할 수 있다. 게이트 절연층(130)은 SiOx 또는 SixNy로 형성할 수 있다. 계속해서, 게이트 절연층(130) 상에 게이트 전극(140)을 형성한다. 게이트 전극(140)은 채널층(110) 위에 위치하도록 형성한다. 게이트 전극(140)은 소오스/드레인 전극층(120)과 동일한 금속 또는 다른 금속으로 형성할 수 있다.
도 3f를 참조하면, 게이트 절연층(130) 상에 게이트 전극(140)을 덮도록 보호층(150)을 형성한다. 보호층(150) 형성시에도 플라즈마를 이용한 증착 방법이 이용될 수 있다. 보호층(150)은 SiOx 또는 SixNy로 형성할 수 있다. 이와 같은 방법으로 형성된 박막 트랜지스터는 100∼600℃ 에서 열처리 될 수 있다.
도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조방법(이하, 본 발명의 제2 방법)을 보여준다. 본 발명의 제1 및 제2 방법 간의 차이는 채널층(110)의 형성방법에 있다.
도 4a를 참조하면, 기판(100) 상에 반도체 물질층(10")을 형성한다. 상기 반도체 물질층(10")은 도 1에 도시된 박막 트랜지스터의 하부층(10)과 동일한 물질층 일 수 있지만, 하부층(10)보다 두껍게 형성한다. 예컨대, 반도체 물질층(10")은 도 1에 도시된 박막 트랜지스터의 채널층(110)의 두께로 형성한다.
도 4b를 참조하면, 반도체 물질층(10")의 상부에 반도체 물질층(10")의 캐리어(전자) 농도를 낮추는 캐리어 억셉터를 이온주입한다. 상기 캐리어 억셉터는 Cu, Ag, Li, Na, K, Mg, Ca, Be, Au, Rg, Ni, Co, Rh, Pd, Ir, Pt, V, Nb, Ta 및 N 중 적어도 어느 하나일 수 있다. 상기 캐리어 억셉터의 도핑 농도는 105∼1024 atom/cm3 정도일 수 있다. 상기 캐리어 억셉터는 반도체 물질층(10")의 상부층(20')에만 주입한다. 그러므로 반도체 물질층(10")의 하부층(10')에는 상기 캐리어 억셉터가 이온주입되지 않는다.
도 4c를 참조하면, 상부층(20')과 하부층(10')을 패터닝하여 이중층 구조의 채널층(110)을 형성한다. 도 4c의 채널층(110)은 도 1의 채널층(110)과 등가일 수 있다.
도 4a 내지 도 4c를 참조하여 설명한 채널층(110)의 형성방법을 채널층의 제2 형성방법이라 한다.
채널층(110) 형성 이후의 공정은 상기 본 발명의 제1 방법과 동일할 수 있다. 그 결과, 도 4d에 도시된 바와 같은 박막 트랜지스터가 제조된다.
도 5a 내지 도 5d는 본 발명의 제3 실시예에 따른 박막 트랜지스터의 제조방법(이하, 본 발명의 제3 방법)을 보여준다. 본 발명의 제3 방법은 바텀 게이트 구조의 박막 트랜지스터의 제조방법이다. 도 2와 도 5a 내지 도 5d에서 동일한 도면 번호는 동일한 구성요소를 나타낸다.
도 5a를 참조하면, 기판(200) 상에 게이트 전극(240)을 형성하고, 기판(200) 상에 게이트 전극(240)을 덮는 게이트 절연층(230)을 형성한다.
도 5b를 참조하면, 게이트 절연층(230) 상에 이중층 구조를 갖는 채널층(210)을 형성한다. 이때, 채널층(210)은 게이트 전극(240) 위에 위치하도록 형성한다. 여기서 채널층(210)은 상기 채널층의 제1 또는 제2 형성방법으로 형성할 수 있고, 도 2의 채널층(210)과 등가일 수 있다.
도 5c를 참조하면, 게이트 절연층(230) 상에 채널층(210)의 양단에 각각 접촉하고 채널층(210)의 상부면 일부를 노출시키는 소오스 전극(220a) 및 드레인 전극(220b)을 형성한다.
도 5d를 참조하면, 기판(200) 상에 채널층(210)의 상기 노출된 부분과, 소오스 전극(220a) 및 드레인 전극(220b)을 덮는 보호층(250)을 형성한다.
상술한 바와 같이, 본 발명의 제1 내지 제3 제조방법에서 채널층(110, 210)은 이중층으로 형성되고, 그의 상부층(20, 20', 25)의 전기 저항이 하부층(10, 10', 15)의 전기 저항보다 높다. 따라서 소오스/드레인 전극층(120, 220)을 패터닝할 때와 게이트 절연층(130, 230) 또는 보호층(150, 250)을 형성할 때 사용되는 플라즈마에 의해 채널층(110, 210)의 전기 저항이 과도히 감소하여 박막 트랜지스터의 특성이 열화되는 것을 방지할 수 있다.
도 6a 및 도 6b는 본 발명의 제1 실시예에 따라 제조한 박막 트랜지스터의 드레인 전압(Vd)별 게이트 전압(Vg)-드레인 전류(Id)의 특성을 보여준다.
도 6a는 Cu-도핑된 Ga-In-Zn-O층을 상부층(20)으로 사용한 박막 트랜지스터에 대한 결과이고, 도 6b는 N-도핑된 Ga-In-Zn-O층을 상부층(20)으로 사용한 박막 트랜지스터에 대한 결과이다.
한편, 도 7은 종래 기술에 따른 박막 트랜지스터, 즉, Ga-In-Zn-O 단일층을 채널층으로 갖는 박막 트랜지스터의 게이트 전압(Vg)-드레인 전류(Id)의 특성을 보여준다.
도 6a, 도 6b 및 도 7을 참조하면, 본 발명에 따른 박막 트랜지스터들은 10.1V 정도의 높은 Vd에서도 우수한 스위칭 특성을 나타내는 반면, 종래 기술에 따른 박막 트랜지스터는 0.1V 정도의 낮은 Vd에서도 스위칭 특성이 나타나지 않는 것을 알 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 박막 트랜지스터의 구성 요소 및 구조는 각각 다양화되고 변형될 수 있음을 알 수 있을 것이다. 또한 박막 트랜지스터는 액정표시장치나 유기발광표시장치 분야뿐만 아니라 메모리 소자 및 논리 소자 분야 등에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명의 실시예들에 따른 박막 트랜지스터들은 상부층의 캐리어 농도가 하부층의 캐리어 농도보다 낮은 이중층 구조의 채널층을 구비한다. 따라서 플라즈마에 의한 채널층의 특성 열화를 방지할 수 있다. 이에 따라, 채널층의 빠른 전하 이동 특성을 확보할 수 있다.
또한, 하부층 및 상부층은 동일한 장비를 이용해서 인-시츄(in-situ)로 형성하거나, 반도체 물질층에 상기 캐리어 억셉터를 이온주입하여 형성할 수 있다. 따라서 본 발명의 박막 트랜지스터의 제조방법은 새로운 장비나 마스크 공정을 필요로 하지 않는 바, 공정을 단순화할 수 있다.

Claims (29)

  1. 게이트 절연층을 사이에 두고 형성된 게이트 전극 및 채널층; 및
    상기 채널층의 양단과 각각 접촉된 소오스 전극 및 드레인 전극;을 포함하되,
    상기 채널층은 상부층의 캐리어 농도가 하부층의 캐리어 농도보다 낮은 이중층 구조를 갖고,
    상기 채널층은 ZnO 계열의 물질인 a(In2O3)·b(Ga2O3)·c(ZnO)(여기서, a, b, c는 각각 a＞0, b＞0, c＞0의 조건을 만족시키는 실수) 물질로 형성된 것을 특징으로 하는 박막 트랜지스터.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 채널층은 a(In2O3)·b(Ga2O3)·c(ZnO)(여기서, a, b, c는 각각 a≥1, b≥1, 0＜c≤1의 조건을 만족시키는 실수) 물질로 형성된 것을 특징으로 하는 박막 트랜지스터.
  5. 제 1 및 4 항 중 어느 한 항에 있어서, 상기 채널층의 상부층은 캐리어 억셉터(acceptor)가 도핑되어 상기 하부층보다 전기 저항이 높은 것을 특징으로 하는 박막 트랜지스터.
  6. 제 5 항에 있어서, 상기 캐리어 억셉터는 Cu, Ag, Li, Na, K, Mg, Ca, Be, Au, Rg, Ni, Co, Rh, Pd, Ir, Pt, V, Nb, Ta, N 및 그 혼합물로 이루어진 군 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터.
  7. 제 6 항에 있어서, 상기 캐리어 억셉터는 Cu, Ag, Li, Mg, Ni, Co, N 및 그 혼합물로 이루어진 군 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터.
  8. 제 6 항에 있어서, 상기 캐리어 억셉터의 도핑 농도는 105∼1024 atom/cm3 인 것을 특징으로 하는 박막 트랜지스터.
  9. 제 1 항에 있어서, 상기 게이트 전극은 상기 채널층 위에 형성된 것을 특징으로 하는 박막 트랜지스터.
  10. 제 1 항에 있어서, 상기 게이트 전극은 상기 채널층 하부에 형성된 것을 특징으로 하는 박막 트랜지스터.
  11. 기판 상에 상부층의 캐리어 농도가 하부층의 캐리어 농도보다 낮은 이중층 구조의 채널층을 형성하되, 상기 채널층은 ZnO 계열의 물질인 a(In2O3)·b(Ga2O3)·c(ZnO)(여기서, a, b, c는 각각 a＞0, b＞0, c＞0의 조건을 만족시키는 실수) 물질로 형성하는 단계;
    상기 기판 상에 상기 채널층의 양단과 각각 접촉된 소오스 전극과 드레인 전극을 형성하는 단계;
    상기 기판 상에 상기 채널층, 상기 소오스 전극 및 상기 드레인 전극을 덮는 게이트 절연층을 형성하는 단계; 및
    상기 채널층 위쪽의 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  12. 삭제
  13. 제 11 항에 있어서, 상기 채널층의 상부에 캐리어 억셉터(acceptor)를 도핑하여 상기 채널층을 상기 이중층 구조로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  14. 제 13 항에 있어서, 상기 캐리어 억셉터는 Cu, Ag, Li, Na, K, Mg, Ca, Be, Au, Rg, Ni, Co, Rh, Pd, Ir, Pt, V, Nb, Ta, N 및 그 혼합물로 구성된 군 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  15. 제 11 항에 있어서, 상기 채널층은 PVD 방법으로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  16. 제 15 항에 있어서, 상기 상부층은 캐리어 억셉터(acceptor)를 포함하는 층이고, 상기 상부층은 상기 캐리어 억셉터가 도핑된 하나의 타겟을 사용해서 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  17. 제 15 항에 있어서, 상기 상부층은 캐리어 억셉터(acceptor)를 포함하는 층이고, 상기 상부층은 적어도 두 개의 타겟을 사용하는 스퍼터링 또는 증발 법으로 형성하며, 상기 타겟들 중 적어도 하나에 상기 캐리어 억셉터가 도핑된 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  18. 제 15 항에 있어서, 상기 상부층은 캐리어 억셉터(acceptor)를 포함하는 층이고, 상기 상부층의 형성시 상기 캐리어 억셉터가 포함된 가스를 사용하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  19. 제 11 항에 있어서, 상기 채널층을 100~600℃ 에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  20. 기판 상에 게이트 전극을 형성하는 단계;
    상기 기판 상에 상기 게이트 전극을 덮는 게이트 절연층을 형성하는 단계;
    상기 게이트 전극 위쪽의 상기 게이트 절연층 상에 상부층의 캐리어 농도가 하부층의 캐리어 농도보다 낮은 이중층 구조의 채널층을 형성하되, 상기 채널층은 ZnO 계열의 물질인 a(In2O3)·b(Ga2O3)·c(ZnO)(여기서, a, b, c는 각각 a＞0, b＞0, c＞0의 조건을 만족시키는 실수) 물질로 형성하는 단계; 및
    상기 게이트 절연층 상에 상기 채널층 양단과 각각 접촉된 소오스 전극과 드레인 전극을 형성하는 단계;를 포함하는 박막 트랜지스터의 제조방법.
  21. 삭제
  22. 제 20 항에 있어서, 상기 채널층의 상부에 캐리어 억셉터(acceptor)를 도핑하여 상기 채널층을 상기 이중층 구조로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  23. 제 22 항에 있어서, 상기 캐리어 억셉터는 Cu, Ag, Li, Na, K, Mg, Ca, Be, Au, Rg, Ni, Co, Rh, Pd, Ir, Pt, V, Nb, Ta, N 및 그 혼합물로 구성된 군 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  24. 제 20 항에 있어서, 상기 채널층은 PVD 방법으로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  25. 제 24 항에 있어서, 상기 상부층은 캐리어 억셉터(acceptor)를 포함하는 층이고, 상기 상부층은 상기 캐리어 억셉터가 도핑된 하나의 타겟을 사용해서 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  26. 제 24 항에 있어서, 상기 상부층은 캐리어 억셉터(acceptor)를 포함하는 층이고, 상기 상부층은 적어도 두 개의 타겟을 사용하는 스퍼터링 또는 증발 법으로 형성하며, 상기 타겟들 중 적어도 하나에 상기 캐리어 억셉터가 도핑된 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  27. 제 24 항에 있어서, 상기 상부층은 캐리어 억셉터(acceptor)를 포함하는 층이고, 상기 상부층의 형성시 상기 캐리어 억셉터가 포함된 가스를 사용하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  28. 제 20 항에 있어서, 상기 채널층을 100~600℃ 에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  29. 게이트 절연층;
    상기 게이트 절연층의 하부에 형성된 게이트 전극;
    상기 게이트 절연층의 상부에 형성된 채널층;
    상기 채널층의 제1 영역에 접촉된 소오스 전극; 및
    상기 채널층의 제2 영역에 접촉된 드레인 전극;을 포함하되,
    상기 채널층은 하부층과 상부층을 포함하는 이중층 구조를 갖고,
    상기 상부층은 상기 하부층보다 낮은 캐리어 농도를 갖고,
    상기 상부층은 상기 하부층보다 높은 전기 저항을 갖도록 캐리어 억셉터로 도핑된 것을 특징으로 하는 박막 트랜지스터.
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