KR20150030518A - 박막 트랜지스터 및 그 제조 방법 - Google Patents
박막 트랜지스터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20150030518A KR20150030518A KR20130109888A KR20130109888A KR20150030518A KR 20150030518 A KR20150030518 A KR 20150030518A KR 20130109888 A KR20130109888 A KR 20130109888A KR 20130109888 A KR20130109888 A KR 20130109888A KR 20150030518 A KR20150030518 A KR 20150030518A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor layer
- layer
- thin film
- film transistor
- source
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 279
- 239000012535 impurity Substances 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims description 26
- 239000011810 insulating material Substances 0.000 claims description 24
- 239000010408 film Substances 0.000 claims description 19
- 239000010410 layer Substances 0.000 description 333
- 239000000758 substrate Substances 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 10
- 229910001195 gallium oxide Inorganic materials 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 238000005530 etching Methods 0.000 description 7
- 150000001768 cations Chemical class 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 239000011787 zinc oxide Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910004205 SiNX Inorganic materials 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 229910007541 Zn O Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 239000000470 constituent Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- AMWRITDGCCNYAT-UHFFFAOYSA-L hydroxy(oxo)manganese;manganese Chemical compound [Mn].O[Mn]=O.O[Mn]=O AMWRITDGCCNYAT-UHFFFAOYSA-L 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910020923 Sn-O Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910007611 Zn—In—O Inorganic materials 0.000 description 2
- 229910007746 Zr—O Inorganic materials 0.000 description 2
- YHOPVYQBMLTWBB-UHFFFAOYSA-N [O-2].[Al+3].[Sn+4].[In+3].[O-2].[O-2].[O-2].[O-2] Chemical compound [O-2].[Al+3].[Sn+4].[In+3].[O-2].[O-2].[O-2].[O-2] YHOPVYQBMLTWBB-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- AWTYVENYAIZTAE-UHFFFAOYSA-N [Zr].[Sn]=O.[In] Chemical compound [Zr].[Sn]=O.[In] AWTYVENYAIZTAE-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- WCOSNLGKHNWDQR-UHFFFAOYSA-N germanium;indium;oxotin Chemical compound [Ge].[In].[Sn]=O WCOSNLGKHNWDQR-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 239000011572 manganese Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- MGRWKWACZDFZJT-UHFFFAOYSA-N molybdenum tungsten Chemical compound [Mo].[W] MGRWKWACZDFZJT-UHFFFAOYSA-N 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- 239000012780 transparent material Substances 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- YSRUGFMGLKANGO-UHFFFAOYSA-N zinc hafnium(4+) indium(3+) oxygen(2-) Chemical compound [O-2].[Zn+2].[In+3].[Hf+4] YSRUGFMGLKANGO-UHFFFAOYSA-N 0.000 description 2
- OPCPDIFRZGJVCE-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) titanium(4+) Chemical compound [O-2].[Zn+2].[In+3].[Ti+4] OPCPDIFRZGJVCE-UHFFFAOYSA-N 0.000 description 2
- VGYZOYLDGKIWST-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) zirconium(4+) Chemical compound [O-2].[Zn+2].[Zr+4].[In+3] VGYZOYLDGKIWST-UHFFFAOYSA-N 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 238000006722 reduction reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
박막 트랜지스터는 제1 반도체층, 상기 제1 반도체층 위에 배치된 제2 반도체층, 및 상기 제1 반도체층의 양 옆으로 불순물이 도핑되어 형성된 한쌍의 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역은 상기 제1 반도체층과 동일 평면상의 제1 소스층 및 상기 제2 반도체층과 동일 평면상의 제2 소스층을 포함하고, 상기 드레인 영역은 상기 제1 반도체층과 동일 평면상의 제1 드레인층 및 상기 제2 반도체층과 동일 평면상의 제2 드레인 층을 포함하고, 상기 제1 반도체층 및 상기 제2 반도체층 중 어느 하나만이 채널층이 된다. 박막 트랜지스터의 문턱 전압의 크기 및 산포, 동작 전류를 감소시켜 박막 트랜지스터의 특성을 향상시키면서 박막 트랜지스터의 시트 저항 및 접촉 저항을 감소시킬 수 있다.
Description
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 산화물 반도체를 이용한 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
최근, 액정표시장치(Liquid Crystal display), 플라즈마 디스플레이 패널(Plasma Display Panel), 전계 방출 표시 장치(Field Emission Display), 전계 발광 표시 장치(Light Emitting Device), 유기 발광 표시 장치(Organic Light Emitting Display) 등과 같은 여러 가지의 디스플레이가 실용화되고 있다.
이러한 다양한 표시 장치는 매트릭스 형상으로 배치된 복수의 발광 소자를 복수의 박막 트랜지스터(Thin Film Transistor)로 구동함으로써 구현된다.
박막 트랜지스터는 소스 전극 및 드레인 전극, 반도체층, 게이트 전극이 적층되어 구성된다. 반도체층의 두께가 얇아질수록 박막 트랜지스터의 문턱 전압(threshold voltage)이 작아지고, 문턱 전압의 산포가 감소하며, 동작 전류(operating current)가 작아지는 등 박막 트랜지스터의 동작 특성이 좋아지는 효과를 얻을 수 있다.
그러나 반도체층의 두께가 얇아질수록 반도체층과 소스 전극의 접촉 저항(contact resistance), 반도체층과 드레인 전극의 접촉 저항, 및 반도체층에서 소스 전극 및 드레인 전극과 접촉하는 비활성 영역의 시트 저항(sheet resistance)이 증가하게 된다. 이는 배선 저항을 증가시키는 원인이 된다.
본 발명이 해결하고자 하는 기술적 과제는 작은 시트 저항 및 접촉 저항을 갖는 박막 트랜지스터 및 그 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 제1 반도체층, 상기 제1 반도체층 위에 배치된 제2 반도체층, 및 상기 제1 반도체층의 양 옆으로 불순물이 도핑되어 형성된 한쌍의 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역은 상기 제1 반도체층과 동일 평면상의 제1 소스층 및 상기 제2 반도체층과 동일 평면상의 제2 소스층을 포함하고, 상기 드레인 영역은 상기 제1 반도체층과 동일 평면상의 제1 드레인층 및 상기 제2 반도체층과 동일 평면상의 제2 드레인 층을 포함하고, 상기 제1 반도체층 및 상기 제2 반도체층 중 어느 하나만이 채널층이 된다.
상기 제1 반도체층과 상기 제2 반도체층의 카티온은 서로 동일하게 구성될 수 있다.
상기 제2 반도체층 위에 배치되는 게이트 절연막, 및 상기 게이트 절연막 위에 배치되는 게이트 전극을 더 포함할 수 있다.
상기 제2 반도체층이 채널층이 될 수 있다.
상기 제1 반도체층의 캐리어 농도는 상기 제2 반도체층의 캐리어 농도보다 낮을 수 있다.
상기 제1 반도체층의 캐리어 농도는 1e15/cm3 이하이고, 상기 제2 반도체층의 캐리어 농도는 1e17/cm3 이상일 수 있다.
상기 소스 영역 및 상기 드레인 영역의 캐리어 농도는 1e19/cm3 이상일 수 있다.
상기 제1 반도체층은 불순물의 도핑이 가능한 절연 물질로 이루어질 수 있다.
상기 제1 반도체층은 광차단막 기능을 포함할 수 있다.
게이트 전극, 및 상기 게이트 전극 위에 배치되는 게이트 절연막을 더 포함하고, 상기 제1 반도체층은 상기 게이트 절연막 위에 배치될 수 있다.
상기 제1 반도체층이 채널층이 될 수 있다.
상기 제1 반도체층의 캐리어 농도는 상기 제2 반도체층의 캐리어 농도보다 높을 수 있다.
상기 제1 반도체층의 캐리어 농도는 1e17/cm3 이상이고, 상기 제2 반도체층의 캐리어 농도는 1e15/cm3 이하일 수 있다.
상기 소스 영역 및 상기 드레인 영역의 캐리어 농도는 1e19/cm3 이상일 수 있다.
상기 제2 반도체층은 불순물의 도핑이 가능한 절연 물질로 이루어질 수 있다.
상기 제2 반도체층은 광차단막 기능을 포함할 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법은 제1 반도체층이 배치되는 단계, 상기 제1 반도체층 위에 제2 반도체층이 배치되는 단계, 및 상기 제1 반도체층 및 상기 제2 반도체층의 양 옆으로 불순물이 도핑되어 한쌍의 소스 영역 및 드레인 영역이 형성되는 단계를 포함하고, 상기 제1 반도체층 및 상기 제2 반도체층 중 어느 하나만이 채널층이 된다.
상기 제1 반도체층과 상기 제2 반도체층의 카티온은 서로 동일하게 구성될 수 있다.
상기 제1 반도체층 및 상기 제2 반도체층 중에서 채널층이 되는 층의 캐리어 농도는 다른 층의 캐리어 농도보다 높을 수 있다.
상기 제1 반도체층 및 상기 제2 반도체층 중에서 채널층이 되지 않는 층은 불순물의 도핑이 가능한 절연 물질로 이루어질 수 있다.
박막 트랜지스터의 문턱 전압의 크기 및 산포, 동작 전류를 감소시켜 박막 트랜지스터의 특성을 향상시키면서 박막 트랜지스터의 시트 저항 및 접촉 저항을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 2 내지 5는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 나타내는 공정 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 7 내지 9는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 나타내는 공정 단면도이다.
도 10은 박막 트랜지스터에 포함된 반도체층의 두께에 따른 시트 저항(Rs) 및 접촉 저항(Rc)을 나타내는 그래프이다.
도 11은 박막 트랜지스터에 포함된 반도체층의 두께에 따른 박막 트랜지스터의 동작 전류(Ion)를 나타내는 그래프이다.
도 12는 반도체층의 두께에 따른 박막 트랜지스터의 문턱 전압(Vth)를 나타내는 그래프이다.
도 2 내지 5는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 나타내는 공정 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 7 내지 9는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 나타내는 공정 단면도이다.
도 10은 박막 트랜지스터에 포함된 반도체층의 두께에 따른 시트 저항(Rs) 및 접촉 저항(Rc)을 나타내는 그래프이다.
도 11은 박막 트랜지스터에 포함된 반도체층의 두께에 따른 박막 트랜지스터의 동작 전류(Ion)를 나타내는 그래프이다.
도 12는 반도체층의 두께에 따른 박막 트랜지스터의 문턱 전압(Vth)를 나타내는 그래프이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시예에서 설명하고, 그 외의 실시예에서는 제1 실시예와 다른 구성에 대해서만 설명하기로 한다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 1을 참조하면, 일 실시예에 따른 박막 트랜지스터는 게이트 전극(170)이 소스 영역(120) 및 드레인 영역(130)의 상부에 배치되는 탑 게이트 형(top-gate type)의 박막 트랜지스터이다.
박막 트랜지스터는 기판(100), 기판(100) 위에 배치되는 버퍼층(110), 버퍼층(110) 위에 배치되는 한 쌍의 소스 영역(120) 및 드레인 영역(130), 소스 영역(120)과 드레인 영역(130) 사이에서 버퍼층(110) 위에 배치되는 제1 반도체층(140), 소스 영역(120)과 드레인 영역(130) 사이에서 제1 반도체층(140) 위에 배치되는 제2 반도체층(150), 제2 반도체층(150) 위에 배치되는 게이트 절연막(160), 게이트 절연막(160) 위에 배치되는 게이트 전극(170)을 포함한다. 소스 영역(120), 드레인 영역(130) 및 게이트 전극(170) 위에는 보호층(180)이 배치될 수 있다.
기판(100)은 투명한 유리, 플라스틱 등으로 만들어질 수 있다.
버퍼층(110)은 기판(100)으로부터의 불순물의 영향을 차단하기 위하여 배치되다. 버퍼층(110)으로 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있다.
한쌍의 소스 영역(120) 및 드레인 영역(130)은 기판(100) 위에서 서로 이격되어 배치된다. 소스 영역(120)은 버퍼층(110) 위에 배치되는 제1 소스층(121) 및 제1 소스층(121) 위에 배치되는 제2 소스층(122)을 포함한다. 드레인 영역(130)은 버퍼층(110) 위에 배치되는 제1 드레인층(131) 및 제1 드레인층(131) 위에 배치되는 제2 드레인층(132)을 포함한다.
제1 소스층(121) 및 제1 드레인층(131)은 제1 반도체층(140)과 단차가 없게 형성되어 있다. 제1 소스층(121), 제1 드레인층(131) 및 제1 반도체층(140)은 동일 평면상(coplanar)의 하나의 층을 이룬다.
제2 소스층(122) 및 제2 드레인층(132)은 제2 반도체층(150)과 단차가 없게 형성되어 있다. 제2 소스층(122), 제2 드레인층(132) 및 제2 반도체층(150)은 동일 평면상의 하나의 층을 이룬다.
실제적으로, 불순물이 도핑되지 않은 산화물 반도체로 하나의 제1 반도체층(140)이 형성되고, 제1 반도체층(140) 위에 불순물이 도핑되지 않은 산화물 반도체로 제2 반도체층(150)이 형성된 후, 제1 반도체층(140) 및 제2 반도체층(150)의 양 옆으로 불순물이 도핑되어 제1 소스층(121), 제2 소스층(122), 제1 드레인층(131) 및 제2 드레인층(132)이 형성된다. 즉, 제1 반도체층(140) 및 제2 반도체층(150)의 양 옆으로 불순물이 도핑되어 소스 영역(120) 및 드레인 영역(130)이 형성된다. 이러한 불순물은 박막 트랜지스터의 종류에 따라 N형 불순물 또는 P형 불순물이 될 수 있다.
산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-O), 아연-주석 산화물(Zn-Sn-O) 인듐-갈륨 산화물 (In-Ga-O), 인듐-주석 산화물(In-Sn-O), 인듐-지르코늄 산화물(In-Zr-O), 인듐-지르코늄-아연 산화물(In-Zr-Zn-O), 인듐-지르코늄-주석 산화물(In-Zr-Sn-O), 인듐-지르코늄-갈륨 산화물(In-Zr-Ga-O), 인듐-알루미늄 산화물(In-Al-O), 인듐-아연-알루미늄 산화물(In-Zn-Al-O), 인듐-주석-알루미늄 산화물(In-Sn-Al-O), 인듐-알루미늄-갈륨 산화물(In-Al-Ga-O), 인듐-탄탈륨 산화물(In-Ta-O), 인듐-탄탈륨-아연 산화물(In-Ta-Zn-O), 인듐-탄탈륨-주석 산화물(In-Ta-Sn-O), 인듐-탄탈륨-갈륨 산화물(In-Ta-Ga-O), 인듐-게르마늄 산화물(In-Ge-O), 인듐-게르마늄-아연 산화물(In-Ge-Zn-O), 인듐-게르마늄-주석 산화물(In-Ge-Sn-O), 인듐-게르마늄-갈륨 산화물(In-Ge-Ga-O), 티타늄-인듐-아연 산화물(Ti-In-Zn-O), 하프늄-인듐-아연 산화물(Hf-In-Zn-O) 중 어느 하나를 포함할 수 있다.
제1 반도체층(140) 및 제2 반도체층(150)은 상기의 산화물 반도체 중 어느 하나로 이루어질 수 있다. 이때, 제1 반도체층(140)과 제2 반도체층(150)의 주요 구성 성분은 서로 동일하게 구성될 수 있다. 제1 반도체층(140)과 제2 반도체층(150)의 카티온(cation)은 서로 동일하게 구성될 수 있다. 제1 반도체층(140) 및 제2 반도체층(150)은 투명하게 구성될 수 있다.
일예로, 제2 반도체층(150)은 인듐-갈륨-아연 산화물(InGaZnO4)로 이루어지고, 제1 반도체층(140)은 상기의 산화물 반도체 중에서 인듐-갈륨-아연 산화물(InGaZnO4)과 주요 구성 성분이 동일하거나 카티온이 동일한 물질로 구성될 수 있다.
제1 반도체층(140)의 캐리어(carrier) 농도는 제2 반도체층(150)의 캐리어 농도보다 낮게 이루어진다. 예를 들어, 제1 반도체층(140)의 캐리어 농도가 1e15/cm3 이하이고, 제2 반도체층(150)의 캐리어 농도는 1e17/cm3 이상이 될 수 있다. 또는 제1 반도체층(140)의 캐리어 농도는 1e17/cm3 미만이고, 제2 반도체층(150)의 캐리어 농도는 1e17/cm3 이상이 될 수 있다. 불순물이 도핑된 소스 영역(120) 및 드레인 영역(130)의 캐리어 농도는 1e19/cm3 이상이 될 수 있다.
한편, 제1 반도체층(140)은 불순물의 도핑이 가능한 절연 물질로 이루어질 수 있다. 예를 들어, 제1 반도체층(140)은 산화아연(ZnO) 기반의 절연 물질로 이루어질 수 있다. 즉, 불순물의 도핑이 가능한 절연 물질로 하나의 제1 반도체층(140)이 형성되고, 제1 반도체층(140) 위에 불순물이 도핑되지 않은 산화물 반도체로 하나의 제2 반도체층(150)이 형성된 후, 제1 반도체층(140) 및 제2 반도체층(150)의 양 옆으로 불순물이 도핑되어 제1 소스층(121), 제2 소스층(122), 제1 드레인층(131) 및 제2 드레인층(132)이 형성된다. 제1 반도체층(140)이 불순물의 도핑이 가능한 절연 물질로 이루어지므로, 불순물 도핑에 의해 제1 소스층(121) 및 제1 드레인층(131)의 캐리어 농도도 1e19/cm3 이상이 될 수 있다.
또한, 제1 반도체층(140)은 불순물의 도핑이 가능한 반도체 또는 절연 물질이면서 광차단막 기능을 가지는 물질로 이루어질 수 있다. 예를 들어, 제1 반도체층(140)은 망간 산화물(MnxOy), 실리콘-게르마늄(SiGe) 등으로 이루어질 수 있다.
게이트 절연막(160)은 제2 반도체층(150) 위에 배치되어 제2 반도체층(150)과 게이트 전극(170)을 절연시킨다. 게이트 절연막(160)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있다.
게이트 전극(170)은 게이트 절연막(160) 위에 배치된다. 게이트 전극은 알루미늄(Al), 몰리브덴(Mo), 구리(Cu), 몰리브덴텅스텐(MoW), 티타늄(Ti), 구리(Cr) 등의 금속으로 이루어질 수 있다. 또는 게이트 전극(170)은 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide) 등과 같은 전기 전도성의 투명한 물질로 이루어질 수도 있다.
보호층(180)은 소스 영역(120), 드레인 영역(130) 및 게이트 전극(170) 위에는 배치된다. 보호층(180)은 고온 등의 외부 환경에 취약한 산화물 반도체를 보호하기 위해 배치될 수 있다. 보호층(180)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있다.
상술한 바와 같이 구성된 박막 트랜지스터에 있어서, 게이트 전극(170)에 박막 트랜지스터의 역치 이상의 전압이 인가된 경우, 즉 박막 트랜지스터가 온(on) 상태가 된 경우, 소스 영역(120)과 드레인 영역(130) 간에 흐르는 전류는 제1 반도체층(140)을 통하지 않고 제2 반도체층(150)을 통하여 흐르게 된다. 이는 제1 반도체층(140)과 제2 반도체층(150)의 캐리어 농도 차이 때문이다. 즉, 제2 반도체층(150)이 박막 트랜지스터의 채널을 형성하는 채널층이 된다.
제2 반도체층(150)의 두께는 200Å 이하로 형성될 수 있으며, 채널층이 200 Å 이하로 얇게 형성됨에 따라 박막 트랜지스터의 문턱 전압 및 그 산포가 감소되고, 동작 전류가 작아지는 등의 효과를 얻을 수 있다. 이는 박막 트랜지스터의 채널이 짧게 구현될 수 있도록 한다.
한편, 제1 반도체층(140)의 두께는 제2 반도체층(150)의 두께와 동일하거나 더 두껍게 형성될 수 있다. 즉, 제2 반도체층(150)의 두께는 제1 반도체층(140)의 두께와 동일하거나 더 얇게 형성될 수 있다. 소스 영역(120) 및 드레인 영역(130)의 두께는 제1 반도체층(140) 및 제2 반도체층(150)의 두께를 합한 두께이다. 즉, 소스 영역(120) 및 드레인 영역(130)의 두께가 박막 트랜지스터의 채널층보다 두껍게 형성된다. 이에 따라, 소스 영역(120) 및 드레인 영역(130)의 시트 저항(sheet resistance) 및 접촉 저항(contact resistance)이 감소되는 효과를 얻을 수 있다.
이제, 도 2 내지 5를 참조하여 제안하는 탑 게이트 형의 박막 트랜지스터의 제조 방법에 대하여 설명한다.
도 2 내지 5는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 나타내는 공정 단면도이다.
도 2를 보면, 기판(100) 위에 버퍼층(110), 제1 반도체층(140) 및 제2 반도체층(150)이 순차적으로 적층된다. 버퍼층(110), 제1 반도체층(140) 및 제2 반도체층(150)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 등의 증착 방식으로 적층될 수 있다.
박막 트랜지스터를 포함하는 표시 장치의 제조 공정에서, 제1 반도체층(140) 및 제2 반도체층(150)은 패터닝될 수 있다. 제1 반도체층(140) 및 제2 반도체층(150)의 패터닝은, 제2 반도체층(150) 위에 포토레지스트(photo-resistor)를 형성하고, 포토레지스트에 마스크를 이용한 노광 공정을 수행하여 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 식각 마스크로 하여 제1 반도체층(140) 및 제2 반도체층(150)을 식각하는 과정으로 이루어질 수 있다.
도 3을 보면, 제2 반도체층(150) 위에 게이트 절연막(160)이 형성되고, 게이트 절연막(160) 위에 게이트 전극(170)이 패터닝된다. 제2 반도체층(150) 위에 게이트 절연막(160)을 위한 절연 물질, 게이트 전극(170)을 위한 금속 물질 및 포토레지스트를 순차적으로 적층하고, 포토레지스트에 마스크를 이용한 노광 공정을 수행하여 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 식각 마스크로 하여 금속층을 식각함으로써 게이트 전극(170)이 패터닝될 수 있다. 게이트 전극(170)을 마스크로 하여 절연 물질이 식각될 수 있으며, 이에 따라 게이트 절연막(160)이 게이트 전극(170)의 하부에서 게이트 전극(170)의 모양에 따라 패터닝될 수 있다. 게이트 절연막(160)이 패터닝됨에 따라, 제2 반도체층(150)의 양 끝단이 외부에 노출된다.
도 4를 보면, 제2 반도체층(150)에서 외부에 노출된 영역에 대한 환원 반응, 플라즈마 처리, 불순물 도핑 처리 과정 중 적어도 어느 하나를 통해 제1 소스층(121), 제2 소스층(122), 제1 드레인층(131) 및 제2 드레인층(132)이 형성될 수 있다. 즉, 소스 영역(120) 및 드레인 영역(130)이 형성된다.
도 5를 보면, 소스 영역(120), 드레인 영역(130) 및 게이트 전극(170) 위에는 보호층(180)이 형성된다. 보호층(180)은 고온 등의 외부 환경에 취약한 산화물 반도체를 보호하기 위한 것으로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있다.
도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 6을 참조하면, 다른 실시예에 따른 박막 트랜지스터는 게이트 전극(170)이 소스 영역(120) 및 드레인 영역(130)의 하부에 배치되는 바텀 게이트 형(bottom-gate type)의 박막 트랜지스터이다.
박막 트랜지스터는 기판(100), 기판(100) 위에 배치되는 게이트 전극(170), 게이트 절연막(160), 게이트 절연막(160) 위에 배치되는 한 쌍의 소스 영역(120) 및 드레인 영역(130), 소스 영역(120)과 드레인 영역(130) 사이에서 게이트 절연막(160) 위에 배치되는 제1 반도체층(140), 소스 영역(120)과 드레인 영역(130) 사이에서 제1 반도체층(140) 위에 배치되는 제2 반도체층(150), 제2 반도체층(150) 위에 배치되는 에치 스타퍼(etch stopper)(190)를 포함한다.
기판(100)은 투명한 유리, 플라스틱 등으로 만들어질 수 있다.
게이트 전극(170)은 게이트 절연막(160) 위에 배치된다. 게이트 전극은 알루미늄(Al), 몰리브덴(Mo), 구리(Cu), 몰리브덴텅스텐(MoW), 티타늄(Ti), 구리(Cr) 등의 금속으로 이루어질 수 있다. 또는 게이트 전극(170)은 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide) 등과 같은 전기 전도성의 투명한 물질로 이루어질 수도 있다.
게이트 절연막(160)은 게이트 전극(170)과 상부의 제1 반도체층(140)을 절연시키기 위한 것으로, 기판(100) 위에서 게이트 전극(170)을 덮도록 형성된다. 게이트 절연막(160)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있다.
한쌍의 소스 영역(120) 및 드레인 영역(130)은 게이트 절연막(160) 위에서 서로 이격되어 배치된다. 소스 영역(120)은 게이트 절연막(160) 위에 배치되는 제1 소스층(121) 및 제1 소스층(121) 위에 배치되는 제2 소스층(122)을 포함한다. 드레인 영역(130)은 게이트 절연막(160) 위에 배치되는 제1 드레인층(131) 및 제1 드레인층(131) 위에 배치되는 제2 드레인층(132)을 포함한다.
제1 소스층(121) 및 제1 드레인층(131)은 제1 반도체층(140)과 단차가 없게 형성되어 있다. 제1 소스층(121), 제1 드레인층(131) 및 제1 반도체층(140)은 동일 평면상의 하나의 층을 이룬다.
제2 소스층(122) 및 제2 드레인층(132)은 제2 반도체층(150)과 단차가 없게 형성되어 있다. 제2 소스층(122), 제2 드레인층(132) 및 제2 반도체층(150)은 동일 평면상의 하나의 층을 이룬다.
실제적으로, 불순물이 도핑되지 않은 산화물 반도체로 하나의 제1 반도체층(140)이 형성되고, 제1 반도체층(140) 위에 불순물이 도핑되지 않은 산화물 반도체로 제2 반도체층(150)이 형성된 후, 제1 반도체층(140) 및 제2 반도체층(150)의 양 옆으로 불순물이 도핑되어 제1 소스층(121), 제2 소스층(122), 제1 드레인층(131) 및 제2 드레인층(132)이 형성된다. 즉, 제1 반도체층(140) 및 제2 반도체층(150)의 양 옆으로 불순물이 도핑되어 소스 영역(120) 및 드레인 영역(130)이 형성된다. 이러한 불순물은 박막 트랜지스터의 종류에 따라 N형 불순물 또는 P형 불순물이 될 수 있다.
산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-O), 아연-주석 산화물(Zn-Sn-O) 인듐-갈륨 산화물 (In-Ga-O), 인듐-주석 산화물(In-Sn-O), 인듐-지르코늄 산화물(In-Zr-O), 인듐-지르코늄-아연 산화물(In-Zr-Zn-O), 인듐-지르코늄-주석 산화물(In-Zr-Sn-O), 인듐-지르코늄-갈륨 산화물(In-Zr-Ga-O), 인듐-알루미늄 산화물(In-Al-O), 인듐-아연-알루미늄 산화물(In-Zn-Al-O), 인듐-주석-알루미늄 산화물(In-Sn-Al-O), 인듐-알루미늄-갈륨 산화물(In-Al-Ga-O), 인듐-탄탈륨 산화물(In-Ta-O), 인듐-탄탈륨-아연 산화물(In-Ta-Zn-O), 인듐-탄탈륨-주석 산화물(In-Ta-Sn-O), 인듐-탄탈륨-갈륨 산화물(In-Ta-Ga-O), 인듐-게르마늄 산화물(In-Ge-O), 인듐-게르마늄-아연 산화물(In-Ge-Zn-O), 인듐-게르마늄-주석 산화물(In-Ge-Sn-O), 인듐-게르마늄-갈륨 산화물(In-Ge-Ga-O), 티타늄-인듐-아연 산화물(Ti-In-Zn-O), 하프늄-인듐-아연 산화물(Hf-In-Zn-O) 중 어느 하나를 포함할 수 있다.
제1 반도체층(140) 및 제2 반도체층(150)은 상기의 산화물 반도체 중 어느 하나로 이루어질 수 있다. 이때, 제1 반도체층(140)과 제2 반도체층(150)의 주요 구성 성분은 서로 동일하게 구성될 수 있다. 제1 반도체층(140)과 제2 반도체층(150)의 카티온(cation)은 서로 동일하게 구성될 수 있다. 제1 반도체층(140) 및 제2 반도체층(150)은 투명하게 구성될 수 있다.
일예로, 제1 반도체층(140)은 인듐-갈륨-아연 산화물(InGaZnO4)로 이루어지고, 제2 반도체층(150)은 상기의 산화물 반도체 중에서 인듐-갈륨-아연 산화물(InGaZnO4)과 주요 구성 성분이 동일하거나 카티온이 동일한 물질로 구성될 수 있다.
제1 반도체층(140)의 캐리어(carrier) 농도는 제2 반도체층(150)의 캐리어 농도보다 높게 이루어진다. 예를 들어, 제1 반도체층(140)의 캐리어 농도가 1e17/cm3 이상이고, 제2 반도체층(150)의 캐리어 농도는 1e15/cm3 이하가 될 수 있다. 또는 제1 반도체층(140)의 캐리어 농도는 1e17/cm3 이상이고, 제2 반도체층(150)의 캐리어 농도는 1e17/cm3 미만이 될 수 있다. 불순물이 도핑된 소스 영역(120) 및 드레인 영역(130)의 캐리어 농도는 1e19/cm3 이상이 될 수 있다.
한편, 제2 반도체층(150)은 불순물의 도핑이 가능한 절연 물질로 이루어질 수 있다. 예를 들어, 제2 반도체층(150)은 산화아연(ZnO) 기반의 절연 물질로 이루어질 수 있다. 즉, 불순물이 도핑되지 않은 산화물 반도체로 하나의 제1 반도체층(140)이 형성되고, 제1 반도체층(140) 위에 불순물의 도핑이 가능한 절연 물질로 제2 반도체층(150)이 형성된 후, 제1 반도체층(140) 및 제2 반도체층(150)의 양 옆으로 불순물이 도핑되어 제1 소스층(121), 제2 소스층(122), 제1 드레인층(131) 및 제2 드레인층(132)이 형성된다. 제2 반도체층(150)이 불순물의 도핑이 가능한 절연 물질로 이루어지므로, 불순물 도핑에 의해 제2 소스층(122) 및 제2 드레인층(132)의 캐리어 농도도 1e19/cm3 이상이 될 수 있다.
또한, 제2 반도체층(150)은 불순물의 도핑이 가능한 반도체 또는 절연 물질이면서 광차단막 기능을 가지는 물질로 이루어질 수 있다. 예를 들어, 제2 반도체층(150)은 망간 산화물(MnxOy), 실리콘-게르마늄(SiGe) 등으로 이루어질 수 있다.
에치 스타퍼(190)는 제1 반도체층(140) 및 제2 반도체층(150)에 대한 도핑 공정에서 채널층의 캐리어 농도가 변화되는 것을 방지하는 역할을 한다. 에치 스타퍼(190)는 절연 물질로 이루어질 수 있다.
상술한 바와 같이 구성된 박막 트랜지스터에 있어서, 게이트 전극(170)에 박막 트랜지스터의 역치 이상의 전압이 인가된 경우, 즉 박막 트랜지스터가 온(on) 상태가 된 경우, 소스 영역(120)과 드레인 영역(130) 간에 흐르는 전류는 제2 반도체층(150)을 통하지 않고 제1 반도체층(140)을 통하여 흐르게 된다. 이는 제1 반도체층(140)과 제2 반도체층(150)의 캐리어 농도 차이 때문이다. 즉, 제1 반도체층(140)이 박막 트랜지스터의 채널을 형성하는 채널층이 된다.
제1 반도체층(140)의 두께는 200Å 이하로 형성될 수 있으며, 채널층이 200 Å 이하로 얇게 형성됨에 따라 박막 트랜지스터의 문턱 전압 및 그 산포가 감소되고, 동작 전류가 작아지는 등의 효과를 얻을 수 있다. 이는 박막 트랜지스터의 채널이 짧게 구현될 수 있도록 한다.
한편, 제2 반도체층(150)의 두께는 제1 반도체층(140)의 두께와 동일하거나 더 두껍게 형성될 수 있다. 즉, 제1 반도체층(140)의 두께는 제2 반도체층(150)의 두께와 동일하거나 더 얇게 형성될 수 있다. 소스 영역(120) 및 드레인 영역(130)의 두께는 제1 반도체층(140) 및 제2 반도체층(150)의 두께를 합한 두께이다. 즉, 소스 영역(120) 및 드레인 영역(130)의 두께가 박막 트랜지스터의 채널층보다 두껍게 형성된다. 이에 따라, 소스 영역(120) 및 드레인 영역(130)의 시트 저항 및 접촉 저항이 감소되는 효과를 얻을 수 있다.
이제, 도 7 내지 9를 참조하여 제안하는 바텀 게이트 형의 박막 트랜지스터의 제조 방법에 대하여 설명한다.
도 7 내지 9는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 나타내는 공정 단면도이다.
도 7을 보면, 기판(100) 위에 게이트 전극(170)이 패터닝된다. 기판(100) 위에 게이트 전극(170)을 위한 금속 물질 및 포토레지스트를 순차적으로 적층하고, 포토레지스트에 마스크를 이용한 노광 공정을 수행하여 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 식각 마스크로 하여 금속층을 식각함으로써 게이트 전극(170)이 패터닝될 수 있다.
도 8을 보면, 게이트 전극(170)이 형성된 기판(100) 위에 게이트 절연막(160), 제1 반도체층(140) 및 제2 반도체층(150)이 순차적으로 적층된다. 제1 반도체층(140) 및 제2 반도체층(150)은 PVD, CVD 등의 증착 방식으로 적층될 수 있다.
박막 트랜지스터를 포함하는 표시 장치의 제조 공정에서, 제1 반도체층(140) 및 제2 반도체층(150)은 패터닝될 수 있다. 제1 반도체층(140) 및 제2 반도체층(150)의 패터닝은, 제2 반도체층(150) 위에 포토레지스트를 형성하고, 포토레지스트에 마스크를 이용한 노광 공정을 수행하여 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 식각 마스크로 하여 제1 반도체층(140) 및 제2 반도체층(150)을 식각하는 과정으로 이루어질 수 있다.
도 9를 보면, 제2 반도체층(150) 위에 에치 스타퍼(190)가 형성된다. 에치 스타퍼(190)는 제1 반도체층(140)에서 채널층이 될 영역 위에 형성된다. 에치 스타퍼(190)가 형성되지 않은 제2 반도체층(150)의 양 끝단이 외부에 노출된다. 제2 반도체층(150)에서 외부에 노출된 영역에 대한 환원 반응, 플라즈마 처리, 불순물 도핑 처리 과정 중 적어도 어느 하나를 통해 제1 소스층(121), 제2 소스층(122), 제1 드레인층(131) 및 제2 드레인층(132)이 형성될 수 있다. 즉, 소스 영역(120) 및 드레인 영역(130)이 형성된다.
도 10은 박막 트랜지스터에 포함된 반도체층의 두께에 따른 시트 저항(Rs) 및 접촉 저항(Rc)을 나타내는 그래프이다.
도 10을 참조하면, 반도체층의 두께(THK)가 얇아질수록 시트 저항(Rs) 및 접촉 저항(Rc)이 증가하는 것을 볼 수 있다. 특히, 반도체층의 두께(THK)가 200Å 이하가 됨에 따라 시트 저항(Rs)이 크게 증가된다.
제안하는 탑 게이트 형의 박막 트랜지스터에서 채널층이 되는 제2 반도체층(150)의 두께가 대략 100Å 정도로 형성되더라도, 소스 영역(120) 및 드레인 영역(130)의 두께는 제1 반도체층(140) 및 제2 반도체층(150)의 두께를 합한 두께가 됨으로써, 소스 영역(120) 및 드레인 영역(130)의 시트 저항 및 접촉 저항은 두께(THK)가 200Å일 때의 값이 된다.
마찬가지로, 제안하는 바텀 게이트 형의 박막 트랜지스터에서 채널층이 되는 제1 반도체층(140)의 두께가 대략 100Å 정도로 형성되더라도, 소스 영역(120) 및 드레인 영역(130)의 두께는 제1 반도체층(140) 및 제2 반도체층(150)의 두께를 합한 두께가 됨으로써, 소스 영역(120) 및 드레인 영역(130)의 시트 저항 및 접촉 저항은 두께(THK)가 200Å 일 때의 값이 된다.
즉, 산화물 박막 트랜지스터의 채널층을 얇게 구현하면서 소스 영역(120) 및 드레인 영역(130)의 시트 저항 및 접촉 저항을 줄일 수 있다.
도 11은 박막 트랜지스터에 포함된 반도체층의 두께에 따른 박막 트랜지스터의 동작 전류(Ion)를 나타내는 그래프이다.
도 11을 참조하면, 반도체층의 두께(THK)가 얇아질수록 박막 트랜지스터의 동작 전류(Ion) 및 그 산포가 줄어드는 것을 볼 수 있다.
제안하는 탑 게이트 형의 박막 트랜지스터 및 바텀 게이트 형의 박막 트랜지스터에서는 채널층을 얇게 구현하면서 소스 영역(120) 및 드레인 영역(130)의 시트 저항 및 접촉 저항을 줄일 수 있으므로, 채널층이 되는 제2 반도체층(150) 또는 제1 반도체층(140)의 두께(THK)를 200Å 이하로 얇게 형성하여 박막 트랜지스터의 동작 특성을 향상시킬 수 있다.
도 12는 반도체층의 두께에 따른 박막 트랜지스터의 문턱 전압(Vth)를 나타내는 그래프이다.
도 12를 참조하면, 반도체층의 두께(THK)가 얇아질수록 박막 트랜지스터의 문턱 전압(Vth) 및 그 산포가 줄어드는 것을 볼 수 있다.
제안하는 탑 게이트 형의 박막 트랜지스터 및 바텀 게이트 형의 박막 트랜지스터에서는 채널층을 얇게 구현하면서 소스 영역(120) 및 드레인 영역(130)의 시트 저항 및 접촉 저항을 줄일 수 있으므로, 채널층이 되는 제2 반도체층(150) 또는 제1 반도체층(140)의 두께(THK)를 200Å 이하로 얇게 형성하여 박막 트랜지스터의 동작 특성을 향상시킬 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 기판
110 : 버퍼층
120 : 소스 영역
121 : 제1 소스층
122 : 제2 소스층
130 : 드레인 영역
131 : 제1 드레인층
132 : 제2 드레인층
140 : 제1 반도체층
150 : 제2 반도체층
160 : 게이트 절연막
170 : 게이트 전극
180 : 보호층
190 : 에치 스타퍼
110 : 버퍼층
120 : 소스 영역
121 : 제1 소스층
122 : 제2 소스층
130 : 드레인 영역
131 : 제1 드레인층
132 : 제2 드레인층
140 : 제1 반도체층
150 : 제2 반도체층
160 : 게이트 절연막
170 : 게이트 전극
180 : 보호층
190 : 에치 스타퍼
Claims (20)
- 제1 반도체층;
상기 제1 반도체층 위에 배치된 제2 반도체층; 및
상기 제1 반도체층의 양 옆으로 불순물이 도핑되어 형성된 한쌍의 소스 영역 및 드레인 영역을 포함하고,
상기 소스 영역은 상기 제1 반도체층과 동일 평면상의 제1 소스층 및 상기 제2 반도체층과 동일 평면상의 제2 소스층을 포함하고,
상기 드레인 영역은 상기 제1 반도체층과 동일 평면상의 제1 드레인층 및 상기 제2 반도체층과 동일 평면상의 제2 드레인 층을 포함하고,
상기 제1 반도체층 및 상기 제2 반도체층 중 어느 하나만이 채널층이 되는 박막 트랜지스터. - 제1 항에 있어서,
상기 제1 반도체층과 상기 제2 반도체층의 카티온은 서로 동일하게 구성되는 박막 트랜지스터. - 제1 항에 있어서,
상기 제2 반도체층 위에 배치되는 게이트 절연막; 및
상기 게이트 절연막 위에 배치되는 게이트 전극을 더 포함하는 박막 트랜지스터. - 제3 항에 있어서,
상기 제2 반도체층이 채널층이 되는 박막 트랜지스터. - 제4 항에 있어서,
상기 제1 반도체층의 캐리어 농도는 상기 제2 반도체층의 캐리어 농도보다 낮은 박막 트랜지스터. - 제5 항에 있어서,
상기 제1 반도체층의 캐리어 농도는 1e15/cm3 이하이고, 상기 제2 반도체층의 캐리어 농도는 1e17/cm3 이상인 박막 트랜지스터. - 제6 항에 있어서,
상기 소스 영역 및 상기 드레인 영역의 캐리어 농도는 1e19/cm3 이상인 박막 트랜지스터. - 제4 항에 있어서,
상기 제1 반도체층은 불순물의 도핑이 가능한 절연 물질로 이루어지는 박막 트랜지스터. - 제4 항에 있어서,
상기 제1 반도체층은 광차단막 기능을 포함하는 박막 트랜지스터. - 제1 항에 있어서,
게이트 전극; 및
상기 게이트 전극 위에 배치되는 게이트 절연막을 더 포함하고,
상기 제1 반도체층은 상기 게이트 절연막 위에 배치되는 박막 트랜지스터. - 제10 항에 있어서,
상기 제1 반도체층이 채널층이 되는 박막 트랜지스터. - 제11 항에 있어서,
상기 제1 반도체층의 캐리어 농도는 상기 제2 반도체층의 캐리어 농도보다 높은 박막 트랜지스터. - 제12 항에 있어서,
상기 제1 반도체층의 캐리어 농도는 1e17/cm3 이상이고, 상기 제2 반도체층의 캐리어 농도는 1e15/cm3 이하인 박막 트랜지스터. - 제13 항에 있어서,
상기 소스 영역 및 상기 드레인 영역의 캐리어 농도는 1e19/cm3 이상인 박막 트랜지스터. - 제11 항에 있어서,
상기 제2 반도체층은 불순물의 도핑이 가능한 절연 물질로 이루어지는 박막 트랜지스터. - 제11 항에 있어서,
상기 제2 반도체층은 광차단막 기능을 포함하는 박막 트랜지스터. - 제1 반도체층이 배치되는 단계;
상기 제1 반도체층 위에 제2 반도체층이 배치되는 단계; 및
상기 제1 반도체층 및 상기 제2 반도체층의 양 옆으로 불순물이 도핑되어 한쌍의 소스 영역 및 드레인 영역이 형성되는 단계를 포함하고,
상기 제1 반도체층 및 상기 제2 반도체층 중 어느 하나만이 채널층이 되는 박막 트랜지스터의 제조 방법. - 제17 항에 있어서,
상기 제1 반도체층과 상기 제2 반도체층의 카티온은 서로 동일하게 구성되는 박막 트랜지스터의 제조 방법. - 제17 항에 있어서,
상기 제1 반도체층 및 상기 제2 반도체층 중에서 채널층이 되는 층의 캐리어 농도는 다른 층의 캐리어 농도보다 높은 박막 트랜지스터의 제조 방법. - 제17 항에 있어서,
상기 제1 반도체층 및 상기 제2 반도체층 중에서 채널층이 되지 않는 층은 불순물의 도핑이 가능한 절연 물질로 이루어지는 박막 트랜지스터의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130109888A KR102225594B1 (ko) | 2013-09-12 | 2013-09-12 | 박막 트랜지스터 및 그 제조 방법 |
| US14/249,329 US9502574B2 (en) | 2013-09-12 | 2014-04-09 | Thin film transistor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130109888A KR102225594B1 (ko) | 2013-09-12 | 2013-09-12 | 박막 트랜지스터 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150030518A true KR20150030518A (ko) | 2015-03-20 |
| KR102225594B1 KR102225594B1 (ko) | 2021-03-09 |
Family
ID=52624668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130109888A KR102225594B1 (ko) | 2013-09-12 | 2013-09-12 | 박막 트랜지스터 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9502574B2 (ko) |
| KR (1) | KR102225594B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10868049B2 (en) | 2018-09-04 | 2020-12-15 | Samsung Display Co., Ltd. | Display device and manufacturing method thereof |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160240563A1 (en) * | 2015-02-13 | 2016-08-18 | Electronics And Telecommunications Research Institute | Semiconductor device and method of fabricating the same |
| WO2016149126A1 (en) | 2015-03-13 | 2016-09-22 | The Board Of Trustees Of The Leland Stanford Junior University | Ltb4 inhibition to prevent and treat human lymphedema |
| TWI567871B (zh) * | 2015-10-16 | 2017-01-21 | 友達光電股份有限公司 | 薄膜電晶體及其製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110111708A (ko) * | 2010-04-05 | 2011-10-12 | 삼성모바일디스플레이주식회사 | 표시장치 및 그 제조방법 |
| KR20120021454A (ko) * | 2010-07-30 | 2012-03-09 | 삼성전자주식회사 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
| KR20130006344A (ko) * | 2011-07-08 | 2013-01-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101137391B1 (ko) | 2010-03-24 | 2012-04-20 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터를 갖는 기판, 이를 제조하는 방법, 및 상기 박막 트랜지스터를 갖는 기판을 구비하는 유기 발광 표시 장치 |
| JP5708910B2 (ja) | 2010-03-30 | 2015-04-30 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法、並びに表示装置 |
| WO2011141946A1 (ja) | 2010-05-10 | 2011-11-17 | パナソニック株式会社 | 薄膜トランジスタ装置及びその製造方法 |
| KR101812702B1 (ko) | 2010-12-30 | 2018-01-30 | 주성엔지니어링(주) | 박막 트랜지스터 및 그 제조 방법 |
| US10199507B2 (en) * | 2012-12-03 | 2019-02-05 | Lg Display Co., Ltd. | Thin film transistor, display device and method of manufacturing the same |
-
2013
- 2013-09-12 KR KR1020130109888A patent/KR102225594B1/ko active IP Right Grant
-
2014
- 2014-04-09 US US14/249,329 patent/US9502574B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110111708A (ko) * | 2010-04-05 | 2011-10-12 | 삼성모바일디스플레이주식회사 | 표시장치 및 그 제조방법 |
| KR20120021454A (ko) * | 2010-07-30 | 2012-03-09 | 삼성전자주식회사 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
| KR20130006344A (ko) * | 2011-07-08 | 2013-01-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10868049B2 (en) | 2018-09-04 | 2020-12-15 | Samsung Display Co., Ltd. | Display device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US9502574B2 (en) | 2016-11-22 |
| KR102225594B1 (ko) | 2021-03-09 |
| US20150069399A1 (en) | 2015-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE48290E1 (en) | Thin film transistor array panel | |
| KR102543577B1 (ko) | 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치 | |
| US9343583B2 (en) | Thin film transistor and thin film transistor array panel including the same | |
| US9570621B2 (en) | Display substrate, method of manufacturing the same | |
| US10297694B2 (en) | Semiconductor device and method for manufacturing same | |
| KR101960889B1 (ko) | 오프셋 전극 ｔｆｔ 구조 | |
| KR101344483B1 (ko) | 박막 트랜지스터 | |
| US9337213B2 (en) | Semiconductor device and method for manufacturing same | |
| KR20110093113A (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| WO2016008226A1 (zh) | 薄膜晶体管及其制备方法、阵列基板和显示设备 | |
| KR20110095615A (ko) | 박막 트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치 | |
| KR102080484B1 (ko) | 액정표시장치용 어레이기판 및 그의 제조방법 | |
| KR102050438B1 (ko) | 산화물 박막 트랜지스터의 제조 방법 | |
| TW201310646A (zh) | 半導體裝置及其製造方法 | |
| US9508544B2 (en) | Semiconductor device and method for manufacturing same | |
| US9252284B2 (en) | Display substrate and method of manufacturing a display substrate | |
| KR102225594B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| KR20110080118A (ko) | 다층의 식각 정지층을 구비한 박막 트랜지스터 및 그 제조방법 | |
| KR20160106278A (ko) | 산화물 박막트랜지스터를 포함하는 표시장치용 어레이기판 및 그 제조방법 | |
| KR102351809B1 (ko) | 산화물 박막트랜지스터 및 그 제조 방법 | |
| KR20160049172A (ko) | 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치 | |
| KR102180511B1 (ko) | 박막 트랜지스터 표시판 및 이의 제조 방법 | |
| TW201631779A (zh) | 半導體裝置及其製造方法 | |
| KR20190052881A (ko) | 수소 차단용 보호막을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |