WO2011141946A1 - 薄膜トランジスタ装置及びその製造方法 - Google Patents

薄膜トランジスタ装置及びその製造方法 Download PDF

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永井久雄
堀田定吉
河内玄士朗
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パナソニック株式会社
パナソニック液晶ディスプレイ株式会社
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Definitions

  • the present invention relates to a thin film transistor device and a manufacturing method thereof, and more particularly, to a thin film transistor device for driving and switching of an organic EL display device and a liquid crystal display device and a manufacturing method thereof.
  • a plurality of light-emitting elements arranged in a matrix to form the organic EL display device and the liquid crystal display device are provided. It is driven by a thin film transistor device (TFT).
  • TFT thin film transistor device
  • a thin film transistor device for example, there is a top gate (stagger) type thin film transistor device.
  • a top-gate thin film transistor device is configured by sequentially stacking a source electrode and a drain electrode, a semiconductor layer (channel layer), and a gate electrode on a substrate. Since a thin film transistor device is easy to manufacture, a thin film transistor device using amorphous silicon as a material for a channel layer is generally used (see, for example, Patent Document 1).
  • the current value in the linear region is low with respect to the electrical characteristics of the thin film transistor device.
  • a polycrystalline silicon (P-Si) layer is provided adjacent to the amorphous hydrogenated silicon (a-Si: H) layer in the channel layer. Can not get a good carrier mobility.
  • an object of the present invention is to provide a thin film transistor device capable of obtaining sufficient carrier mobility and a method for manufacturing the same.
  • a thin film transistor device is stacked in a substrate, a source electrode and a drain electrode formed over the substrate, and an upper surface region of the source electrode and the drain electrode.
  • a gate electrode formed on the gate insulating film, and the film thickness obtained by laminating the source or drain electrode and the silicon layer is a film obtained by laminating the first channel layer and the second channel layer.
  • the film thickness is within the range of the same value as the thickness or the vicinity value of the same value.
  • a thin film transistor device has a structure in which a source electrode and a drain electrode are directly connected to a channel layer, and the thickness of the source electrode and the drain electrode is smaller than that of the channel layer.
  • the influence of the spread of the depletion layer can be reduced, and a current in a linear region in the electrical characteristics of the TFT can be earned.
  • the current value in the linear region can be increased by the electrical characteristics of the TFT.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of a thin film transistor device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view for schematically explaining the method of manufacturing the thin film transistor device according to the embodiment.
  • FIG. 3 is a cross-sectional view for schematically explaining the method of manufacturing the thin film transistor device according to the embodiment.
  • FIG. 4 is a diagram showing a change in drain current when the total film thickness of the first channel layer and the second channel layer is changed.
  • FIG. 5 is a diagram showing a change in drain current when the ratio of the thicknesses of the first channel layer and the second channel layer is changed.
  • FIG. 6A is a diagram showing an electron density distribution when the total thickness of the electrode and the silicon layer is larger than the total thickness of the channel layer.
  • FIG. 6B is a diagram showing a change in electron density along the ABC line in FIG. 6A.
  • FIG. 6C is a diagram showing a change in electron density along the line DE in FIG. 6A.
  • FIG. 7A is a diagram showing an electron density distribution when the total thickness of the electrode and the silicon layer is smaller than the total thickness of the channel layer.
  • FIG. 7B is a diagram showing a change in electron density along the ABC line in FIG. 7A.
  • FIG. 7C is a diagram showing a change in electron density along the line DE in FIG. 7A.
  • FIG. 8A is a diagram showing an electron density distribution when the total thickness of the electrode and the silicon layer is equal to the total thickness of the channel layer.
  • FIG. 8B is a diagram showing a change in electron density along the ABC line in FIG. 8A.
  • FIG. 8C is a diagram showing a change in electron density along the line DE in FIG. 8A.
  • a thin film transistor device is stacked in a substrate, a source electrode and a drain electrode formed over the substrate, and an upper surface region of the source electrode and the drain electrode.
  • a gate electrode formed on the gate insulating film, and the film thickness obtained by laminating the source or drain electrode and the silicon layer is a film obtained by laminating the first channel layer and the second channel layer.
  • the film thickness is within the range of the same value as the thickness or the vicinity value of the same value.
  • a depletion layer is generated in a region in contact with the source electrode, the drain electrode, and the side surface of the silicon layer of the first channel layer.
  • the thickness of the first channel layer and the second channel layer stacked is the same value as the thickness of the source or drain electrode and the silicon layer stacked or in the vicinity of the same value.
  • the influence of the depletion layer generated in one channel layer on the second channel layer is reduced. Therefore, a decrease in the electron density in the second channel layer due to the depletion layer can be suppressed, and a desired amount of current flowing from the source electrode to the drain electrode via the second channel layer can be secured.
  • the electrical resistance of the channel layer increases accordingly, and the amount of current flowing from the source electrode to the drain electrode through the second channel layer increases. descend.
  • the film thickness of the first channel layer and the second channel layer laminated is the same value as the film thickness of the source electrode or drain electrode and silicon layer laminated, or in the vicinity of the same value, this Such a decrease in the amount of current can be suppressed.
  • the neighborhood value of the same value may be a value within ⁇ 15% of the same value.
  • the on-characteristic of about 70% is ensured at a minimum by setting the neighborhood value of the same value at least within ⁇ 15% of the same value. it can.
  • the value close to the same value is ⁇ 5% when the film thickness of the first channel layer and the second channel layer is 25 to 35 nm. It may be a value within 45 percent.
  • the on-characteristics of about 70% are ensured to a minimum by setting the neighborhood value of the same value to at least ⁇ 45% of the same value. it can.
  • the value close to the same value is ⁇ 5% when the film thickness of the first channel layer and the second channel layer is 55 to 65 nm. It may be a value within 17 percent.
  • the on-characteristics of about 70% are secured at a minimum by setting the neighborhood value of the same value to at least within ⁇ 17% of the same value. it can.
  • the vicinity value of the same value is ⁇ 10% when the film thickness of the first channel layer and the second channel layer is 105 to 115 nm. It may be a value within 15 percent.
  • a first step of preparing a substrate a second step of forming a metal film on the substrate, and a third step of forming a resist on the metal film.
  • a fifth step of forming a film as a source electrode and a drain electrode, a sixth step of stacking an amorphous impurity-doped silicon layer in a predetermined region on the upper surface of the source electrode and the drain electrode, and on the substrate A region between the source electrode and the drain electrode, a side surface of the source electrode and the drain electrode, and a side surface and an upper surface of the silicon layer Accordingly, a seventh step of forming a first channel layer made of an amorphous silicon layer; a region on the first channel layer between the source electrode and the drain electrode; a side of the silicon layer; An eighth step of forming a second channel layer made of any one of a polysilicon layer and a microcrystalline silicon layer, and a ninth step of forming a gate insulating film on the second channel layer; And 10 steps of forming a
  • the resistance of the first channel layer and the second channel layer with respect to the current can be kept low.
  • the expansion of the depletion layer in the first channel layer to the second channel layer can be suppressed within the region of the first channel layer, and the decrease in the electron density of the second channel layer can be suppressed. Therefore, even if a depletion layer is generated in a region in contact with the side surface of the source electrode, drain electrode, and silicon layer of the first channel layer, the amount of current flowing from the source electrode to the drain electrode via the first channel layer and the second channel layer Can be maximized. As a result, a thin film transistor device with significantly improved characteristics can be realized.
  • the thickness of the first channel layer and the second channel layer stacked is the same value as the thickness of the stacked source electrode or drain electrode and the silicon layer or in the vicinity of the same value, A film in which the first channel layer and the second channel layer are stacked is less likely to be disconnected at the side portions of the source electrode, the drain electrode, and the silicon layer. As a result, a method for manufacturing a thin film transistor device with a high manufacturing yield can be realized.
  • the method for manufacturing a thin film transistor device includes a first step of preparing a substrate, a second step of forming a metal film on the substrate, and an amorphous impurity doping on the metal film.
  • the film thickness is within the range of the same value as the measured film thickness or the vicinity value of the same value.
  • the silicon layer is hardly formed on the side surface of the source electrode and the drain electrode, and even if formed, the silicon layer formed on the side surface of the source electrode and the drain electrode In this case, the doping state is unstable and it is difficult to stabilize the film quality. As a result, it is difficult to manufacture a thin film transistor device having stable characteristics.
  • the source and drain electrodes and the silicon layer are collectively formed, a thin film transistor device having stable characteristics can be manufactured.
  • the source electrode, the drain electrode, and the silicon layer are collectively formed using the same resist as a mask, the manufacturing process can be simplified and the number of masks can be reduced, and the mass productivity of the thin film transistor device can be improved and the manufacturing cost can be reduced. Can be realized.
  • the second channel layer may be formed by plasma CVD using a silane-based source gas.
  • the plasma CVD (Chemical Vapor Deposition) method using a silane-based source gas it is easy to arbitrarily set the plasma conditions and source gas type, so a highly crystalline silicon layer is formed even if the substrate temperature is low. Can do. Accordingly, since the second channel layer can be formed without changing the shape, composition, and impurity doping state of the side surface of the silicon layer, a thin film transistor device having excellent characteristics can be manufactured.
  • the seventh step and the eighth step are performed in the same plasma CVD apparatus, and the seventh step is performed under the first plasma CVD condition.
  • the eighth step is performed under the second plasma CVD condition, and the plasma CVD apparatus may not be exposed to the atmosphere between the seventh step and the eighth step.
  • the second channel layer can be directly formed on the clean surface while the surface of the first channel layer is kept clean. As a result, a thin film transistor device having predetermined characteristics can be manufactured.
  • the thin film transistor device includes a substrate, a source electrode and a drain electrode formed on the substrate, and an amorphous impurity doping layered in an upper surface region of the source electrode and the drain electrode.
  • Amorphous silicon formed continuously on the formed silicon layer, the region between the source electrode and the drain electrode on the substrate, the side surface of the source electrode and the drain electrode, and the side surface and the upper surface of the silicon layer
  • a first channel layer composed of a layer, a polysilicon layer stacked on the first channel layer, and formed continuously between a region between the source electrode and the drain electrode, and laterally and above the silicon layer, and
  • the neighborhood value may be a value within 0.85 to 1.15.
  • the ON characteristic of 100% is obtained when the ratio is 1, the ON characteristic of about 70% can be secured at a minimum by setting the value near 1 to a value within at least 0.85 to 1.15.
  • the neighborhood value is within 0.55 to 1.45 when the thickness of the stacked layer of the first channel layer and the second channel layer is 25 to 35 nm. May be the value.
  • the ON characteristic of 100% is obtained when the ratio is 1, the ON characteristic of about 70% can be secured at least by setting the neighborhood value of 1 to a value within at least 0.55 to 1.45.
  • the neighborhood value is within 0.83 to 1.17 when the thickness of the stack of the first channel layer and the second channel layer is 55 to 65 nm. May be the value.
  • the ON characteristic of 100% is obtained when the ratio is 1, the ON characteristic of about 70% can be secured at least by setting the value near 1 to a value within at least 0.83 to 1.17.
  • the neighborhood value is within 0.85 to 1.15 when the thickness of the stacked first channel layer and the second channel layer is 105 to 115 nm. May be the value.
  • the ON characteristic of 100% is obtained when the ratio is 1, the ON characteristic of about 70% can be secured at a minimum by setting the value near 1 to a value within at least 0.85 to 1.15.
  • FIG. 1 is a cross-sectional view schematically showing the configuration of the thin film transistor device of this embodiment.
  • This thin film transistor device is a top gate (stagger) type thin film transistor device, and includes a substrate 100, a pair of source electrode 110 and drain electrode 120, a pair of silicon layers 130, which are sequentially stacked on the substrate 100. 140, a first channel layer 150, a second channel layer 160, a gate insulating film 170, and a gate electrode 180.
  • the substrate 100 is made of, for example, quartz glass.
  • the pair of source electrode 110 and drain electrode 120 are provided on the substrate 100 so as to be separated from each other.
  • the source electrode 110 and the drain electrode 120 each have a single layer structure or a multilayer structure such as a conductive material and an alloy, such as aluminum (Al), molybdenum (Mo), copper (Cu), molybdenum tungsten (MoW), titanium (Ti). And chromium (Cr) or the like, or a laminated film thereof.
  • the source electrode 110 and the drain electrode 120 are formed by a vapor deposition method, a vapor deposition method with an electron beam, a sputtering method, a plating method, or the like, respectively.
  • the silicon layer 130 is stacked in the upper surface region of the source electrode 110, and the side surface thereof is substantially flush with the side surface of the source electrode 110.
  • the silicon layer 140 is stacked in the upper surface region of the drain electrode 120, and the side surface thereof is substantially flush with the side surface of the drain electrode 120.
  • the silicon layer 130 is formed by doping an amorphous silicon layer with an n-type impurity such as phosphorus at a high concentration, and realizes a low contact resistance between the first channel layer 150 and the source electrode 110. Function as a contact layer.
  • the silicon layer 140 is formed by doping an amorphous silicon layer with an n-type impurity such as phosphorus at a high concentration, and realizes a low contact resistance between the first channel layer 150 and the drain electrode 120. Function as a contact layer.
  • the first channel layer 150 is continuously formed on a region between the source electrode 110 and the drain electrode 120 on the substrate 100, a side surface of the source electrode 110 and the drain electrode 120, and a side surface and an upper surface of the silicon layers 130 and 140. ing.
  • the first channel layer 150 is composed of an amorphous silicon layer that is not doped with impurities, and reduces off-current.
  • the second channel layer 160 is stacked on the first channel layer 150, and is continuously formed in the region between the source electrode 110 and the drain electrode 120 and on the side and upper side of the silicon layer 130.
  • the second channel layer 160 is composed of one of a polysilicon layer and a microcrystalline silicon layer, and increases the on-current.
  • the stacked body of the source electrode 110 and the silicon layer 130 is formed in an island shape on the substrate 100.
  • the stacked body of the drain electrode 120 and the silicon layer 140 is formed in an island shape on the substrate 100.
  • the first channel layer 150 is formed on and in contact with the stacked body and the substrate so as to cover the stacked body, and the second channel layer 160 is formed on the first channel layer 150 on the first channel layer 150. It is formed in contact.
  • the gate insulating film 170 is made of, for example, silicon oxide (SiO), silicon nitride (SiN), and a laminated film thereof, and is formed on the second channel layer 160.
  • the gate electrode 180 is made of a metal such as molybdenum tungsten (MoW), and is formed on the gate insulating film 170.
  • MoW molybdenum tungsten
  • the thickness of the source electrode 110 and the silicon layer 130 (A in FIG. 1) and the thickness of the drain electrode 120 and the silicon layer 140 (A in FIG. 1) are the same as those of the first channel layer 150 and the first channel layer 150, respectively. It is the film thickness within the range of the same value or the vicinity value of the same value as the film thickness (B in FIG. 1) where the two-channel layer 160 is laminated. In other words, the first channel layer 150 and the second channel layer 160 are stacked together with the thickness of the source electrode 110 and the silicon layer 130 stacked and the thickness of the drain electrode 120 and the silicon layer 140 stacked, respectively. The ratio to the film thickness is within the range of 1 or a neighborhood value of 1.
  • the vicinity value of the same value is a value within ⁇ 15% with respect to the same value.
  • the neighborhood value is a value within 0.85 to 1.15.
  • the vicinity value of the same value is a value within ⁇ 45% with respect to the same value.
  • the neighborhood value is a value within 0.55 to 1.45.
  • the vicinity value of the same value is a value within ⁇ 17% with respect to the same value.
  • the neighborhood value is a value within 0.83 to 1.17.
  • FIGS 2 and 3 are cross-sectional views for schematically explaining the method of manufacturing the thin film transistor device according to this embodiment.
  • a substrate 100 is prepared.
  • a metal film 200 is formed on the substrate 100 by, eg, sputtering.
  • an amorphous impurity-doped silicon layer 210 is laminated on the metal film 200 by, for example, a CVD method.
  • a photoresist 220 is applied on the silicon layer 210 to be formed.
  • the photoresist 220 is patterned into a desired shape by exposure and development using the mask. .
  • dry etching is performed using the patterned photoresist 220 as a mask, and the metal film 200 and the silicon layer 210 are collectively patterned into a desired shape.
  • the patterned metal film 200 is formed as the source electrode 110 and the drain electrode 120.
  • the patterned silicon layer 210 is formed as silicon layers 130 and 140 as contact layers for the corresponding electrodes.
  • the photoresist 220 is removed.
  • a first channel layer 150 made of an amorphous silicon layer is formed by, for example, a plasma CVD method.
  • a second channel layer 160 made of one of a polysilicon layer and a microcrystalline silicon layer extends over the region between the source electrode 110 and the drain electrode 120 and the side and upper sides of the silicon layers 130 and 140, for example, a silane-based material. It is formed by plasma CVD using a source gas.
  • the process shown in FIG. 3A and the process shown in FIG. 3B are performed in the same plasma CVD apparatus, and the process shown in FIG. 3A and FIG. The plasma CVD apparatus is not exposed to the atmosphere between the processes indicated by. Then, the process shown in FIG. 3A is performed under the first plasma CVD condition, and the process shown in FIG. 3B is performed under the second plasma CVD condition different from the first plasma CVD condition. .
  • a gate insulating film 170 is formed on the second channel layer 160. Thereafter, in order to form the first channel layer 150, the second channel layer 160, and the gate insulating film 170 in an island shape, the first channel layer 150, the second channel layer 160, and the gate insulating film 170 are collectively formed by dry etching, for example. Patterning.
  • a metal film 230 is formed on the gate insulating film 170 by, eg, sputtering.
  • the metal film 230 is subjected to wet etching using a photoresist mask, and the metal film 230 is patterned into a desired shape.
  • the patterned metal film 230 is formed as the gate electrode 180.
  • the film thicknesses of the metal film 200, the silicon layer 210, the first channel layer 150, and the second channel layer 160 are determined.
  • the metal film 200 and the silicon layer 210 are patterned by batch etching.
  • the silicon layers 130 and 140 may be formed on the source electrode 110 and the drain electrode 120 after only the metal film 200 is formed and patterned to form the source electrode 110 and the drain electrode 120.
  • a photoresist is formed on the metal film 200 after the step shown in FIG. Subsequently, after a mask is disposed above the photoresist, the photoresist is patterned using the mask. Subsequently, the metal film 200 is patterned using the patterned photoresist as a mask, and the patterned metal film 200 is formed as the source electrode 110 and the drain electrode 120. Subsequently, after the amorphous impurity-doped silicon layers 130 and 140 are stacked in predetermined regions on the upper surfaces of the source electrode 110 and the drain electrode 120, the process shown in FIG. 3A is performed.
  • FIG. 4 is a diagram showing a change in drain current (ON current) when the total film thickness of the first channel layer 150 and the second channel layer 160 is changed.
  • ⁇ indicates that the film thickness of the source electrode 110 and the drain electrode 120 is 20 nm, the film thickness of the silicon layers 130 and 140 is 10 nm, respectively, and the film thickness of the second channel layer 160 is 10 nm.
  • the change in drain current is shown.
  • ⁇ indicates the drain current when the thickness of the source electrode 110 and the drain electrode 120 is 50 nm, the thickness of the silicon layers 130 and 140 is 10 nm, respectively, and the thickness of the first channel layer 150 is 30 nm. It shows a change.
  • ⁇ indicates a change in drain current when the thickness of the source electrode 110 and the drain electrode 120 is 100 nm, the thickness of the silicon layers 130 and 140 is 10 nm, respectively, and the thickness of the first channel layer 150 is 30 nm. Is shown.
  • the drain current has a peak when the total thickness of the electrode layer and the silicon layer is 30 nm (in the case of “ ⁇ ”), when the total thickness of the channel layer is 30 nm.
  • the total thickness of the electrode and the silicon layer is 60 nm (in the case of “ ⁇ ”)
  • the total thickness of the electrode and the silicon layer is 110 nm
  • the drain current has a peak when the total thickness of the channel layer is 110 nm. That is, it can be seen that an optimum drain current can be obtained when the total thickness of the electrode and the silicon layer is equal to the total thickness of the channel layer.
  • FIG. 5 is a diagram showing a change in drain current (on-current) when the ratio of the film thicknesses of the first channel layer 150 and the second channel layer 160 is changed.
  • ⁇ indicates that the thickness of the source electrode 110 and the drain electrode 120 is 50 nm, the thickness of the silicon layers 130 and 140 is 10 nm, respectively, and the thickness of the first channel layer 150 is 30 nm.
  • the change in drain current is shown.
  • ⁇ indicates the drain current when the thickness of the source electrode 110 and the drain electrode 120 is 50 nm, the thickness of the silicon layers 130 and 140 is 10 nm, respectively, and the thickness of the first channel layer 150 is 40 nm. It shows a change.
  • ⁇ indicates a change in drain current when the thickness of the source electrode 110 and the drain electrode 120 is 50 nm, the thickness of the silicon layers 130 and 140 is 10 nm, respectively, and the thickness of the first channel layer 150 is 50 nm. Is shown.
  • FIG. 5 shows that the optimum drain current can be obtained when the total thickness of the channel layer is 60 nm and is equal to 60 nm, which is the total thickness of the electrode and the silicon layer.
  • FIG. 6A is a diagram showing an electron density distribution when the total film thickness of the electrode and the silicon layer is larger than the total film thickness of the channel layer.
  • the source electrode 110 has a thickness of 20 nm
  • the silicon layer 130 has a thickness of 10 nm
  • the first channel layer 150 has a thickness of 10 nm
  • the second channel layer 160 has a thickness of 10 nm. It is a figure which shows electron density distribution when a source voltage is 0.1V and a gate-drain voltage is 20V.
  • FIG. 6B is a diagram showing a change in electron density along the ABC line in FIG. 6A.
  • FIG. 6C is a diagram showing a change in electron density along the line DE in FIG. 6A.
  • FIG. 7A is a diagram showing an electron density distribution when the total film thickness of the electrode and the silicon layer is thinner than the total film thickness of the channel layer.
  • the source electrode 110 has a thickness of 20 nm
  • the silicon layer 130 has a thickness of 10 nm
  • the first channel layer 150 has a thickness of 50 nm
  • the second channel layer 160 has a thickness of 10 nm. It is a figure which shows electron density distribution when a source voltage is 0.1V and a gate-drain voltage is 20V.
  • FIG. 7B is a diagram showing a change in electron density along the ABC line in FIG. 7A.
  • FIG. 7C is a diagram showing a change in electron density along the line DE in FIG. 7A.
  • FIG. 8A is a diagram showing an electron density distribution when the total film thickness of the electrode and the silicon layer is equal to the total film thickness of the channel layer.
  • the source electrode 110 has a thickness of 20 nm
  • the silicon layer 130 has a thickness of 10 nm
  • the first channel layer 150 has a thickness of 20 nm
  • the second channel layer 160 has a thickness of 10 nm. It is a figure which shows electron density distribution when a source voltage is 0.1V and a gate-drain voltage is 20V.
  • FIG. 8B is a graph showing a change in electron density along the ABC line in FIG. 8A.
  • FIG. 8C is a diagram showing a change in electron density along the line DE in FIG. 8A.
  • the current path from the second channel layer 160 to the source electrode 110 via the silicon layer 130 is largely detoured in a U shape, for example.
  • the region on the surface of the second channel layer 160 of this U-shaped current path (the region indicated by the ABC line in FIGS. 6A, 7A, and 8A) is the first region, and the silicon of the U-shaped current path is used.
  • a region above the layer 130 and the source electrode 110 (a region indicated by a line ED in FIGS. 6A, 7A, and 8A) is a second region.
  • the first channel layer 150 that is, the amorphous silicon layer is in direct contact with the side surfaces of the source electrode 110 and the silicon layer 130
  • the side surfaces of the source electrode 110 and the silicon layer 130 in the first channel layer 150 are obtained. It can be seen that a depletion layer is formed in a region in contact with.
  • the depletion layer generated in the first channel layer 150 is the first channel layer in the second channel layer 160. It can be seen that the influence on the region is reduced, the electron density in the first region in the second channel layer 160 is increased, and the amount of charge movement is increased. At the same time, it can be seen that in the second region in the second channel layer 160, the electrical resistance increases as the total thickness of the channel layer increases. That is, it can be seen that the current flowing from the source electrode 110 to the drain electrode 120 through the second channel layer 160 is reduced, and the characteristics of the thin film transistor device are deteriorated.
  • the depletion layer generated in the first channel layer 150 is in the second channel layer 160. It can be seen that the influence on the first region is reduced, the decrease in the electron density in the first region in the second channel layer 160 is suppressed, and the decrease in the amount of charge transferred by the depletion layer is suppressed. At the same time, it can be seen that in the second region in the second channel layer 160, the electrical resistance is reduced as the total thickness of the channel layer is reduced, and the reduction in the amount of current due to the total thickness of the channel layer is suppressed. That is, it can be seen that the amount of current flowing from the source electrode 110 to the drain electrode 120 through the second channel layer 160 is optimized, and the characteristics of the thin film transistor device are greatly improved.
  • the thickness of the stacked electrode and the silicon layer is the same as the stacked thickness of the first channel layer 150 and the second channel layer 160.
  • the film thickness is within the range of the value or the neighborhood value of the same value. Accordingly, a thin film transistor device capable of optimizing a desired amount of current flowing from the source electrode 110 to the drain electrode 120 via the second channel layer 160 and obtaining sufficient carrier mobility and a method for manufacturing the same are realized. it can.
  • the stacked body of the first channel layer 150 and the second channel layer 160 is less likely to be disconnected at portions on the side surfaces of the source electrode 110, the drain electrode 120, and the silicon layers 130 and 140, a thin film transistor having a high manufacturing yield. An apparatus and a manufacturing method thereof can be realized.
  • the metal film 200 and the silicon layer 210 are patterned by batch etching using the same mask to form the source electrode 110 and the drain electrode 120 and the silicon layers 130 and 140. Are formed simultaneously. Therefore, since the manufacturing process can be simplified and the number of masks can be reduced, it is possible to realize a method for manufacturing a thin film transistor device capable of improving mass productivity and reducing manufacturing costs.
  • the source electrode 110 and the drain electrode 120 and the silicon layers 130 and 140 are collectively formed.
  • the silicon layers 130 and 140 are also formed on the side surfaces of the source electrode 110 and the drain electrode 120.
  • the silicon layers 130 and 140 are hardly formed on the side surfaces of the source electrode 110 and the drain electrode 120, and even if formed, the silicon layers 130 and 140 formed on the side surfaces of the source electrode 110 and the drain electrode 120 are not doped. It is difficult to stabilize the film quality. As a result, it is difficult to manufacture a thin film transistor device having stable characteristics.
  • a thin film transistor device having stable characteristics can be manufactured.
  • the second channel layer 160 is formed by a plasma CVD method using a silane-based source gas.
  • the plasma CVD method using a silane-based source gas it is easy to arbitrarily set plasma conditions, source gas types, and the like, so that a crystalline silicon film can be formed even if the substrate temperature is low. Accordingly, since the second channel layer 160 can be formed without changing the shape, composition, and doping state of the side surfaces of the silicon layers 130 and 140, the thin film transistor device can suppress deterioration of the characteristics of the contact layer due to the channel layer formation. A manufacturing method can be realized.
  • the present invention can be used for a thin film transistor device and a method for manufacturing the same, and particularly for display devices such as organic EL and liquid crystal televisions.
  • substrate 110 source electrode 120 drain electrode 130, 140 silicon layer 150 first channel layer 160 second channel layer 170 gate insulating film 180 gate electrode 200, 230 metal film 210 silicon layer 220 photoresist

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Abstract

【課題】十分なキャリア移動度を得ることが可能な薄膜トランジスタ装置及びその製造方法を提供する。 【解決手段】ソース電極１１０及びドレイン電極１２０の上面領域内に積層された非晶質の不純物ドーピングされたシリコン層１３０及び１４０と、基板１００上のソース電極１１０及びドレイン電極１２０間の領域と、ソース電極１１０及びドレイン電極１２０の側面と、シリコン層１３０及び１４０の側面及び上面とに連続して形成された非晶質シリコン層からなる第１チャネル層１５０と、第１チャネル層１５０上に積層されたポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層１６０とを具備し、ソース電極１１０とシリコン層１３０とを積層した膜厚及びドレイン電極１２０とシリコン層１４０とを積層した膜厚は、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚と同一値又は同一値の近傍値の範囲内の膜厚である。

Description

薄膜トランジスタ装置及びその製造方法
　本発明は、薄膜トランジスタ装置及びその製造方法に関し、特に有機ＥＬ表示装置及び液晶表示装置の駆動用及びスイッチング用の薄膜トランジスタ装置及びその製造方法に関する。
　有機ＥＬ（エレクトロルミネッセンス）表示装置及び液晶表示装置を用いた例えばテレビジョン受信機等の電子機器においては、有機ＥＬ表示装置及び液晶表示装置を構成すべくマトリックス状に配置された発光素子を、複数の薄膜トランジスタ装置（ＴＦＴ）により駆動している。
　このような薄膜トランジスタ装置としては、例えばトップゲート（スタガ）型の薄膜トランジスタ装置がある。そして、トップゲート型の薄膜トランジスタ装置は、基板上に、ソース電極及びドレイン電極と、半導体層（チャネル層）と、ゲート電極とが順次積層されて構成される。薄膜トランジスタ装置では、製造が容易であることから、チャネル層の材料としてアモルファスシリコンを用いた薄膜トランジスタ装置が一般的である（例えば、特許文献１参照）。
特開平６－３４２９０９号公報
　しかしながら、チャネル層にアモルファスシリコンを用いた場合、チャネルで十分なキャリア移動度が得られないため、十分なＯＮ電流が得られない。従って、薄膜トランジスタ装置の電気特性について線形領域での電流値が低くなる。
　特許文献１に記載の薄膜トランジスタ装置においては、チャネル層にアモルファス水素化シリコン（ａ－Ｓｉ：Ｈ）層と隣接する形で多結晶シリコン（Ｐ－Ｓｉ）層を設けているが、この構成でも十分なキャリア移動度を得ることはできない。
　そこで、本発明は、かかる問題点に鑑み、十分なキャリア移動度を得ることが可能な薄膜トランジスタ装置及びその製造方法を提供することを目的とする。
　上記目的を達成するために、本発明の一態様に係る薄膜トランジスタ装置は、基板と、前記基板上に形成されたソース電極及びドレイン電極と、前記ソース電極及びドレイン電極の上面領域内に積層された非晶質の不純物がドーピングされたシリコン層と、前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とに連続して形成された非晶質シリコン層からなる第１チャネル層と、前記第１チャネル層上に積層され、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とに連続して形成されたポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層と、前記第２チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であることを特徴とする。
　本発明の一態様に係る薄膜トランジスタ装置は、ソース電極及びドレイン電極とチャネル層が直接接続する構造を有し、ソース電極及びドレイン電極の膜厚がチャネル層の膜厚より薄いので、ショットキーバリアの空乏層の広がりの影響を小さくでき、ＴＦＴの電気特性での線形領域の電流を稼ぐことができる。その結果、トップゲート型の薄膜トランジスタ装置において、ＴＦＴの電気特性で線形領域での電流値をあげることができる。
図１は、本発明の実施形態の薄膜トランジスタ装置の構成を模式的に示す断面図である。 図２は、同実施形態に係る薄膜トランジスタ装置の製造方法を模式的に説明するための断面図である。 図３は、同実施形態に係る薄膜トランジスタ装置の製造方法を模式的に説明するための断面図である。 図４は、第１チャネル層及び第２チャネル層の合計膜厚を変化させたときのドレイン電流の変化を示す図である。 図５は、第１チャネル層及び第２チャネル層の膜厚の比を変化させたときのドレイン電流の変化を示す図である。 図６Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚より厚いときの電子密度分布を示す図である。 図６Ｂは、図６ＡのＡ－Ｂ－Ｃ線における電子密度の変化を示す図である。 図６Ｃは、図６ＡのＤ－Ｅ線における電子密度の変化を示す図である。 図７Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚より薄いときの電子密度分布を示す図である。 図７Ｂは、図７ＡのＡ－Ｂ－Ｃ線における電子密度の変化を示す図である。 図７Ｃは、図７ＡのＤ－Ｅ線における電子密度の変化を示す図である。 図８Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚と等しいときの電子密度分布を示す図である。 図８Ｂは、図８ＡのＡ－Ｂ－Ｃ線における電子密度の変化を示す図である。 図８Ｃは、図８ＡのＤ－Ｅ線における電子密度の変化を示す図である。
　上記目的を達成するために、本発明の一態様に係る薄膜トランジスタ装置は、基板と、前記基板上に形成されたソース電極及びドレイン電極と、前記ソース電極及びドレイン電極の上面領域内に積層された非晶質の不純物がドーピングされたシリコン層と、前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とに連続して形成された非晶質シリコン層からなる第１チャネル層と、前記第１チャネル層上に積層され、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とに連続して形成されたポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層と、前記第２チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であることを特徴とする。
　第１チャネル層とソース電極、ドレイン電極及びシリコン層の側面とが接する構成においては、第１チャネル層のソース電極、ドレイン電極及びシリコン層の側面と接する領域に空乏層が生じる。しかし、第１チャネル層と第２チャネル層とを積層した膜厚は、ソース電極又はドレイン電極とシリコン層とを積層した膜厚と同一値又は同一値の近傍値の範囲内であるため、第１チャネル層内に生じた空乏層が第２チャネル層に与える影響は小さくなる。従って、空乏層による第２チャネル層内の電子密度の低下を抑えることができ、ソース電極からドレイン電極に第２チャネル層を介して流れる所望の電流量を確保できる。
　このとき、第１チャネル層及び第２チャネル層を積層した膜厚が大きくなると、その分チャネル層の電気抵抗が大きくなって、ソース電極からドレイン電極に第２チャネル層を介して流れる電流量が低下する。しかし、第１チャネル層と第２チャネル層とを積層した膜厚は、ソース電極又はドレイン電極とシリコン層とを積層した膜厚と同一値又は同一値の近傍値の範囲内であるため、このような電流量の低下を抑えることができる。
　ここで、本発明の一態様に係る薄膜トランジスタ装置は、前記同一値の近傍値は、前記同一値と±１５パーセント以内の値であってもよい。
　膜厚が同一値の場合に１００パーセントのオン特性が得られるとした場合、同一値の近傍値を少なくとも同一値の±１５パーセント以内の値とすることで約７０％のオン特性は最低限確保できる。
　また、本発明の一態様に係る薄膜トランジスタ装置は、前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が２５～３５ｎｍの場合、前記同一値と±４５パーセント以内の値であってもよい。
　膜厚が同一値の場合に１００パーセントのオン特性が得られるとした場合、同一値の近傍値を少なくとも同一値の±４５パーセント以内の値とすることで約７０％のオン特性は最低限確保できる。
　また、本発明の一態様に係る薄膜トランジスタ装置は、前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が５５～６５ｎｍの場合、前記同一値と±１７パーセント以内の値であってもよい。
　膜厚が同一値の場合に１００パーセントのオン特性が得られるとした場合、同一値の近傍値を少なくとも同一値の±１７パーセント以内の値とすることで約７０％のオン特性は最低限確保できる。
　また、本発明の一態様に係る薄膜トランジスタ装置は、前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が１０５～１１５ｎｍの場合、前記同一値と±１５パーセント以内の値であってもよい。
　膜厚が同一値の場合に１００パーセントのオン特性が得られるとした場合、同一値の近傍値を少なくとも同一値の±１５パーセント以内の値とするとで約７０％のオン特性は最低限確保できる。
　また、本発明の一態様に係る薄膜トランジスタ装置の製造方法は、基板を準備する第１工程と、前記基板上に金属膜を形成する第２工程と、前記金属膜上にレジストを形成する第３工程と、前記レジストの上方にマスクを配置する第４工程と、前記マスクを用いて前記レジストをパターニングし、該パターニングされた前記レジストをマスクとして前記金属膜をパターニングして該パターニングされた前記金属膜をソース電極及びドレイン電極として形成する第５工程と、前記ソース電極及びドレイン電極の上面の所定の領域内に非晶質の不純物ドーピングされたシリコン層を積層する第６工程と、前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とにまたがって、非晶質シリコン層からなる第１チャネル層を形成する第７工程と、前記第１チャネル層上であって、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とにまたがって、ポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層を形成する第８工程と、前記第２チャネル層上にゲート絶縁膜を形成する第９工程と、前記ゲート絶縁膜上にゲート電極を形成する１０工程と、を具備し、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であることを特徴とする。
　これにより、ソース電極から第１チャネル層、第２チャネル層及びシリコン層を介してドレイン電極に至る電流経路において、電流に対する第１チャネル層及び第２チャネル層の抵抗を低く抑えることができる。同時に、第１チャネル層に生ずる空乏層の第２チャネル層への拡大を第１チャネル層の領域内に抑えて第２チャネル層の電子密度の低下を抑えることができる。従って、第１チャネル層のソース電極、ドレイン電極及びシリコン層の側面に接する領域に空乏層が生じたとしても、ソース電極からドレイン電極に第１チャネル層及び第２チャネル層を介して流れる電流量を最大限にすることができる。その結果、特性を大幅に向上した薄膜トランジスタ装置を実現できる。
　また、第１チャネル層と第２チャネル層とを積層した膜厚は、ソース電極又はドレイン電極とシリコン層とを積層した膜厚と同一値又は同一値の近傍値の範囲内であるため、第１チャネル層と第２チャネル層とを積層した膜は、ソース電極、ドレイン電極及びシリコン層の側面部分で段切れが発生しにくくなる。その結果、製造歩留まりが高い薄膜トランジスタ装置の製造方法を実現できる。
　また、本発明の一態様に係る薄膜トランジスタ装置の製造方法は、基板を準備する第１工程と、前記基板上に金属膜を形成する第２工程と、前記金属膜上に非晶質の不純物ドーピングされたシリコン層を積層する第３工程と、前記シリコン層上にレジストを形成する第４工程と、前記レジストの上方にマスクを配置する第５工程と、前記マスクを用いて前記レジストをパターニングし、該パターニングされた前記レジストをマスクとして前記金属膜及び前記シリコン層を一括してパターニングして該パターニングされた前記金属膜をソース電極及びドレイン電極として形成する第６工程と、前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とにまたがって、非晶質シリコン層からなる第１チャネル層を形成する第７工程と、前記第１チャネル層上であって、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とにまたがって、ポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層を形成する第８工程と、前記第２チャネル層上にゲート絶縁膜を形成する第９工程と、前記ゲート絶縁膜上にゲート電極を形成する第１０工程と、を具備し、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であることを特徴とする。
　これにより、特性を大幅に向上した薄膜トランジスタ装置を実現できる。
　また、製造歩留まりが高い薄膜トランジスタ装置の製造方法を実現できる。
　ソース電極及びドレイン電極を形成した後にシリコン層を形成する場合は、シリコン層がソース電極及びドレイン電極の側面に形成されにくく、形成されたとしてもソース電極及びドレイン電極の側面に形成されたシリコン層はドーピング状態が不安定で膜質を安定させることが困難である。その結果、安定した特性の薄膜トランジスタ装置を製造することは困難である。これに対し、本態様によれば、ソース電極及びドレイン電極とシリコン層とが一括形成されるため、安定した特性の薄膜トランジスタ装置を製造することができる。
　また、同一のレジストをマスクとしてソース電極及びドレイン電極とシリコン層とが一括形成されるため、製造工程の簡素化及びマスク枚数の削減ができ、薄膜トランジスタ装置の量産性の向上と製造コストの低減とが実現できる。
　ここで、本発明の一態様に係る薄膜トランジスタ装置の製造方法は、前記第８工程では、シラン系原料ガスを用いたプラズマＣＶＤにより前記第２チャネル層が形成されてもよい。
　シラン系原料ガスを用いたプラズマＣＶＤ（Chemical Vapor Deposition）法によれば、プラズマ条件及び原料ガス種類などを任意に設定しやすいため、基板温度が低くても結晶性の高いシリコン層を形成することができる。従って、シリコン層の側面の形態、組成、及び不純物ドーピング状態を変化させることなく、第２チャネル層を形成できるため、優れた特性の薄膜トランジスタ装置を製造できる。
　また、本発明の一態様に係る薄膜トランジスタ装置の製造方法は、前記第７工程と第８工程とは、同一のプラズマＣＶＤ装置内において行われ、前記第７工程が第１のプラズマＣＶＤ条件により実施され、前記第８工程が第２のプラズマＣＶＤ条件により実施され、前記第７工程と前記第８工程との間では、前記プラズマＣＶＤ装置が大気に暴露されなくてもよい。
　これにより、第１チャネル層の表面が大気暴露されずに、引き続いて第２チャネル層が形成されるため、第１チャネル層の表面が酸化されることによる特性劣化を抑えることができる。すなわち、第１チャネル層の表面は清浄な状態を維持したまま、清浄な表面の上に第２チャネル層が直接形成できることとなる。その結果、所定の特性の薄膜トランジスタ装置を製造することができる。
　また、本発明の一態様に係る薄膜トランジスタ装置は、基板と、前記基板上に形成されたソース電極及びドレイン電極と、前記ソース電極及びドレイン電極の上面領域内に積層された非晶質の不純物ドーピングされたシリコン層と、前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とに連続して形成された非晶質シリコン層からなる第１チャネル層と、前記第１チャネル層上に積層され、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とに連続して形成されたポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層と、前記第２チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と、前記第１チャネル層と前記第２チャネル層とを積層した膜厚との比が、１、又は１の近傍値の範囲内であることを特徴とする。
　これにより、空乏層に起因する第２チャネル層内の電子密度の低下と、チャネル層の膜厚に起因する抵抗の増大とを抑えることができ、ソース電極からドレイン電極に第２チャネル層を介して流れる所望の電流量を確保できる。
　ここで、本発明の一態様に係る薄膜トランジスタ装置は、前記近傍値は、０．８５～１．１５以内の値であってもよい。
　比が１の場合に１００パーセントのオン特性が得られるとした場合、１の近傍値を少なくとも０．８５～１．１５以内の値とすることで約７０％のオン特性は最低限確保できる。
　また、本発明の一態様に係る薄膜トランジスタ装置は、前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が２５～３５ｎｍの場合、０．５５～１．４５以内の値であってもよい。
　比が１の場合に１００パーセントのオン特性が得られるとした場合、１の近傍値を少なくとも０．５５～１．４５以内の値とすることで約７０％のオン特性は最低限確保できる。
　また、本発明の一態様に係る薄膜トランジスタ装置は、前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が５５～６５ｎｍの場合、０．８３～１．１７以内の値であってもよい。
　比が１の場合に１００パーセントのオン特性が得られるとした場合、１の近傍値を少なくとも０．８３～１．１７以内の値とすることで約７０％のオン特性は最低限確保できる。
　また、本発明の一態様に係る薄膜トランジスタ装置は、前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が１０５～１１５ｎｍの場合、０．８５～１．１５以内の値であってもよい。
　比が１の場合に１００パーセントのオン特性が得られるとした場合、１の近傍値を少なくとも０．８５～１．１５以内の値とすることで約７０％のオン特性は最低限確保できる。
　以下、本発明の実施形態における薄膜トランジスタ装置及びその製造方法について、図面を参照しながら具体的に説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素は同一の参照符号で示される。
　図１は、本実施形態の薄膜トランジスタ装置の構成を模式的に示す断面図である。
　この薄膜トランジスタ装置は、トップゲート（スタガ）型の薄膜トランジスタ装置があって、基板１００と、その基板１００上に順次連続的に積層された一対のソース電極１１０及びドレイン電極１２０、一対のシリコン層１３０及び１４０、第１チャネル層１５０、第２チャネル層１６０、ゲート絶縁膜１７０並びにゲート電極１８０とを備える。
　基板１００は、例えば石英ガラスから構成されている。
　一対のソース電極１１０及びドレイン電極１２０は、基板１００の上に離間して設けられている。ソース電極１１０及びドレイン電極１２０は、それぞれ導電性材料及び合金等の単層構造又は多層構造、例えばアルミニウム（Ａｌ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、モリブデンタングステン(ＭｏＷ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等、またその積層膜により構成されている。
　ソース電極１１０及びドレイン電極１２０は、それぞれ蒸着法、電子線付蒸着法、スパッタリング法及びメッキ法等によって形成されている。
　シリコン層１３０は、ソース電極１１０の上面領域内に積層され、その側面はソース電極１１０の側面と実質的に面一となっている。同様に、シリコン層１４０は、ドレイン電極１２０の上面領域内に積層され、その側面はドレイン電極１２０の側面と実質的に面一となっている。
　シリコン層１３０は、非晶質（アモルファス）のシリコン層にリン等のｎ型の不純物を高濃度にドーピングして形成され、第１チャネル層１５０とソース電極１１０との間で低コンタクト抵抗を実現するコンタクト層として機能する。同様に、シリコン層１４０は、非晶質のシリコン層にリン等のｎ型の不純物を高濃度にドーピングして形成され、第１チャネル層１５０とドレイン電極１２０との間で低コンタクト抵抗を実現するコンタクト層として機能する。
　第１チャネル層１５０は、基板１００上のソース電極１１０及びドレイン電極１２０間の領域と、ソース電極１１０及びドレイン電極１２０の側面と、シリコン層１３０及び１４０の側面及び上面とに連続して形成されている。第１チャネル層１５０は、不純物がドーピングされていない非晶質シリコン層から構成され、オフ電流を低減している。
　第２チャネル層１６０は、第１チャネル層１５０上に積層され、ソース電極１１０及びドレイン電極１２０間の領域と、シリコン層１３０の側方及び上方とに連続して形成されている。第２チャネル層１６０は、ポリシリコン層及び微結晶シリコン層のいずれか一方から構成され、オン電流を増やしている。
　ソース電極１１０及びシリコン層１３０の積層体は、基板１００上に島状に形成されている。同様に、ドレイン電極１２０及びシリコン層１４０の積層体は、基板１００上に島状に形成されている。そして、第１チャネル層１５０はそれらの積層体を覆うように基板１００上に積層体及び基板に接して形成され、第２チャネル層１６０は第１チャネル層１５０の上に第１チャネル層１５０に接して形成されている。
　ゲート絶縁膜１７０は、例えば酸化シリコン（ＳｉＯ）、窒化珪素（ＳｉＮ）、およびその積層膜等から構成され、第２チャネル層１６０上に形成されている。
　ゲート電極１８０は、金属例えばモリブデンタングステン（ＭｏＷ）から構成され、ゲート絶縁膜１７０上に形成されている。
　ソース電極１１０とシリコン層１３０とを積層した膜厚（図１におけるＡ）、及びドレイン電極１２０とシリコン層１４０とを積層した膜厚（図１におけるＡ）はそれぞれ、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚（図１におけるＢ）と同一値又は同一値の近傍値の範囲内の膜厚である。言い換えると、ソース電極１１０とシリコン層１３０とを積層した膜厚、及びドレイン電極１２０とシリコン層１４０とを積層した膜厚のそれぞれと、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚との比が、１、又は１の近傍値の範囲内である。
　このとき、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が１０５～１１５ｎｍの場合、同一値の近傍値とは、同一値に対して±１５パーセント以内の値である。言い換えると、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が１０５～１１５ｎｍの場合、近傍値とは０．８５～１．１５以内の値である。
　また、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が２５～３５ｎｍの場合、同一値の近傍値とは、同一値に対して±４５パーセント以内の値である。言い換えると、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が２５～３５ｎｍの場合、近傍値とは、０．５５～１．４５以内の値である。
　さらに、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が５５～６５ｎｍの場合、同一値の近傍値とは、同一値に対して±１７パーセント以内の値である。言い換えると、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が５５～６５ｎｍの場合、近傍値とは、０．８３～１．１７以内の値である。
　図２及び図３は本実施形態に係る薄膜トランジスタ装置の製造方法を模式的に説明するための断面図である。
　まず、図２（ａ）に示されるように、基板１００が準備される。
　次に、図２（ｂ）に示されるように、基板１００上に例えばスパッタ法により金属膜２００が形成される。
　次に、図２（ｃ）に示されるように、金属膜２００上に非晶質の不純物ドーピングされたシリコン層２１０が例えばＣＶＤ法により積層される。
　次に、図２（ｄ）に示されるように、シリコン層２１０上にフォトレジスト２２０が塗布されて形成される。
　次に、図２（ｅ）に示されるように、フォトレジスト２２０の上方にマスク（図外）が配置された後、マスクを用いた露光及び現像によりフォトレジスト２２０が所望の形状にパターニングされる。
　次に、図２（ｆ）に示されるように、パターニングされたフォトレジスト２２０をマスクとしたドライエッチングが行われ、金属膜２００及びシリコン層２１０が一括して所望の形状にパターニングされる。パターニングされた金属膜２００はソース電極１１０及びドレイン電極１２０として形成される。また、パターニングされたシリコン層２１０は対応する各電極のコンタクト層としてのシリコン層１３０及び１４０として形成される。
　次に、図２（ｇ）に示されるように、フォトレジスト２２０が除去される。
　次に、図３（ａ）に示されるように、基板１００上のソース電極１１０及びドレイン電極１２０間の領域と、ソース電極１１０及びドレイン電極１２０の側面と、シリコン層１３０及び１４０の側面及び上面とにまたがって、非晶質シリコン層からなる第１チャネル層１５０が例えばプラズマＣＶＤ法により形成される
　次に、図３（ｂ）に示されるように、第１チャネル層１５０上であって、ソース電極１１０及びドレイン電極１２０間の領域と、シリコン層１３０及び１４０の側方及び上方とにまたがって、ポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層１６０が例えばシラン系原料ガスを用いたプラズマＣＶＤにより形成される。
　このとき、図３（ａ）で示した工程と図３（ｂ）で示した工程とは、同一のプラズマＣＶＤ装置内において行われ、図３（ａ）で示した工程と図３（ｂ）で示した工程との間では、プラズマＣＶＤ装置が大気に暴露されない。そして、図３（ａ）で示した工程が第１のプラズマＣＶＤ条件により実施され、図３（ｂ）で示した工程が第１のプラズマＣＶＤ条件と異なる第２のプラズマＣＶＤ条件により実施される。
　次に、図３（ｃ）に示されるように、第２チャネル層１６０上にゲート絶縁膜１７０が形成される。その後、第１チャネル層１５０、第２チャネル層１６０及びゲート絶縁膜１７０を島状に形成するために、第１チャネル層１５０、第２チャネル層１６０及びゲート絶縁膜１７０が例えばドライエッチングにより一括してパターニングされる。
　次に、図３（ｄ）に示されるように、ゲート絶縁膜１７０上に例えばスパッタ法により金属膜２３０が形成される。
　次に、図３（ｅ）に示されるように、金属膜２３０に対してフォトレジストによるマスクを用いたウェットエッチングが行われ、金属膜２３０が所望の形状にパターニングされる。パターニングされた金属膜２３０はゲート電極１８０として形成される。
　ここで、図２（ｃ）、図２（ｄ）、図３（ａ）及び図３（ｂ）で示した工程において、ソース電極１１０とシリコン層１３０とを積層した膜厚、及びドレイン電極１２０とシリコン層１４０とを積層した膜厚のそれぞれが第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚と同一値又は同一値の近傍値の範囲内の膜厚となるように、金属膜２００、シリコン層２１０、第１チャネル層１５０及び第２チャネル層１６０の膜厚が決定される。
　なお、図２及び図３で示した薄膜トランジスタ装置の製造方法において、金属膜２００及びシリコン層２１０は一括したエッチングによりパターニングされるとした。しかし、金属膜２００のみが形成及びパターニングされてソース電極１１０及びドレイン電極１２０が形成された後でソース電極１１０及びドレイン電極１２０上にシリコン層１３０及び１４０が形成されてもよい。
　この場合、図２（ａ）で示した工程の後に金属膜２００上にフォトレジストが形成される。続いて、フォトレジストの上方にマスクが配置された後、マスクを用いてフォトレジストがパターニングされる。続いて、パターニングされたフォトレジストをマスクとして金属膜２００がパターニングされてパターニングされた金属膜２００がソース電極１１０及びドレイン電極１２０として形成される。続いて、ソース電極１１０及びドレイン電極１２０の上面の所定の領域内に非晶質の不純物ドーピングされたシリコン層１３０及び１４０が積層された後、図３（ａ）で示した工程が行われる。
　図４は、第１チャネル層１５０及び第２チャネル層１６０の合計膜厚を変化させたときのドレイン電流（オン電流）の変化を示す図である。
　なお、図４において、「●」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ２０ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第２チャネル層１６０の膜厚が１０ｎｍのときのドレイン電流の変化を示している。同様に、「■」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ５０ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第１チャネル層１５０の膜厚が３０ｎｍのときのドレイン電流の変化を示している。また、「▲」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ１００ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第１チャネル層１５０の膜厚が３０ｎｍのときのドレイン電流の変化を示している。
　図４より、電極及びシリコン層の合計膜厚が３０ｎｍの場合（「●」の場合）については、チャネル層の合計膜厚が３０ｎｍのときにドレイン電流がピークを持つことが分かる。同様に、電極及びシリコン層の合計膜厚が６０ｎｍの場合（「■」の場合）についてはチャネル層の合計膜厚が６０ｎｍのときに、電極及びシリコン層の合計膜厚が１１０ｎｍの場合（「▲」の場合）についてはチャネル層の合計膜厚が１１０ｎｍのときに、ドレイン電流がピークを持つことが分かる。すなわち、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚と等しいときに、最適なドレイン電流が得られることがわかる。
　図５は、第１チャネル層１５０及び第２チャネル層１６０の膜厚の比を変化させたときのドレイン電流（オン電流）の変化を示す図である。
　なお、図５において、「■」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ５０ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第１チャネル層１５０の膜厚が３０ｎｍのときのドレイン電流の変化を示している。同様に、「▲」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ５０ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第１チャネル層１５０の膜厚が４０ｎｍのときのドレイン電流の変化を示している。また、「●」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ５０ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第１チャネル層１５０の膜厚が５０ｎｍのときのドレイン電流の変化を示している。
　図５より、チャネル層の合計膜厚が６０ｎｍであり、電極及びシリコン層の合計膜厚である６０ｎｍと等しいときに、最適なドレイン電流が得られることがわかる。
　図６Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚より厚いときの電子密度分布を示す図である。具体的には、ソース電極１１０の膜厚が２０ｎｍ、シリコン層１３０の膜厚が１０ｎｍ、第１チャネル層１５０の膜厚が１０ｎｍ、かつ第２チャネル層１６０の膜厚が１０ｎｍであり、ドレイン・ソース電圧を０．１Ｖ、ゲート・ドレイン電圧を２０Ｖとしたときの電子密度分布を示す図である。そして、図６Ｂは図６ＡのＡ－Ｂ－Ｃ線における電子密度の変化を示す図である。同様に、図６Ｃは図６ＡのＤ－Ｅ線における電子密度の変化を示す図である。
　図７Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚より薄いときの電子密度分布を示す図である。具体的には、ソース電極１１０の膜厚が２０ｎｍ、シリコン層１３０の膜厚が１０ｎｍ、第１チャネル層１５０の膜厚が５０ｎｍ、かつ第２チャネル層１６０の膜厚が１０ｎｍであり、ドレイン・ソース電圧を０．１Ｖ、ゲート・ドレイン電圧を２０Ｖとしたときの電子密度分布を示す図である。そして、図７Ｂは図７ＡのＡ－Ｂ－Ｃ線における電子密度の変化を示す図である。同様に、図７Ｃは図７ＡのＤ－Ｅ線における電子密度の変化を示す図である。
　図８Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚と等しいときの電子密度分布を示す図である。具体的には、ソース電極１１０の膜厚が２０ｎｍ、シリコン層１３０の膜厚が１０ｎｍ、第１チャネル層１５０の膜厚が２０ｎｍ、かつ第２チャネル層１６０の膜厚が１０ｎｍであり、ドレイン・ソース電圧を０．１Ｖ、ゲート・ドレイン電圧を２０Ｖとしたときの電子密度分布を示す図である。そして、図８Ｂは図８ＡのＡ－Ｂ－Ｃ線における電子密度の変化を示す図である。同様に、図８Ｃは図８ＡのＤ－Ｅ線における電子密度の変化を示す図である。
　このとき、第２チャネル層１６０からシリコン層１３０を介してソース電極１１０に至る電流経路は例えばＵ字形状に大きく迂回する構成となる。このＵ字形状の電流経路の第２チャネル層１６０表面の領域（図６Ａ、図７Ａ及び図８ＡのＡ－Ｂ－Ｃ線で示す領域）を第１領域とし、Ｕ字形状の電流経路のシリコン層１３０及びソース電極１１０上方の領域（図６Ａ、図７Ａ及び図８ＡのＤ－Ｅ線で示す領域）を第２領域とする。
　図６Ａ～図８Ｃより、第１チャネル層１５０つまり非晶質シリコン層がソース電極１１０、及びシリコン層１３０の側面に直接接する構成では、第１チャネル層１５０におけるソース電極１１０及びシリコン層１３０の側面と接する領域に空乏層が生ずることが分かる。
　そして、図６Ａ～図６Ｃより、電極及びシリコン層の合計膜厚をチャネル層の合計膜厚より厚くした場合、第１チャネル層１５０内に生じた空乏層の影響により第２チャネル層１６０内の第１領域での電子密度が低下し、電荷の移動量が低減することが分かる。すなわち、ソース電極１１０からドレイン電極１２０に第２チャネル層１６０を介して流れる電流が低下し、薄膜トランジスタ装置としての特性が劣化するのが分かる。
　また、図７Ａ～図７Ｃより、電極及びシリコン層の合計膜厚をチャネル層の合計膜厚より薄くした場合、第１チャネル層１５０内に生じた空乏層が第２チャネル層１６０内の第１領域に与える影響は小さくなって、第２チャネル層１６０内の第１領域での電子密度は増大し、電荷の移動量は増大することが分かる。同時に、第２チャネル層１６０内の第２領域においてチャネル層の合計膜厚が厚くなる分だけ電気抵抗が大きくなるのが分かる。すなわち、ソース電極１１０からドレイン電極１２０に第２チャネル層１６０を介して流れる電流が低下し、薄膜トランジスタ装置としての特性が劣化するのが分かる。
　これらに対し、図８Ａ～図８Ｃより、電極及びシリコン層の合計膜厚をチャネル層の合計膜厚と等しくした場合、第１チャネル層１５０内に生じた空乏層が第２チャネル層１６０内の第１領域に与える影響は小さくなって、第２チャネル層１６０内の第１領域における電子密度の低下は抑えられ、空乏層による電荷の移動量の低下が抑えられることが分かる。同時に、第２チャネル層１６０内の第２領域においてチャネル層の合計膜厚が薄くなる分だけ電気抵抗が小さくなり、チャネル層の合計膜厚に起因する電流量の低下が抑えられるのが分かる。すなわち、ソース電極１１０からドレイン電極１２０に第２チャネル層１６０を介して流れる電流量が最適化され、薄膜トランジスタ装置の特性が大幅に向上するのが分かる。
　以上のように、本実施形態の薄膜トランジスタ装置及びその製造方法によれば、電極とシリコン層とを積層した膜厚は、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚と同一値又は同一値の近傍値の範囲内の膜厚である。従って、ソース電極１１０からドレイン電極１２０に第２チャネル層１６０を介して流れる所望の電流量を最適化することができ、十分なキャリア移動度を得ることが可能な薄膜トランジスタ装置及びその製造方法を実現できる。また、第１チャネル層１５０及び第２チャネル層１６０の積層体はソース電極１１０及びドレイン電極１２０並びにシリコン層１３０及び１４０の側面上の部分で段切れが発生しにくくなるため、製造歩留まりが高い薄膜トランジスタ装置及びその製造方法を実現できる。
　また、本実施形態に係る薄膜トランジスタ装置の製造方法によれば、金属膜２００及びシリコン層２１０は同一のマスクを用いた一括したエッチングによりパターニングされてソース電極１１０及びドレイン電極１２０並びにシリコン層１３０及び１４０が同時に形成される。従って、製造工程の簡素化、及びマスク枚数の削減が可能となるので、量産性の向上及び製造コストの低減が可能な薄膜トランジスタ装置の製造方法を実現できる。
　また、本実施形態に係る薄膜トランジスタ装置の製造方法によれば、ソース電極１１０及びドレイン電極１２０とシリコン層１３０及び１４０とが一括形成される。ソース電極１１０及びドレイン電極１２０を形成した後にシリコン層１３０及び１４０を形成する場合、シリコン層１３０及び１４０はソース電極１１０及びドレイン電極１２０の側面にも形成される。しかし、シリコン層１３０及び１４０はソース電極１１０及びドレイン電極１２０の側面に形成されにくく、形成されたとしてもソース電極１１０及びドレイン電極１２０の側面に形成されたシリコン層１３０及び１４０はドーピング状態が不安定で膜質を安定させることが困難である。その結果、安定した特性の薄膜トランジスタ装置を製造することは困難である。これに対し、本実施形態に係る薄膜トランジスタ装置の製造方法によれば、安定した特性の薄膜トランジスタ装置を製造することができる。
　また、本実施形態に係る薄膜トランジスタ装置の製造方法によれば、第２チャネル層１６０がシラン系原料ガスを用いたプラズマＣＶＤ法により形成される。シラン系原料ガスを用いたプラズマＣＶＤ法によれば、プラズマ条件及び原料ガス種類等を任意に設定しやすいため、基板温度が低くても結晶性のシリコン膜を形成することができる。従って、シリコン層１３０及び１４０の側面の形態、組成、及びドーピング状態を変化させることなく第２チャネル層１６０を形成できるため、チャネル層形成によるコンタクト層の特性劣化を抑えることが可能な薄膜トランジスタ装置の製造方法を実現できる。
　以上、本発明の薄膜トランジスタ装置及びその製造方法について、実施形態に基づいて説明したが、本発明は、この実施形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
　本発明は、薄膜トランジスタ装置及びその製造方法に利用でき、特に有機ＥＬ及び液晶テレビなどの表示装置等に利用することができる。
　　１００　　基板
　　１１０　　ソース電極
　　１２０　　ドレイン電極
　　１３０、１４０　　シリコン層
　　１５０　　第１チャネル層
　　１６０　　第２チャネル層
　　１７０　　ゲート絶縁膜
　　１８０　　ゲート電極
　　２００、２３０　　金属膜
　　２１０　　シリコン層
　　２２０　　フォトレジスト

Claims (14)

  1. 　基板と、
    　前記基板上に形成されたソース電極及びドレイン電極と、
    　前記ソース電極及びドレイン電極の上面領域内に積層された非晶質の不純物がドーピングされたシリコン層と、
    　前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とに連続して形成された非晶質シリコン層からなる第１チャネル層と、
    　前記第１チャネル層上に積層され、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とに連続して形成されたポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層と、
    　前記第２チャネル層上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、
    　前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚である、
    　薄膜トランジスタ装置。
  2. 　前記同一値の近傍値は、前記同一値と±１５パーセント以内の値である、
    　請求項１に記載の薄膜トランジスタ装置。
  3. 　前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が２５～３５ｎｍの場合、前記同一値と±４５パーセント以内の値である、
    　請求項１に記載の薄膜トランジスタ装置。
  4. 　前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が５５～６５ｎｍの場合、前記同一値と±１７パーセント以内の値である、
    　請求項１に記載の薄膜トランジスタ装置。
  5. 　前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が１０５～１１５ｎｍの場合、前記同一値と±１５パーセント以内の値である、
    　請求項１に記載の薄膜トランジスタ装置。
  6. 　基板を準備する第１工程と、
    　前記基板上に金属膜を形成する第２工程と、
    　前記金属膜上にレジストを形成する第３工程と、
    　前記レジストの上方にマスクを配置する第４工程と、
    　前記マスクを用いて前記レジストをパターニングし、該パターニングされた前記レジストをマスクとして前記金属膜をパターニングして該パターニングされた前記金属膜をソース電極及びドレイン電極として形成する第５工程と、
    　前記ソース電極及びドレイン電極の上面の所定の領域内に非晶質の不純物ドーピングされたシリコン層を積層する第６工程と、
    　前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とにまたがって、非晶質シリコン層からなる第１チャネル層を形成する第７工程と、
    　前記第１チャネル層上であって、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とにまたがって、ポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層を形成する第８工程と、
    　前記第２チャネル層上にゲート絶縁膜を形成する第９工程と、
    　前記ゲート絶縁膜上にゲート電極を形成する１０工程と、を具備し、
    　前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚である、
    　薄膜トランジスタ装置の製造方法。
  7. 　基板を準備する第１工程と、
    　前記基板上に金属膜を形成する第２工程と、
    　前記金属膜上に非晶質の不純物ドーピングされたシリコン層を積層する第３工程と、
    　前記シリコン層上にレジストを形成する第４工程と、
    　前記レジストの上方にマスクを配置する第５工程と、
    　前記マスクを用いて前記レジストをパターニングし、該パターニングされた前記レジストをマスクとして前記金属膜及び前記シリコン層を一括してパターニングして該パターニングされた前記金属膜をソース電極及びドレイン電極として形成する第６工程と、
    　前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とにまたがって、非晶質シリコン層からなる第１チャネル層を形成する第７工程と、
    　前記第１チャネル層上であって、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とにまたがって、ポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層を形成する第８工程と、
    　前記第２チャネル層上にゲート絶縁膜を形成する第９工程と、
    　前記ゲート絶縁膜上にゲート電極を形成する第１０工程と、を具備し、
    　前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚である、
    　薄膜トランジスタ装置の製造方法。
  8. 　前記第８工程では、シラン系原料ガスを用いたプラズマＣＶＤにより前記第２チャネル層が形成される、
    　請求項６又は７に記載の薄膜トランジスタ装置の製造方法。
  9. 　前記第７工程と第８工程とは、同一のプラズマＣＶＤ装置内において行われ、
    　前記第７工程が第１のプラズマＣＶＤ条件により実施され、前記第８工程が第２のプラズマＣＶＤ条件により実施され、
    　前記第７工程と前記第８工程との間では、前記プラズマＣＶＤ装置が大気に暴露されない、
    　請求項６～８のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
  10. 　基板と、
    　前記基板上に形成されたソース電極及びドレイン電極と、
    　前記ソース電極及びドレイン電極の上面領域内に積層された非晶質の不純物ドーピングされたシリコン層と、
    　前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とに連続して形成された非晶質シリコン層からなる第１チャネル層と、
    　前記第１チャネル層上に積層され、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とに連続して形成されたポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層と、
    　前記第２チャネル層上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、
    　前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と、前記第１チャネル層と前記第２チャネル層とを積層した膜厚との比が、１、又は１の近傍値の範囲内である、
    　薄膜トランジスタ装置。
  11. 　前記近傍値は、０．８５～１．１５以内の値である、
    　請求項１０に記載の薄膜トランジスタ装置。
  12. 　前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が２５～３５ｎｍの場合、０．５５～１．４５以内の値である、
    　請求項１０に記載の薄膜トランジスタ装置。
  13. 　前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が５５～６５ｎｍの場合、０．８３～１．１７以内の値である、
    　請求項１０に記載の薄膜トランジスタ装置。
  14. 　前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が１０５～１１５ｎｍの場合、０．８５～１．１５以内の値である、
    　請求項１０に記載の薄膜トランジスタ装置。
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