KR101455304B1 - 박막트랜지스터, 및 박막트랜지스터를 가지는 표시장치, 및그들의 제작방법 - Google Patents
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Abstract
본 발명은, 전기 특성이 뛰어난 박막트랜지스터, 및 그것을 가지는 표시장치, 및 그들을 제작하는 방법을 제안하는 것이다. 게이트 전극 위에 형성되는 게이트 절연막과, 게이트 절연막 위에 형성되는 미(微)결정 반도체막과, 미결정 반도체막 위에 형성되는 버퍼층과, 버퍼층 위에 형성되는 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막과, 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막 위에 형성되는 배선을 가지고, 게이트 절연막의 일부 또는 전부, 또는 미결정 반도체막의 일부 또는 전부에 도너가 되는 불순물 원소를 포함하는 박막트랜지스터이다.
TFT, 미결정 반도체막, 불순물 원소, 게이트 절연막, 버퍼층, 도너, a-Si
Description
본 발명은, 박막트랜지스터, 및 적어도 화소부에 박막트랜지스터를 사용한 표시장치, 및 그들의 제작방법에 관한 것이다.
근년, 절연 표면을 가지는 기판 위에 형성된 반도체 박막(두께 수십 nm 내지 수백 nm 정도)을 사용하여 박막트랜지스터를 구성하는 기술이 주목 받고 있다. 박막트랜지스터는 IC나 전기광학 장치와 같은 전자 디바이스에 널리 응용되고, 특히 표시장치의 스위칭 소자로서 개발이 급진되고 있다.
표시장치의 스위칭 소자로서, 비정질 반도체막을 사용한 박막트랜지스터, 다결정 반도체막을 사용한 박막트랜지스터 등이 사용되고 있다. 다결정 반도체막의 형성방법으로서는, 펄스 발진 엑시머 레이저 빔을 광학계에 의해 선형으로 가공하여, 비정질 규소막에 대하여 선형 빔을 주사하면서 조사하여 결정화하는 기술이 알려져 있다.
또한, 표시장치의 스위칭 소자로서, 미(微)결정 반도체막을 사용한 박막트랜 지스터가 사용되고 있다(문헌 1 및 문헌 2 참조).
[문헌 1] 일본국 공개특허공고 평4-242724호 공보
[문헌 2] 일본국 공개특허공고 2005-49832호 공보
다결정 반도체막을 사용한 박막트랜지스터는, 비정질 반도체막을 사용한 박막트랜지스터에 비하여 전계효과 이동도가 2 자릿수 이상 높고, 표시장치의 화소부와 그 주변의 구동회로를 동일 기판 위에 일체로 형성할 수 있는 이점(利點)을 가지고 있다. 그러나, 비정질 반도체막을 사용한 경우에 비하여, 반도체막의 결정화를 위하여 공정이 복잡화되므로, 그만큼 수율이 저감되고, 비용이 올라가는 문제가 있다.
또한, 미결정 반도체막을 사용한 역스태거형 박막트랜지스터에서, 게이트 절연막 및 미결정 반도체막의 계면 영역에 있어서의 결정성이 낮고, 박막트랜지스터의 전기적 특성이 나쁘다는 문제가 있다.
상술한 문제를 감안하여, 본 발명은, 전기 특성이 뛰어난 박막트랜지스터, 및 그것을 가지는 표시장치, 및 그들을 제작하는 방법을 제안하는 것을 과제로 한다.
게이트 전극 위에 형성되는 게이트 절연막과, 게이트 절연막 위에 형성되는 미결정 반도체막과, 미결정 반도체막 위에 형성되는 버퍼층과, 버퍼층 위에 형성되는 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막과, 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막 위에 형성되는 배선을 가지고, 게이트 절연막의 일부 또는 전부, 또는 미결정 반도체막의 일부 또는 전부에 도 너(donor)가 되는 불순물 원소를 포함하는 박막트랜지스터이다.
또한, 대표적으로는, 상기 미결정 반도체막의 게이트 절연막에 접하는 영역에서, 도너가 되는 불순물 원소를 포함하는 것을 특징으로 한다. 이 경우, 미결정 반도체막 전체에 도너가 되는 불순물 원소를 포함하는 경우가 있다. 또한, 게이트 절연막에 접하는 영역에만 도너가 되는 불순물 원소를 포함하는 경우가 있다. 이 경우, 게이트 절연막에 접하는 영역에 도너가 되는 불순물 원소를 포함하는 제 1 미결정 반도체막이 형성되고, 제 1 미결정 반도체막 위에 제 2 미결정 반도체막이 형성된다. 또한, 제 2 미결정 반도체막은, 2차 이온 질량 분석법(SIMS; Secondary Ion Mass Spectrometry)의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는다.
또는, 상기 게이트 절연막에 도너가 되는 불순물 원소를 포함하는 것을 특징으로 한다.
또는, 게이트 절연막에 접하는 제 1 미결정 반도체막과, 제 1 미결정 반도체막에 접하고, 도너가 되는 불순물 원소를 포함하는 제 2 미결정 반도체막과, 도너가 되는 불순물 원소를 포함하는 제 2 미결정 반도체막에 접하는 제 3 미결정 반도체막이 형성되는 것을 특징으로 한다. 또한, 제 1 미결정 반도체막 및 제 3 미결정 반도체막은 SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는다.
또한, 여기서는, 게이트 절연막 또는 미결정 반도체막에 포함되는 도너가 되 는 불순물 원소의 피크 농도는 6×1015 atoms/cm3 이상 3×1018 atoms/cm3 이하, 바람직하게는, 3×1016 atoms/cm3 이상 3×1017 atoms/cm3 이하이다. 또한, 도너가 되는 불순물 원소의 농도는, 2차 이온 질량 분석법에 있어서의 농도 분포(농도 프로필(profile))의 피크 농도로 결정된다.
또는, 도너가 되는 불순물 원소를 포함하는 게이트 절연막 또는 미결정 반도체막을 형성하고, 미결정 반도체막을 채널 형성 영역으로 하는 박막트랜지스터를 제작하는 것을 특징으로 한다. 또한, 채널로서 기능하는 미결정 반도체막에서, 도너가 되는 불순물 원소의 피크 농도는 6×1015 atoms/cm3 이상 3×1018 atoms/cm3 이하, 바람직하게는, 3×1016 atoms/cm3 이상 3×1017 atoms/cm3 이하가 된다.
대표적으로는, 게이트 전극 위에 게이트 절연막을 형성하고, 도너가 되는 불순물 원소를 포함하는 기체를 반응실 내에 도입한 후, 게이트 절연막 위에, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스, 및 수소를 사용하여, 도너가 되는 불순물 원소를 포함하는 미결정 반도체를 성막하고, 그 미결정 반도체막을 사용하여 박막트랜지스터를 제작한다.
또는, 게이트 전극 위에 게이트 절연막을 형성하고, 게이트 절연막 위에, 도너가 되는 불순물 원소를 포함하는 기체, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스, 및 수소를 사용하여, 도너가 되는 불순물 원소를 포함하는 제 1 미결정 반도체막을 성막하고, 그 제 1 미결정 반도체막 위에, 실리콘 또는 게르마늄을 포함하 는 퇴적성 가스, 및 수소를 사용하여 제 2 미결정 반도체를 성막하고, 제 1 미결정 반도체막 및 제 2 미결정 반도체막을 사용하여 박막트랜지스터를 제작한다.
또는, 게이트 전극 위에, 도너가 되는 불순물 원소를 포함하는 기체, 및 실리콘 또는 게르마늄을 포함하는 퇴적성 가스를 사용하여, 도너가 되는 불순물 원소를 포함하는 게이트 절연막을 형성하고, 도너가 되는 불순물 원소를 포함하는 게이트 절연막 위에, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스, 및 수소를 사용하여, 도너가 되는 불순물 원소를 포함하는 미결정 반도체를 성막하고, 그 미결정 반도체막을 사용하여 박막트랜지스터를 제작한다.
또는, 플라즈마 CVD장치의 반응실 내에, 도너가 되는 불순물 원소를 포함하는 기체, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스, 및 수소를 사용하여, 도너가 되는 불순물 원소를 포함하는 보호막을 형성한 후, 상기 반응실 내에 게이트 전극이 형성된 기판을 삽입하고, 게이트 전극 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 실리콘 또는 게르마늄을 포함하는 퇴적성 가스, 및 수소를 사용하여 미결정 반도체막을 성막하고, 그 미결정 반도체막을 사용하여 박막트랜지스터를 제작한다.
또는, 플라즈마 CVD장치의 반응실 내에, 도너가 되는 불순물 원소를 포함하는 기체를 흘린 후, 게이트 전극이 형성된 기판 위에, 도너가 되는 불순물 원소를 포함하는 게이트 절연막을 형성하고, 게이트 절연막 위에, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스, 및 수소를 사용하여 미결정 반도체막을 형성하고, 그 미결정 반도체막을 사용하여 박막트랜지스터를 제작한다.
또는, 게이트 전극이 형성된 기판 위에 게이트 절연막을 형성하고, 플라즈마 CVD장치의 반응실 내에, 도너가 되는 불순물 원소를 포함하는 기체를 흘린 후, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스, 및 수소를 사용하여, 게이트 절연막 위에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 형성하고, 그 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 사용하여 박막트랜지스터를 제작한다.
또한, 게이트 전극이 형성된 기판 위에 제 1 게이트 절연막을 형성하고, 플라즈마 CVD장치의 반응실 내에, 도너가 되는 불순물 원소를 포함하는 기체를 흘린 후, 산소 또는 질소를 포함하는 비(非)퇴적성 가스와 실리콘을 포함하는 퇴적성 가스를 사용하여, 제 1 게이트 절연막 위에, 도너가 되는 불순물 원소를 포함하는 제 2 게이트 절연막을 형성하고, 제 2 게이트 절연막 위에 미결정 반도체막을 형성하고, 그 미결정 반도체막을 사용하여 박막트랜지스터를 제작한다.
또한, 게이트 전극이 형성된 기판 위에 제 1 게이트 절연막을 형성하고, 제 1 게이트 절연막 위에 제 2 게이트 절연막을 형성한 후, 플라즈마 CVD장치의 반응실 내에, 반도체의 도너가 되는 불순물 원소를 포함하는 기체를 흘린 후, 산소 또는 질소를 포함하는 비퇴적성 가스와 실리콘을 포함하는 퇴적성 가스를 사용하여, 제 2 게이트 절연막 위에, 도너가 되는 불순물 원소를 포함하는 제 3 게이트 절연막을 형성하고, 제 3 게이트 절연막 위에, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스, 및 수소를 사용하여 미결정 반도체막을 형성하고, 그 미결정 반도체막을 사용하여 박막트랜지스터를 제작한다.
또한, 도너가 되는 불순물 원소는 인, 비소, 또는 안티몬이다.
게이트 전극 위에, 도너가 되는 불순물 원소를 포함하는 게이트 절연막을 형성한다. 또는, 게이트 절연막 위에 도너가 되는 불순물 원소를 흡착시키면, 미결정 반도체막을 형성할 때, 게이트 절연막과의 계면에 있어서의 결정성을 높일 수 있다. 따라서, 게이트 절연막과의 계면에 있어서의 결정성이 높아진 미결정 반도체막을 채널 형성 영역으로서 사용하여 박막트랜지스터를 제작할 수 있다.
또한, 게이트 전극에 접하는 미결정 반도체막에서, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 형성함으로써, 캐리어가 미결정 반도체막을 이동하는 속도가 상승하기 때문에, 전계효과 이동도가 높고, 온(ON) 전류가 높은 박막트랜지스터를 제작할 수 있다.
또한, 게이트 절연막 또는 미결정 반도체막에 포함되는 도너가 되는 불순물 원소의 피크 농도가 6×1015 atoms/cm3 이상 3×1018 atoms/cm3 이하, 바람직하게는, 3×1016 atoms/cm3 이상 3×1017 atoms/cm3 이하로 함으로써, 축적(accumulation)형 트랜지스터(즉, 채널 형성 영역이 저농도의 N형이 되어 있는 박막트랜지스터)를 제작할 수 있다. 또한, 게이트 절연막 또는 미결정 반도체막에 포함되는 도너가 되는 불순물 원소의 피크 농도를 6×1015 atoms/cm3 미만으로 하면, 도너가 되는 불순물 원소의 양이 불충분하기 때문에, 전계효과 이동도 및 온 전류의 상승을 기대할 수 없다. 또한, 게이트 절연막 또는 미결정 반도체막에 포함되는 도너가 되는 불 순물 원소의 피크 농도를 3×1018 atoms/cm3보다 크게 하면, 스레시홀드 전압이 게이트 전압의 마이너스 측으로 시프트(shift)하여, 박막트랜지스터로서의 동작을 하지 않기 때문에, 도너가 되는 불순물 원소의 농도는 6×1015 atoms/cm3 이상 3×1018 atoms/cm3 이하, 바람직하게는, 3×1016 atoms/cm3 이상 3×1017 atoms/cm3 이하인 것이 바람직하다.
또한, 게이트 절연막과의 계면에 있어서의 결정성이 높아진 미결정 반도체막 위에 연속적으로 버퍼층을 형성하고, 버퍼층 위에 소스 영역 및 드레인 영역과, 소스 배선 및 드레인 배선을 형성함으로써, 박막트랜지스터를 형성한다.
또한, 상기 박막트랜지스터에 접속하는 화소 전극을 형성하여 표시장치를 제작하는 것을 특징으로 한다.
또한, 본 발명의 미결정 반도체막을 사용하여 박막트랜지스터(TFT)를 제작하고, 그 박막트랜지스터를 화소부, 또한 구동회로에 사용하여 표시장치를 제작한다. 본 발명의 미결정 반도체막은, 게이트 절연막과의 계면에 있어서의 결정성이 높기 때문에, 그 미결정 반도체막을 사용한 박막트랜지스터는, 그의 전계효과 이동도가 2.5 cm2/V·sec∼10 cm2/V·sec로, 비정질 반도체막을 사용한 박막트랜지스터의 5배∼20배의 전계효과 이동도를 가지므로, 구동회로의 일부 또는 전체를, 화소부와 동일 기판 위에 일체로 형성함으로써, 시스템 온 패널(system-on-panel)을 형성할 수 있다.
또한, 표시장치로서는, 발광장치나 액정 표시장치를 포함한다. 발광장치는, 발광 소자를 포함하고, 액정 표시장치는 액정 소자를 포함한다. 발광 소자는, 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그의 범주에 포함하고, 구체적으로는, 유기 EL(일렉트로루미네슨스(electroluminescence)) 및 무기 EL가 포함된다.
또한, 표시장치는, 표시 소자가 봉지(封止)된 상태에 있는 패널과, 그 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 본 발명의 일 양태는, 상기 표시장치를 제작하는 과정에 있어서의, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관한 것이고, 그 소자 기판은 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태이어도 좋고, 화소 전극이 되는 도전막을 성막한 후이고, 에칭하여 화소 전극을 형성하기 전의 상태이어도 좋고, 모든 형태가 적합하다.
또한, 본 명세서 중에 있어서의 표시장치란, 화상 표시 디바이스, 발광 디바이스, 혹은 광원(조명 장치를 포함한다)을 가리킨다. 또한, 커넥터, 예를 들어, FPC(Flexible printed circuit) 혹은 TAB(Tape Automated Bonding) 테이프 혹은 TCP(Tape Carrier Package)가 부착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의하여 IC(집적회로)가 직접 실장된 모듈도 모두 표시장치에 포함하는 것으로 한다.
본 발명에 의하여, 절연막과의 계면으로부터 결정성이 높은 미결정 반도체막 을 형성하고, 그 미결정 반도체막을 채널 형성 영역에 사용하여, 전기 특성이 뛰어난 박막트랜지스터를 제작할 수 있다. 또한, 그것을 가지는 표시장치를 제작할 수 있다.
본 발명의 실시형태에 대하여 도면을 사용하여 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그의 형태 및 상세한 사항은 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분을 가리키는 부호는 다른 도면간에서 공통으로 사용한다.
[실시형태 1]
여기서는, 게이트 절연막과의 계면에 있어서의 결정성이 높고, 또한, 통상의 미(微)결정 반도체막을 채널 형성 영역에 가지는 박막트랜지스터와 비교하여 전계효과 이동도 및 온(ON) 전류가 높은 박막트랜지스터의 구조에 대하여 도 1 내지 도 4를 사용하여 설명한다.
도 1(A)에 나타내는 박막트랜지스터는, 기판(50) 위에 게이트 전극(51)이 형성되고, 게이트 전극 위에 게이트 절연막(52a, 52b)이 형성되고, 게이트 절연막(52a, 52b) 위에, 도너(donor)가 되는 불순물 원소를 포함하는 미결정 반도체막(61)이 형성되고, 미결정 반도체막(61) 위에, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막(58)이 형성되고, 미결정 반도 체막(58) 위에 버퍼층(73)이 형성되고, 버퍼층(73) 위에, 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막(이하, 소스 영역 및 드레인 영역이라고도 한다)(72)이 형성되고, 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막(72) 위에 배선(71a∼71c)이 형성된다. 즉, 게이트 절연막(52b) 위에 형성되는 미결정 반도체막에서, 게이트 절연막(52b) 측에 도너가 되는 불순물 원소가 포함된다.
도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)으로서는, 피크 농도가 6×1015 atoms/cm3 이상 3×1018 atoms/cm3 이하, 바람직하게는, 3×1016 atoms/cm3 이상 3×1017 atoms/cm3 이하인 도너가 되는 불순물 원소가 포함되는 미결정 반도체막을 형성한다. 또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)의 두께는, 1 nm 이상 50 nm 이하로 한다. 미결정 반도체막으로서는, 미결정 규소막, 게르마늄을 포함하는 미결정 규소막 등이 있다. 또한, 도너가 되는 불순물 원소로서는, 인, 비소, 안티몬 등이 있다.
미결정 반도체막에 포함되는 도너가 되는 불순물 원소의 피크 농도를 상기 범위로 함으로써, 게이트 절연막(52b)과 미결정 반도체막(61)과의 계면에 있어서의 결정성을 높일 수 있고, 미결정 반도체막(61)의 저항률을 저감할 수 있기 때문에, 전계효과 이동도가 높고, 온 전류가 높은 박막트랜지스터를 제작할 수 있다. 또한, 미결정 반도체막에 포함되는 도너가 되는 불순물 원소의 피크 농도를 6×1015 atoms/cm3 미만으로 하면, 도너가 되는 불순물 원소의 양이 불충분하기 때문에, 전계효과 이동도 및 온 전류의 상승을 기대할 수 없다. 또한, 미결정 반도체막에 포함되는 도너가 되는 불순물 원소의 피크 농도를 3×1018 atoms/cm3보다 크게 하면, 스레시홀드 전압이 게이트 전압의 마이너스 측으로 시프트하여 트랜지스터로서의 동작을 하지 않기 때문에, 도너가 되는 불순물 원소의 농도는 6×1015 atoms/cm3 이상 3×1018 atoms/cm3 이하, 바람직하게는, 3×1016 atoms/cm3 이상 3×1017 atoms/cm3 이하인 것이 바람직하다.
여기서 말하는 미결정 반도체막이란, 비정질과 결정 구조(단결정, 다결정을 포함한다)의 중간적인 구조의 반도체를 포함하는 막이다. 이 반도체는, 자유 에너지적으로 안정한 제 3 상태를 가지는 반도체이고, 단거리 질서를 가지고 격자 왜곡을 가지는 결정질인 것이며, 입경이 0.5 nm∼20 nm의 주상(柱狀) 또는 침상(針狀) 결정이 기판 표면에 대하여 법선 방향으로 성장하여 있다. 또한, 복수의 미결정 반도체 사이에 비정질 반도체가 존재한다. 미결정 반도체의 대표예인 미결정 실리콘은, 그의 라만 스펙트럼이 단결정 실리콘을 나타내는 520 cm-1보다 저파수 측으로 시프트하여 있다. 즉, 단결정 실리콘을 나타내는 520 cm-1와 아모르퍼스 실리콘을 나타내는 480 cm-1 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드(dangling bond))를 종단(終端)하기 위해 수소 또는 할로겐을 적어도 1 원자% 또는 그 이상 포함하고 있다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희가스를 포함시켜 격자 왜곡을 더 촉진시킴으로써, 안정성이 높아지고, 양호한 미결정 반도체막을 얻을 수 있다. 이러한 미결정 반도체막에 관한 기재는, 예를 들어, 미국 특허 제4,409,134호에 개시되어 있다.
도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61) 및 미결정 반도체막(58)은 각각 1 nm 이상 200 nm 이하, 바람직하게는, 1 nm 이상 100 nm 이하, 더 바람직하게는, 1 nm 이상 50 nm 이하로 형성한다. 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)은 후에 형성되는 박막트랜지스터의 채널 형성 영역으로서 기능하고, 미결정 반도체막(61)의 두께가 얇은 경우는, 미결정 반도체막(58)도 후에 형성되는 박막트랜지스터의 채널 형성 영역으로서 기능한다. 적어도, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)의 두께를 1 nm 이상 50 nm 이하로 함으로써, 완전 공핍형(空乏型)의 박막트랜지스터를 제작할 수 있다.
또한, 미결정 반도체막의 산소 농도 및 질소 농도는, 도너가 되는 불순물 원소의 농도의 10배 미만, 대표적으로는, 3×1019 atoms/cm3 미만, 더 바람직하게는, 3×1018 atoms/cm3 미만, 탄소 농도는 3×1018 atoms/cm3 이하로 하는 것이 바람직하다. 산소, 질소, 및 탄소가 미결정 반도체막에 혼입하는 농도를 저감함으로써, 미결정 반도체막의 결함의 생성을 억제할 수 있다. 또한, 산소 및 질소가 미결정 반도체막 중에 들어가 있으면, 결정화하기 어렵다. 따라서, 미결정 반도체막 중의 산소 농도, 질소 농도가 비교적으로 낮고, 또 도너가 되는 불순물 원소가 포함됨으 로써, 미결정 반도체막의 결정성을 높일 수 있다.
또한, 본 실시형태의 도너가 되는 불순물 원소가 포함되는 미결정 반도체막에는, 도너가 되는 불순물 원소가 포함되기 때문에, 박막트랜지스터의 채널 형성 영역으로서 기능하는 미결정 반도체막에 대해서는, 억셉터(acceptor)가 되는 불순물 원소를, 성막과 동시에 또는 성막 후에 첨가함으로써, 스레시홀드 전압을 제어할 수 있다. 억셉터가 되는 불순물 원소로서는, 대표적으로는, 붕소이고, B2H6, BF3 등의 불순물 기체를 1 ppm∼1000 ppm, 바람직하게는, 1 ppm∼100 ppm의 비율로 수소화 규소에 혼입시키면 좋다. 그리고, 붕소의 농도는, 도너가 되는 불순물 원소의 1/10 정도, 예를 들어, 1×1014 atoms/cm3∼6×1016 atoms/cm3로 하면 좋다.
또한, 버퍼층(73)으로서는 비정질 반도체막을 사용한다. 또는, 불소 또는 염소 등의 할로겐이 포함되는 비정질 반도체막을 사용한다. 또는, 질소가 포함되는 비정질 반도체막을 사용한다. 버퍼층(73)의 두께를 50 nm∼200 nm로 한다. 비정질 반도체막으로서는, 아모르퍼스 실리콘막, 또는 게르마늄을 포함하는 아모르퍼스 실리콘막 등이 있다.
버퍼층(73)은, 비정질 반도체막으로 형성되기 때문에, 에너지 갭이 미결정 반도체막(58)에 비하여 크고, 또한, 저항률이 높고, 이동도가 미결정 반도체막(58)의 1/5 내지 1/10로 낮다. 따라서, 후에 형성되는 박막트랜지스터에서, 버퍼층(73)은 고저항 영역으로서 기능하고, 소스 영역 및 드레인 영역(72)과 미결정 반도체막(61)과의 사이에 생기는 리크 전류를 저감할 수 있다. 또한, 오프 전류를 저감할 수 있다.
또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61) 위에 미결정 반도체막(58)이 형성됨으로써, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)에 포함되는 도너가 되는 불순물 원소가 버퍼층(73)으로 확산하는 것을 방지할 수 있다. 도너가 되는 불순물 원소가, 고저항 영역인 버퍼층(73)으로 확산하면, 버퍼층(73)의 저항률이 낮아지고, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)과, 소스 영역 및 드레인 영역(72)과의 사이에 리크 전류가 흘러, 스위칭 특성이 저하한다. 따라서, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)과 버퍼층(73) 사이에 미결정 반도체막(58)이 형성되는 것은 바람직하다.
또한, 미결정 반도체막(58)의 표면에, 버퍼층(73)으로서, 비정질 반도체막과, 수소, 질소, 또는 할로겐을 포함하는 비정질 반도체막을 형성함으로써, 미결정 반도체막(58)에 포함되는 결정립의 표면의 자연 산화를 방지할 수 있다. 특히, 비정질 반도체와 미(微)결정립이 접하는 영역에서는, 국부 응력에 의하여 균열이 발생하기 쉽다. 이 균열이 산소에 노출되면, 결정립은 산화되고, 산화규소가 형성된다. 그러나, 미결정 반도체막(58)의 표면에 버퍼층(73)을 형성함으로써, 미결정립의 산화를 방지할 수 있다.
기판(50)은, 바륨 붕규산 유리, 알루미노 붕규산 유리, 또는 알루미노 실리케이트 유리 등, 용융법(fusion method)이나 부유법(floating method)으로 제작되는 무(無)알칼리 유리 기판, 세라믹스 기판 외에, 본 제작공정의 처리 온도에 견딜 수 있는 내열성을 가지는 플라스틱 기판 등을 사용할 수 있다. 또한, 스테인리스 합금 등의 금속 기판의 표면에 절연막을 형성한 기판을 적용하여도 좋다.
게이트 전극(51)은 금속 재료로 형성된다. 금속 재료로서는, 알루미늄, 크롬, 티탄, 탄탈, 몰리브덴, 구리 등이 적용된다. 게이트 전극(51)의 적합한 예는, 알루미늄 또는 알루미늄과 배리어 금속의 적층 구조체에 의하여 형성된다. 배리어 금속으로서는, 티탄, 몰리브덴, 크롬 등의 고융점 금속이 적용된다. 배리어 금속은 알루미늄의 힐록(hillock) 방지, 산화 방지를 위해 형성하는 것이 바람직하다.
게이트 전극(51)은 두께 50 nm 이상 300 nm 이하로 형성한다. 게이트 전극(51)의 두께를 50 nm 이상 100 nm 이하로 함으로써, 후에 형성되는 반도체막이나 배선의 단절 방지가 가능하다. 또한, 게이트 전극(51)의 두께를 150 nm 이상 300 nm 이하로 함으로써, 게이트 전극(51)의 저항을 저감할 수 있다.
또한, 게이트 전극(51) 위에는, 반도체막이나 배선을 형성하기 때문에, 단절 방지를 위해 단부가 테이퍼 형상으로 되도록 가공하는 것이 바람직하다. 또한, 도시하지 않지만, 이 공정으로 게이트 전극에 접속하는 배선이나 용량 배선도 동시에 형성할 수 있다.
게이트 절연막(52a, 52b)은 각각, 두께 50 nm∼150 nm의 산화규소막, 질화규소막, 산화질화규소막, 또는 질화산화규소막으로 형성할 수 있다. 여기서는, 게이트 절연막(52a)으로서 질화규소막 또는 질화산화규소막을 형성하고, 게이트 절연막(52b)으로서 산화규소막 또는 산화질화규소막을 형성하여 적층하는 형태를 나타낸다. 또한, 게이트 절연막을 2층으로 하지 않고, 게이트 절연막을 산화규소막, 질화규소막, 산화질화규소막, 또는 질화산화규소막의 단층으로 형성할 수도 있다.
게이트 절연막(52a)을 질화규소막 또는 질화산화규소막을 사용하여 형성함으로써, 기판(50)과 게이트 절연막(52a)의 밀착력이 높아지고, 기판(50)으로서 유리 기판을 사용한 경우, 기판(50)으로부터의 불순물이 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)으로 확산하는 것을 방지할 수 있고, 또한 게이트 전극(51)의 산화 방지를 할 수 있다. 즉, 막이 벗겨지는 것을 방지할 수 있는 것과 함께, 후에 형성되는 박막트랜지스터의 전기 특성을 향상시킬 수 있다. 또한, 게이트 절연막(52a, 52b)은 각각 두께 50 nm 이상이면, 게이트 전극(51)의 요철(凹凸)에 의한 피복률의 저감을 완화할 수 있기 때문에 바람직하다.
여기서는, 산화질화규소막이란, 그의 조성으로서, 질소보다 산소의 함유량이 많은 것으로, 조성 범위로서 산소가 55 원자%∼65 원자%, 질소가 1 원자%∼20 원자%, Si가 25 원자%∼35 원자%, 수소가 0.1 원자%∼10 원자%의 범위로 포함되는 것을 가리킨다. 또한, 질화산화규소막이란, 그의 조성으로서, 산소보다 질소의 함유량이 많은 것으로, 조성 범위로서 산소가 15 원자%∼30 원자%, 질소가 20 원자%∼35 원자%, Si가 25 원자%∼35 원자%, 수소가 15 원자%∼25 원자%의 범위로 포함되는 것을 가리킨다.
일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(72)은, n채널형 박막트랜지스터를 형성하는 경우에는, 대표적인 불순물 원소로서 인을 첨가하면 좋고, 수소화 규소에 PH3 등의 불순물 기체를 가하면 좋다. 또한, p채널형 박막트랜지스 터를 형성하는 경우에는, 대표적인 불순물 원소로서 붕소를 첨가하면 좋고, 수소화 규소에 B2H6 등의 불순물 기체를 가하면 좋다. 인 또는 붕소의 농도를 1×1019 atoms/cm3∼1×1021 atoms/cm3로 함으로써, 도전막과 오믹 접촉(ohmic contact)할 수 있고, 소스 영역 및 드레인 영역으로서 기능한다. 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(72)은 미결정 반도체막 또는 비정질 반도체막으로 형성할 수 있다. 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(72)은 2 nm 이상 50 nm 이하의 두께로 형성한다. 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막의 막 두께를 얇게 함으로써, 스루풋(throughput)을 향상시킬 수 있다.
배선(71a∼71c)은, 알루미늄, 또는 구리, 규소, 티탄, 네오디뮴, 스칸듐, 몰리브덴 등의 내열성 향상 원소 또는 힐록 방지 원소가 첨가된 알루미늄 합금의 단층 또는 적층으로 형성하는 것이 바람직하다. 또한, 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막과 접하는 측의 막을, 티탄, 탄탈, 몰리브덴, 텅스텐, 또는 이들 원소의 질화물로 형성하고, 그 위에 알루미늄 또는 알루미늄 합금을 형성한 적층 구조로 하여도 좋다. 또는, 알루미늄 또는 알루미늄 합금의 상면 및 하면을, 티탄, 탄탈, 몰리브덴, 텅스텐, 또는 이들 원소의 질화물로 끼운 적층 구조로 하여도 좋다. 여기서는, 배선(71a∼71c)으로서는, 3층이 적층한 구조의 도전막을 나타내고, 배선(71a, 71c)에 몰리브덴막, 배선(71b)에 알루미늄막을 사용한 적층 도전막이나, 배선(71a, 71c)에 티탄막, 배선(71b)에 알루미늄막을 사용한 적층 구조를 나타낸다.
다음에, 도 1(B) 및 도 1(C)에, 게이트 절연막(52a, 52b), 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61), SIMS의 검출 한계보다 많은 불순물 원소를 포함하지 않는 미결정 반도체막(58), 버퍼층(73)의 적층부에서 SIMS로 나타내어지는 도너가 되는 불순물 원소의 농도 분포를 곡선(41) 및 곡선(42)으로 모식적으로 나타낸다.
도 1(B)에 나타내는 바와 같이, 도 1(A)에 나타내는 박막트랜지스터의 도너가 되는 불순물 원소의 농도는, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)에서 피크를 가진다. 또한, 도 1(B)에 나타내는 바와 같이, 도너가 되는 불순물 원소의 농도 분포의 피크가, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)의 중앙 부근에 위치하여도 좋다. 또한, 도 1(C)의 곡선(42)으로 나타내는 도너가 되는 불순물 원소의 농도 분포와 같이, 게이트 절연막(52b)과 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)과의 계면 근방에, 도너가 되는 불순물 원소의 농도 분포의 피크가 위치하여도 좋다.
또한, 미결정 반도체막에서 도너가 되는 불순물 원소는, 게이트 절연막 측에만 포함될 필요는 없다. 예를 들어, 도 1(D)에 나타내는 바와 같이, 미결정 반도체막 전체에 도너가 되는 불순물 원소가 포함되어도 좋다. 즉, 게이트 절연막(52b)과 버퍼층(73) 사이에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)이 형성되어도 좋다.
도 1(D)에 나타내는 박막트랜지스터는, 기판(50) 위에 게이트 전극(51)이 형성되고, 게이트 전극(51) 위에 게이트 절연막(52a, 52b)이 형성되고, 게이트 절연 막(52a, 52b) 위에 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)이 형성되고, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61) 위에 버퍼층(73)이 형성되고, 버퍼층(73) 위에, 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막(72)이 형성되고, 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막(72) 위에 배선(71a∼71c)이 형성된다.
본 실시형태에서는, 게이트 절연막(52b)과 버퍼층(73) 사이에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)이 형성되는 것을 특징으로 한다. 도너가 되는 불순물 원소의 피크 농도는 6×1015 atoms/cm3 이상 3×1018 atoms/cm3 이하, 바람직하게는, 3×1016 atoms/cm3 이상 3×1017 atoms/cm3 이하인 것이 바람직하다. 또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)의 두께는 5 nm 이상 100 nm 이하, 바람직하게는, 10 nm 이상 50 nm 이하로 한다. 또한, 미결정 반도체막(61) 전체에서, 도너가 되는 불순물 원소의 피크 농도가 상기 농도를 충족시켜도 좋고, 게이트 절연막(52b)과 미결정 반도체막(61)과의 계면 근방에서 피크를 가지고, 게이트 절연막(52b)으로부터 버퍼층(73)으로 향하여 도너가 되는 불순물 원소의 농도가 낮게 되어도 좋다. 또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61) 중의 산소의 피크 농도 및 질소의 피크 농도는 도너가 되는 불순물 원소의 농도의 10배 미만, 또 억셉터가 되는 불순물 원소, 대표적으로는, 붕소의 피크 농도는 도너가 되는 불순물 원소의 피크 농도의 1/10 이하로 함으로써, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막의 결정성을 더욱 높일 수 있다.
미결정 반도체막에 포함되는 도너가 되는 불순물 원소의 피크 농도를 상기 범위로 함으로써, 게이트 절연막(52b)과 미결정 반도체막(61)과의 계면에 있어서의 결정성을 높일 수 있고, 미결정 반도체막(61)의 저항률을 저감할 수 있기 때문에, 전계효과 이동도가 높고, 온 전류가 높은 박막트랜지스터를 제작할 수 있다. 또한, 미결정 반도체막에 포함되는 도너가 되는 불순물 원소의 피크 농도를 6×1015 atoms/cm3 미만으로 하면, 도너가 되는 불순물 원소의 양이 불충분하기 때문에, 전계효과 이동도 및 온 전류의 상승을 기대할 수 없다. 또한, 미결정 반도체막에 포함되는 도너가 되는 불순물 원소의 피크 농도를 3×1018 atoms/cm3보다 크게 하면, 스레시홀드 전압이 게이트 전압의 마이너스 측으로 시프트하여, 박막트랜지스터로서의 동작을 하지 않기 때문에, 도너가 되는 불순물 원소의 농도는 6×1015 atoms/cm3 이상 3×1018 atoms/cm3 이하, 바람직하게는, 3×1016 atoms/cm3 이상 3×1017 atoms/cm3 이하인 것이 바람직하다.
다음에, 도 1(E) 및 도 1(F)에, 게이트 절연막(52a, 52b), 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61), 버퍼층(73)의 적층부에서 SIMS로 나타내어지는 도너가 되는 불순물 원소의 농도 분포를 곡선(47, 48)으로 모식적으로 나타낸다.
도 1(E)의 곡선(47)으로 나타내는 바와 같이, 도 1(D)에 나타내는 박막트랜지스터의 도너가 되는 불순물 원소의 농도는 게이트 절연막(52b)과 버퍼층(73) 사이에 형성되는 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)에서 피크를 가진다. 또한, 도 1(F)의 곡선(48)으로 나타내는 도너가 되는 불순물 원소의 농도 분포와 같이, 게이트 절연막(52b)과 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)과의 계면 근방에 도너가 되는 불순물 원소의 농도 분포의 피크가 위치하고, 버퍼층(73)으로 향하여 농도가 감소하여도 좋다.
다음에, 상기와 다른 형태에 대하여 도 2(A)∼도 2(F)를 사용하여 나타낸다.
도 2(A)에, 본 실시형태에 나타내는 박막트랜지스터의 단면을 나타낸다.
도 2(A)에 나타내는 박막트랜지스터는, 기판(50) 위에 게이트 전극(51)이 형성되고, 게이트 전극(51) 위에 게이트 절연막(52a)이 형성되고, 게이트 절연막(52a) 위에 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)이 형성되고, 게이트 절연막(59) 위에 미결정 반도체막(58)이 형성되고, 미결정 반도체막(58)에 버퍼층(73)이 형성되고, 버퍼층(73) 위에, 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막(72)이 형성되고, 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막(72) 위에 배선(71a∼71c)이 형성된다.
도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)에서의 인의 피크 농도는 6×1015 atoms/cm3 이상 3×1018 atoms/cm3 이하, 바람직하게는, 3×1016 atoms/cm3 이상 3×1017 atoms/cm3 이하인 것이 바람직하다. 또한, 미결정 반도체 막(58)의 두께는 1 nm 이상 50 nm 이하로 한다.
게이트 절연막(52a)으로서는, 도 1(A)∼도 1(F)에 나타내는 게이트 절연막(52a)과 같은 재료를 사용하여 형성할 수 있다. 또한, 도너가 되는 불순물 원소를 포함하는 제 2 게이트 절연막(59)으로서는, 도너가 되는 불순물 원소(인, 비소, 또는 안티몬)를 포함하는 산화규소막, 질화규소막, 산화질화규소막, 또는 질화산화규소막 등을 사용하여 형성할 수 있다.
다음에, 도 2(B)∼도 2(D)에, 게이트 절연막(52a), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59), 미결정 반도체막(58), 버퍼층(73)의 적층부에서 SIMS로 나타내어지는 도너가 되는 불순물 원소의 농도 분포를 곡선(43)∼곡선(45)으로 모식적으로 나타낸다.
도 2(B)에 나타내는 바와 같이, 도 2(A)에 나타내는 박막트랜지스터의 도너가 되는 불순물 원소의 농도는, 게이트 절연막(52a)과 미결정 반도체막(58) 사이에 형성되는 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)에서 피크를 가진다.
또한, 여기서는, 게이트 절연막(52a)에서는, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않고, 게이트 절연막(59)에만 도너가 되는 불순물 원소가 포함되는 형태를 나타내지만, 이것에 한정되지 않는다. 예를 들어, 게이트 절연막이 1층으로 되고, 게이트 절연막에 도너가 되는 불순물이 포함되는 형태로 할 수도 있다. 이 때의 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a), 미결정 반도체막(58), 버퍼층(73)의 적층부에서 SIMS로 나타내어지는 도 너가 되는 불순물 원소의 농도 분포를 도 2(C)의 곡선(44)으로 모식적으로 나타낸다. 여기서는, 도너가 되는 불순물 원소의 농도 분포를 나타내는 곡선(44)은, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a)에서 게이트 전극 측에 피크를 가지고, 게이트 전극 측으로부터 미결정 반도체막(58) 측으로 감소한다. 또한, 도너가 되는 불순물 원소의 농도 분포를 나타내는 곡선의 형상은 상기 형상에 한정되지 않고, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a)의 중앙 근방에 피크를 가져도 좋다.
또한, 도 2(A)에서, 게이트 절연막(52a)과 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)의 위치를 반대로 하여도 좋다. 즉, 게이트 전극(51) 위에 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)이 형성되고, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59) 위에 게이트 절연막(52a)이 형성되어도 좋다. 이 때의 도너가 되는 불순물 원소를 포함하는 제 2 게이트 절연막(59), 제 1 게이트 절연막(52a), 미결정 반도체막(58), 버퍼층(73)의 적층부에서 SIMS로 나타내어지는 도너가 되는 불순물 원소의 농도 분포를 도 2(D)의 곡선(45)으로 모식적으로 나타낸다. 여기서는, 도너가 되는 불순물 원소의 농도 분포를 나타내는 곡선(45)은, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)에서 게이트 전극 측에 피크를 가지고, 게이트 전극 측으로부터 게이트 절연막(52a) 측으로 감소한다. 또한, 도너가 되는 불순물 원소의 농도 분포를 나타내는 곡선의 형상은 상기 형상에 한정되지 않고, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)의 중앙 근방에 피크를 가져도 좋다.
도 2(E)에 나타내는 박막트랜지스터는, 기판(50) 위에 게이트 전극(51)이 형성되고, 게이트 전극(51) 위에 게이트 절연막(52a)이 형성되고, 게이트 절연막(52a) 위에 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)이 형성되고, 게이트 절연막(59) 위에 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)이 형성되고, 미결정 반도체막(61)에 버퍼층(73)이 형성되고, 버퍼층(73) 위에 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막(72)이 형성되고, 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막(72) 위에 배선(71a∼71c)이 형성된다.
다음에, 도 2(F)에, 게이트 절연막(52a), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59), 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61), 버퍼층(73)의 적층부에서 SIMS로 나타내어지는 도너가 되는 불순물 원소의 농도 분포를 곡선(35)으로 모식적으로 나타낸다.
도 2(F)에 나타내는 바와 같이, 도 2(E)에 나타내는 박막트랜지스터의 도너가 되는 불순물 원소의 농도는, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)에서 피크를 가진다. 또한, 피크 위치는, 게이트 절연막(52a)과 도너가 되는 불순물 원소를 가지는 게이트 절연막(59)과의 계면 근방에 있다. 또한, 도너가 되는 불순물 원소의 농도 분포를 나타내는 곡선의 형상은 상기 형상에 한정되지 않고, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)의 중앙 근방에 피크를 가져도 좋다.
본 실시형태에서는, 미결정 반도체막(58) 또는 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)에 접하는 게이트 절연막(59)에 도너가 되는 불순물 원소를 포함하는 것을 특징으로 한다. 게이트 절연막(59)에서 미결정 반도체막(58, 61) 측에 도너가 되는 불순물 원소를 포함시킴으로써, 게이트 절연막(59)의 표면에는 도너가 되는 불순물 원소가 석출(析出)한다. 도너가 되는 불순물 원소가 게이트 절연막(59)의 표면에 석출함으로써, 미결정 반도체막(58, 61)이 퇴적하기 시작할 때의 결정성을 높일 수 있다.
또한, 게이트 절연막에서, 게이트 전극(51) 측에 도너가 되는 불순물 원소를 포함시키는 것을 특징으로 한다. 게이트 절연막에서 게이트 전극(51) 측에 도너가 되는 불순물 원소를 포함시킴으로써, 저농도의 불순물 원소를 게이트 절연막의 미결정 반도체막 측으로 확산시킬 수 있다. 이것들에 의해, 게이트 절연막(59)과 미결정 반도체막(58, 61)과의 계면에서의 결정성을 높일 수 있고, 미결정 반도체막(58, 61)의 저항률을 저감할 수 있기 때문에, 전계효과 이동도가 높고, 온 전류가 높은 박막트랜지스터를 제작할 수 있다.
또한, 게이트 절연막(59)에 포함되는 도너가 되는 불순물 원소의 피크 농도를 6×1015 atoms/cm3 미만으로 하면, 도너가 되는 불순물 원소의 양이 불충분하기 때문에, 전계효과 이동도 및 온 전류의 상승을 기대할 수 없다. 또한, 게이트 절연막(59)에 포함되는 도너가 되는 불순물 원소의 피크 농도를 3×1018 atoms/cm3보다 크게 하면, 스레시홀드 전압이 게이트 전압의 마이너스 측으로 시프트하여, 박막트랜지스터로서의 동작을 하지 않기 때문에, 도너가 되는 불순물 원소의 농도는 6× 1015 atoms/cm3 이상 3×1018 atoms/cm3 이하, 바람직하게는, 3×1016 atoms/cm3 이상 3×1017 atoms/cm3 이하인 것이 바람직하다.
또한, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59) 위에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)을 형성함으로써, 미결정 반도체막(61)이 퇴적하기 시작할 때의 결정성을 높일 수 있는 것과 함께, 채널로서 기능하는 미결정 반도체막(61) 중에도 도너가 되는 불순물 원소가 포함되기 때문에, 미결정 반도체막의 저항률을 더 저감할 수 있다. 따라서, 온 전류 및 전계효과 이동도가 높은 박막트랜지스터를 제작할 수 있다.
다음에, 상기와 다른 형태에 대하여 도 3(A) 및 도 3(B)를 사용하여 나타낸다.
도 3(A)에, 본 실시형태에 나타내는 박막트랜지스터의 단면을 나타낸다.
도 3(A)에 나타내는 박막트랜지스터는, 기판(50) 위에 게이트 전극(51)이 형성되고, 게이트 전극(51) 위에 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a, 59b)이 형성되고, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59b) 위에 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)이 형성되고, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61) 위에 버퍼층(73)이 형성되고, 버퍼층(73) 위에, 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막(72)이 형성되고, 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막(72) 위에 배선(71a∼71c)이 형성된다.
도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a, 59b) 및 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)에서, 도너가 되는 불순물 원소의 피크 농도는 6×1015 atoms/cm3 이상 3×1018 atoms/cm3 이하, 바람직하게는, 3×1016 atoms/cm3 이상 3×1017 atoms/cm3 이하인 것이 바람직하다.
다음에, 도 3(B)에, 게이트 전극(51), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a, 59b), 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61), 버퍼층(73)의 적층부에서 SIMS로 나타내어지는 도너가 되는 불순물 원소의 농도 분포를 곡선(46)으로 모식적으로 나타낸다.
도 3(B)에 나타내는 바와 같이, 도 3(A)에 나타내는 박막트랜지스터의 도너가 되는 불순물 원소의 농도는, 게이트 절연막(59a, 59b) 및 미결정 반도체막(61)에서 상기 농도를 충족하고, 또 피크를 가진다. 도한, 피크 위치는 게이트 전극(51)과 게이트 절연막(59a)과의 계면 근방에 있는다. 또한, 도너가 되는 불순물 원소의 농도 분포를 나타내는 곡선(46)의 형상은 상기 형상에 한정되지 않고, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a, 59b) 각각의 중앙 근방에 피크를 가져도 좋고, 게이트 절연막(59a, 59b)의 계면 근방에 피크롤 가져도 좋다. 또한, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59b)과 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)과의 계면 근방에 피크를 가져도 좋다. 또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)의 중앙에 피크를 가져도 좋다.
또한, 도 3(A)에 나타내는 박막트랜지스터에서, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)과 버퍼층(73) 사이에 미결정 반도체막(58)을 가져도 좋다(도 4(A) 참조). 또한, 여기서는, 미결정 반도체막(58)이란, 구체적으로는, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막을 가리킨다. 다만, SIMS의 검출 함계에 있어서는, 이론적으로는, 포로파일이 평탄하게 되어야 하지만, 실제로는, 측정 대상 이온의 저농도 영역에서의 S/N(Signal/Noise)비(比)가 나쁘기 때문에, 프로파일은 평탄하게 되기 어렵다. 따라서, 측정 대상 이온의 저농도 영역에서의 평균값을 검출 한계로 한다.
다음에, 도 4(B)에, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a, 59b), 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61), 미결정 반도체막(58), 버퍼층(73)의 적층부에서 SIMS로 나타내어지는 도너가 되는 불순물 원소의 농도 분포를 곡선(33)으로 모식적으로 나타낸다.
도 4(B)에 나타내는 바와 같이, 도 4(A)에 나타내는 박막트랜지스터의 도너가 되는 불순물 원소의 농도는, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a)에서 피크를 가진다. 또한, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59b)과 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)과의 계면 근방에 피크를 가져도 좋다. 또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)의 중앙에 피크롤 가져도 좋다.
도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61) 위에 미결정 반도체막(58)이 형성됨으로써, 도너가 되는 불순물 원소를 포함하는 미결정 반도체 막(61)에 포함되는 도너가 되는 불순물 원소가 버퍼층(73)으로 확산하는 것을 방지할 수 있다. 도너가 되는 불순물 원소가 고저항 영역인 버퍼층(73)으로 확산하면, 버퍼층(73)의 저항이 낮아지고, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)과 소스 영역 및 드레인 영역(72)과의 사이에 리크 전류가 흘러, 스위칭 특성이 저하한다. 따라서, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)과 버퍼층(73) 사이에, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막(58)이 형성되는 것은 바람직하다.
또한, 도 3(A) 및 도 3(B)에서, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61) 대신에 미결정 반도체막(58)이 형성되어도 좋다(도 4(C) 참조).
다음에, 도 4(D)에, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a, 59b), 미결정 반도체막(58), 버퍼층(73)의 적층부에서 SIMS로 나타내어지는 도너가 되는 불순물 원소의 농도 분포를 곡선(34)으로 모식적으로 나타낸다.
도 4(D)에 나타내는 바와 같이, 도 4(C)에 나타내는 박막트랜지스터의 도너가 되는 불순물 원소의 농도는, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a)에서 피크를 가진다. 또한, 도너가 되는 불순물 원소의 농도 분포를 나타내는 곡선(34)의 형상은 상기 형상에 한정되지 않고, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a, 59b) 각각의 중앙 근방에 피크를 가져도 좋고, 게이트 절연막(59a, 59b)의 계면 근방에 피크롤 가져도 좋다.
다음에, 상기와 다른 형태에 대하여 도 5(A) 및 도 5(B)를 사용하여 나타낸다.
도 5(A)에, 본 실시형태에 나타내는 박막트랜지스터의 단면을 나타낸다.
도 5(A)에 나타내는 박막트랜지스터는, 기판(50) 위에 게이트 전극(51)이 형성되고, 게이트 전극(51) 위에 게이트 절연막(52a, 52b)이 형성되고, 게이트 절연막(52a, 52b) 위에 제 1 미결정 반도체막(58a)이 형성되고, 제 1 미결정 반도체막(58a) 위에, 도너가 되는 불순물 원소를 포함하는 제 2 미결정 반도체막(64)이 형성되고, 도너가 되는 불순물 원소를 포함하는 제 2 미결정 반도체막(64) 위에 제 3 미결정 반도체막(58b)이 형성되고, 제 3 미결정 반도체막(58b) 위에 버퍼층(73)이 형성되고, 버퍼층(73) 위에, 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막(72)이 형성되고, 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막(72) 위에 배선(71a∼71c)이 형성된다.
본 실시형태에서는, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 제 1 미결정 반도체막(58a)과 제 3 미결정 반도체막(58b) 사이에, 도너가 되는 불순물 원소를 포함하는 제 2 미결정 반도체막(64)이 형성된 것을 특징으로 한다. 도너가 되는 불순물 원소의 피크 농도는 6×1015 atoms/cm3 이상 3×1018 atoms/cm3 이하, 바람직하게는, 3×1016 atoms/cm3 이상 3×1017 atoms/cm3 이하인 것이 바람직하다.
다음에, 도 5(B)에, 게이트 절연막(52a, 52b), 제 1 미결정 반도체막(58a), 도너가 되는 불순물 원소를 포함하는 제 2 미결정 반도체막(64), 제 3 미결정 반도체막(58b), 버퍼층(73)의 적층부에서 SIMS로 나타내어지는 도너가 되는 불순물 원 소의 농도 분포를 곡선(49)으로 모식적으로 나타낸다.
도 5(B)에 나타내는 바와 같이, 도 5(A)에 나타내는 박막트랜지스터의 도너가 되는 불순물 원소의 농도는, 도너가 되는 불순물 원소를 포함하는 제 2 미결정 반도체막(64)에서, 도너가 되는 불순물 원소의 상기 피크 농도를 충족시킨다. 또한, 도너가 되는 불순물 원소를 포함하는 제 2 미결정 반도체막(64)의 중앙에 피크를 가진다. 또한, 도너가 되는 불순물 원소의 농도 분포를 나타내는 곡선의 형상은 상기 형상에 한정되지 않고, 제 1 미결정 반도체막(58a)과 도너가 되는 불순물 원소를 포함하는 제 2 미결정 반도체막(64)과의 계면 근방에 피크를 가지고, 제 3 미결정 반도체막(58b)으로 향하여 농도가 저감하여도 좋다.
이상과 같이, 게이트 절연막 또는 미결정 반도체막에 도너가 되는 불순물을 포함하는 축적형 박막트랜지스터로 함으로써, 게이트 절연막과 미결정 반도체막과의 계면에 있어서의 결정성을 높일 수 있고, 미결정 반도체막의 저항률을 저감할 수 있기 때문에, 전계효과 이동도가 높고 온 전류가 높은 박막트랜지스터를 제작할 수 있다.
또한, 채널 형성 영역을 미결정 반도체막으로 구성함으로써, 스레시홀드 전압의 변동이 억제되고, 전계효과 이동도가 향상하고, 서브스레시홀드 계수(subthreshold swing: S값)도 작게 되기 때문에, 박막트랜지스터의 고성능화를 도모할 수 있다. 따라서, 표시장치의 구동 주파수를 높게 할 수 있고, 패널 사이즈의 대면적화나 화소의 고밀도화에도 충분히 대응할 수 있다.
[실시형태 2]
본 실시형태에서는, 실시형태 1에 나타내는 박막트랜지스터에 있어서 게이트 절연막의 층의 구조가 다른 박막트랜지스터에 대하여 도 6 및 도 7을 사용하여 나타낸다. 여기서는, 도 1∼도 5에 나타내는 바와 같은 2층의 게이트 절연막 대신에, 도 6 및 도 7에 나타내는 바와 같이 3층의 게이트 절연막을 가지는 박막트랜지스터에 대하여 나타낸다.
도 1(A)에 나타내는 박막트랜지스터의 게이트 절연막(52a, 52b) 대신에, 도 6에 나타내는 바와 같이, 3층의 게이트 절연막(52a, 52b, 52c)을 형성하여도 좋다. 첫번째 층 및 두번째 층의 게이트 절연막(52a, 52b)은 실시형태 1과 마찬가지로 형성할 수 있다. 세번째 층의 게이트 절연막(52c)으로서는, 두께 1 nm∼5 nm 정도의 질화규소막 또는 질화산화규소막을 형성할 수 있다.
또한, 2층의 게이트 절연막(52a, 52b) 대신에, 도 7(A) 나타내는 바와 같이, 기판(50) 및 게이트 전극(51) 위에, 게이트 절연막(52a, 52b), 및 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59c)을 형성하고, 그 위에 미결정 반도체막(58), 버퍼층(73), 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막(72), 일 도전형을 부여하는 불순물 원소가 첨가된 한 쌍의 반도체막(72) 위에 배선(71a∼71c)을 형성할 수 있다.
첫번째 층 및 두번째 층의 게이트 절연막(52a, 52b)으로서는, 실시형태 1과 마찬가지로, 질화규소막, 질화산화규소막, 산화규소막, 또는 산화질화규소막을 플라즈마 CVD법 또는 스퍼터링법에 의해 형성할 수 있다. 세번째 층의 도너가 되는 불순물 원소를 가지는 게이트 절연막(59c)으로서는, 두께 1 nm∼5 nm 정도의 인, 비소, 또는 안티몬을 가지는 질화규소막 또는 질화산화규소막을 사용하여 형성할 수 있다.
다음에, 도 7(B)에, 게이트 절연막(52a, 52b), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59c), 미결정 반도체막(58), 버퍼층(73)의 적층부에서 SIMS로 나타내어지는 도너가 되는 불순물 원소의 농도 분포를 곡선(36)으로 모식적으로 나타낸다.
도 7(B)에 나타내는 바와 같이, 도 7(A)에 나타내는 박막트랜지스터의 도너가 되는 불순물 원소의 농도는, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59c)에서 피크를 가진다. 또한, 피크 위치는, 게이트 절연막(52b)과 도너가 되는 불순물 원소를 가지는 게이트 절연막(59c)과의 계면 근방에 있다. 또한, 도너가 되는 불순물 원소의 농도 분포를 나타내는 곡선의 형상은 상기 형상에 한정되지 않고, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59c)의 중앙 근방에 피크를 가져도 좋다.
또한, 도 7(A)에 나타내는 미결정 반도체막(58) 대신에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)을 형성하여도 좋다(도 7(C) 참조). 예를 들어, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59c)을 형성한 후, 반응실 내에 도너가 되는 불순물 원소가 잔류한 상태에서, 상기 미결정 반도체막(58)의 성막 조건으로 미결정 반도체를 퇴적한다. 다음에, 버퍼층(73)을 성막한 후, 실시형태 1의 공정을 거침으로써, 도 7(C)에 나타내는 바와 같은, 게이트 전극(51) 위에 게이트 절연막(52a, 52b) 및 도너가 되는 불순물 원소를 포함하는 게이트 절연 막(59c)이 형성되고, 그 게이트 절연막(59c) 위에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)이 형성되고, 그 미결정 반도체막(61) 위에 버퍼층(73)이 형성되는 박막트랜지스터를 제작할 수 있다.
다음에, 도 7(D)에, 게이트 절연막(52a, 52b), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59c), 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61), 버퍼층(73)의 적층부에서 SIMS로 나타내어지는 도너가 되는 불순물 원소의 농도 분포를 곡선(37)으로 모식적으로 나타낸다.
도 7(D)에 나타내는 바와 같이, 도 7(C)에 나타내는 박막트랜지스터의 도너가 되는 불순물 원소의 농도는, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59c)에서 피크를 가진다. 또한, 피크 위치는, 게이트 절연막(52b)과 도너가 되는 불순물 원소를 가지는 게이트 절연막(59c)과의 계면 근방에 있다. 또한, 도너가 되는 불순물 원소의 농도 분포를 나타내는 곡선의 형상은 상기 형상에 한정되지 않고, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59c)의 중앙 근방에 피크를 가져도 좋다.
세번째 층의 게이트 절연막(52c, 59c)으로서 형성하는, 두께 1 nm∼5 nm 정도의 질화규소막 또는 질화산화규소막, 또는 도너가 되는 불순물을 포함하는 질화규소막 또는 질화산화규소막의 형성방법으로서는 플라즈마 CVD법에 의하여 형성할 수 있다. 또한, 게이트 절연막(52b)에 대하여 고밀도 플라즈마를 사용하여 질화 처리하여 게이트 절연막(52b)의 표면에 질화규소층을 형성할 수 있다. 고밀도 플라즈마를 사용하여 질화를 행함으로써, 더 높은 농도의 질소를 함유하는 질화규소 층을 얻을 수도 있다. 고밀도 플라즈마는, 높은 주파수의 마이크로파, 예를 들어, 2.45 GHz를 사용함으로써 생성된다. 낮은 전자 온도가 특징인 고밀도 플라즈마는, 활성종(活性種)의 운동 에너지가 낮기 때문에, 종래의 플라즈마 처리에 비하여 플라즈마 대미지(damage)가 적고 결함이 적은 층을 형성할 수 있다. 또한, 게이트 절연막(52b)의 표면 거칠기가 작게 될 수 있기 때문에, 캐리어 이동도를 크게 할 수 있다.
또한, 미결정 반도체막에는, 비정질 반도체 및 결정질 반도체가 혼재한다. 따라서, 비정질 반도체는 산화규소 또는 산화질화규소와 접하면, 비정질 반도체에 포함되는 수소가 산화규소 또는 산화질화규소와 반응하기 쉽고, 미결정 반도체막 중의 수소 농도가 저하하는 것과 함께, 게이트 절연막과 미결정 반도체막과의 계면이 열화(劣化)한다. 따라서, 막 두께가 얇은 질화규소막 또는 질화산화규소막을 미결정 반도체막의 하지막으로서 형성함으로써, 그 막을 수소 확산의 블로킹막으로서 기능시킬 수 있고, 게이트 절연막과 미결정 반도체막과의 계면의 열화를 저감할 수 있다.
또한, 상기 게이트 절연막의 구조는 도 1(D) 및 도 2∼도 5에 나타내는 박막트랜지스터의 게이트 절연막에 사용될 수 있다.
[실시형태 3]
본 실시형태에서는, 실시형태 1에 나타내는 박막트랜지스터의 제작공정에 대하여 나타낸다.
미결정 반도체막을 가지는 박막트랜지스터는, p형보다는 n형의 쪽이 전계효 과 이동도가 높기 때문에, 구동회로에 사용하는 데에 보다 적합하다. 동일 기판 위에 형성하는 박막트랜지스터를 모두 같은 극성으로 일치시키는 것이 공정수를 억제하기 위해서도 바람직하다. 여기서는, n채널형 박막트랜지스터를 사용하여 설명한다.
먼저, 도 1(A) 및 도 1(D)에 나타내는 박막트랜지스터의 제작공정에 대하여, 이하에 나타낸다.
도 9(A)에 나타내는 바와 같이, 기판(50) 위에 게이트 전극(51)을 형성하고, 게이트 전극(51) 위에 게이트 절연막(52a, 52b)을 형성한다.
게이트 전극(51)은, 스퍼터링법, CVD법, 도금법, 인쇄법, 액적 토출법 등을 사용하여 실시형태 1에서 나타내는 금속 재료로 형성한다. 여기서는, 기판(50) 위에 도전막으로서 몰리브덴막을 스퍼터링법에 의하여 성막하고, 제 1 포토마스크를 사용하여 형성한 레지스트 마스크를 사용하여 기판(50) 위에 형성된 도전막을 에칭하여 게이트 전극(51)을 형성한다.
게이트 절연막(52a, 52b)은 각각 CVD법이나 스퍼터링법 등을 사용하여 산화규소막, 질화규소막, 산화질화규소막, 또는 질화산화규소막으로 형성할 수 있다.
다음에, 게이트 절연막(52b) 위에 도너가 되는 불순물 원소를 흡착시킨 후, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스 및 수소를 사용하여 플라즈마 CVD법에 의하여 미결정 반도체막을 퇴적함으로써, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(57)을 형성한다.
이하에, 도너가 되는 불순물 원소를 가지는 미결정 반도체막을 형성하는 방 법으로서, 대표예로서 인을 포함하는 미결정 규소막을 성막하는 공정에 대하여 도 8을 참조하여 시계열(時系列)적으로 설명한다.
도 8은, 게이트 절연막(52a, 52b), 및 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(57)을 형성하는 공정을 설명하는 타이밍 차트이고, 대표적인 일례를 나타낸다. 도 8의 설명은, 플라즈마 CVD 장치의 반응실을 대기압으로부터 진공 배기(440)하는 단계부터 나타내고, 그 후에 행해지는 프리코팅(precoating) 처리(441), 기판 반입(442), 게이트 절연막(52a)을 형성하는 성막 처리(1)(443), 진공 배기 처리(444), 게이트 절연막(52b)을 형성하는 성막 처리(2)(445), 진공 배기 처리(446), 플러싱(flushing) 처리(447), 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(57)을 형성하는 성막 처리(3)(448), 기판 반출(449)의 각 처리가 시계열적으로 나타내어져 있다.
먼저, 반응실 내를 소정의 진공도까지 진공 배기한다. 고진공 배기하는 경우에는, 터보 분자 펌프 등에 의한 배기를 행하고, 진공도로서 10-1 Pa보다 낮은 압력으로 진공 배기한다. 또한, 크라이오펌프에 의한 배기에 의하여, 반응실의 압력을 10-5 Pa보다 낮은 압력의 초고진공으로 하여도 좋다(NP: Normal Pressure). 또한, 반응실을 가열 처리하여 내벽으로부터의 탈가스 처리를 행하는 것이 바람직하다. 또한, 기판을 가열하는 히터도 동작시켜 온도를 안정화시킨다(ST: Setting Temperature). 기판의 가열 온도는 100℃∼300℃, 바람직하게는, 120℃∼220℃로 행한다.
프리코팅 처리(441)에서, 플라즈마 CVD장치의 반응실 내에 게이트 절연막과 같은 조성 또는 유사한 조성의 막을 프리코팅한다. 그 결과, 게이트 절연막 중에 반응실을 구성하는 금속을 불순물로서 도입하는 것을 방지할 수 있다. 즉, 반응실 내를 게이트 절연막과 같은 조성 또는 유사한 조성의 막으로 피복함으로써, 반응실 내가 플라즈마에 의하여 식각되는 것을 방지할 수 있고, 게이트 절연막 중에 포함되는 반응실로부터의 불순물 농도를 저감할 수 있다.
기판 반입(442)에서, 반응실에 접속되는 로드 록(load lock)실로부터 기판이 반응실에 반입된다. 이 때의 반응실의 압력은 로드 록실과 같은 압력이 된다(LP: Load Lock Pressure).
게이트 절연막(52)을 형성하는 성막 처리(1)(443)는, 원료 가스, 여기서는 수소와 실란과 암모니아를 도입하여 혼합하고, 고주파 전력을 인가하여 발생시킨 글로우 방전 플라즈마에 의하여 질화규소막을 형성한다. 또한, 상기 원료 가스 외에 질소를 반응실 내에 도입하여도 좋다(ST: Setting Pressure). 게이트 절연막(52a)이 성막된 후, 상기 원료 가스의 도입을 정지하고, 전원을 오프로 하여, 플라즈마를 정지한다.
진공 배기 처리(444)에서, 반응실 내를 소정의 진공도까지 진공 배기한다.
게이트 절연막(52b)을 형성하는 성막 처리(2)(445)는, 원료 가스, 여기서는 수소와 실란과 일산화이질소를 도입하여 혼합하고, 고주파 전력을 인가하여 발생시킨 글로우 방전 플라즈마에 의하여 산화질화규소막을 형성한다. 게이트 절연막(52b)이 성막된 후, 상기 원료 가스의 도입을 정지하고, 전원을 오프로 하여 플 라즈마를 정지한다.
진공 배기 처리(446)에서, 반응실 내를 소정의 진공도까지 진공 배기한다.
플러싱 처리(447)는, 반응실 내에 도너가 되는 불순물 원소를 포함하는 기체를 도입하여, 게이트 절연막(52b)의 표면, 또한 반응실의 내벽에 도너가 되는 불순물 원소를 흡착시킨다. 여기서는, 0.001%∼1%의 포스핀(수소 희석 또는 실란 희석)을 반응실 내에 도입한다. 또한, 포스핀은 수소 희석 또는 실란 희석되어 있지 않아도 좋다. 도너가 되는 불순물 원소를 포함하는 기체 외에, 파선(461)으로 나타내는 바와 같이, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스나, 파선(462)으로 나타내는 바와 같이, 수소를 반응실 내에 도입하여도 좋다. 실리콘 또는 게르마늄을 포함하는 퇴적성 가스나 수소를 반응실에 도입함으로써, 반응실의 산소, 질소, 불소 등의 불순물을 반응실 밖으로 배출할 수 있고, 성막하는 막에의 오염을 방지할 수 있다.
도너가 되는 불순물 원소를 포함하는 미결정 반도체막(57)을 형성하는 성막 처리(3)(448)는, 반응실 내에서, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스, 여기서는 실란과, 수소 및/또는 희가스를 도입하여 혼합하고, 고주파 전력을 인가하여 발생시킨 글로우 방전 플라즈마에 의하여 미결정 반도체막을 형성한다. 실란은 수소 및/또는 희가스에 의하여 10배∼2000배로 희석된다. 따라서, 다량의 수소 및/또는 희가스가 필요하게 된다. 기판의 가열 온도는 100℃∼300℃, 바람직하게는, 120℃∼220℃로 행한다. 미결정 규소막의 성장 표면을 수소로 불활성화하고, 미결정 실리콘의 성장을 촉진하기 위해서는, 120℃∼220℃에서 성막을 행하는 것이 바람직하다. 이 때, 게이트 절연막(52b)의 표면에 흡착된 도너가 되는 불순물 원소, 여기서는, 인을 결정핵으로 하여, 미결정 반도체막의 성장이 일어나기 때문에, 반도체막 퇴적 초기 단계에서 비정질 반도체가 형성되지 않고, 게이트 절연막(52b)에 대하여 법선 방향으로 결정이 성장하여, 주상(柱狀)의 미결정 반도체가 나란한, 결정성이 높은 미결정 반도체막을 형성할 수 있다. 또한, 게이트 절연막(52b)의 표면에 흡착된 도너가 되는 불순물 원소가 미결정 반도체막 중에 도입되기 때문에, 도전성이 높은 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(57)을 형성할 수 있다.
또한, 실란 등의 가스 중에 GeH4, GeF4 등의 수소화 게르마늄, 불화 게르마늄을 혼합하여, 에너지 밴드 폭을 0.9 eV∼1.1 eV로 조절하여도 좋다. 실리콘에 게르마늄을 가하면, 박막트랜지스터의 온도 특성을 변화시킬 수 있다.
기판 반출(449)에서, 반응실에서 반응실에 접속되는 로드 록실로 기판을 반출한다. 이 때의 반응실의 압력은 로드 록실과 같은 압력으로 된다.
또한, 여기서는, 플러싱 처리(447)를 행한 후, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(57)을 성막하는 성막 처리(3)(448)를 행하였지만, 이들 공정 대신에, 플러싱 처리(447)를 행해지 않고, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스와, 수소 및/또는 희가스와 함께, 도너가 되는 불순물 원소를 포함하는 기체를 도입하여 혼합하고, 고주파 전원을 인가하여 발생시킨 글로우 방전 플라즈마에 의하여, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 형성할 수도 있다.
종래의 미결정 반도체막의 형성방법에서는, 도너가 되는 불순물 원소를 제외하는 불순물이나 격자 부정합(不整合) 등의 요인에 의하여 퇴적 초기 단계에서 비정질 반도체층이 형성된다. 역스태거형 박막트랜지스터에서는, 게이트 절연막의 근방의 미결정 반도체막에서 캐리어가 흐르기 때문에, 계면에서 비정질 반도체층이 형성되면, 전계효과 이동도가 저하하는 것과 함께, 전류량이 적고, 박막트랜지스터의 전기 특성이 저하한다.
그러나, 본 실시형태에 나타내는 바와 같이, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 게이트 절연막 위에 형성함으로써, 막의 두께 방향에서의 결정성을 높이는 것과 함께, 게이트 절연막과 미결정 반도체막과의 계면의 결정성을 높일 수 있다.
다음에, 도 9(A)에 나타내는 바와 같이, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(57) 위에 미결정 반도체막(53)을 형성한다. 미결정 반도체막(53)은, 반응실 내에서, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스, 여기서는, 실란과, 수소 및/또는 희가스를 도입하여 혼합하고, 글로우 방전 플라즈마에 의하여 미결정 반도체막을 형성한다. 실란은 수소 및/또는 희가스로 10배∼2000배로 희석된다. 따라서, 다량의 수소 및/또는 희가스가 필요하게 된다. 기판의 가열 온도는 100℃∼300℃, 바람직하게는, 120℃∼220℃로 행한다. 미결정 규소막의 성장 표면을 수소로 불활성화하고, 미결정 실리콘의 성장을 촉진하기 위해서는, 120℃∼220℃에서 성막을 행하는 것이 바람직하다. 또한, 도너가 되는 불순물 원 소를 포함하는 미결정 반도체막(57)을 성막하는 반응실과 다른 반응실에서 미결정 반도체막(53)을 성막함으로써, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막(53)을 형성할 수 있다. 또한, 도 8에서 나타내는 기판 반출(449)을 행하지 않고, 계속해서 미결정 반도체막을 성막함으로써, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막(53)을 형성할 수 있다. 이 경우는, 플러싱 처리(447)에서, 게이트 절연막(52b) 및 반응실 내에 흡착되는 도너가 되는 불순물 원소의 농도를 낮게 하는 것이 바람직하다.
다음에, 도 9(B)에 나타내는 바와 같이, 미결정 반도체막(53) 위에 버퍼층(54) 및 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(55)을 형성한다. 다음에, 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(55) 위에 레지스트 마스크(56)를 형성한다.
버퍼층(54)으로서는, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스를 사용한 플라즈마 CVD법에 의하여 비정질 반도체막을 형성할 수 있다. 또한, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스에, 헬륨, 아르곤, 크립톤, 네온 중에서 선택된 1종 또는 복수 종의 희가스로 희석하여 비정질 반도체막을 형성할 수 있다. 실리콘 또는 게르마늄을 포함하는 퇴적성 가스의 유량의 1배 이상 10배 이하, 더 바람직하게는, 1배 이상 5배 이하의 유량의 수소를 사용하여, 수소를 포함하는 비정질 반도체막을 형성할 수 있다. 또한, 상기 수소화 반도체막에, 불소, 염소 등의 할로겐, 또는 질소를 첨가하여도 좋다.
또한, 버퍼층(54)은, 타깃으로서 실리콘, 게르마늄 등의 반도체를 사용하여 수소 또는 희가스로 스퍼터링한 비정질 반도체막으로 형성할 수 있다.
버퍼층(54)은, 결정립을 포함하지 않는 비정질 반도체막으로 형성하는 것이 바람직하다. 따라서, 주파수가 수십 MHz 내지 수백 MHz인 고주파 플라즈마 CVD법, 또는 마이크로파 플라즈마 CVD법에 의하여 형성하는 경우는, 결정립을 포함하지 않는 비정질 반도체막이 되도록, 성막 조건을 제어하는 것이 바람직하다.
버퍼층(54)은, 후의 소스 영역 및 드레인 영역의 형성 프로세스에서, 일부 에칭되는 경우가 있는데, 그 때, 버퍼층(54)의 일부가 잔존하는 두께로 형성하는 것이 바람직하다. 대표적으로는, 30 nm 이상 500 nm 이하, 바람직하게는, 50 nm 이상 200 nm 이하의 두께로 형성하는 것이 바람직하다. 박막트랜지스터의 인가 전압이 높은(예를 들어, 15 V 정도) 표시장치, 대표적으로는, 액정 표시장치에서, 버퍼층(54)을 두껍게 형성하면, 내압이 높게 되어, 박막트랜지스터에 높은 전압이 인가되어도 박막트랜지스터가 열화하는 것을 회피할 수 있다.
미결정 반도체막(53)의 표면에, 버퍼층(54)으로서, 비정질 반도체막, 또는 수소, 질소, 또는 할로겐을 포함하는 비정질 반도체막을 형성함으로써, 미결정 반도체막(53)에 포함되는 결정립의 표면의 자연 산화를 방지할 수 있다. 특히, 비정질 반도체와 미결정립이 접하는 영역에서는, 국부 응력에 의하여 균열이 생기기 쉽다. 이 균열이 산소에 노출되면, 결정립은 산화되어, 신화규소가 형성된다. 그러나, 미결정 반도체막(53)의 표면에 버퍼층(54)을 형성함으로써, 미결정립의 산화를 방지할 수 있다.
또한, 버퍼층(54)은 비정질 반도체막을 사용하여 형성하거나, 또는, 수소, 질소, 또는 할로겐을 포함하는 비정질 반도체막으로 형성하기 때문에, 에너지 갭이 미결정 반도체막(53)에 비하여 크고, 또한 저항률이 높고, 이동도가 미결정 반도체막(53)의 1/5 내지 1/10으로 낮다. 따라서, 후에 형성되는 박막트랜지스터에서, 소스 영역 및 드레인 영역과 미결정 반도체막(53)과의 사이에 형성되는 버퍼층은 고저항 영역으로서 기능하고, 미결정 반도체막(57)이 채널 형성 영역으로서 기능한다. 따라서, 박막트랜지스터의 오프 전류를 저감할 수 있다. 또한, 그 박막트랜지스터를 표시장치의 스위칭 소자로서 사용한 경우, 표시장치의 콘트라스트를 향상시킬 수 있다.
또한, 미결정 반도체막(53)을 형성한 후, 플라즈마 CVD법에 의하여 버퍼층(54)을 300℃∼400℃의 온도로 성막하여도 좋다. 이 성막 처리에 의하여 수소가 미결정 반도체막(53)에 공급되어, 미결정 반도체막(53)을 수소화한 때와 동등의 효과가 얻어질 수 있다. 즉, 미결정 반도체막(53) 위에 버퍼층(54)을 퇴적함으로써, 미결정 반도체막(53)에 수소를 확산시켜, 댕글링 본드의 종단을 할 수 있다.
또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(57)의 성막 후, 미결정 반도체막(53)을 형성하지 않고 버퍼층(54)을 형성함으로써, 도 1(D)에 나타내는 바와 같은 박막트랜지스터를 제작할 수 있다.
일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(55)은, n채널형 박막트랜지스터를 형성하는 경우에는, 대표적인 불순물 원소로서 인을 첨가하면 좋고, 수소화 규소에 PH3 등의 불순물 기체를 가하면 좋다. 또한, p채널형 박막트랜지스터를 형성하는 경우에는, 대표적인 불순물 원소로서 붕소를 첨가하면 좋고, 수소화 규소에 B2H6 등의 불순물 기체를 가하면 좋다. 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(55)은 미결정 반도체막 또는 비정질 반도체막으로 형성할 수 있다. 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(55)은 2 nm 이상 50 nm 이하의 두께로 형성한다. 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(55)의 막 두께를 얇게 함으로써, 스루풋을 향상시킬 수 있다.
다음에, 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(55) 위에 레지스트 마스크(56)를 형성한다.
레지스트 마스크(56)는 포토리소그래피 기술에 의하여 형성한다. 여기서는, 제 2 포토마스크를 사용하여, 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(55) 위에 도포된 레지스트를 노광 현상하여 레지스트 마스크(56)를 형성한다.
다음에, 레지스트 마스크(56)를 사용하여, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(57), 미결정 반도체막(53), 버퍼층(54), 및 일 도정형을 부여하는 불순물 원소가 첨가된 반도체막(55)을 에칭하여 분리하여, 도 9(C)에 나타내는 바와 같이, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61), 미결정 반도체막(58), 버퍼층(62), 및 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(63)을 형성한다. 이 후, 레지스트 마스크(56)를 제거한다. 또한, 도 9(C)(레지스트 마스크(56)는 제외한다)는 도 12(A)의 A-B선의 단면도에 상당한다.
미결정 반도체막(61), 미결정 반도체막(58), 버퍼층(62)의 단부 측면이 경사져 있음으로써, 미결정 반도체막(58)과 소스 영역 및 드레인 영역과의 거리가 떨어지기 때문에, 버퍼층(62) 위에 형성되는 소스 영역 및 드레인 영역과 미결정 반도체막(61)과의 사이에 리크 전류가 생기는 것을 방지할 수 있다. 또한, 배선과 미결정 반도체막(61)과의 사이에 리크 전류가 생기는 것을 방지할 수 있다. 미결정 반도체막(61), 미결정 반도체막(58) 및 버퍼층(62)의 단부 측면의 경사 각도는 30°∼90° 바람직하게는, 45°∼80°이다. 이러한 각도로 함으로써, 단차(段差) 형상에 의한 배선의 단선을 방지할 수 있다.
다음에, 도 10(A)에 나타내는 바와 같이, 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(63) 및 게이트 절연막(52b) 위에 도전막(65a∼65c)을 형성하고, 도전막(65a∼65c) 위에 레지스트 마스크(66)를 형성한다. 도전막(65a∼65c)은 스퍼터링법, CVD법, 인쇄법, 액적 토출법, 증착법 등을 사용하여 형성한다. 여기서는, 도전막으로서는, 도전막(65a∼65c)의 3층이 적층한 구조의 도전막을 나타내고, 도전막(65a, 65c)에 몰리브덴막, 도전막(65b)에 알루미늄막을 사용한 적층 도전막이나, 도전막(65a, 65c)에 티탄막, 도전막(65b)에 알루미늄막을 사용한 적층 도전막을 나타낸다. 도전막(65a∼65c)은 스퍼터링법이나 진공 증착법에 의하여 형성된다.
레지스터 마스크(66)는, 레지스트 마스크(56)와 마찬가지로 형성될 수 있다.
다음에, 도 10(B)에 나타내는 바와 같이, 도전막(65a∼65c)의 일부를 에칭하고, 한 쌍의 배선(71a∼71c)(소스 전극 및 드레인 전극으로서 기능한다)을 형성한 다. 여기서는, 제 3 포토마스크를 사용한 포토리소그래피 공정에 의하여 형성한 레지스트 마스크(66)를 사용하여 도전막(65a∼65c)을 습식 에칭하면, 도전막(65a∼65c)이 선택적으로 에칭된다. 그 결과, 도전막이 등방적으로 에칭되기 때문에, 레지스트 마스크(66)보다 면적이 작은 배선(71a∼71c)을 형성할 수 있다.
다음에, 레지스트 마스크(66)를 사용하여, 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(63)을 에칭하여 분리한다. 그 결과, 도 10(C)에 나타내는 바와 같은 한 쌍의 소스 영역 및 드레인 영역(72)을 형성할 수 있다. 또한, 상기 에칭 공정에서, 버퍼층(62)의 일부도 에칭한다. 일부 에칭되고 오목부가 형성된 버퍼층을 버퍼층(73)으로 나타낸다. 소스 영역 및 드레인 영역의 형성 공정과, 버퍼층의 오목부를 동일 공정으로 형성할 수 있다. 버퍼층의 오목부의 깊이를 버퍼층의 막 두께가 가장 두꺼운 영역의 1/2 내지 1/3로 함으로써, 소스 영역 및 드레인 영역의 거리를 뗄 수 있기 때문에, 소스 영역 및 드레인 영역 사이에서의 리크 전류를 저감시킬 수 있다. 이 후, 레지스트 마스크(66)를 제거한다.
다음에, 노출하여 있는 버퍼층에 대미지가 생기지 않고, 또 그 버퍼층에 대한 에칭 레이트(rate)가 낮은 조건으로 건식 에칭한다. 이 공정에 의하여, 소스 영역 및 드레인 영역 사이의 버퍼층 위의 에칭 잔사물(殘渣物), 레지스트 마스크의 잔사, 및 레지스트 마스크의 제거에 사용하는 장치내의 오염원을 제거할 수 있고, 소스 영역 및 드레인 영역 사이의 절연을 확실한 것으로 할 수 있다. 그 결과, 박막트랜지스터의 리크 전류를 저감시킬 수 있고, 오프 전류가 적고, 내압이 높은 박막트랜지스터를 제작할 수 있다. 또한, 에칭 가스에는, 예를 들어, 염소 가스를 사용하면 좋다.
또한, 도 10(C)(레지스트 마스크(66)는 제외한다)는 도 12(B)의 A-B선의 단면도에 상당한다. 도 12(B)에 나타내는 바와 같이, 소스 영역 및 드레인 영역(72)의 단부는 배선(71c)의 단부의 외측에 위치하는 것을 알 수 있다. 또한, 버퍼층(73)의 단부는, 배선(71c) 및 소스 영역 및 드레인 영역(72)의 단부의 외측에 위치한다. 또한, 배선의 한쪽은, 배선의 다른 쪽을 둘러싸는 형상(구체적으로는, U자형, C자형)이다. 따라서, 캐리어가 이동하는 영역의 면적을 증가시킬 수 있으므로, 전류량을 늘릴 수 있고, 박막트랜지스터의 면적을 축소할 수 있다. 또한, 게이트 전극 위에서 미결정 반도체막과 배선이 중첩되어 있기 때문에, 게이트 전극의 요철의 영향이 적고, 피복률의 저감 및 리크 전류의 발생을 억제할 수 있다.
이상의 공정에 의하여, 채널 에치(channel-etch)형의 박막트랜지스터(74)를 형성할 수 있다.
다음에, 도 11(A)에 나타내는 바와 같이, 배선(71a∼71c), 소스 영역 및 드레인 영역(72), 버퍼층(73), 및 게이트 절연막(52b) 위에 보호 절연막(76)을 형성한다. 보호 절연막(76)은 게이트 절연막(52a, 52b)과 마찬가지로 형성할 수 있다. 또한, 보호 절연막(76)은, 대기중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 방지하기 위한 것이고, 치밀한 막이 바람직하다. 또한, 보호 절연막(76)에 질화규소막을 사용함으로써, 버퍼층(73) 중의 산소 농도를 5×1019 atoms/cm3 이하, 바람직하게는, 1×1019 atoms/cm3 이하로 할 수 있고, 버퍼층(73)의 산화를 방지할 수 있다.
다음에, 도 11(B)에 나타내는 바와 같이, 보호 절연막(76)에 제 4 포토마스크를 사용하여 형성한 레지스트 마스크를 사용하여 보호 절연막(76)의 일부를 에칭하여 콘택트 홀을 형성하고, 그 콘택트 홀에서 배선(71c)에 접하는 화소 전극(77)을 형성한다. 또한, 도 11(B)는 도 12(C)의 A-B선의 단면도에 상당한다.
화소 전극(77)은, 산화텅스텐을 함유하는 인듐산화물, 산화텅스텐을 함유하는 인듐아연산화물, 산화티탄을 함유하는 인듐산화물, 산화티탄을 함유하는 인듐주석산화물, ITO, 인듐아연산화물, 산화규소를 첨가한 인듐주석산화물 등의 투광성을 가지는 도전성 재료를 사용하여 형성할 수 있다.
또한, 화소 전극(77)으로서, 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 사용하여 형성할 수도 있다. 도전성 조성물을 사용하여 형성한 화소 전극은, 시트(sheet) 저항이 10000 Ω/□ 이하, 파장 550 nm에서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률이 0.1 Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그의 유도체, 폴리피롤 또는 그의 유도체, 폴리티오펜 또는 그의 유도체, 또는 이들 2종 이상의 공중합체 등을 들 수 있다.
여기서는, 화소 전극(77)으로서는, 스퍼터링법에 의하여 ITO를 성막한 후, ITO 위에 레지스트를 도포한다. 다음에, 제 5 포토마스크를 사용하여 레지스트를 노광 및 현상하여 레지스트 마스크를 형성한다. 다음에, 레지스트 마스크를 사용 하여 ITO를 에칭하여 화소 전극(77)을 형성한다.
이상에 의하여, 박막트랜지스터, 및 표시장치에 사용할 수 있는 소자 기판을 형성할 수 있다.
다음에, 도 2(A)에 나타내는 박막트랜지스터의 제작공정에 대하여 이하에 나타낸다.
도 9(A)에 나타내는 공정과 마찬가지로, 기판(50) 위에 게이트 전극(51)을 형성하고, 게이트 전극(51) 위에 게이트 절연막(52a)을 형성한다.
다음에, 도 14에 나타내는 바와 같이, 게이트 절연막(52a) 위에 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)을 형성하고, 게이트 절연막(59) 위에, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스 및 수소를 사용하여 플라즈마 CVD법에 의하여 미결정 반도체막(53)을 형성한다.
이하에, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)을 형성하는 방법으로서, 대표예로서 인을 포함하는 산화질화규소막을 성막하는 공정에 대하여 도 13을 참조하여 시계열적으로 설명한다.
도 13은, 게이트 절연막(52a), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59), 미결정 반도체막(53)을 형성하는 공정을 설명하는 타이밍 차트이고, 대표적인 일례를 나타낸다. 도 13의 설명은, 반응실을 대기압으로부터 진공배기(440)하는 단계부터 나타내고, 그 후에 행해지는 프리코팅 처리(441), 기판 반입(442), 게이트 절연막(52a)을 형성하는 성막 처리(1)(443), 진공 배기 처리(444), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)을 형성하는 성막 처리(2)(450), 진공 배기 처리(446), 미결정 반도체막(53)을 형성하는 성막 처리(3)(451), 기판 반출(449)의 각 처리가 시계열적으로 나타내어져 있다.
또한, 프리코팅 처리(441), 기판 반입(442), 게이트 절연막(52a)을 형성하는 성막 처리(1)(443), 진공 배기 처리(444), 진공 배기 처리(446), 기판 반출(449)은 도 8에 나타내는 공정과 마찬가지이고, 진공 배기 처리(444)와 기판 반출(449) 사이에, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)을 형성하는 성막 처리(2)(450), 미결정 반도체막(53)을 형성하는 성막 처리(3)(451)가 삽입된다.
도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)을 형성하는 성막 처리(2)(450)는, 게이트 절연막을 형성하는 원료 가스에, 도너가 되는 불순물 원소를 포함하는 기체를 도입한다. 여기서는, 실란과, 일산화이질소와, 0.001%∼1%의 포스핀(수소 희석 또는 실란 희석)을 반응실 내에 도입하고, 글로우 방전 플라즈마에 의하여, 인을 포함하는 산화질화규소막을 형성한다. 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)이 형성되면, 상기 원료 가스의 도입을 정지하고, 전원을 오프로 하여 플라즈마를 정지한다.
미결정 반도체막(53)을 형성하는 성막 처리(3)(451)는, 반응실 내에서, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스, 여기서는, 실란과, 수소 및/또는 희가스를 도입하여 혼합하고, 고주파 전력을 인가하여 발생시킨 글로우 방전 플라즈마에 의하여 미결정 반도체막을 형성한다. 실란은 수소 및/또는 희가스로 10배∼2000배로 희석된다. 따라서, 다량의 수소 및/또는 희가스가 필요하게 된다. 기판의 가열 온도는, 100℃∼300℃, 바람직하게는, 120℃∼220℃로 행한다. 미결정 반 도체막(53)이 형성되면, 상기 원료 가스의 도입을 정지하고, 전원을 오프로 하여 플라즈마를 정지한다.
또한, 미결정 반도체막(53)으로서, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막을 형성하기 위해서는, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)을 퇴적하기 시작할 때, 도너가 되는 불순물을 포함하는 기체, 여기서는 포스핀을 반응실 내에 도입하고, 그 후 포스핀의 도입을 정지하고, 산화질화규소막을 형성함으로써, 반응실 내의 인의 대략 모두가 산화질화규소막 내에 도입된다. 따라서, 후에 형성하는 미결정 반도체막(53)은, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는다. 또는, 도너가 되는 불순물 원소가 포함되는 게이트 절연막(59)을 형성한 후, 반응실로부터 기판을 반출하고, 반응실 내를 클리닝한 후, 다시 반응실 내에 기판을 반입하고 미결정 반도체막(53)을 형성함으로써, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막(53)을 형성할 수 있다. 또는, 도너가 되는 불순물 원소가 포함되는 게이트 절연막(59)을 형성한 후, 반응실로부터 기판을 반출하고, 다른 반응실에서 미결정 반도체막(53)을 형성함으로써, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막(53)을 형성할 수 있다.
또한, 도 14에서, 미결정 반도체막(53) 대신에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 형성함으로써, 도 2(E)에 나타내는 바와 같은, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59) 위에 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)을 가지는 박막트랜지스터를 제작할 수 있다. 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)은, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)을 형성할 때에 포스핀을 반응실 내에 도입한 후, 반응실 내에 잔존하는 포스핀을 도입하면서 미결정 반도체막을 형성하면 좋다. 또는, 미결정 반도체막을 형성할 때, 실란, 수소 및/또는 아르곤과 함께 포스핀을 반응실에 도입하여 형성하면 좋다. 또는, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)을 형성한 후, 반응실 내에 포스핀을 흘려, 반응실 내에 포스핀을 부착시킨 후, 미결정 반도체막을 형성하면 좋다.
다음에, 도 9(B)∼도 10(C)의 공정을 거쳐, 도 2(A)에 나타내는 바와 같은 박막트랜지스터를 제작할 수 있다. 또한, 그 후, 도 11(A) 및 도 11(B)에 나타내는 공정을 거쳐, 표시장치에 사용할 수 있는 소자 기판을 형성할 수 있다.
다음에, 도 2(A)에 나타내는 박막트랜지스터의 다른 제작방법에 대하여 이하에 나타낸다.
이하에, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)을 형성하는 방법으로서, 대표예로서 인을 포함하는 산화질화규소막을 형성하는 공정에 대하여 도 15를 참조하여 시계열적으로 설명한다.
도 15는, 게이트 절연막(52a), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59), 미결정 반도체막(53)을 형성하는 공정을 설명하는 타이밍 차트이고, 대표적인 일례를 나타낸다. 도 15의 설명은, 반응실을 대기압으로부터 진공 배기(440)하는 단계부터 나타내고, 그 후에 행해지는 프리코팅 처리(441), 기판 반 입(442), 게이트 절연막(52a)을 형성하는 성막 처리(1)(443), 진공 배기 처리(444), 플러싱 처리(447), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)을 형성하는 성막 처리(2)(457), 진공 배기 처리(446), 미결정 반도체막(53)을 형성하는 성막 처리(3)(451), 기판 반출(449)의 각 처리가 시계열적으로 나타내어져 있다.
또한, 프리코팅 처리(441), 기판 반입(442), 게이트 절연막(52a)을 형성하는 성막 처리(1)(443), 진공 배기 처리(444), 진공 배기 처리(446), 미결정 반도체막(53)을 형성하는 성막 처리(3)(451), 기판 반출(449)은 도 13에 나타내는 공정과 마찬가지이고, 진공 배기 처리(444)와 진공 배기 처리(446) 사이에, 플러싱 처리(447), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)을 형성하는 성막 처리(2)(457)가 삽입된다.
플러싱 처리(447)는, 반응실 내에 도너가 되는 불순물 원소를 포함하는 기체를 도입하여, 게이트 절연막(52a)의 표면, 및 반응실의 내벽에 도너가 되는 불순물 원소를 흡착시킨다. 여기서는, 0.001%∼1%의 포스핀(수소 희석 또는 실란 희석)을 반응실 내에 도입한다. 또한, 도너가 되는 불순물 원소를 포함하는 기체 외에, 파선(462)으로 나타내는 바와 같이, 수소를 반응실에 도입하여도 좋다. 또한, 파선(461)으로 나타내는 바와 같이, 실리콘 또는 게르마늄을 포함하는 퇴적 가스를 반응실 내에 도입하여도 좋다.
도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)을 형성하는 성막 처리(2)(457)는, 원료 가스, 여기서는, 수소와, 실란과, 일산화이질소를 반응실에 도 입하고, 고주파 전력을 인가하여 발생시킨 글로우 방전 플라즈마에 의하여 산화질화규소막을 형성한다. 이 때, 게이트 절연막(52a)의 표면에 석출하는 도너가 되는 불순물 원소, 또한 반응실의 내벽의 표면에 흡착된 도너가 되는 불순물 원소, 여기서는 인을 도입하면서 산화질화규소막이 퇴적되기 때문에, 인을 포함하는 산화질화규소막을 형성할 수 있다. 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)이 형성되면, 상기 원료 가스의 도입을 정지하고, 전원을 오프로 하여 플라즈마를 정지한다.
또한, 미결정 반도체막(53)을 형성하는 성막 처리(3)(451)에서, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막을 형성하기 위해서는, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)을 퇴적하기 시작할 때, 도너가 되는 불순물을 포함하는 기체, 여기서는 포스핀을 반응실 내에 도입하고, 그 후, 포스핀의 도입을 정지하여, 산화질화규소막을 형성함으로써, 반응실 내의 인의 대략 모두가 산화질화규소막 내에 도입된다. 따라서, 후에 형성되는 미결정 반도체막(53)은 SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는다. 또는, 도너가 되는 불순물 원소가 포함되는 게이트 절연막(59)을 형성한 후, 반응실에서 기판을 반출하고, 반응실 내를 클리닝한 후, 다시 반응실 내에 기판을 반입하여 미결정 반도체막(53)을 형성함으로써, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 함유하지 않는 미결정 반도체막(53)을 형성할 수 있다. 또한, 도너가 되는 불순물 원소가 포함되는 게이트 절연막(59)을 형성한 후, 반응실에서 기판을 반출하고, 다른 반응실에서 미결정 반도체막(53)을 형성함으로써, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막(53)을 형성할 수 있다.
다음에, 도 9(B)∼도 10(C)의 공정을 거쳐, 도 2(A)에 나타내는 바와 같은 박막트랜지스터를 제작할 수 있다. 또한, 이 후, 도 11(A) 및 도 11(B)에 나타내는 공정을 거쳐, 표시장치에 사용할 수 있는 소자 기판을 형성할 수 있다.
또한, 미결정 반도체막(53) 대신에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 형성함으로써, 도 2(E)에 나타내는 바와 같은, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59) 위에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)을 가지는 박막트랜지스터를 제작할 수 있다. 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61)은, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)을 형성할 때에 포스핀을 반응실 내에 도입한 후, 반응실 내에 잔존하는 포스핀을 도입하면서 미결정 반도체막을 형성하면 좋다. 또는, 미결정 반도체막을 형성할 때, 실란, 수소 및/또는 아르곤과 함께, 포스핀을 반응실에 도입하여 형성하면 좋다. 또한, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)을 형성한 후에, 반응실 내에 포스핀을 흘려, 반응실 내에 포스핀을 부착시킨 후, 미결정 반도체막을 형성하면 좋다.
다음에, 도 3(A)에 나타내는 박막트랜지스터의 제작방법에 대하여 이하에 나타낸다.
도 9(A)에 나타내는 공정과 마찬가지로, 기판(50) 위에 게이트 전극(51)을 형성한다.
다음에, 플라즈마 CVD장치의 반응실 내에, 도너가 되는 불순물 원소를 포함하는 막을 보호막으로서 형성한 후, 반응실 내에 기판(50)을 반입하고, 게이트 전극(51) 위에 게이트 절연막 및 미결정 반도체막을 퇴적한다. 이 경우, 반응실 내를 진공으로 함으로써, 또한 플라즈마를 발생시킴으로써, 반응실 내에 형성된 보호막으로부터 도너가 되는 불순물 원소가 반응실 내로 탈리(脫離)된다. 또한, 그 탈리한 도너가 되는 불순물 원소를 도입하면서, 게이트 절연막 및 미결정 반도체막을 형성하기 때문에, 게이트 전극 위에 도너가 되는 불순물 원소를 포함하는 게이트 절연막과 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 형성할 수 있다.
이하에, 도너가 되는 불순물 원소를 포함하는 게이트 절연막 및 미결정 반도체막의 형성방법으로서, 대표예로서 인을 포함하는 질화규소막, 인을 포함하는 산화질화규소막, 및 인을 포함하는 미결정 규소막을 성막하는 공정에 대하여 도 16을 참조하여 시계열적으로 설명한다.
도 16은, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a, 59b), 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(67)을 형성하는 공정을 설명하는 타이밍 차트이고, 대표적인 일례를 나타낸다. 도 16의 설명은, 반응실을 대기압으로부터 진공 배기(440)하는 단계부터 나타내고, 그 후에 행해지는 프리코팅 처리(452), 기판 반입(442), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a)을 형성하는 성막 처리(1)(453), 진공 배기 처리(444), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59b)을 형성하는 성막 처리(2)(454), 진공 배기 처리(446), 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(67)을 형성하는 성 막 처리(3)(455), 기판 반출(449)의 각 처리가 시계열적으로 나타내어져 있다.
프리코팅 처리(452)에서, 플라즈마 CVD 장치의 반응실 내에, 도너가 되는 불순물 원소를 포함하는 게이트 절연막과 같은 조성 또는 유사한 조성의 막을 보호막으로서 프리코팅한다. 여기서는, 0.001%∼1%의 포스핀(수소 희석)과, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스, 여기서는, 실란과, 수소와, 그리고 암모니아, 일산화이질소, 및 질소 중의 어느 1종 또는 복수 종을 반응실 내에 도입하고, 글로우 방전 플라즈마에 의하여, 인을 포함하는 산화질화규소막, 인을 포함하는 산화규소막, 인을 포함하는 질화규소막, 또는 인을 포함하는 질화산화규소막을 형성한다. 그 결과, 게이트 절연막 중에 반응실을 구성하는 금속을 불순물로서 도입하는 것을 방지할 수 있는 것과 함께, 도너가 되는 불순물 원소를 후에 형성되는 게이트 절연막, 미결정 반도체막 등에 첨가할 수 있다.
기판 반입(442)에서, 반응실에 접속되는 로드 록실로부터 기판이 반응실에 반입된다. 또한, 기판 반입의 전후에 반응실 내의 압력을 진공 배기하지만, 그 때, 반응실에 프리코팅된 보호막으로부터 포함되는 도너로서 기능하는 불순물 원소가 반응실 내로 해리(解離)한다.
도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a)을 형성하는 성막 처리(1)(453)는, 원료 가스, 여기서는, 수소와 실란과 암모니아를 도입하여 혼합하고, 고주파 전원을 인가하여 발생시킨 글로우 방전 플라즈마에 의하여 질화규소막을 퇴적시키면, 반응실 내로 해리된 도너가 되는 불순물 원소, 여기서는, 인을 도입하면서 질화규소가 퇴적된다. 또한, 글로우 방전 플라즈마가 반응실의 내벽까지 번지면, 상기 원료 가스에 더하여, 반응실 내에 프리코팅된 보호막으로부터도 도너가 되는 불순물 원소, 여기서는 인이 해리한다. 따라서, 인을 포함하는 질화규소막을 형성할 수 있다. 또한, 상기 원료 가스 외에 질소를 반응실 내에 도입하여도 좋다. 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a)이 성막되면, 상기 원료 가스의 도입을 정지하고, 전원을 오프로 하여 플라즈마를 정지한다.
진공 배기 처리(444)에서, 반응실 내를 소정의 진공도까지 진공 배기한다.
도너가 되는 불순물 원소를 포함하는 게이트 절연막(59b)을 형성하는 성막 차리(2)(454)는, 원료 가스, 여기서는 수소와 실란과 일산화이질소를 도입하여 혼합하고, 고주파 전원을 인가하여 발생시킨 글로우 방전 플라즈마에 의하여 산화질화규소막을 퇴적시키면, 반응실 내로 해리된 도너가 되는 불순물 원소, 여기서는 인을 도입하면서 산화질화규소막이 퇴적된다. 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59b)이 형성되면, 상기 원료 가스의 도입을 정지하고, 전원을 오프로 하여 플라즈마를 정지한다.
진공 배기 처리(446)에서, 반응실 내를 소정의 진공도까지 진공 배기한다.
도너가 되는 불순물 원소를 포함하는 미결정 반도체막(67)을 형성하는 성막 처리(3)(455)는, 반응실 내에서, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스, 여기서는 실란과, 수소 및/또는 희가스를 도입하여 혼합하고, 고주파 전력을 인가하여 발생시킨 글로우 방전 플라즈마에 의하여 미결정 반도체막을 형성한다. 실란은 수소 및/또는 희가스로 10배∼2000배로 희석된다. 따라서, 다량의 수소 및/또는 희가스가 필요하게 된다. 기판의 가열 온도는 100℃∼300℃, 바람직하게는, 120℃∼220℃로 행한다. 이 때, 반응실 내로 해리된 도너가 되는 불순물 원소를 도입하면서 퇴적하기 때문에, 여기서는 인을 포함하는 미결정 반도체막이 형성된다. 그 결과, 반도체막 퇴적 초기 단계에서, 비정질 반도체가 형성되지 않고, 게이트 절연막(59b)에 대하여 법선 방향으로 결정이 성장하여, 주상의 미결정 반도체가 나란한, 결정성이 높은 미결정 반도체막을 형성할 수 있다. 또한, 도전성이 높은 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 형성할 수 있다.
본 실시형태에서는, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a, 59b), 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(67)이 형성되는 것을 특징으로 한다. 도너가 되는 불순물 원소의 피크 농도는 6×1015 atoms/cm3 이상 3×1018 atoms/cm3 이하, 바람직하게는, 3×1016 atoms/cm3 이상 3×1017 atoms/cm3 이하인 것이 바람직하다.
기판 반출(449)에서, 반응실로부터 반응실에 접속되는 로드 록실로 기판을 반출한다. 이 때의 반응실의 압력은 로드 록실과 동일한 압력이 된다.
다음에, 도 17(B)에 나타내는 바와 같이, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(67) 위에 버퍼층(54), 및 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(55)을 형성한다. 다음에, 도 9(B)∼도 10(C)의 공정을 거쳐, 도 3(A)에 나타내는 바와 같은 박막트랜지스터를 제작할 수 있다. 또한, 이 후, 도 11(A) 및 도 11(B)에 나타내는 공정을 거쳐, 표시장치에 사용할 수 있는 소자 기판을 형성할 수 있다.
또한, 미결정 반도체막(67) 대신에, 도 19에 나타내는 바와 같이, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막(53)을 형성함으로써, 도 4(C)에 나타내는 바와 같은 박막트랜지스터를 제작할 수 있다. 미결정 반도체막(53)을 형성하기 위해서는, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59b)을 퇴적하기 시작할 때, 도너가 되는 불순물을 포함하는 기체, 여기서는 포스핀을 반응실 내에 도입하고, 그 후 포스핀의 도입을 정지하고, 산화질화규소막을 형성함으로써, 반응실 내의 인의 대략 모두가 산화질화규소 내에 도입된다. 따라서, 후에 형성되는 미결정 반도체막(53)은 SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는다. 또는, 도너가 되는 불순물 원소가 포함되는 게이트 절연막(59b)을 형성한 후, 반응실로부터 기판을 반출하고, 반응실 내를 클리닝한 후, 다시 반응실 내에 기판을 반입하고 미결정 반도체막(53)을 형성함으로써, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막(53)을 형성할 수 있다. 또는, 도너가 되는 불순물 원소가 포함되는 게이트 절연막(59b)을 형성한 후, 반응실로부터 기판을 반출하고, 다른 반응실에서 미결정 반도체막(53)을 형성함으로써, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막(53)을 형성할 수 있다.
다음에, 도 3(A)에 나타내는 박막트랜지스터의 다른 제작방법에 대하여 이하에 나타낸다.
도 18은, 도 17(A)에 나타내는 바와 같이, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a, 59b), 도너가 되는 불순물 원소를 포함하는 미결정 반도 체막(67)을 형성하는 공정을 설명하는 타이밍 차트이고, 대표적인 일례를 나타낸다. 도 18에는, 반응실을 대기압으로부터 진공 배기(440)하는 단계부터 나타내어져 있고, 그 후에 행해지는 프리코팅 처리(441), 기판 반입(442), 플러싱 처리(447), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a)을 형성하는 성막 처리(1)(456), 진공 배기 처리(444), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59b)을 형성하는 성막 처리(2)(457), 진공 배기 처리(446), 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(67)을 형성하는 성막 처리(3)(455), 기판 반출(449)의 각 처리가 시계열적으로 나타내어져 있다.
또한, 프리코팅 처리(441), 기판 반입(442), 기판 반출(449)은 도 13에 나타내는 공정과 마찬가지이고, 기판 반입(442)과 기판 반출(449) 사이에 플러싱 처리(447), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a)을 형성하는 성막 처리(1)(456), 진공 배기 처리(444), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59b)을 형성하는 성막 처리(2)(457), 진공 배기 처리(446), 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(67)을 형성하는 성막 처리(3)(455)가 삽입된다.
플러싱 처리(447)는 반응실 내에 도너가 되는 불순물 원소를 포함하는 기체를 도입하여, 기판(50), 게이트 전극(51)의 표면, 또한 반응실의 내벽에 도너가 되는 불순물 원소를 흡착시킨다. 여기서는, 0.001%∼1%의 포스핀(수소 희석)을 반응실 내에 도입한다. 또한, 도너가 되는 불순물 원소를 포함하는 기체 외에, 파선(462)으로 나타내는 바와 같이, 수소를 반응실에 도입하여도 좋다. 또한, 파 선(461)으로 나타내는 바와 같이, 실리콘 또는 게르마늄을 포함하는 퇴적 가스를 반응실 내에 도입하여도 좋다. 실리콘 또는 게르마늄을 포함하는 퇴적 가스를 반응실에 도입함으로써, 반응실의 산소, 질소, 불소 등의 불순물을 반응실 밖으로 배출할 수 있어, 성막하는 막에의 오염을 방지할 수 있다.
도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a)을 형성하는 성막 처리(1)(456)는, 원료 가스, 여기서는 수소와 실란과 암모니아를 도입하여 혼합하고, 고주파 전력을 인가하여 발생시킨 글로우 방전 플라즈마에 의하여 질화규소막을 형성한다. 또한, 상기 원료 가스 외에 질소를 반응실 내에 도입하여도 좋다. 이 때, 기판(50) 또는 게이트 전극(51), 또한 반응실의 내벽의 표면에 흡착된 도너가 되는 불순물 원소, 여기서는 인을 도입하면서 질화규소막이 퇴적되기 때문에, 인을 포함하는 질화규소막을 형성할 수 있다. 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a)이 성막되면, 상기 원료 가스의 도입을 정지하고, 전원을 오프로 하여, 플라즈마를 정지한다.
진공 배기 처리(444)에서, 반응실 내를 소정의 진공도까지 진공 배기한다.
도너가 되는 불순물 원소를 포함하는 게이트 절연막(59b)을 형성하는 성막 처리(2)(457)는, 원료 가스, 여기서는 수소와 실란과 일산화이질소를 도입하여 혼합하고, 고주파 전력을 인가하여 발생시킨 글로우 방전 플라즈마에 의하여 산화질화규소막을 형성한다. 이 때, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a)의 표면에 석출하는 도너가 되는 불순물 원소, 또한, 반응실의 내벽의 표면에 흡착된 도너가 되는 불순물 원소, 여기서는 인을 도입하면서 산화질화규소막이 퇴적되기 때문에, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59b)으로서, 인을 포함하는 산화질화규소막을 형성할 수 있다. 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59b)이 성막되면, 상기 원료 가스의 도입을 정지하고, 전원을 오프로 하여 플라즈마를 정지한다.
진공 배기 처리(446)에서, 반응실 내를 소정의 진공도까지 진공 배기한다.
도너가 되는 불순물 원소를 포함하는 미결정 반도체막(67)을 형성하는 성막 처리(3)(455)는, 반응실 내에서, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스, 여기서는 실란과, 수소 및/또는 희가스를 도입하여 혼합하고, 고주파 전력을 인가하여 발생시킨 글로우 방전 플라즈마에 의하여 미결정 반도체막을 형성한다. 실란은 수소 및/또는 희가스로 10배∼2000배로 희석된다. 따라서, 다량의 수소 및/또는 희서 가스가 필요하게 된다. 기판의 가열 온도는 100℃∼300℃, 바람직하게는, 120℃∼220℃로 행한다. 미결정 규소막의 성장 표면을 수소로 불활성화하고, 미결정 실리콘의 성장을 촉진하기 위해서는, 120℃∼220℃에서 성막하는 것이 바람직하다. 이 때, 반응실 내로 해리된 도너가 되는 불순물 원소를 도입하면서 퇴적되기 때문에, 여기서는 인을 포함하는 미결정 반도체막이 형성된다. 그 결과, 반도체막 퇴적 초기 단계에서 비정질 반도체가 형성되지 않고, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59b)에 대하여 법선 방향으로 결정이 성장하고, 주상의 미결정 반도체가 나란한, 결정성이 높은 미결정 반도체막을 형성할 수 있다. 또한, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59)의 표면에 석출하는 도너가 되는 불순물 원소가 미결정 반도체막 중에 도입되기 때문에, 도전성이 높은 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 형성할 수 있다.
본 실시형태에서는, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59a, 59b), 미결정 반도체막(67)이 형성되는 것을 특징으로 한다. 도너가 되는 불순물 원소의 피크 농도는 6×1015 atoms/cm3 이상 3×1018 atoms/cm3 이하, 바람직하게는, 3×1016 atoms/cm3 이상 3×1017 atoms/cm3 이하인 것이 바람직하다.
기판 반출(449)에서, 반응실로부터 반응실에 접속되는 로드 록실로 기판을 반출한다. 이 때의 반응실의 압력은 로드 록실과 동일한 압력이 된다.
다음에, 도 17(B)에 나타내는 바와 같이, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(67) 위에 버퍼층(54), 및 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(55)을 형성한다. 다음에, 도 9(B)∼도 10(C)의 공정을 거쳐, 도 3(A)에 나타내는 바와 같은 박막트랜지스터를 제작할 수 있다. 또한, 이 후, 도 11(A) 및 도 11(B)에 나타내는 공정을 거쳐, 표시장치에 사용할 수 있는 소자 기판을 형성할 수 있다.
또한, 미결정 반도체막(67) 대신에, 도 19에 나타내는 바와 같이, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막(53)을 형성함으로써, 도 4(C)에 나타내는 바와 같은 박막트랜지스터를 제작할 수 있다. 미결정 반도체막(53)을 형성하기 위해서는, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59b)을 퇴적하기 시작할 때, 도너가 되는 불순물 원소를 포함하는 기체, 여기서는 포스핀을 반응실 내에 도입하고, 그 후, 포스핀의 도입을 정 지하고, 산화질화규소막을 형성함으로써, 반응실 내의 인의 대략 모두가 산화질화규소 내에 도입된다. 따라서, 후에 형성되는 미결정 반도체막(53)은 SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는다. 또는, 도너가 되는 불순물 원소가 포함되는 게이트 절연막(59b)을 형성한 후, 반응실로부터 기판을 반출하고, 반응실 내를 클리닝한 후, 다시 반응실 내에 기판을 반입하고 미결정 반도체막(53)을 형성함으로써, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막(53)을 형성할 수 있다. 또는, 도너가 되는 불순물 원소가 포함되는 게이트 절연막(59b)을 형성한 후, 반응실로부터 기판을 반출하고, 다른 반응실에서 미결정 반도체막(53)을 형성함으로써, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막(53)을 형성할 수 있다.
다음에, 도 7(A)에 나타내는 박막트랜지스터의 제작방법에 대하여 이하에 나타낸다.
이하에, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59c)을 형성하는 방법으로서, 대표예로서 인을 포함하는 질화규소막을 형성하는 공정에 대하여 도 20을 참조하여 시계열적으로 설명한다.
도 20은, 도 21에 나타내는 바와 같이, 게이트 전극(51) 및 기판(50) 위에 게이트 절연막(52a, 52b), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59c), 미결정 반도체막(53)을 형성하는 공정을 설명하는 타이밍 차트이고, 대표적인 일례를 나타낸다. 도 20의 설명은, 반응실을 대기압으로부터 진공 배기(440)하는 단계부터 나타내고, 그 후에 행해지는 프리코팅 처리(441), 기판 반입(442), 게이트 절연막(52a)을 형성하는 성막 처리(1)(443), 진공 배기 처리(444), 게이트 절연막(52b)을 형성하는 성막 처리(2)(445), 진공 배기 처리(446), 플러싱 처리(447), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59c)을 형성하는 성막 처리(4)(458), 진공 배기 처리(459), 미결정 반도체막(53)을 형성하는 성막 처리(3)(451), 기판 반출(449)의 각 처리가 시계열적으로 나타내어져 있다.
또한, 프리코팅 처리(441), 기판 반입(442), 게이트 절연막(52a)을 형성하는 성막 처리(1)(443), 진공 배기 처리(444), 게이트 절연막(52b)을 형성하는 성막 처리(2)(445), 진공 배기 처리(446), 기판 반출(449)은 도 8에 나타내는 공정과 마찬가지이고, 미결정 반도체막(53)을 형성하는 성막 처리(3)(451)는 도 13에 나타내는 공정과 마찬가지이고, 진공 배기 처리(446)와 성막 처리(3)(451) 사이에 플러싱 처리(447), 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59c)을 형성하는 성막 처리(4)(458), 진공 배기 처리(459)가 삽입된다.
플러싱 처리(447)는, 반응실 내에 도너가 되는 불순물 원소를 포함하는 기체를 도입하고, 게이트 절연막(52b)의 표면, 또한 반응실의 내벽에 도너가 되는 불순물 원소를 흡착시킨다. 여기서는, 0.001%∼1%의 포스핀(수소 희석)을 반응실 내에 도입한다. 또한, 도너가 되는 불순물 원소를 포함하는 기체 외에, 파선(462)으로 나타내는 바와 같이, 수소를 반응실에 도입하여도 좋다. 또한, 파선(461)으로 나타내는 바와 같이, 실리콘 또는 게르마늄을 포함하는 퇴적 가스을 반응실 내에 도입하여도 좋다.
도너가 되는 불순물 원소를 포함하는 게이트 절연막(59c)을 형성하는 성막 처리(4)(458)는, 게이트 절연막의 원료 가스, 여기서는 수소와, 실란과, 암모니아를 도입하여 혼합하고, 고주파 전력을 인가하여 발생시킨 글로우 벙전 플라즈마에 의하여 질화규소막을 형성한다. 이 때, 게이트 절연막(52b)의 표면에 석출하는 도너가 되는 불순물 원소, 또한 반응실의 내벽의 표면에 흡착된 도너가 되는 불순물 원소, 여기서는, 인을 도입하면서 질화규소막이 퇴적되기 때문에, 인을 포함하는 질화규소막을 형성할 수 있다. 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59c)이 성막되면, 상기 원료 가스의 도입을 정지하고, 전원을 오프로 하여, 플라즈마를 정지한다.
진공 배기 처리(459)에서, 반응실 내를 소정의 진공도까지 진공 배기한다.
이 후, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59c) 위에 미결정 반도체막(53)을 형성한다.
또한, 미결정 반도체막(53)을 형성하는 성막 처리(3)(451)에서, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막을 형성하기 위해서는, 플러싱 처리(447)에서, 도너가 되는 불순물 원소를 포함하는 기체, 여기서는 포스핀을 반응실 내에 도입하는 양을 제어함으로써, 후에 형성하는 미결정 반도체막(53)은 SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는다. 또는, 도너가 되는 불순물 원소가 포함되는 게이트 절연막(59c)을 형성한 후, 반응실로부터 기판을 반출하고, 반응실 내를 클리닝한 후, 다시 반응실 내에 기판을 반입하여 미결정 반도체막(53)을 형성함으로써, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막(53)을 형성할 수 있다. 또는, 도너가 되는 불순물 원소가 포함되는 게이트 절연막(59c)을 형성한 후, 반응실로부터 기판을 반출하고, 다른 반응실에서 미결정 반도체막(53)을 형성함으로써, SIMS의 검출 한계보다 많은 도너가 되는 불순물 원소를 포함하지 않는 미결정 반도체막(53)을 형성할 수 있다.
또한, 도너가 되는 불순물 원소를 포함하는 게이트 절연막(59c)의 형성방법으로서, 플러싱 처리(447)를 행한 후, 게이트 절연막(52b)에 대하여 고밀도 플라즈마를 사용하여 질화 처리하여, 게이트 절연막(52b)의 표면에 도너가 되는 불순물 원소를 포함하는 질화규소층을 형성할 수 있다. 고밀도 플라즈마는, 높은 주파수의 마이크로파, 예를 들어, 2.45 GHz를 사용함으로써 생성된다. 낮은 전자 온도가 특징인 고밀도 플라즈마는 활성종의 운동 에너지가 낮기 때문에, 종래의 플라즈마 처리에 비하여 플라즈마 대미지가 적고 결함이 적은 층을 형성할 수 있다. 또한, 게이트 절연막(59b)의 표면 거칠기를 적게 할 수 있기 때문에, 캐리어 이동도를 크게 할 수 있다.
또한, 도 20에 나타내는 플러싱 처리(447)를 행하지 않고, 게이트 절연막을 형성하는 원료 가스와 함께, 도 20에 나타내는 파선(463)과 같이, 도너가 되는 불순물 원소를 포함하는 기체를 사용하여, 도너가 되는 불순물 원소를 가지는 게이트 절연막(59c)을 형성하여도 좋다.
이 후, 실시형태 1과 같은 공정에 의하여, 도 7(A)에 나타내는 박막트랜지스터를 제작할 수 있다.
또한, 본 실시형태의 공정에서, 글로우 방전 플라즈마의 생성은, 1 MHz∼20 MHz, 대표적으로는, 13.56 MHz의 고주파 전력, 또는 20 MHz보다 크고 120 MHz 정도까지의 VHF대(帶)의 고주파 전력을 인가함으로써 행해진다.
또한, 미결정 반도체막의 성막 처리에 있어서는, 실란 및 수소 외에, 반응 가스에 희가스로서 헬륨을 가하여도 좋다. 헬륨은 24.5 eV로, 모든 기체 중에서 가장 높은 이온화 에너지를 가지고, 그 이온화 에너지보다 조금 낮은 약 20 eV의 준위에 준안정(準安定) 상태가 있기 때문에, 방전 지속 중에 있어서는, 이온화에는 그 차이 약 4 eV밖에 필요하지 않다. 따라서, 방전 개시 전압도 모든 기체 중 가장 낮은 값을 나타낸다. 이러한 특성에 의하여, 헬륨은 플라즈마를 안정적으로 유지할 수 있다. 또한, 균일한 플라즈마를 형성할 수 있기 때문에, 미결정 규소막을 퇴적하는 기판의 면적이 크게 되어도 플라즈마 밀도의 균일화를 도모하는 효과가 있다.
본 실시형태에서 제작되는 박막트랜지스터에서는, 게이트 절연막 또는 미결정 반도체막에 도너가 되는 불순물 원소가 포함되기 때문에, 미결정 반도체막은 게이트 절연막과의 계면에 있어서의 결정성이 높은 것과 함께, 미결정 반도체막의 결정성이 향상된다. 따라서, 미결정 반도체막을 사용한 박막트랜지스터는, 비정질 반도체막이나 종래의 미결정 반도체막을 사용한 박막트랜지스터와 비교하여 전계효과 이동도가 높고, 또한 온 전류도 높다. 따라서, 표시 소자의 스위칭으로서, 채널 형성 영역이 미결정 반도체막으로 형성되는 박막트랜지스터를 사용함으로써, 채널 형성 영역의 면적, 즉, 박막트랜지스터의 면적을 축소할 수 있다. 따라서, 1화소에 있어서의 박막트랜지스터의 면적이 작게 되어, 화소의 개구율을 높일 수 있 다. 그 결과, 해상도가 높은 표시장치를 제작할 수 있다.
또한, 본 실시형태에서 제작하는 박막트랜지스터의 채널 형성 영역은, 미결정 반도체막으로 형성되어 있기 때문에, 비정질 반도체막과 비교하여 저항률이 낮다. 따라서, 미결정 반도체막(53)을 사용한 박막트랜지스터는, 전류 전압 특성을 나타내는 곡선의 상승 부분의 기울기가 급준하게 되고, 스위칭 소자로서 응답성이 뛰어나고, 고속 동작이 가능하게 된다. 또한, 박막트랜지스터의 채널 형성 영역에 상기 미결정 반도체막을 사용함으로써, 박막트랜지스터의 스레시홀드 전압의 변동을 억제할 수 있다. 따라서, 전기 특성의 편차가 적은 표시장치를 제작할 수 있다.
또한, 본 실시형태에서 제작하는 박막트랜지스터는, 채널 형성 영역인 미결정 반도체막과, 소스 영역 및 드레인 영역인 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막과의 사이에, 버퍼층으로서, 저항률이 높은 비정질 반도체막을 형성한다. 오프 전류는 상기 버퍼 영역을 흐르지만, 버퍼층은 고저항 영역이기 때문에, 오프 전류를 억제할 수 있는 것과 함께, 미결정 반도체막의 산화를 방지하는 기능도 가진다. 따라서, 오프 전류를 억제하는 것과 함께, 채널 형성 영역에 있어서의 결함 저감에 의한 온 전류의 상승을 도모할 수 있다.
다음에, 상기 반응실이 적용되는 플라즈마 CVD장치의 일례로서, 게이트 절연막 및 미결정 반도체막의 성막에 적합한 구성의 일례를 나타낸다.
도 22는 복수의 반응실을 구비한 멀티체임버 플라즈마 CVD장치의 일례를 나타낸다. 이 장치는, 공통실(423), 로드/언로드(load/unload)실(422), 제 1 반응 실(400a), 제 2 반응실(400b), 제 3 반응실(400c)을 구비한 구성으로 되어 있다. 로드/언로드실(422)의 카세트에 장전되는 기판은, 공통실(423)의 반송 기구(426)에 의하여 각 반응실에 반출입되는 매엽(枚葉)식(single wafer-processing type)의 구성이다. 공통실(423)과 각 실 사이에는 게이트 밸브(425)가 구비되고, 각 반응실에서 행해지는 처리가 상호 간섭하지 않도록 구성되어 있다.
각 반응실은 형성하는 박막의 종류에 따라 구분되어 있다. 예를 들어, 제 1 반응실(400a)은 게이트 절연막 등의 절연막을 성막하고, 제 2 반응실(400b)은 채널을 형성하는 미결정 반도체막 및 버퍼층을 성막하고, 제 3 반응실(400c)은 소스 및 드레인을 형성하는 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막을 성막하는 반응실로서 충당된다. 물론, 반응실의 수는 이것에 한정되지 않고, 필요에 따라 임의로 증감될 수 있다. 또한, 하나의 반응실에서 하나의 막을 성막하여도 좋고, 하나의 반응실에서 복수의 막을 성막하도록 구성하여도 좋다.
각 반응실에는 배기 수단으로서 터보 분자 펌프(419)와 드라이 펌프(420)가 접속되어 있다. 배기 수단은 이들 진공 펌프의 조합에 한정되지 않고, 대략 10-1 Pa∼10-5 Pa의 진공도까지 배기할 수 있는 것이라면, 다른 진공 펌프를 적용할 수도 있다. 배기 수단(430)과 각 반응실과의 사이에는 버터플라이 밸브(417)가 설치되어 있고, 이것에 의해 진공 배기를 차단시킬 수 있고, 컨덕턴스 밸브(418)에 의해 배기 속도를 제어하여, 각각의 반응실의 압력을 조절할 수 있다.
또한, 미결정 반도체막을 형성하는 제 2 반응실(400b)은 초고진공까지 진공 배기하는 것으로서, 크라이오펌프(421)를 연결하여도 좋다. 크라이오펌프(421)를 사용함으로써, 반응실의 압력을 10-5 Pa보다 낮은 압력의 초고진공으로 할 수 있다. 본 실시형태에서는, 반응실 내를 10-5 Pa보다 낮은 압력의 초고진공으로 함으로써, 미결정 반도체막 중의 산소 농도의 저감에 효과적이다. 이 결과, 미결정 반도체막(53)에 포함되는 산소의 농도를 1×1016 atoms/cm3 이하로 할 수 있다. 미결정 반도체막 중의 산소 농도를 저감함으로써, 막 중의 결함을 저감하고, 결정성을 높일 수 있기 때문에, 캐리어의 이동도를 향상시킬 수 있다.
가스 공급 수단(408)은 실란으로 대표되는 반도체 재료 가스 또는 희가스 등 프로세스에 사용되는 가스가 충전되는 실린더(410), 스톱(stop) 밸브(412), 매스 플로(mass flow) 컨트롤러(413) 등으로 구성되어 있다. 가스 공급 수단(408g)은 제 1 반응실(400a)에 접속되고, 게이트 절연막을 성막하기 위한 가스를 공급한다. 가스 공급 수단(408i)은 제 2 반응실(400b)에 접속되고, 미결정 반도체막, 및 버퍼층용의 가스를 공급한다. 가스 공급 수단(408n)은 제 3 반응실(400c)에 접속되고, 예를 들어, n형 반도체막용의 가스를 공급한다. 또한, 도너가 되는 불순물 원소를 포함하는 기체의 하나인 포스핀은 제 1 반응실(400a) 및 제 2 반응실(400b)에 접속되어 공급된다. 가스 공급 수단(408a)은 아르곤을 공급하고, 가스 공급 수단(408f)은 반응실 내의 클리닝에 사용되는 에칭 가스를 공급하는 계통이며, 이들은 각 반응실 공통의 라인으로서 구성되어 있다.
각 반응실에는 플라즈마를 형성하기 위한 고주파 전력 공급 수단(403)이 연 결되어 있다. 고주파 전력 공급 수단(403)은 고주파 전원(404)과 정합기(406)를 포함한다.
도 23은, 도 22의 멀티체임버 플라즈마 CVD장치의 구성에 제 4 반응실(400d)을 추가한 구성을 나타낸다. 제 4 반응실(400d)에는, 가스 공급 수단(408b)이 연결되어 있다. 그 외에, 고주파 전력 공급 수단, 배기 수단의 구성은 마찬가지이다. 각 반응실은 형성하는 박막의 종류에 따라 가려 쓸 수 있다. 예를 들어, 제 1 반응실(400a)은 게이트 절연막 등의 절연막을 성막하고, 제 2 반응실(400b)은 반도체막 및 채널 형성 영역용의 미결정 반도체층을 성막하고, 제 4 반응실(400d)에서는 채널 형성 영역용의 미결정 반도체막을 보호하는 버퍼층을 형성하고, 제 3 반응실(400c)은 소스 및 드레인을 형성하는 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막을 성막하는 반응실로서 사용할 수 있다. 각각의 박막에는 최적의 성막 온도가 있기 때문에, 각 반응실을 개별로 분할함으로써 성막 온도를 관리하는 것이 용이하게 된다. 또한, 동일 막종(膜種)을 반복하여 성막할 수 있기 때문에, 전에 형성된 막에 기인하는 잔류 불순물의 영향을 배제할 수 있다.
또한, 동일 반응실 내에서, 미결정 반도체막, 버퍼층, 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막을 연속적으로 형성하여도 좋다. 구체적으로는, 게이트 절연막이 형성된 기판을 반응실에 반입하고, 거기서 미결정 반도체막, 버퍼층, 및 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막을 연속적으로 성막한다. 이 후, 반응실로부터 기판을 반출한 후, 반응실 내를 불소 라디칼 등으로 클리닝한다. 그러나, 반응실 내를 클리닝하여도, 반응실 내에는 도너가 되는 불순물 원소가 잔류하는 경우가 있다. 이와 같은 반응실에 게이트 절연막이 형성된 기판을 반입하고, 미결정 반도체막을 형성하면, 미결정 반도체막 중에 도너가 되는 불순물 원소가 함유된다. 따라서, 게이트 절연막과의 계면에 있어서의 결정성이 높고, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 형성할 수 있다.
다음에, 상기 형태와는 다른 박막트랜지스터의 제작방법에 대하여 도 24∼도 30을 사용하여 설명한다. 여기서는, 상기 형태보다 포토마스크 수를 삭감할 수 있는 프로세스를 사용하여 박막트랜지스터를 제작하는 공정에 대하여 나타낸다. 여기서는, 도 1(A)에 나타내는 박막트랜지스터의 제작공정을 나타내지만, 도 1(D), 도 2∼도 5에 나타내는 박막트랜지스터의 제작공정에 이하의 형태를 적용할 수 있다.
도 1(A)와 마찬가지로, 기판(50) 위에 도전막을 형성하고, 도전막 위에 레지스트를 도포하고, 제 1 포토마스크를 사용한 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 사용하여 도전막의 일부를 에칭하여 게이트 전극(51)을 형성한다. 다음에, 도 24(A)에 나타내는 바와 같이, 게이트 전극(51) 위에 게이트 절연막(52a, 52b)을 형성한다. 도 9(B) 및 도 9(C)와 같은 공정에 의하여, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(57)을 형성한다. 다음에, 그 미결정 반도체막(57) 위에, 미결정 반도체막(53), 버퍼층(54), 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(55), 및 도전막(65a∼65c)을 순차로 형성한다. 다음에, 도전막(65a) 위에 레지스트(80)를 도포한다.
레지스트(80)는 포지티브형 레지스트 또는 네거티브형 레지스트를 사용할 수 있다. 여기서는, 포지티브형 레지스트를 사용하여 나타낸다.
다음에, 제 2 포토마스크로서 다계조(multi-tone) 마스크(159)를 사용하여, 레지스트(80)에 광을 조사하여 레지스트(80)를 노광한다.
여기서, 다계조 마스크(159)를 사용한 노광에 대하여 도 25(A)∼도 25(D)를 사용하여 설명한다.
다계조 마스크란, 노광 부분, 중간 노광 부분, 및 미노광 부분에 3개의 레벨로 노광을 행할 수 있는 마스크이고, 한번의 노광 및 현상 공정에 의하여 복수(대표적으로는, 2종류)의 두께의 영역을 가지는 레지스트 마스크를 형성할 수 있다. 따라서, 다계조 마스크를 사용함으로써, 포토마스크의 매수(枚數)를 삭감할 수 있다.
다계조 마스크의 대표예로서는, 도 25(A)에 나타내는 바와 같은 그레이 톤(gray-tone) 마스크(159a)와, 도 25(C)에 나태나는 바와 같은 하프 톤(half-tone) 마스크(159b)가 있다.
도 25(A)에 나타내는 바와 같이, 그레이 톤 마스크(159a)는, 투광성을 가지는 기판(163) 및 그 위에 형성되는 차광부(164) 및 회절 격자(165)로 형성된다. 차광부(164)에서는, 광의 투과율이 0%이다. 한편, 회절 격자(165)는 슬릿(slit), 도트(dot), 메쉬(mesh) 등의 광 투과부의 간격을, 노광에 사용하는 광의 해상도 한계 이하의 간격으로 함으로써, 광의 투과율을 제어할 수 있다. 또한, 회절 격자(165)는, 주기적인 슬릿, 도트, 메쉬와, 비주기적인 슬릿, 도트, 메쉬 어느 쪽이라도 사용할 수 있다.
투광성을 가지는 기판(163)은, 석영 등의 투광성을 가지는 기판을 사용할 수 있다. 차광부(164) 및 회절 격자(165)는 크롬이나 산화크롬 등의 광을 흡수하는 차광 재료를 사용하여 형성할 수 있다.
그레이 톤 마스크(159a)에 노광 광을 조사한 경우, 도 25(B)에 나타내는 바와 같이, 차광부(164)에서는 광 투과율(166)은 0%이고, 차광부(164) 및 회절 격자(165)가 형성되어 있지 않은 영역에서는 광 투과율(166)은 100%이다. 또한, 회절 격자(165)에서는, 10%∼70%의 범위로 조정할 수 있다. 회절 격자(165)에서의 광의 투과율은, 회절 격자의 슬릿, 도트, 또는 메쉬의 간격 및 피치의 조정에 의하여 조정할 수 있다.
도 25(C)에 나타내는 바와 같이, 하프 톤 마스크(159b)는, 투광성을 가지는 기판(163) 및 그 위에 형성되는 반투과부(167) 및 차광부(168)로 구성된다. 반투과부(167)는, MoSiN, MoSi, MoSiO, MoSiON, CrSi 등을 사용할 수 있다. 차광부(168)는, 크롬이나 산화크롬 등의 광을 흡수하는 차광 재료를 사용하여 형성할 수 있다.
하프 톤 마스크(159b)에 노광 광을 조사한 경우, 도 25(D)에 나타내는 바와 같이, 차광부(168)에서는 광 투과율(169)은 0%이고, 차광부(168) 및 반투과부(167)가 형성되어 있지 않은 영역에서는 광 투과율(169)은 100%이다. 또한, 반투과부(167)에서는, 10%∼70%의 범위로 조정할 수 있다. 반투과부(167)에서의 광의 투과율의 조정은 반투과부(167)의 재료에 의하여 가능하게 된다.
다계조 마스크를 사용하여 노광한 후, 현상함으로써, 도 24(B)에 나타내는 바와 같이, 막 두께가 다른 영역을 가지는 레지스트 마스크(81)를 형성할 수 있다.
다음에, 레지스트 마스크(81)에 의하여, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(57), 미결정 반도체막(53), 버퍼층(54), 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(55), 및 도전막(65a∼65c)을 에칭하여 분리한다. 이 결과, 도 26(A)에 나타내는 바와 같은, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61), 미결정 반도체막(58), 버퍼층(62), 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(63), 및 도전막(85a∼85c)을 형성할 수 있다. 또한, 도 26(A)(레지스트 마스크(81)를 제외한다)는 도 30(A)의 A-B선에 있어서의 단면도에 상당한다.
다음에, 레지스트 마스크(81)를 애싱(ashing)한다. 그 결과, 레지스트의 면적이 축소하고, 두께가 얇게 된다. 이 때, 막 두께가 얇은 영역의 레지스트(게이트 전극(51)의 일부와 중첩하는 영역)는 제거되고, 도 26(A)에 나타내는 바와 같이, 분리된 레지스트 마스크(86)를 형성할 수 있다.
다음에, 레지스트 마스크(86)를 사용하여 도전막(85a∼85c)을 에칭하여 분리한다. 그 결과, 도 26(B)에 나타내는 바와 같은 한 쌍의 배선(92a∼92c)을 형성할 수 있다. 레지스트 마스크(86)를 사용하여 도전막(85a∼85c)을 습식 에칭하면, 도전막(85a∼85c)이 선택적으로 에칭된다. 그 결과, 도전막이 등방적으로 에칭되기 때문에, 레지스트 마스크(86)보다 면적이 작은 배선(92a∼92c)을 형성할 수 있다.
다음에, 레지스트 마스크(86)를 사용하여, 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(63)을 에칭하여, 한 쌍의 소스 영역 및 드레인 영역(88)을 형성한다. 또한, 그 에칭 공정에서, 버퍼층(62)의 일부도 에칭된다. 일부 에칭된 버퍼층을 버퍼층(87)으로 나타낸다. 또한, 버퍼층(87)에는 오목부가 형성된다. 소스 영역 및 드레인 영역의 형성 공정과 버퍼층의 오목부를 동일 공정으로 형성할 수 있다. 여기서는, 버퍼층(62)의 일부가 레지스트 마스크(81)와 비교하여 면적이 축소된 레지스트 마스크(86)로 일부 에칭되기 때문에, 소스 영역 및 드레인 영역(88)의 외측으로 버퍼층(87)이 돌출한 형상으로 된다. 또한, 배선(92a∼92c)의 단부와, 소스 영역 및 드레인 영역(88)의 단부는 일치하지 않고 어긋나 있고, 배선(92a∼92c)의 단부의 외측에, 소스 영역 및 드레인 영역(88)의 단부가 형성된다. 이 후, 레지스트 마스크(86)를 제거한다.
다음에, 노출하여 있는 버퍼층에 대미지(damage)가 생기지 않고 또 그 버퍼층에 대한 에칭 레이트가 낮은 조건으로 건식 에칭한다. 이 공정에 의하여, 소스 영역과 드레인 영역 사이의 버퍼층 위의 에칭 잔사물, 레지스트 마스크의 잔사, 및 레지스트 마스크의 제거에 사용하는 장치 내의 오염원을 제거할 수 있어, 소스 영역과 드레인 영역 사이의 절연을 확실한 것으로 할 수 있다. 그 결과, 박막트랜지스터의 리크 전류를 저감할 수 있고, 오프 전류가 작고 내압이 높은 박막트랜지스터를 제작할 수 있다. 또한, 에칭 가스에는, 예를 들어, 염소 가스를 사용하면 좋다.
도 26(C)에 나타내는 바와 같이, 배선(92a∼92c)의 단부와, 소스 영역 및 드레인 영역(88)의 단부는 일치하지 않고 어긋난 형상으로 됨으로써, 배선(92a∼92c)의 단부의 거리가 떨어지기 때문에, 배선간의 리크 전류나 단락을 방지할 수 있다. 따라서, 역스테거형의 박막트랜지스터를 제작할 수 있다.
이상의 공정에 의하여, 채널 에치형의 박막트랜지스터(83)를 형성할 수 있다. 또한, 2장의 포토마스크를 사용하여 박막트랜지스터를 형성할 수 있다.
다음에, 도 27(A)에 나타내는 바와 같이, 배선(92a∼92c), 소스 영역 및 드레인 영역(88), 버퍼층(87), 미결정 반도체막(58), 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(61), 및 게이트 절연막(52b) 위에 보호 절연막(76a)을 형성한다. 보호 절연막(76a)은 게이트 절연막(52a, 52b)과 마찬가지로 형성할 수 있다.
다음에, 제 3 포토마스크를 사용하여 형성한 레지스트 마스크를 사용하여 보호 절연막(76a)의 일부를 에칭하여 콘택트 홀을 형성한다. 다음에, 그 콘택트 홀에서 배선(92c)에 접하는 화소 전극(77)을 형성한다. 여기서는, 화소 전극(77)으로서는, 스퍼터링법에 의하여 ITO를 성막한 후, ITO 위에 레지스트를 도포한다. 다음에, 제 4 포토마스크를 사용하여 레지스트를 노광 및 현상하여 레지스트 마스크를 형성한다. 다음에, 레지스트 마스크를 사용하여 ITO를 에칭하여 화소 전극(77)을 형성한다. 또한, 도 27(B)는 도 30(C)의 A-B선의 단면도에 상당한다.
이상에 의하여, 박막트랜지스터, 및 그 박막트랜지스터를 가지고 표시장치에 사용할 수 있는 소자 기판을 형성할 수 있다.
다음에, 콘택트 홀과 용량 소자를 형성하는 경우, 1장의 포토마스크로 형성할 수 있는 공정에 대하여 이하에 나타낸다. 여기서는, 도 30의 C-D선의 단면도를 나타낸다.
도 27(A)에 나타내는 공정 후, 도 28(A)에 나타내는 바와 같이, 보호 절연막(76a) 위에 절연막(101)을 형성한다. 여기서는, 감광성의 유기 수지를 사용하여 절연막(101)을 형성한다. 다음에, 다계조 마스크(160)를 사용하여 절연막(101)을 감광한 후, 현상하여, 도 28(B)에 나타내는 바와 같이, 박막트랜지스터의 배선을 덮는 보호 절연막(76a)을 노출시키는 오목부(111a)와, 용량 배선(51c) 위에 오목부(111b)를 가지는 절연막(102)을 형성한다. 여기서는, 박막트랜지스터의 배선에 있어서는, 절연막(101)을 100% 노광할 수 있고, 또한, 용량 배선(51c) 위에서는, 절연막(101)을 10%∼70%의 범위로 노광할 수 있는 다계조 마스크(160)를 사용한다.
다음에, 보호 절연막(76a) 및 오목부를 가지는 절연막(102)을 전체적으로 에칭(에치백)하여 보호 절연막(76a)의 일부를 에칭하고, 도 29(A)에 나타내는 바와 같이, 배선(92c)을 노출시키는 콘택트 홀(112a)을 형성하는 것과 함께, 용량 배선(51c) 위에 오목부(112b)를 가지는 절연막(103)을 형성한다.
다음에, 절연막(103)을 애싱하여, 콘택트 홀(112a) 및 오목부(112b)의 면적을 넓혀, 콘택트 홀(113a) 및 오목부(113b)를 형성한다. 또한, 보호 절연막(76a)은 감광성 유기 수지로는 형성되지 않고, 무기 절연막으로 형성되기 때문에, 애싱되지 않는다. 따라서, 배선 위에는 상면 형상이 2중의 고리가 되어 있는 콘택트 홀(113a)이 형성된다.
이 후, 화소 전극(77)을 형성하는 것과 함께, 용량 배선(51c), 게이트 절연막(52a, 52b), 보호 절연막(76a), 및 화소 전극(77)으로 구성되는 용량 소자를 형성할 수 있다.
이상의 공정에 의하여, 1장의 다계조 마스크에 의하여 화소 전극 및 배선을 접속하는 콘택트 홀을 형성하는 것과 함께, 용량 소자를 형성할 수 있다.
또한, 도 10(B) 또는 도 26(B)에서, 배선(71a∼71c, 92a∼92c)을 형성한 후, 레지스트 마스크(66, 86)를 제거하고, 배선(71a∼71c, 92a∼92c)을 마스크로 하여 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(63)을 에칭하여도 좋다. 그 결과, 배선(71a∼71c, 92a∼92c)과, 소스 영역 및 드레인 영역(72, 88)의 단부가 일치한 박막트랜지스터를 형성할 수 있다. 여기서는, 도 10(B)의 레지스트 마스크(66)를 제거한 후, 배선(71a∼71c)을 마스크로 하여, 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(63)을 에칭하여, 소스 영역 및 드레인 영역(89)의 단부와 배선(71a∼71c)의 단부가 일치하는 박막트랜지스터를 도 31에 나타낸다.
또한, 본 실시형태에서는, 채널 에치형의 박막트랜지스터를 사용하여 나타내지만, 채널 보호형 박막트랜지스터의 채널 형성 영역에 미결정 반도체막을 사용할 수 있다.
본 실시형태에 의하여, 전기 특성이 뛰어난 역스태거형의 박막트랜지스터, 및 그것을 가지는 표시 기판을 제작할 수 있다.
또한, 본 실시형태에서는, 박막트랜지스터로서 역스태거형 박막트랜지스터를 사용하여 설명하였지만, 이것에 한정되지 않고, 도너가 되는 불순물 원소를 가지는 절연막과 미결정 반도체막의 제작방법을, 순스태거형 박막트랜지스터, 톱 게이트형 박막트랜지스터 등에도 적용할 수 있다. 구체적으로는, 하지막으로서 기능하는 절연막 또는 미결정 반도체막에 도너가 되는 불순물 원소를 함유시키고, 미결정 반도 체막 위에 게이트 절연막 및 게이트 전극을 형성하면, 절연막과의 계면의 결정성을 높인 미결정 반도체막을 가지는 박막트랜지스터를 제작할 수 있다. 따라서, 전기 특성이 뛰어난 박막트랜지스터를 형성할 수 있다.
[실시형태 4]
본 실시형태에서는, 표시장치의 일 형태로서, 실시형태 1에서 나타내는 박막트랜지스터를 가지는 액정 표시장치에 대하여 이하에 나타낸다. 여기서는, VA(Vertical Alignment)형의 액정 표시장치에 대하여 도 32∼도 34를 사용하여 설명한다. VA형의 액정 표시장치란, 액정 패널의 액정 분자의 배열을 제어하는 방식의 1종이다. VA형의 액정 표시장치는, 전압이 인가되어 있지 않은 때 패널면에 대하여 액정 분자가 수직 방향으로 향하는 방식이다. 본 실시형태에서는, 특히, 화소(픽셀)를 몇 개의 영역(서브픽셀)으로 나누어, 상이한 영역에서 각각 다른 방향으로 분자를 배향하도록 고안되어 있다. 이것을 멀티도메인(multi-domain)화 또는 멀티도메인 설계라고 한다. 이하의 설명에서는, 멀티도메인 설계가 고려된 액정 표시장치에 대하여 설명한다.
도 32와 도 33은 VA형 액정 패널의 화소 구조를 나타낸다. 도 33은 기판(600)의 평면도이rh, 도 33 중에 나타내는 절단선 Y-Z에 대응하는 단면 구조를 도 32에 나타낸다. 이하의 설명에서는, 이 양쪽 모두의 도면을 참조하여 설명한다.
이 화소 구조는, 하나의 화소에 복수의 화소 전극(624, 626)이 있고, 각각의 화소 전극(624, 626)에 평탄화 막(622)을 통하여 박막트랜지스터(628, 629)가 접속 되어 있다. 각 박막트랜지스터(628, 629)는 다른 게이트 신호로 구동되도록 구성되어 있다. 즉, 멀티도메인 설계된 화소에 있어서, 각 화소 전극(624, 626)에 인가하는 신호를 독립하여 제어하는 구성을 가진다.
화소 전극(624)은 콘택트 홀(623)에서 배선(618)에 의해 박막트랜지스터(628)와 접속되어 있다. 또한, 화소 전극(626)은 콘택트 홀(627)에서 배선(619)에 의해 박막트랜지스터(629)와 접속되어 있다. 박막트랜지스터(628)의 게이트 배선(602)과, 박막트랜지스터(629)의 게이트 배선(603)에는, 다른 게이트 신호를 줄 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 배선(616)은, 박막트랜지스터(628)와 박막트랜지스터(629)에서 공통으로 사용된다. 박막트랜지스터(628) 및 박막트랜지스터(629)는 실시형태 3에서 나타내는 방법을 사용하여 제작할 수 있다.
화소 전극(624)과 화소 전극(626)의 형상은 다르며, 슬릿(625)에 의하여 분리되어 있다. V자형으로 넓어지는 화소 전극(624)의 외측을 둘러싸도록 화소 전극(626)이 형성되어 있다. 화소 전극(624)과 화소 전극(626)에 인가하는 전압의 타이밍을 박막트랜지스터(628) 및 박막트랜지스터(629)에 의하여 다르게 함으로써, 액정의 배향을 제어한다. 게이트 배선(602)과 게이트 배선(603)에 다른 게이트 신호를 줌으로써, 박막트랜지스터(628)와 박막트랜지스터(629)의 동작 타이밍을 다르게 할 수 있다. 또한, 화소 전극(624, 626) 위에 배향막(648)이 형성되어 있다.
대향 기판(601)에는, 차광막(632), 착색막(636), 대향 전극(640)이 형성되어 있다. 또한, 착색막(636)와 대향 전극(640) 사이에는 평탄화 막(637)이 형성되어, 액정의 배향 흐트러짐을 방지하고 있다. 또한, 대향 전극(640) 위에 배향막(646)이 형성된다. 도 34에 대향 기판 측의 구조를 나타낸다. 대향 전극(640)은 다른 화소들 사이에서 공통화되어 있는 전극이지만, 슬릿(641)이 형성되어 있다. 이 슬릿(641)과, 화소 전극(624) 및 화소 전극(626) 측의 슬릿(625)을 교호로 맞물리도록 배치함으로써, 경사 전계를 효과적으로 발생시켜 액정의 배향을 제어할 수 있다. 이것에 의해, 액정이 배향하는 방향을 장소에 따라 다르게 할 수 있고, 시야각을 넓힌다.
여기서는, 기판, 착색막, 차광막, 및 평탄화 막으로 컬러 필터를 구성한다. 또한, 차광막과 평탄화 막의 어느 한쪽 또는 양쪽 모두는 기판 위에 형성되지 않아도 좋다.
또한, 착색막은 가시광의 파장 범위 중 임의의 파장 범위의 광의 성분을 우선적으로 투과시키는 기능을 가진다. 통사은, 적색 파장 범위의 광, 청색 파장 범위의 광, 및 녹색 파장 범위의 광 각각을 우선적으로 투과시키는 착색막을 조합하여, 컬러 필터에 사용하는 일이 많다. 그러나, 착색막의 조합에 대하여는, 이것에 한정되지 않는다.
화소 전극(624)과 액정층(650)과 대향 전극(640)이 겹침으로써, 제 1 액정 소자가 형성되어 있다. 또한, 화소 전극(626)과 액정층(650)과 대향 전극(640)이 겹침으로써, 제 2 액정 소자가 형성되어 있다. 또한, 1화소에 제 1 액정 소자와 제 2 액정 소자가 제공된 멀티도메인 구조이다.
또한, 여기서는, 액정 표시장치로서, VA(Vertical Alignment)형의 액정 표시 장치를 나타내었지만, 실시형태 1을 사용하여 형성한 소자 기판을 FFS형의 액정 표시장치, IPS형의 액정 표시장치, TN형의 액정 표시장치, 그 외의 액정 표시장치에 사용할 수도 있다.
이상의 공정에 의하여, 액정 표시장치를 제작할 수 있다. 본 실시형태의 액정 표시장치는, 오프 전류가 적고 전기 특성이 뛰어난 역스태거형의 박막트랜지스터를 사용하기 때문에, 콘트라스트가 높고 시인성(視認性)이 높은 액정 표시장치를 제작할 수 있다.
[실시형태 5]
본 실시형태에서는, 표시장치의 일 형태로서, 실시형태 1에서 나타내는 박막트랜지스터를 가지는 발광 표시장치에 대하여 이하에 나타낸다. 여기서는, 발광 표시장치가 가지는 화소의 구성에 대하여 설명한다. 도 35(A)에 화소의 상면도의 일 형태를 나타내고, 도 35(B)에 도 35(A)의 A-B선에 대응하는 화소의 단면 구조의 일 형태를 나타낸다.
발광 장치로서는, 여기서는 일렉트로루미네슨스(electroluminescence)를 이용하는 발광 소자를 가지는 표시장치를 사용하여 나타낸다. 일렉트로루미네슨스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자(前者)는 유기 EL 소자, 후자는 무기 EL 소자라고 불리고 있다. 또한, 여기서는, 박막트랜지스터의 제작공정으로서 실시형태 1을 사용할 수 있다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성 유기 화합물을 함유하는 층에 주입되어, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아갈 때 발광한다. 이러한 메카니즘 때문에, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그의 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것이고, 발광 메카니즘은, 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층 사이에 끼우고, 그것을 전극 사이에 더 끼운 구조이고, 발광 메카니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다. 또한, 제 1 전극에의 신호의 입력을 제어하기 위한 스위칭용 박막트랜지스터, 및 발광 소자의 구동을 제어하는 구동용 박막트랜지스터로서, 채널 에치형의 박막트랜지스터를 사용하여 나타내지만, 채널 보호형의 박막트랜지스터를 적절히 사용할 수도 있다.
도 35(A) 및 도 35(B)에서, 제 1 박막트랜지스터(74a)는 제 1 전극에의 신호의 입력을 제어하기 위한 스위칭용 박막트랜지스터이고, 제 2 박막트랜지스터(74b)는 발광 소자(94)에의 전류 또는 전압의 공급을 제어하기 위한 구동용 박막트랜지스터에 상당한다.
제 1 박막트랜지스터(74a)의 게이트 전극은 주사선으로서 기능하는 배선(51a)에 접속되고, 소스와 드레인 중의 한쪽은 신호선으로서 기능하는 배선(71a ∼71c)에 접속되고, 소스와 드레인 중의 다른 한쪽은 제 2 박막트랜지스터(74b)의 게이트 전극(51b)에 접속된다. 제 2 박막트랜지스터(74b)의 소스와 드레인 중의 한쪽은 전원선(93a∼93c)에 접속되고, 소스와 드레인 중의 다른 한쪽은 표시장치의 제 1 전극(79)에 접속된다. 제 2 박막트랜지스터(74b)의 게이트 전극, 게이트 절연막, 및 전원선(93a)으로 용량 소자(96)를 구성하고, 제 1 박막트랜지스터(74a)의 소스와 드레인 중의 다른 한쪽은 용량 소자(96)에 접속된다.
또한, 용량 소자(96)는, 제 1 박막트랜지스터(74a)가 오프일 때 제 2 박막트랜지스터(74b)의 게이트/소스간 전압 또는 게이트/드레인간 전압(이하, 게이트 전압으로 한다)을 유지하기 위한 용량 소자에 상당하고, 반드시 제공될 필요는 없다.
본 실시형태에서는, 제 1 박막트랜지스터(74a) 및 제 2 박막트랜지스터(74b)를 실시형태 1에 나타내는 박막트랜지스터를 사용하여 형성할 수 있다. 또한, 제 1 박막트랜지스터(74a) 및 제 2 박막트랜지스터(74b)는, 여기서는 n채널형 박막트랜지스터로 형성하지만, 제 1 박막트랜지스터(74a)를 n채널형 박막트랜지스터로 형성하고, 제 2 박막트랜지스터(74b)를 p채널형 박막트랜지스터로 형성하여도 좋다. 또한, 제 1 박막트랜지스터(74a) 및 제 2 박막트랜지스터(74b)를 p채널형 박막트랜지스터로 형성하여도 좋다.
제 1 박막트랜지스터(74a) 및 제 2 박막트랜지스터(74b) 위에 보호 절연막(76)을 형성하고, 보호 절연막(76) 위에 평탄화 막(78)을 형성하고, 평탄화 막(78) 및 보호 절연막(76)에 형성되는 콘택트 홀에서 배선(93f)에 접속하는 제 1 전극(79)이 형성된다. 평탄화 막(78)은, 아크릴, 폴리이미드, 폴리아미드 등의 유 기 수지, 또는 실록산 폴리머를 사용하여 형성하는 것이 바람직하다. 콘택트 홀에서는, 제 1 전극(79)이 요철을 가지기 때문에, 그 영역을 덮고, 또 개구부를 가지는 격벽(91)을 형성한다. 격벽(91)의 개구부에서 제 1 전극(79)과 접하도록 EL 층(92)이 형성되고, EL 층(92)을 덮도록 제 2 전극(93)이 형성되고, 제 2 전극(93) 및 격벽(91)을 덮도록 보호 절연막(95)이 형성된다.
여기서는, 발광 소자로서 상면 사출 구조의 발광 소자(94)를 나타낸다. 상면 사출 구조의 발광 소자(94)는, 제 1 박막트랜지스터(74a) 및 제 2 박막트랜지스터(74b) 위에서도 발광할 수 있기 때문에, 발광 면적을 증대할 수 있다. 그러나, EL 층(92)의 아래에 존재하는 층이 요철을 가지면, 그 요철에서 막 두께 분포가 불균일하게 되어, 제 2 전극(93) 및 제 1 전극(79)이 단락하여, 표시 결함이 된다. 따라서, 평탄화 막(78)을 형성하는 것이 바람직하다.
제 1 전극(79) 및 제 2 전극(93)으로 EL 층(92)을 끼우는 영역이 발광 소자(94)에 상당한다. 도 35(A)에 나타낸 화소의 경우, 발광 소자(94)로부터 발광되는 광은, 테두리 화살표로 나타내는 바와 같이 제 2 전극(93) 측으로 사출된다.
음극으로서 기능하는 제 1 전극(79)은 일 함수가 작고, 또한 광을 반사하는 도전막이라면 공지의 재료를 사용할 수 있다. 예를 들어, Ca, Al, MgAg, AlLi 등이 바람직하다. EL 층(92)은, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 복수의 층으로 구성되는 경우, 제 1 전극(79)에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층한다. 또한, 이들 층을 모두 형성할 필요는 없다. 양극으로서 기능하는 제 2 전극(93)은, 광을 투과하는 투광성을 가지는 도전성 재료를 사용하여 형성하고, 예를 들어, 산화텅스텐을 함유하는 인듐산화물, 산화텅스텐을 함유하는 인듐아연산화물, 산화티탄을 함유하는 인듐산화물, 산화티탄을 함유하는 인듐주석산화물, ITO, 인듐아연산화물, 산화규소를 첨가한 인듐주석산화물 등의 투광성을 가지는 도전막을 사용하여도 좋다.
여기서는, 기판과는 반대 측의 면으로부터 발광을 추출하는 상면 사출 구조의 발광 소자에 대하여 나타내었지만, 기판 측의 면으로부터 발광을 추출하는 하면 사출 구조의 발광 소자나, 기판 측 및 기판과는 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자를 적절히 적용할 수 있다.
또한, 여기서는, 발광 소자로서 유기 EL 소자에 대하여 설명하였지만, 발광 소자로서 무기 EL 소자를 형성할 수도 있다.
또한, 본 실시형태에서는, 발광 소자의 구동을 제어하는 박막트랜지스터(구동용 박막트랜지스터)와 발광 소자가 전기적으로 접속되어 있는 예를 나타내었지만, 구동용 박막트랜지스터와 발광 소자 사이에 전류 제어용 박막트랜지스터가 접속되어 있는 구성이라도 좋다.
이상의 공정에 의하여, 발광장치를 제작할 수 있다. 본 실시형태의 발광 표시장치는, 오프 전류가 적고 전기 특성이 뛰어난 역스태거형 박막트랜지스터를 사용하기 때문에, 콘트라스트가 높고, 시인성이 높은 발광 표시장치를 제작할 수 있다.
[실시형태 6]
다음에, 본 발명의 표시장치의 일 형태인 표시 패널의 구성에 대하여 이하에 나타낸다.
도 36(A)에, 신호선 구동회로(6013)만을 별도로 형성하고, 기판(6011) 위에 형성된 화소부(6012)와 접속하는 표시 패널의 형태를 나타낸다. 화소부(6012) 및 주사선 구동회로(6014)는, 미결정 반도체막을 채널 형성 영역에 사용한 박막트랜지스터를 사용하여 형성한다. 미결정 반도체막을 채널 형성 영역에 사용한 박막트랜지스터보다도 높은 전계효과 이동도가 얻어지는 트랜지스터로 신호선 구동회로를 형성함으로써, 주사선 구동회로보다 높은 구동 주파수가 요구되는 신호선 구동회로의 동작을 안정시킬 수 있다. 또한, 신호선 구동회로(6013)는, 단결정 반도체를 채널 영역에 사용한 트랜지스터, 다결정 반도체를 채널 형성 영역에 사용한 박막트랜지스터, 또는 SOI를 채널 형성 영역에 사용한 트랜지스터이어도 좋다. 화소부(6012)와 신호선 구동회로(6013)와 주사선 구동회로(6014) 각각에 전원 전위, 각종 신호 등이 FPC(6015)를 통하여 공급된다. 또한, 신호선 구동회로(6013)와 FPC(6015) 사이, 또는 신호선 구동회로(6013)와 화소부(6012) 사이에 보호 회로를 설치하여도 좋다. 보호 회로는, 박막트랜지스터, 다이오드, 저항 소자 및 용량 소자 등으로부터 선택된 1종 또는 복수 종의 소자로 구성된다. 또한, 다이오드로서 실시형태 1 또는 실시형태 2에 나타내는 박막트랜지스터를 다이오드 접속한 다이오드를 사용할 수도 있다.
또한, 신호선 구동회로 및 주사선 구동회로를 화소부와 같은 기판 위에 함께 형성하여도 좋다.
또한, 구동회로를 별도로 형성하는 경우, 반드시 구동회로가 형성된 기판을, 화소부가 형성된 기판 위에 접합할 필요는 없고, 예를 들어, FPC 위에 접합하도록 하여도 좋다. 도 36(B)에, 신호선 구동회로(6023)만을 별도로 형성하고, 기판(6021) 위에 형성된 화소부(6022) 및 주사선 구동회로(6024)와 접속하고 있는 표시장치 패널의 형태를 나타낸다. 화소부(6022) 및 주사선 구동회로(6024)는, 미결정 반도체막을 채널 형성 영역에 사용한 박막트랜지스터를 사용하여 형성한다. 신호선 구동회로(6023)는 FPC(6025)를 통하여 화소부(6022)와 접속되어 있다. 화소부(6022)와, 신호선 구동회로(6023)와, 주사선 구동회로(6024) 각각에 전원 전위, 각종 신호 등이 FPC(6025)를 통하여 공급된다. 또한, 신호선 구동회로(6023)와 FPC(6025) 사이, 또는 신호선 구동회로(6023)와 화소부(6022) 사이에 보호 회로를 설치하여도 좋다.
또한, 신호선 구동회로의 일부 또는 주사선 구동회로의 일부만을, 미결정 반도체막을 채널 형성 영역에 사용한 박막트랜지스터를 사용하여 화소부와 동일 기판 위에 형성하고, 나머지를 별도로 형성하여 화소부와 전기적으로 접속하도록 하여도 좋다. 도 36(C)에, 신호선 구동회로가 가지는 아날로그 스위치(6033a)를, 화소부(6032) 및 주사선 구동회로(6034)와 동일 기판(6031) 위에 형성하고, 신호선 구동회로가 가지는 시프트 레지스터(6033b)를 별도로 다른 기판에 형성하여 접합하는 표시장치 패널의 형태를 나타낸다. 화소부(6032) 및 주사선 구동회로(6034)는, 미결정 반도체막을 채널 형성 영역에 사용한 박막트랜지스터를 사용하여 형성한다. 신호선 구동회로가 가지는 시프트 레지스터(6033b)는 FPC(6035)를 통하여 화소 부(6032)와 접속되어 있다. 화소부(6032)와, 신호선 구동회로와, 주사선 구동회로(6034) 각각에, 전원 전위, 각종 신호 등이 FPC(6035)를 통하여 공급된다. 또한, 신호선 구동회로(6033)와 FPC(6035) 사이, 또는 신호선 구동회로(6033)와 화소부(6032) 사이에 보호 회로를 설치하여도 좋다.
도 36(A)∼도 36(C)에 나타내는 바와 같이, 본 실시형태의 표시장치는, 구동회로의 일부 또는 전부를 화소부와 동일 기판 위에, 미결정 반도체막을 채널 형성 영역에 사용한 박막트랜지스터를 사용하여 형성할 수 있다.
또한, 별도로 형성한 기판의 접속 방법은 특별히 한정되지 않고, 공지의 COG 방법, 와이어 본딩 방법, 혹은 TAB 방법 등을 사용할 수 있다. 또한, 접속하는 위치는, 전기적인 접속이 가능하다면, 도 36(A)∼도 36(C)에 나타낸 위치에 한정되지 않는다. 또한, 컨트롤러, CPU, 메모리 등을 별도로 형성하여 접속하도록 하여도 좋다.
또한, 본 발명에서 사용하는 신호선 구동회로는 시프트 레지스터와 아날로그 스위치를 가진다. 또는, 시프트 레지스터와 아날로그 스위치에 더하여, 버퍼, 레벨 시프터, 소스 폴로어(source follower) 등, 다른 회로를 가져도 좋다. 또한, 시프트 레지스터와 아날로그 스위치는 반드시 제공될 필요는 없고, 예를 들어, 시프트 레지스터 대신에 디코더 회로와 같은 신호선의 선택을 할 수 있는 다른 회로를 사용하여도 좋고, 아날로그 스위치 대신에 래치 등을 사용하여도 좋다.
[실시형태 7]
본 발명에 의하여 얻어지는 표시장치 등은 액티브 매트릭스형 표시장치 패널 에 사용할 수 있다. 즉, 이들을 표시부에 구비한 전자 기기 모두에 본 발명을 실시할 수 있다.
이러한 전자 기기로서는, 비디오 카메라 및 디지털 카메라 등의 카메라, 헤드 장착형 디스플레이(고글형 디스플레이), 카 내비게이션 시스템, 프로젝터, 카 스테레오 컴포넌트, 퍼스널 컴퓨터, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기 또는 전자 서적 등) 등을 들 수 있다. 이들의 일례를 도 37(A)∼도 37(D)에 나타낸다.
도 37(A)는 텔레비전 장치이다. 표시 패널을, 도 37(A)에 나타내는 바와 같이, 하우징에 조립하여, 텔레비전 장치를 완성시킬 수 있다. 표시 패널에 의해 주 화면(2003)이 형성되고, 그 외의 부속 설비로서 스피커부(2009), 조작 스위치 등이 구비되어 있다. 이와 같이, 텔레비전 장치를 완성시킬 수 있다.
도 37(A)에 나타내는 바와 같이, 표시 소자를 이용한 표시용 패널(2002)이 하우징(2001)에 조립되고, 수신기(2005)에 의하여 일반 TV 방송의 수신을 비롯하여, 모뎀(2004)을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 일 방향(송신자로부터 수신자) 혹은 쌍방향(송신자와 수신자 사이, 혹은 수신자들끼리)의 정보 통신을 할 수도 있다. 텔레비전 장치의 조작은, 하우징에 설치된 스위치 혹은 별체의 리모트 컨트롤러(2006)에 의해 행할 수 있고, 이 리모트 컨트롤러에도, 출력하는 정보를 표시하는 표시부(2007)가 제공되어 있어도 좋다.
또한, 텔레비전 장치에도, 주 화면(2003) 외에, 서브 화면(2008)을 제 2 표시 패널로 형성하고, 채널이나 음량 등을 표시하는 구성이 부가되어 있어도 좋다. 이 구성에서, 주 화면(2003)을 액정 표시 패널로 형성하고, 서브 화면을 발광 표시 패널로 형성하여도 좋다. 또한, 주 화면(2003)을 발광 표시 패널로 형성하고, 서브 화면을 발광 표시 패널로 형성하고, 서브 화면은 점멸할 수 있는 구성으로 하여도 좋다.
도 38은 텔레비전 장치의 주요한 구성을 나타내는 블록도를 나타낸다. 표시 패널(900)에는, 화소부(921)가 형성되어 있다. 신호선 구동회로(922)와 주사선 구동회로(923)는 표시 패널(900)에 COG 방식에 의해 실장되어 있어도 좋다.
그 외의 외부 회로의 구성으로서, 영상 신호의 입력 측에서는, 튜너(924)에서 수신한 신호 중 영상 신호를 증폭하는 영상 신호 증폭 회로(925)와, 거기로부터 출력되는 신호를 적색, 녹색, 청색의 각 색에 대응한 색 신호로 변환하는 영상 신호 처리 회로(926)와, 그 영상 신호를 드라이버 IC의 입력 사양으로 변환하기 위한 컨트롤 회로(927) 등을 가지고 있다. 컨트롤 회로(927)는, 주사선 측과 신호선 측에 각각 신호를 출력한다. 디지털 구동하는 경우에는, 신호선 측에 신호 분할 회로(928)를 마련함으로써, 입력 디지털 신호를 m개로 분할하여 공급하는 구성으로 하여도 좋다.
튜너(924)에서 수신한 신호 중 음성 신호는 음성 신호 증폭 회로(929)로 보내지고, 그의 출력은 음성 신호 처리 회로(930)를 통하여 스피커(933)에 공급된다. 제어 회로(931)는 수신국(수신 주파수)이나 음량의 제어 정보를 입력부(932)로부터 받아, 튜너(924)나 음성 신호 처리 회로(930)에 그 신호를 송출한다.
물론, 본 발명은 텔레비전 장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여, 철도 역이나 공항 등의 정보 표시판이나, 가두에 있는 광고 표시판 등 대면적의 표시 매체로서도 다양한 용도에 적용할 수 있다.
주 화면(2003) 및 서브 화면(2008)에서, 상기 실시형태에서 설명한 표시장치를 적용함으로써, 텔레비전 장치의 양산성을 높일 수 있다.
도 37(B)는 휴대 전화기(2301)의 일례를 나타낸다. 이 휴대 전화기(2301)는, 표시부(2302), 조작부(2303) 등을 포함하여 구성되어 있다. 표시부(2302)에서는, 상기 실시형태에서 설명한 표시장치를 적용함으로써, 휴대 전화기의 양산성을 높일 수 있다.
또한, 도 37(C)에 나타내는 휴대형 컴퓨터는, 본체(2401), 표시부(2402) 등을 포함한다. 표시부(2402)에, 상기 실시형태에 나타내는 표시장치를 적용함으로써, 컴퓨터의 양산성을 높일 수 있다.
도 37(D)는 탁상 조명 기구이고, 조명부(2501), 전등갓(2502), 가변 암(arm)(2503), 지주(2504), 받침대(2505), 전원(2506)을 포함한다. 본 발명의 발광장치를 조명부(2501)에 사용하여 제작된다. 또한, 조명 기구에는 천정 고정형의 조명 기구 또는 벽걸이형 조명 기구 등도 포함된다. 상기 실시형태에 나타내는 표시장치를 적용함으로써, 양산성을 높일 수 있고, 싼값의 탁상 조명 기구를 제공할 수 있다.
[실시예 1]
유리 기판 위에 게이트 절연막을 형성하고, 도너가 되는 불순물 원소를 포함하는 기체의 하나인 포스핀을 사용하여 플러싱 처리한 후, 미결정 규소막을 성막하 였을 때의 인의 피크 농도를 SIMS로 측정한 결과를 도 39에 나타낸다.
0.7 mm의 유리 기판에, 게이트 절연막의 성막 조건을, RF 전원 주파수를 13.56 MHz, RF 전원의 파워를 50 W로 하고, 성막 온도를 280℃로 하고, 실란 가스 유량과 일산화이질소의 유량을 각각 30 sccm, 1200 sccm로 하고, 40 Pa의 압력으로 하여, 두께 100 nm의 산화질화규소막을 플라즈마 CVD법에 의하여 유리 기판 위에 형성하였다.
다음에, 반응실 내에 포스핀을 포함하는 기체를 도입하여 플러싱 처리하였다. 이 때의 조건을 이하에 나타낸다.
(조건 1)
0.1% PH3(Ar 희석)의 유량 500 sccm
(조건 2)
SiH4의 유량 100 sccm, 0.5% PH3(H2 희석)의 유량 170 sccm
(조건 3)
SiH4의 유량 100 sccm, H2의 유량 153 sccm, 0.5% PH3/H2의 유량 17 sccm
다음에, 미결정 규소막의 성막 조건을, RF 전원 주파수를 13.56 MHz, RF 전원의 파워를 50 W로 하고, 성막 온도를 280℃로 하고, 실란 가스 유량과 수소 유량을 각각 10 sccm, 1500 sccm로 하고, 280 Pa의 압력으로 하여, 두께 50 nm의 미결정 규소막을 플라즈마 CVD법에 의하여 게이트 절연막 위에 성막하였다.
기판을 반응실로부터 반출하고, 불소 라디칼로 반응실 내를 클리닝한 후, 다 시 기판을 반응실에 반입하였다.
다음에, 미결정 규소막 위에 버퍼층으로서 아모르퍼스 실리콘막을 형성하였다. 아모르퍼스 실리콘막의 성막 조건을, RF 전원 주파수를 13.56 MHz, RF 전원의 파워를 60 W로 하고, 성막 온도를 280℃로 하고, 실란 가스 유량과 수소 유량을 각각 280 sccm, 300 sccm로 하고, 170 Pa의 압력으로 하여, 두께 100 nm의 아모르퍼스 실리콘막을 플라즈마 CVD법에 의하여 미결정 규소막 위에 형성하였다. 이 때, 조건 1∼조건 3으로 플러싱 처리한 기판 각각에서 기판 표면으로부터 깊이 방향으로의 2차 이온 질량 분석법(SIMS)으로 측정한 결과를 도 39에 나타낸다.
도 39에서, 세로축은 인의 농도(atoms/cm3), 가로축은 시료(試料)를 에칭한 깊이(nm)를 나타낸다. 또한, 약 70 nm의 깊이까지가 버퍼층인 아모르퍼스 실리콘막이고, 약 70 nm∼120 nm의 깊이까지가 미결정 규소막이며, 약 120 nm∼220 nm의 깊이까지가 게이트 절연막인 산화질화규소막이다.
도 39에서, 미결정 규소막 중의 인 농도를 이하에 나타낸다. 또한, 미결정 규소막과 산화질화규소막과의 계면에 있어서의 인 농도의 피크에서는, 실리콘의 이온 강도에 이상(異常)이 보이기 때문에, 그 영역에서의 인 농도는 고려하지 않는다.
·조건 1의 시료 ‥‥ 5×1016 atoms/cm3∼2×1018 atoms/cm3
·조건 2의 시료 ‥‥ 6×1016 atoms/cm3∼3×1018 atoms/cm3
·조건 3의 시료 ‥‥ 3×1016 atoms/cm3∼2×1017 atoms/cm3
이상으로부터, 포스핀 플러싱 처리를 행한 후, 미결정 규소막을 성막함으로써, 인을 포함하는 미결정 규소막을 형성할 수 있다.
[실시예 2]
유리 기판 위에 도너가 되는 불순물 원소인 인을 포함하는 게이트 절연막을 형성한 후, 미결정 규소막을 성막하였을 때의 인의 피크 농도를 SIMS로 측정한 결과를 도 40에 나타낸다. 여기서는, 인을 포함하는 조건으로 제 1 게이트 절연막으로서 산화질화규소막을 형성하고, 제 2 게이트 절연막으로서 산화질화규소막을 형성하였다.
0.7 mm의 유리 기판에, 제 1 게이트 절연막의 성막 조건을, RF 전원 주파수를 13.56 MHz, RF 전원의 파워를 50 W로 하고, 성막 온도를 280℃로 하고, 40 Pa의 압력으로 하여, 두께 10 nm의 인을 포함하는 산화질화규소막을 플라즈마 CVD법에 의하여 유리 기판 위에 형성하였다. 또한, 이 때의 원료 가스의 유량 조건을 이하에 나타낸다.
(조건 4)
SiH4의 유량 30 sccm, N2O의 유량 1200 sccm, 0.5% PH3(H2 희석)의 유량 60 sccm
(조건 5)
SiH4의 유량 30 sccm, N2O의 유량 1200 sccm, 0.5% PH3(H2 희석)의 유량 6 sccm
다음에, 제 1 게이트 절연막 위에 제 2 게이트 절연막을 형성하였다. 이 때의 조건은, RF 전원 주파수를 13.56MHz, RF 전원의 파워를 50 W로 하고, 성막 온도를 280℃로 하고, 실란 가스 유량과 일산화이질소 유량을 각각 30 sccm, 1200 sccm로 하고, 40 Pa의 압력으로 하여, 두께 100nm의 산화질화규소막을 플라즈마 CVD법에 의하여 유리 기판 위에 형성하였다.
다음에, 미결정 규소막의 성막 조건을, RF 전원 주파수를 13.56 MHz, RF 전원의 파워를 50 W로 하고, 성막 온도를 280℃로 하고, 실란 가스 유량과 수소 유량을 각각 10 sccm, 1500 sccm로 하고, 280 Pa의 압력으로 하여, 두께 50 nm의 미결정 규소막을 플라즈마 CVD법에 의하여 게이트 절연막 위에 형성하였다.
기판을 반응실로부터 반출하고, 불소 라디칼로 반응실 내를 클리닝한 후, 다시 기판을 반응실에 반입하였다.
다음에, 미결정 규소막 위에 버퍼층으로서 아모르퍼스 실리콘막을 형성하였다. 아모르퍼스 실리콘막의 성막 조건을, RF 전원 주파수를 13.56 MHz, RF 전원의 파워를 60 W로 하고, 성막 온도를 280℃로 하고, 실란 가스 유량과 수소 유량을 각각 280 sccm, 300 sccm로 하고, 170 Pa의 압력으로 하여, 두께 100 nm의 아모르퍼스 실리콘막을 플라즈마 CVD법에 의하여 미결정 규소막 위에 형성하였다. 이 때, 조건 4 및 조건 5로 제 1 게이트 절연막을 형성한 기판 각각에서 기판 표면으로부터 깊이 방향으로의 2차 이온 질량 분석법(SIMS)으로 측정한 결과를 도 40에 나타낸다.
도 40에서, 세로축은 인의 농도(atoms/cm3), 가로축은 시료를 에칭한 깊이(nm)를 나타낸다. 또한, 약 70 nm의 깊이까지가 버퍼층인 아모르퍼스 실리콘막이고, 약 70 nm∼120 nm의 깊이까지가 미결정 규소막이며, 약 120 nm∼220 nm의 깊이까지가 게이트 절연막인 산화질화규소막이다.
도 40에서, 미결정 규소막 중의 인 농도를 이하에 나타낸다. 또한, 미결정 규소막과 산화질화규소막과의 계면에 있어서의 인 농도의 피크에서는, 실리콘의 이온 강도에 이상(異常)이 보이기 때문에, 그 영역에서의 인 농도는 고려하지 않는다.
·조건 4의 시료 ‥‥ 3×1016 atoms/cm3∼7×1017 atoms/cm3
·조건 5의 시료 ‥‥ 3×1016 atoms/cm3∼2×1017 atoms/cm3
도 40에서는, 실리콘 표준 시료를 사용하여 정량(定量)하였기 때문에, 산화질화규소막 중에서의 정확한 인의 농도를 측정할 수 없지만, 피크의 형상으로부터, 인이 포함되는지 여부는 예상할 수 있다. 깊이 200 nm∼230 nm에서도, 인 농도의 큰 피크가 있기 때문에, 미결정 규소막과 떨어진 게이트 절연막에 인이 포함되는 것을 알 수 있다.
이상으로부터, 인을 포함하는 게이트 절연막을 형성한 후, 미결정 규소막을 형성함으로써, 게이트 절연막 및 미결정 규소막에 인이 포함되는 것을 알 수 있다. 즉, 인을 포함하는 게이트 절연막 및 미결정 규소막을 형성할 수 있다.
[실시예 3]
플라즈마 CVD장치의 반응실 내에 보호막을 프리코팅한 후, 반응실 내에 유리 기판을 도입하고, 제 1 게이트 절연막 및 제 2 게이트 절연막, 미결정 규소막을 성막, 및 버퍼층으로서 기능하는 아모르퍼스 실리콘막을 성막하였을 때의 인의 피크 농도를 SIMS로 측정한 결과를 도 41에 나타낸다. 여기서는, 제 1 게이트 절연막으로서 질화규소막을 형성하고, 제 2 게이트 절연막으로서 산화질화규소막을 형성하였다.
반응실 내에 보호막을 프리코팅하였다. 이 때의 조건을 이하에 나타낸다.
(조건 6)
보호막으로서, 인을 포함하는 아모르퍼스 실리콘막을 형성하였다. 이 때의 성막 조건을, RF 전원 주파수를 13.56 MHz, RF 전원의 파워를 370 W로 하고, 170 Pa의 압력으로 하여, 두께 50 nm의 인을 포함하는 아모르퍼스 실리콘막을 반응실의 내벽에 성막하였다. 또한, 이 때의 원료 가스의 유량 조건을 이하에 나타낸다.
SiH4의 유량 100 sccm, 0.5% PH3(H2 희석)의 유량 170 sccm
(조건 7)
보호막으로서, 질화규소막, 산화질화규소막, 및 아모르퍼스 실리콘막을 적층하였다. 이 때의 질화규소막의 성막 조건을, RF 전원 주파수를 13.56 MHz, RF 전원의 파워를 370 W로 하고, 실란 유량, 수소 유량, 질소 유량, 암모니아 유량을 각각 10 sccm, 500 sccm, 550 sccm, 140 sccm로 하고, 100 Pa의 압력으로 하여, 두께 110 nm의 질화규소막을 반응실의 내벽에 성막하였다. 또한, 산화질화규소막의 성 막 조건을, RF 전원 주파수를 13.56 MHz, RF 전원의 파워를 50 W로 하고, 성막 온도를 280℃로 하고, 실란 가스 유량과 일산화이질소의 유량을 각각 30 sccm, 1200 sccm로 하고, 40 Pa의 압력으로 하여, 플라즈마 CVD법에 의하여 질화규소막 위에 두께 110 nm의 산화질화규소막을 형성하였다. 아모르퍼스 실리콘막의 성막 조건을, RF 전원 주파수를 13.56 MHz, RF 전원의 파워를 120 W로 하고, 성막 온도를 280℃로 하고, 실란 가스 유량을 300 sccm로 하고, 170 Pa의 압력으로 하여, 플라즈마 CVD법에 의하여 산화질화규소막 위에 두께 200 nm의 아모르퍼스 실리콘막을 형성하였다.
다음에, 반응실 내에 기판을 반입한 후, 0.7 mm의 유리 기판에, 제 1 게이트 절연막의 성막 조건을, RF 전원 주파수를 13.56 MHz, RF 전원의 파워를 370 W로 하고, 성막 온도를 280℃로 하고, 실란 유량, 수소 유량, 질소 유량, 암모니아 유량을 각각 10 sccm, 500 sccm, 550 sccm, 140 sccm로 하고, 100 Pa의 압력으로 하여, 플라즈마 CVD법에 의하여 유리 기판 위에 두께 100 nm의 질화규소막을 형성하였다.
다음에, 제 1 게이트 절연막 위에 제 2 게이트 절연막을 형성하였다. 이 때의 조건은, RF 전원 주파수를 13.56 MHz, RF 전원의 파워를 50 W로 하고, 성막 온도를 280℃로 하고, 실란 가스 유량과 일산화이질소 유량을 각각 30 sccm, 1200 sccm로 하고, 40 Pa의 압력으로 하여, 두께 100 nm의 산화질화규소막을 플라즈마 CVD법에 의하여 유리 기판 위에 형성하였다.
다음에, 미결정 규소막의 성막 조건을, RF 전원 주파수를 13.56 MHz, RF 전원의 파워를 50 W로 하고, 성막 온도를 280℃로 하고, 실란 가스 유량과 수소 유량 을 각각 10 sccm, 1500 sccm로 하고, 280 Pa의 압력으로 하여, 두께 50 nm의 미결정 규소막을 플라즈마 CVD법에 의하여 게이트 절연막 위에 성막하였다.
기판을 반응실로부터 반출하고, 불소 라디칼로 반응실 내를 클리닝한 후, 다시 기판을 반응실에 반입하였다.
다음에, 미결정 규소막 위에 버퍼층으로서 아모르퍼스 실리콘막을 형성하였다. 아모르퍼스 실리콘막의 성막 조건을, RF 전원 주파수를 13.56 MHz, RF 전원의 파워를 60 W로 하고, 성막 온도를 280℃로 하고, 실란 가스 유량과 수소 유량을 각각 280 sccm, 300 sccm로 하고, 170 Pa의 압력으로 하여, 두께 100 nm의 아모르퍼스 실리콘막을 플라즈마 CVD법에 의하여 미결정 규소막 위에 형성하였다. 이 때, 조건 6 및 조건 7로 반응실에 프리코팅한 기판 각각에서, 기판 표면으로부터 깊이 방향으로의 2차 이온 질량 분석법(SIMS)으로 측정한 결과를 도 41에 나타낸다.
도 41에서, 세로축은 인의 농도(atoms/cm3), 가로축은 시료를 에칭한 깊이(nm)를 나타낸다. 또한, 약 70 nm의 깊이까지가 버퍼층인 아모르퍼스 실리콘막이고, 약 70 nm∼120 nm의 깊이까지가 미결정 규소막이며, 약 120 nm∼220 nm의 깊이까지가 게이트 절연막인 산화질화규소막이다.
도 41에서, 미결정 규소막 중의 인 농도를 이하에 나타낸다. 또한, 미결정 규소막과 산화질화규소막과의 계면에 있어서의 인 농도의 피크에서는, 실리콘의 이온 강도에 이상(異常)이 보이기 때문에, 그 영역에서의 인 농도는 고려하지 않는다.
·조건 6의 시료 ‥‥ 5×1016 atoms/cm3∼1×1017 atoms/cm3
·조건 7의 시료 ‥‥ 3×1016 atoms/cm3∼5×1016 atoms/cm3
이상으로부터, 플라즈마 CVD장치의 반응실 내에 인을 포함하는 아모르퍼스 실리콘막을 보호막으로서 프리코팅한 후, 게이트 절연막 및 미결정 규소막을 형성함으로써, 미결정 규소막에 인이 포함되는 것을 알 수 있다.
[실시예 4]
본 실시예에서는, 절연막 위에 형성되는 미결정 규소막에 포함되는 캐리어의 라이프 타임(life time)을 측정하고, 미결정 규소막에 주는 절연막의 영향에 대하여 이하에 나타낸다.
시료 1의 단면 구조를 도 42(A)에 나타낸다. 유리 기판(121) 위에 두께 110 nm의 질화규소막(122)을 성막하고, 그 위에 두께 110 nm의 산화질화규소막(123)을 성막하고, 그 위에 두께 95 nm의 미결정 규소막(124)을 형성하였다.
시료 2의 단면 구조를 도 42(B)에 나타낸다. 유리 기판(121) 위에 두께 110 nm의 질화규소막(122)을 성막하고, 그 위에 두께 110 nm의 산화질화규소막(123)을 성막하고, 그 위에 두께 1 nm의 질화규소막(125)을 성막하고, 그 위에 두께 95 nm의 미결정 규소막(124)을 형성하였다.
시료 3의 단면 구조를 도 42(C)에 나타낸다. 유리 기판(121) 위에 두께 110 nm의 질화규소막(122)을 성막하고, 그 위에 두께 110 nm의 산화질화규소막(123)을 성막하고, 그 위에 두께 3 nm의 질화규소막(126)을 성막하고, 그 위에 두께 95 nm 의 미결정 규소막(124)을 형성하였다.
시료 4의 단면 구조를 도 42(D)에 나타낸다. 유리 기판(121) 위에 두께 110 nm의 질화규소막(122)을 성막하고, 그 위에 두께 110 nm의 산화질화규소막(123)을 성막하고, 그 위에 두께 5 nm의 질화규소막(127)을 성막하고, 그 위에 두께 95 nm의 미결정 규소막(124)을 형성하였다.
시료 5의 단면 구조를 도 42(E)에 나타낸다. 유리 기판(121) 위에 두께 110 nm의 질화규소막(122)을 성막하고, 그 위에 두께 95 nm의 미결정 규소막(124)을 형성하였다.
또한, 질화규소막(122)의 성막 조건은 실시예 3의 제 1 게이트 절연막으로 형성한 질화규소막과 같은 조건이다. 또한, 산화질화규소막(123)은 실시예 3의 제 2 게이트 절연막으로 형성한 산화질화규소막과 같은 조건이다. 미결정 규소막(124)은 실시예 3의 미결정 규소막과 같은 조건이다. 질화규소막(125∼127)은 질화규소막(122)과 같은 성막 조건이다.
시료 1 내지 시료 5를 마이크로파 광 도전 감쇠법(Microwave Photo Conductivity Decay: μ-PCD법)에 의하여, 미결정 규소막에 포함되는 캐리어의 라이프 타임을 측정하였다. μ-PCD법이란, 미결정 규소막에 레이저광을 펄스 조사하여, 미결정 규소막에 과잉의 캐리어가 생성되고부터 그 캐리어가 재결합하여 소멸하기까지의 라이프 타임을 측정하는 방법이다. 캐리어의 생성에 의하여, 미결정 규소막의 도전율이 증가하기 때문에, 미결정 규소막에 조사되는 마이크로파의 반사율이 과잉의 캐리어 밀도에 대응하여 변화한다. 그 마이크로파의 반사율의 감소 시간을 측정함으로써, 캐리어의 라이프 타임을 측정할 수 있다.
본 실시예에서는, 마이크로파를 사용한 폴리실리콘 박막의 결정성 평가 장치(KOBELCO Research Institute, Inc.제)를 사용하여, 시료 1 내지 시료 5에 13.56 MHz의 마이크로파 및 파장이 349 nm인 YLG 레이저의 3배파(波)를 조사하고, 마이크로파의 위상차를 측정하는 전압계로, 캐리어의 발생에 따라 변화하는 마이크로파의 위상차를 측정하였다. 또한, 그 측정값을 도 43에 나타낸다. 또한, 측정값의 피크가 급준(急峻)하기 때문에, 캐리어의 재결합에 의한 소멸 시간을 측정할 수 없다. 그러나, 피크값이 클 수록, 상대적으로 캐리어의 라이프 타임이 길고, 또한 결정성이 좋다. 따라서, 피크값에 의하여 각 시료 캐리어 라이프 타임을 비교하였다.
도 43으로부터, 시료 1, 즉, 미결정 규소막의 하지막에서, 질화규소막과 비교하여 산화질화규소막이 피크값이 크고 캐리어의 라이프 타임이 긴 것을 알 수 있다. 또한, 산화질화규소막 위에 극히 막 두께가 얇은 질화규소막을 성막하여도 캐리어의 라이프 타임이 긴 것을 알 수 있다. 이것으로부터, 미결정 규소막의 하지막을, 산화질화규소막, 또는 산화질화규소막 위에 극히 막 두께가 얇은 질화규소막으로 한 경우, 캐리어의 재결합 중심이 적고, 또한 결함이 적고, 결정성이 높은 것을 알 수 있다. 따라서, 이와 같은 적층 구조를 사용한 박막트랜지스터는, 온 전류가 상승하는 것과 함께, 오프 전류를 억제할 수 있기 때문에, 뛰어난 전류 전압 특성을 나타낸다고 말할 수 있다.
[실시예 5]
본 실시예에서는, 채널 형성 영역에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 사용한 박막트랜지스터에 있어서, 미결정 반도체막에 포함되는 도너 농도 및 박막트랜지스터의 전기 특성에 대하여 계산한 결과를 나타낸다.
또한, 여기서는, 불순물 원소를 첨가하지 않은 미결정 반도체막을 μc-Si(i), 도너가 되는 불순물 원소(예를 들여, 인)를 첨가한 미결정 반도체막을 μc-Si(n-), 불순물 원소를 첨가하지 않은 버퍼층을 a-Si(i), 일 도전형을 부여하는 불순물 원소(예를 들어, 인)를 첨가한 비정질 반도체막을 a-Si(n-), 일 도전형을 부여하는 불순물 원소(예를 들어, 인)를 도전성을 가지는 정도로 대량으로 첨가한 비정질 반도체막을a-Si(n+)로 한다.
미결정 반도체막 또는 비정질 반도체막에 불순물 원소를 첨가한 경우, 불순물 농도란, 단위 체적당 첨가한 불순물 원소의 원자수로 한다. 또한, 첨가한 불순물 원소가 제 5족 원소 또는 제 3족 원소인 경우에, 불순물 농도에 활성화율을 곱하여 산출함으로써, 도너 농도 또는 억셉터 농도를 정의한다. 또한, 활성화율은 미결정 반도체막의 경우에서 40%∼60%, 대표적으로는, 50%, 비정질 반도체막의 경우에서 1%∼5%, 대표적으로는, 3%이다. 따라서, 본 실시예에서 계산된 도너 농도의 2배가 도너가 되는 불순물 원소의 피크 농도가 된다.
다음에, 시뮬레이션(simulation)을 행한 디바이스 모델에 대하여 이하에 나타낸다.
디바이스 시뮬레이션에는, Silvaco사제 디바이스 시뮬레이터 "ATLAS"를 사용한다. 디바이스 시뮬레이션에 사용한 a-Si 및 μc-Si의 모델 파라미터를 표 1에 정리한다. 디바이스 시뮬레이션에서, a-Si 및 μc-Si의 모델화는, 주로 상태 밀도를 정의함으로써 실현하였다. 구체적으로는, a-Si의 모델 파라미터는, 표 1에 나타내는 바와 같은 파라미터를 적절히 정의하고, 역스태거형 a-Si TFT의 DC 특성을 디바이스 시뮬레이터로 계산한다. 또한, μc-Si의 모델 파라미터는, 디바이스 시뮬레이터로 산출한 역스태거형 μc-Si TFT의 DC 특성으로부터 도출(導出)한 최대 전계효과 이동도가, 디바이스 시뮬레이터로 산출한 역스태거형 a-Si TFT의 DC 특성으로부터 도출한 최대 전계효과 이동도의 10배 정도로 되도록, μc-Si의 모델 파라미터를 정의하였다.
| a-Si | μc-Si | |
| 에너지 갭 Eg [eV] | 1.9 | 1.4 |
| 전도대단(端)에서의 억셉터의 상태 밀도 nta [/eV] | 7.4E+21 | 7.4E+20 |
| 가전자대에서의 도너의 상태 밀도 ntd [/eV] | 7.4E+21 | 7.4E+20 |
| 전도대단에서의 억셉터의 상태 밀도의 감쇠 계수 wta | 0.04 | 0.04 |
| 가전자대에서의 도너의 상태 밀도의 감쇠 계수 wtd | 0.04 | 0.04 |
| 가우스 분포에서의 억셉터 준위의 총 상태 밀도 nga [/eV] | 3E+16 | 7E+15 |
| 가우스 분포에서의 도너 준위의 총 상태 밀도 ngd [/eV] | 5E+18 | 5E+17 |
| 가우스 분포에서의 억셉터 준위의 피크 에너지 ega [eV] | 0.5 | 0.5 |
| 가우스 분포에서의 도너 준위의 피크 에너지 egd [eV] | 0.9 | 0.9 |
| 가우스 분포에서의 억셉터의 총 상태 밀도의 감쇠 계수 wga | 0.4 | 0.4 |
| 가우스 분포에서의 도너의 총 상태 밀도의 감쇠 계수 wgd | 0.3 | 0.3 |
다음에, 시뮬레이션을 행한 디바이스 구조를 이하에 나타낸다.
(모델 1)
도 44에 디바이스 구조를 나타낸다. 절연 기판(5000)은 산화규소(유전율 4.1)를 주성분으로 하는 유리 기판(두께 0.5 ㎛)을 가정한다. 또한, 절연 기판의 두께는, 실제의 제조공정에서는 0.5 mm, 0.7 mm 등이 사용되는 일이 많지만, 절연 기판의 하면에 있어서의 전계가 TFT 특성에 영향이 없는 정도로 충분히 두껍게 되도록 하면서 계산 효율을 고려하여 정의한다.
절연 기판(5000) 위에, 알루미늄(Al)(5011)과 몰리브덴(Mo)(5012)과의 적층 구조(합계 두께 150 nm)의 게이트 전극(5010)을 적층한다. 몰리브덴(Mo)의 일 함수는 4.6 eV로 한다. 또한, 도 44의 디바이스 구조에서는, TFT 특성은 게이트 전극의 하층 재료(이번에는 알루미늄(Al))에는 의존하지 않는다. 따라서, 계산의 간략화를 위해, 몰리브덴(Mo)만(두께 150 nm)으로 계산을 행한다.
게이트 전극(5010) 위에, 질화규소(유전율 7.0, 두께 110 nm)(5021)와 산화질화규소(유전율 4.1, 두께 110 nm)(5022)와의 적층 구조의 게이트 절연막(5020)을 적층한다.
게이트 절연막(5020) 위에, μc-Si(n-)(5030)(두께 10 nm, 20 nm, 50 nm의 조건과, 도너 농도 1×1015 atoms/cm3∼5×1017 atoms/cm3의 조건)와, 제 3 a-Si(i)(5040)(두께 90 nm, 80 nm, 50 nm의 조건)를 적층한다. 또한, 제 3 a-Si(i)(5040) 위에, 왼쪽에 제 1 a-Si(i)(5050)(두께 50 nm), 오른쪽에 제 2 a-Si(i)(5070)(두께 50 nm)를 적층한다. 제 1 a-Si(i)∼제 3 a-Si(i)(5040)는 채널 에치층으로서 기능하기 때문에, 오목부를 가진다.
제 1 a-Si(i)(5050)와 제 2 a-Si(i)(5070) 위에 제 1 a-Si(n+)(5060)(두께 50 nm)와 제 2 a-Si(n+)(5080)(두께 50 nm)를 각각 적층한다. 도 44에서, 제 1 a-Si(n+)(5060)와 제 2 a-Si(n+)(5080)과의 거리가 TFT의 채널 길이(L)가 된다. 여기서는, 채널 길이 L = 6 [㎛]로 한다. 또한, 제 1 a-Si(n+)(5060)와 제 2 a-Si(n+)(5080)의 도너 농도는 1×1019 atoms/cm3로 하고, 높은 도전성을 가진다.
제 1 a-Si(n+)(5060)와 제 2 a-Si(n+)(5080) 위에, 몰리브덴(Mo)(5091, 5101)과 알루미늄(Al)(5092, 5102)과의 적층 구조(두께 300 nm)의 소스 전극(5090)과 드레인 전극(5100)을 각각 적층한다. 몰리브덴과 제 1 a-Si(n+)(5060) 및 제 2 a-Si(n+)(5080)과의 사이는 오믹 콘택트를 가정한다. 또한, 도 44의 디바이스 구조에서는, TFT 특성은 소스 전극(5090)과 드레인 전극(5100)의 상층 재료(이번에는 알루미늄(Al))에는 의존하지 않는다. 따라서, 계산을 간략화하기 위해, 소스 전극과 드레인 전극은 몰리브덴(Mo)(두께 300 nm)만으로 하여 계산을 행한다.
(모델 2)
도 52에 디바이스 구조를 나타낸다. 절연 기판(7000) 위에, 알루미늄(Al)(7011)과 몰리브덴(Mo)(7012)과의 적층 구조의 게이트 전극(7010)을 적층한다. 절연 기판(7000)으로부터 게이트 절연막(7020)까지의 적층 구조는 모델 1과 마찬가지이다. 게이트 전극(7010) 위에, 질화규소(7021)와 산화질화규소(7022)와의 적층 구조의 게이트 절연막(7020)을 적층한다.
게이트 절연막(7020) 위에, μc-Si(n-)(7031)(두께 10 nm, 20 nm, 50 nm의 조건, 도너 농도 1×1015 atoms/cm3∼5×1017 atoms/cm3의 조건)와, μc-Si(i)(7032)(두께 20 nm), 및 제 3 a-Si(i)(7040)(두께 70 nm, 60 nm, 30 nm의 조건)를 적층한다.
또한, 제 3 a-Si(i)(7040), 제 1 a-Si(i)(7050), 제 2 a-Si(i)(7070), 제 1 a-Si(n+)(7060), 제 2 a-Si(n+)(7080), 소스 전극(7090), 드레인 전극(7100)의 적층 구조는 모델 1과 마찬가지이다. 제 1 a-Si(n+)(7060)와 제 2 a-Si(n+)(7080) 위에, 몰리브덴(Mo)(7091, 7101)과 알루미늄(Al)(7092, 7102)과의 적층 구조의 소스 전극(7090)과 드레인 전극(7100)을 각각 적층한다.
즉, 모델 1과 비교하여, μc-Si(n-)와 제 3 a-Si(i) 사이에 μc-Si(i)가 형성되어 있는 점이 다르다.
이하에, 디바이스 시뮬레이션을 행한 결과를 나타낸다. 또한, 도 45∼도 51에서, 각 도면의 (A)는 Vd가 1 V일 때, (B)는 Vd가 14 V일 때의 시뮬레이션 결과이다.
도 45∼도 47에, μc-Si(n-)와 a-Si(i)의 막 두께, 및 μc-Si(n-)의 도너 농도를 변화시켜 디바이스 시뮬레이션을 행하였을 때의 DC 특성(Vg-Id 특성, Vd = 1 V, 14 V)의 결과를 정리한다. 또한, 도 45(A) 및 도 45(B)에서는, μc-Si(n-)의 두께를 10 nm, 제 3 a-Si(i)의 두께를 90 nm로 하였다. 또한, 도 46(A) 및 도 46(B)에서는, μc-Si(n-)의 두께를 20 nm로 하고, 제 3 a-Si(i)의 두께를 80 nm로 하였다. 또한, 도 47(A) 및 도 47(B)에서는, μc-Si(n-)의 두께를 50 nm로 하고, 제 3 a-Si(i)의 두께를 50 nm로 하였다. 또한, 도 48∼도 51에, 온 전류, 스레시홀드 전압, S값, 최대 전계효과 이동도의 결과를 각각 정리한다.
도 53∼도 55에, μc-Si(n-)와 a-Si(i)의 막 두께, 및 μc-Si(n-)의 도너 농도를 변화시켜 디바이스 시뮬레이션을 행하였을 때의 DC 특성(Vg-Id 특성, Vd = 1 V, 14 V)의 결과를 정리한다. 또한, 도 53(A) 및 도 53(B)에서는, μc-Si(n-)의 두께를 10 nm, 제 3 a-Si(i)의 두께를 90 nm로 하였다. 또한, 도 54(A) 및 도 54(B)에서는, μc-Si(n-)의 두께를 20 nm로 하고, 제 3 a-Si(i)의 두께를 80 nm로 하였다. 또한, 도 55(A) 및 도 55(B)에서는, μc-Si(n-)의 두께를 50 nm로 하고, 제 3 a-Si(i)의 두께를 50 nm로 하였다. 또한, 도 56∼도 59에, 온 전류, 스레시홀드 전압, S값, 최대 전계효과 이동도의 결과를 각각 정리한다.
디바이스 시뮬레이션을 행한 결과를 기초로, 모델 1 및 모델 2에 있어서의 Vg-Id 특성에 대하여 이하에 나타낸다.
반도체층에 불순물을 첨가하는 것으로써 일어나는 스레시홀드 전압 시프트는, Vg-Id 특성에서는, 도너 농도를 증대함으로써, Id 곡선이 Vg축 방향으로 마이너스 시프트하는 것에 상당한다. 상기의 계산 결과를 나타내는 도 45∼도 47, 도 53∼도 55에서, 상기의 경향이 명료하게 보인다. 또한, 불순물을 첨가하는 반도체층의 막 두께를 증대함으로써, Id 곡선이 Vg축 방향으로 마이너스 시프트하는 양이 증대한다. 이것은, 도너 총수가 증대하고, 도너 준위의 수가 증대하기 때문에, 페르미 에너지가 전도대 에너지(Ec)에 보다 가까워지는 것에 의한다. 즉, 보다 낮은 게이트 전위로 반전층을 형성할 수 있기 때문이다.
디바이스 시뮬레이션을 행한 결과를 기초로, 모델 1 및 모델 2에 있어서의 온 전류에 대하여 이하에 나타낸다.
도 45∼도 47로부터 명료한 바와 같이, 온(ON) 상태에서는, 드레인 전류(Id)는 게이트 전압(Vg)에 대하여 단조(單調) 증가 함수이다. 이것은, 게이트 전압(Vg)을 증대할 수록, 게이트 절연막 계면에 유기(誘起)되는 반도체층의 전도 전자 수가 증대하기 때문이다. 따라서, 도너 농도를 증대시킴으로써, Id 곡선이 Vg축 방향으로 마이너스 시프트하는 것을 고려하면, 온 전류(게이트 전압 Vg = 20 V에서의 드레인 전류)는 증대하게 된다. 또한, 불순물 산란을 고려하면, 드레인 전류는, 감소하지만, 전도 전자 수의 증가의 기여(寄與)가 크기 때문에, 결과로서, 드레인 전류가 증대하게 된다. 또한, 불순물을 첨가하는 반도체층의 막 두께를 증대시킴으로써, 전도에 기여하는 반도체층이 증대하게 된다. 따라서, 온 전류가 증대하게 된다. 상기에서 나타낸 계산 결과를 나타내는 도 48(A) 및 도 48(B), 도 56(A) 및 도 56(B)에서, 상기 경향을 명료하게 볼 수 있다.
또한, 도너 농도가 1×1015 atoms/cm3인 경우, 실질적으로 미결정 반도체막에 도너가 포함되지 않는, 즉, 도너가 되는 불순물 원소가 포함되지 않다고 할 수 있다. 도 48(A) 및 도 48(B), 도 56(A) 및 도 56(B)로부터, 미결정 반도체막에 도너가 포함됨으로써, 온 전류가 상승하는 것을 알 수 있다.
디바이스 시뮬레이션을 행한 결과를 기초로, 모델 1 및 모델 2에 있어서의 스레시홀드 전압에 대하여 이하에 나타낸다.
도너 농도를 증대시킴으로써, 스레시홀드 전압은 마이너스 시프트한다. 상기의 계산 결과를 나타내는 도 49(A) 및 도 49(B), 도 57(A) 및 도 57(B)에서, 상기의 경향이 명료하게 보인다. 또한, 불순물을 첨가하는 반도체층의 막 두께를 증대시킴으로써, 스레시홀드 전압이 마이너스 시프트하는 양이 증대한다. 이것은, 도너 총수가 증대하고, 도너 준위의 수가 증대하기 때문에, 페르미(Fermi) 에너지가 전도대 에너지(Ec)에 보다 가까워지는 것에 의한다. 즉, 보다 낮은 게이트 전위로 반전층을 형성할 수 있기 때문이다.
디바이스 시뮬레이션을 행한 결과를 기초로, 모델 1 및 모델 2에 있어서의 S값에 대하여 이하에 나타낸다.
반도체층에 불순물을 첨가함으로써 불순물 산란이 생기기 때문에, S값은 증대한다. 상기의 계산 결과를 나타내는 도 50(A) 및 도 50(B), 도 58(A) 및 도 58(B)에서, 상기의 경향이 명료하게 보인다. 또한, 불순물을 첨가하는 반도체층의 막 두께를 증대시킴으로써도, S값은 증대한다. 이것은, 불순물 총수가 증대하고, 도너 준위의 수가 증대하기 때문에, 전도 전자가 보다 산란되기 쉽게 되기 때문이라고 생각된다.
디바이스 시뮬레이션을 행한 결과를 기초로, 모델 1 및 모델 2에 있어서의 최대 전계효과 이동도에 대하여 이하에 나타낸다.
최대 전계효과 이동도를 고찰하기 위해서는, 전계효과 이동도에 대하여 더 자세히 고려할 필요가 있다. 그래서, 도 60(A)에 나타내는 바와 같은 디바이스 구조를 고찰한다. 즉, 절연 기판(200), 게이트 전극(202), 게이트 절연막(204), 제 1 반도체층(206), 제 2 반도체층(208), 소스 영역(210), 드레인 영역(212), 소스 전극(214), 드레인 전극(216)으로 구성되는 TFT를 고찰한다.
도 60(B)에서, TFT가 온 상태, 즉, 게이트 전극(202)에 적합한 정전위(正電位)를 인가하고, 소스 전극(214)을 접지 전위로 하고, 드레인 전극(216)에 정전위를 인가한 경우에, 드레인 전극(216)과 소스 전극(214) 사이에 흐르는 드레인 전류가 흐르는 경로를 파선(218)으로 나타낸다.
드레인 전류는, 드레인 전극(216), 드레인 영역(212), 제 2 반도체층(208), 제 1 반도체층(206)의 게이트 절연막(204) 계면 부근, 제 2 반도체층(208), 소스 영역(210), 소스 전극(214)을 경로로 한다. 이 때의 등가 회로를 도 60(C)에 나타낸다. 여기서, 저항 Rs는, 주로 제 2 반도체층(208)의 순방향 저항값, 저항 Rd는 주로 공핍화(空乏化)한 제 2 반도체층(208)의 저항값, 저항 Rc(on)는, 반전한 제 1 반도체층(206)의 저항값이다. 여기서, 반전한 제 1 반도체층(206)이란, 게이트 전극(202)에 전위를 인가함으로써, 게이트 절연막(204)과의 계면에 전도 전자가 유기(誘起)된 상태의 제 1 반도체층(206)을 가리킨다. 또한, 저항 Rs는, 저항 Rd 및 저항 Rc(on)에 비하여 매우 작다고 생각할 수 있다.
여기서, 실제의 디바이스 구조에서는, 저항 Rd는, 대표적으로는, 두께 200 nm 정도의 제 2 반도체층(208)에서 형성된다. 한편, 저항 Rc(on)는, 대표적으로는, 길이 6 ㎛ 정도의 제 1 반도체층(206)에서 형성된다. 따라서, 공핍화한 제 2 반도체층(208)의 단위 길이당의 저항값이, 반전한 제 1 반도체층(206)의 단위 길이당의 저항값의 약 30배보다 큰 경우, 드레인 전류에 대하여, 저항 Rd가 지배적으로 된다고 생각할 수 있다. 또한, 공핍화한 제 2 반도체층(208)의 단위 길이당의 저항값이, 반전한 제 1 반도체층(206)의 단위 길이당의 저항값의 약 30배보다 작은 경우, 드레인 전류에 대하여, 저항 Rc(on)가 지배적으로 된다고 생각할 수 있다.
게이트 전압을 증가시키면, 저항 Rc(on)는 저항 Rd보다 매우 큰 값으로부터 저항 Rd와 같은 정도의 값, 또한 저항 Rd보다 매우 작은 값으로 된다고 생각할 수 있다. 저항 Rc(on)가 저항 Rd보다 매우 큰 값으로부터 저항 Rd와 같은 정도의 값에 걸쳐서는, 저항 Rc(on)의 저하에 따라, 드레인 전류는 급격하게 증대한다고 생각할 수 있다. 한편, 저항 Rc(on)가 저항 Rd보다 매우 작은 값으로 되면, 저항 Rc(on)가 저하하여도, 드레인 전류에의 영향이 작게 된다. 또한, 저항 Rd는 드레인 전압을 증대시킬 수록 저항값이 감소한다고 생각할 수 있다.
전계효과 이동도는, 게이트 전압(Vg)의 증가에 대한 드레인 전류(Id)의 증가율이라고 생각할 수 있다. 즉, 상술한 것에 의하여, 드레인 전압이 낮은(저항 Rd가 높은) 경우, 게이트 전압의 증가에 따라, 전계효과 이동도는 극대값을 가진다. 또한, 드레인 전압이 높은(저항 Rd가 낮은) 경우, 게이트 전압의 증가에 따라, 전계효과 이동도는 단조 증가한다. 이 상태를 도 61에 나타낸다. 여기서, 드레인 전압이 낮은 경우의 전계효과 이동도를 파선(220)으로 나타낸다. 드레인 전압이 낮을 경우에는, 최대 전계효과 이동도는, 도 61에 있어서의 극대값을 도출한다. 또한, 드레인 전압이 높은 경우의 전계효과 이동도를 실선(222)으로 나타낸다. 드레인 전압이 높은 경우에는, 최대 전계효과 이동도는, 도 61에 있어서의 Vg의 최대값에 있어서의 전계효과 이동도를 도출한다.
이상의 것에 더하여, 도너 농도를 증대시킴으로써, Id 곡선이 Vg축 방향으로 마이너스 시프트하는 것을 고려하고, 상기의 계산 결과를 나타내는 도 51(A) 및 도51(B), 도 59(A) 및 도 59(B)의 설명을 한다.
도 51(B), 도 59(B)에 나타내는 바와 같이, 드레인 전압이 높은 경우(Vd = 14 V)는, 도너 농도가 증대할 수록, 최대 전계효과 이동도가 향상된다. 이것은, 도 61에 있어서의 상술한 드레인 전압이 높은 경우의 고찰에 더하여, 불순물 첨가에 의한 스레시홀드 전압의 마이너스 시프트를 고려하면, 용이하게 설명할 수 있다.
한편, 도 51(A), 도 59(A)에 나타내는 바와 같이, 드레인 전압이 낮은 경우(Vd = 1 V)는, 경향이 갈라진다. 먼저, 불순물을 첨가하는 반도체층의 막 두께가 얇은 경우, 예를 들어, 도 51(A) 및 도 59(A)의 μc-Si(n-) 10 nm, 20 nm의 결과는, 도너 농도가 증대할 수록, 최대 전계효과 이동도가 저하한다. 또는, 약간 증가하는 정도이다. 이것은, 상술한 드레인 전압이 낮은 경우의 고찰에 더하여, 불순물 산란의 증대에 의한 전계효과 이동도의 저하를 고려하면, 용이하게 설명할 수 있다.
또한, 불순물을 첨가하는 반도체층의 막 두께가 두꺼운 경우, 예를 들어, 도 51(A)와 도 59(A)의 μc-Si(n-) 50 nm의 결과는, 도너 농도가 증대할 수록, 최대 전계효과 이동도가 증대한다. 불순물을 첨가하는 반도체층의 막 두께를 증대시킴으로써, 전도에 기여하는 반도체층이 증대한다. 따라서, 전계효과 이동도가 증대하게 된다. 도 51(A)와 도 59(A)의 μc-Si(n-) 50 nm에 대하여는, 반도체층의 막 두께 증가에 의한 전계효과 이동도 향상이 불순물 산란의 증대에 의한 전계효과 이동도 저하를 없애었다고 생각할 수 있다.
또한, 도너 농도가 1×1015 atoms/cm3인 경우, 실질적으로, 미결정 반도체막에 도너가 포함되지 않는다. 즉, 도너가 되는 불순물 원소가 포함되지 않는다고 할 수 있다. 도 51(A) 및 도 51(B), 도 59(A) 및 도 59(B)로부터, 미결정 반도체막에 도너가 포함됨으로써, 최대 전계효과 이동도가 상승하는 것을 알 수 있다.
[실시예 6]
본 발명의 박막트랜지스터는 고속으로 동작시킬 수 있기 때문에, 액정 표시장치의 동작 방법에서, 프레임 주파수를 높게 할 수 있다. 여기서는, 프레임 주파수를 4배(예를 들어, 480 Hz, 400 Hz)에 올리고, 화상 데이터를 보간(補間)함으로써, 동화상의 표시 특성이 개선되고, 원활한(smooth) 표시를 행할 수 있는 액정 표시장치의 화소부에 제작할 수 있는 박막트랜지스터의 특성과, 그것을 충족시키는 채널 형성 영역 중의 도너가 되는 불순물 원소의 농도를 구하였다.
또한, 본 시뮬레이션에서 상정하는 액정 표시장치의 사양을 이하에 나타낸다.
·HDTV(화소 수 1920×1080) 1125p 11.7인치(278.4 mm×156.6 mm)
·VA 모드
·화소 용량 88 fF
·게이트 신호선(시트 저항 0.3 Ω/□, 배선 폭 7 ㎛) 저항 11.9 kΩ, 용량 495 pF
·비디오 신호선(시트 저항 0.14 Ω/□, 배선 폭 5 ㎛) 저항 4.4 kΩ, 용량 126 pF
·화소 TFT의 L/W = 6 ㎛/15 ㎛
·게이트 신호선의 구동 전압 24 V
·비디오 신호 4.5 V∼17.5 V
도 62에, 회로 시뮬레이션에 사용한 회로도를 나타낸다. 비디오 신호선(224) 및 게이트 신호선(226)의 기생 용량 및 배선 저항에 따라, 신호의 지연이 최대가 되는 화소 TFT(228)를 상정한다. 도 62에서, Cg, Rg, Cs, Rs는 각각 게이트 신호선(226)의 기생 용량, 게이트 신호선(226)의 배선 저항, 비디오 신호선(224)의 기생 용량, 비디오 신호선(224)의 배선 저항이며, 2단의 p형 회로를 사용하여 회로 시뮬레이션을 행한다.
도 62의 회로에서, 게이트 신호선(226)에 고전위(24 V)를 인가하고, 비디오 신호선(224)에 비디오 신호(17.5 V)를 입력하고, 화소 전극(230)의 전위가 소망의 전위(17.5 V(비디오 신호)-0.1 V = 17.4 V)에 달할 때까지의 지연 시간을 회로 시뮬레이터에 의하여 계산한다. 상기 지연 시간이 3.7 μs(4배속 표시의 경우의 1게이트 선택 기간) 이내이라면, 4배속 표시를 위해 화소 TFT(228)에 요구되는 TFT 특성을 충족시킨다고 생각할 수 있다. 이상의 조작을, 화소 TFT(228)의 모델 파라미터를 변경시키면서 반복함으로써, 화소 TFT(228)에 요구되는 TFT 특성의 필요 조건을 얻는다.
4배속 표시에 필요한 화소 TFT의 특성은, 온 전류가 4.11×10-6 A 이상(Vd = 1 V, Vg = 20 V), 5.54×10-4 A 이상(Vd = 14 V, Vg = 20 V)이다. 스레시홀드 전압이 0.98 V 이하(Vd = 1 V), 1.94 V 이하(Vd = 14 V)이다. S값이 0.836 V/dec 이하(Vd = 1 V), 0.845 V/dec 이하(Vd = 14 V)이다. 전계효과 이동도가 5.46 cm2/Vs 이상(Vd = 1 V), 69.4 cm2/Vs 이상(Vd = 14 V)이다. 또한, 미결정 규소막을 채널 형성 영역에 사용하는 박막트랜지스터는, 아모르퍼스 실리콘을 채널 형성 영역에 사용하는 박막트랜지스터와 비교하여, 스레시홀드 전압 변동이 적기 때문에, 스레시홀드 전압을 -3 V 이상으로 하였다.
도 63(A)에, 실시예 5에서 구한 모델 1의 박막트랜지스터에서, 도너가 되는 불순물 원소를 포함하는 미결정 규소막의 막 두께(10 nm∼50 nm)와, 도너 농도(1×1015 atoms/cm3∼5×1017 atoms/cm3)를 설정한 경우에 충족시키는 스레시홀드 전압을 곡선으로 나타낸다. 상기 TFT 특성의 필요 조건에 따르면, 스레시홀드 전압은 -3 V 이상 1 V 이하이기 때문에, 도너가 되는 불순물 원소를 포함하는 미결정 규소막의 막 두께가 10 nm∼50 nm인 경우, 상기 범위를 충족시키는 도너의 농도는 8×1015 atoms/cm3∼5×1017 atoms/cm3이다. 또한, 여기서는, 도너 농도를 나타내고, 도너 농도는 도너가 되는 불순물 원소의 활성화율에 의존하기 때문에, 도너가 되는 불순물 원소의 농도와는 다르다.
도 63(B)에, 실시예 5에서 구한 모델 2의 박막트랜지스터에서, 도너가 되는 불순물 원소를 포함하는 미결정 규소막의 막 두께(10 nm∼50 nm)와, 도너 농도(1×1015 atoms/cm3∼5×1017 atoms/cm3)를 설정한 경우에 충족시키는 스레시홀드 전압을 곡선으로 나타낸다. 상기 TFT 특성의 필요 조건에 따르면, 스레시홀드 전압은 -3 V 이상 1 V 이하이기 때문에, 도너가 되는 불순물 원소를 포함하는 미결정 규소막의 막 두께가 10 nm∼50 nm인 경우, 상기 범위를 충족시키는 도너의 농도는 2×1015 atoms/cm3∼5×1017 atoms/cm3이다. 또한, 여기서는, 도너 농도를 나타내고, 도너 농도는 도너가 되는 불순물 원소의 활성화율에 의존하기 때문에, 도너가 되는 불순물 원소의 농도와는 다르다.
즉, 도너 농도가 2×1015 atoms/cm3∼5×1017 atoms/cm3인 미결정 규소막을 채널 형성 영역에 사용한 박막트랜지스터를 화소부에 형성하고, 액정 소자의 스위칭으로서 사용함으로써, 4배속 표시가 가능한 액정 표시장치를 제작할 수 있다.
도 1(A)∼도 1(F)는 본 발명의 표시장치의 제작방법을 설명하는 단면도, 및 적층막 중의 피크 농도를 나타내는 도면.
도 2(A)∼도 2(F)는 본 발명의 표시장치의 제작방법을 설명하는 단면도, 및 적층막 중의 피크 농도를 나타내는 도면.
도 3(A) 및 도 3(B)는 본 발명의 표시장치의 제작방법을 설명하는 단면도, 및 적층막 중의 피크 농도를 나타내는 도면.
도 4(A)∼도 4(D)는 본 발명의 표시장치의 제작방법을 설명하는 단면도, 및 적층막 중의 피크 농도를 나타내는 도면.
도 5(A) 및 도 5(B)는 본 발명의 표시장치의 제작방법을 설명하는 단면도, 및 적층막 중의 피크 농도를 나타내는 도면.
도 6은 본 발명의 표시장치의 제작방법을 설명하는 단면도.
도 7(A)∼도 7(D)는 본 발명의 표시장치의 제작방법을 설명하는 단면도, 및 적층막 중의 피크 농도를 나타내는 도면.
도 8은 게이트 절연막 및 미결정 반도체막을 형성하는 공정을 설명하는 타이밍 차트의 일례.
도 9(A)∼도 9(C)는 본 발명의 표시장치의 제작방법을 설명하는 단면도.
도 10(A)∼도 10(C)는 본 발명의 표시장치의 제작방법을 설명하는 단면도.
도 11(A) 및 도 11(B)는 본 발명의 표시장치의 제작방법을 설명하는 단면도.
도 12(A)∼도 12(C)는 본 발명의 표시장치의 제작방법을 설명하는 상면도.
도 13은 게이트 절연막 및 미결정 반도체막을 형성하는 공정을 설명하는 타이밍 차트의 일례.
도 14는 본 발명의 표시장치의 제작방법을 설명하는 단면도.
도 15는 게이트 절연막 및 미결정 반도체막을 형성하는 공정을 설명하는 타이밍 차트의 일례.
도 16은 게이트 절연막 및 미결정 반도체막을 형성하는 공정을 설명하는 타이밍 차트의 일례.
도 17(A) 및 도 17(B)는 본 발명의 표시장치의 제작방법을 설명하는 단면도.
도 18은 게이트 절연막 및 미결정 반도체막을 형성하는 공정을 설명하는 타이밍 차트의 일례.
도 19는 본 발명의 표시장치의 제작방법을 설명하는 단면도.
도 20은 게이트 절연막 및 미결정 반도체막을 형성하는 공정을 설명하는 타이밍 차트의 일례.
도 21은 본 발명의 표시장치의 제작방법을 설명하는 단면도.
도 22는 본 발명에 적용할 수 있는 플라즈마 CVD 장치의 구성을 나타내는 도면.
도 23은 본 발명에 적용할 수 있는 플라즈마 CVD 장치의 구성을 나타내는 도면.
도 24(A) 및 도 24(B)는 본 발명의 표시장치의 제작방법을 설명하는 단면도.
도 25(A)∼도 25(D)는 본 발명에 적용할 수 있는 다계조 마스크를 설명하는 도면.
도 26(A)∼도 26(C)는 본 발명의 표시장치의 제작방법을 설명하는 단면도.
도 27(A) 및 도 27(B)는 본 발명의 표시장치의 제작방법을 설명하는 단면도.
도 28(A) 및 도 28(B)는 본 발명의 표시장치의 제작방법을 설명하는 단면도.
도 29(A)∼도 29(C)는 본 발명의 표시장치의 제작방법을 설명하는 단면도.
도 30(A)∼도 30(C)는 본 발명의 표시장치의 제작방법을 설명하는 상면도.
도 31은 본 발명의 표시장치의 제작방법을 설명하는 단면도.
도 32는 본 발명의 표시장치를 설명하는 단면도.
도 33은 본 발명의 표시장치를 설명하는 상면도.
도 34는 본 발명의 표시장치를 설명하는 상면도.
도 35(A) 및 도 35(B)는 본 발명의 표시장치를 설명하는 상면도 및 단면도.
도 36(A)∼도 36(C)는 본 발명의 표시 패널을 설명하는 사시도.
도 37(A)∼도 37(D)는 본 발명의 표시장치를 사용한 전자 기기를 설명하는 사시도.
도 38은 본 발명의 표시장치를 사용한 전자 기기를 설명하는 도면.
도 39는 본 발명의 미결정 규소막 중의 인 농도를 SIMS로 측정한 결과를 설명하는 도면.
도 40은 본 발명의 미결정 규소막 중의 인 농도를 SIMS로 측정한 결과를 설명하는 도면.
도 41은 본 발명의 미결정 규소막 중의 인 농도를 SIMS로 측정한 결과를 설 명하는 도면.
도 42(A)∼도 42(E)는 시료 1 내지 시료 5의 구조를 설명하는 도면.
도 43은 μ-PCD법에 의해 미결정 규소막의 캐리어의 라이프 타임(life time)을 측정한 결과를 설명하는 도면.
도 44는 시뮬레이션에 사용한 모델을 설명하는 단면도.
도 45(A) 및 도 45(B)는 시뮬레이션에 의하여 구한 DC 특성을 나타내는 도면.
도 46(A) 및 도 46(B)는 시뮬레이션에 의하여 구한 DC 특성을 나타내는 도면.
도 47(A) 및 도 47(B)는 시뮬레이션에 의하여 구한 DC 특성을 나타내는 도면.
도 48(A) 및 도 48(B)는 시뮬레이션에 의하여 구한 온(ON) 전류를 나타내는 도면.
도 49(A) 및 도 49(B)는 시뮬레이션에 의하여 구한 스레시홀드 전압을 나타내는 도면.
도 50(A) 및 도 50(B)는 시뮬레이션에 의하여 구한 S값을 나타내는 도면.
도 51(A) 및 도 51(B)는 시뮬레이션에 의하여 구한 최대 전계효과 이동도를 나타내는 도면.
도 52는 시뮬레이션에 사용한 모델을 설명하는 단면도.
도 53(A) 및 도 53(B)는 시뮬레이션에 의하여 구한 DC 특성을 나타내는 도 면.
도 54(A) 및 도 54(B)는 시뮬레이션에 의하여 구한 DC 특성을 나타내는 도면.
도 55(A) 및 도 55(B)는 시뮬레이션에 의하여 구한 DC 특성을 나타내는 도면.
도 56(A) 및 도 56(B)는 시뮬레이션에 의하여 구한 온 전류를 나타내는 도면.
도 57(A) 및 도 57(B)는 시뮬레이션에 의하여 구한 스레시홀드 전압을 나타내는 도면.
도 58(A) 및 도 58(B)는 시뮬레이션에 의하여 구한 S값을 나타내는 도면.
도 59(A) 및 도 59(B)는 시뮬레이션에 의하여 구한 최대 전계효과 이동도를 나타내는 도면.
도 60(A)∼도 60(C)는 박막트랜지스터 소자 구조 및 등가회로도를 설명하는 도면.
도 61은 박막트랜지스터의 최대 전계효과 이동도를 설명하는 도면.
도 62는 회로 시뮬레이션에 사용한 회로도를 설명하는 도면.
도 63(A) 및 도 63(B)는 미결정 규소막의 막 두께, 도너 농도, 및 스레시홀드 전압을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
50: 기판 51: 게이트 전극
52a: 게이트 절연막 52b: 게이트 절연막
58: 미결정 반도체막 61: 미결정 반도체막
71a: 배선 71b: 배선
71c: 배선 72: 반도체막(소스 영역 및 드레인 영역)
73: 버퍼층
Claims (36)
- 게이트 전극 위의 불순물 원소를 포함하는 게이트 절연막;상기 게이트 절연막 위의 미(微)결정 반도체막;상기 미결정 반도체막 위의 버퍼층; 및상기 버퍼층 위의 한 쌍의 반도체막을 포함하고,상기 불순물 원소는 도너가 되는, 박막트랜지스터.
- 게이트 전극 위의 불순물 원소를 포함하는 게이트 절연막;상기 게이트 절연막 위의 미(微)결정 반도체막;상기 미결정 반도체막 위의 버퍼층; 및상기 버퍼층 위의 한 쌍의 반도체막을 포함하고,상기 버퍼층은 질소를 포함하는 비정질 반도체막을 포함하고,상기 버퍼층은 가장자리 부분보다 더 얇은 중앙 부분을 포함하는, 박막트랜지스터.
- 게이트 전극 위의 게이트 절연막;상기 게이트 절연막 위의 불순물 원소를 포함하는 미(微)결정 반도체막;상기 미결정 반도체막 위의 버퍼층; 및상기 버퍼층 위의 한 쌍의 반도체막을 포함하고,상기 불순물 원소는 도너가 되는, 박막트랜지스터.
- 게이트 전극 위의 게이트 절연막;상기 게이트 절연막 위의 불순물 원소를 포함하는 미(微)결정 반도체막;상기 미결정 반도체막 위의 버퍼층; 및상기 버퍼층 위의 한 쌍의 반도체막을 포함하고,상기 버퍼층은 질소를 포함하는 비정질 반도체막을 포함하고,상기 버퍼층은 가장자리 부분보다 더 얇은 중앙 부분을 포함하는, 박막트랜지스터.
- 게이트 전극 위의 게이트 절연막;상기 게이트 절연막 위의 불순물 원소를 포함하는 제 1 미(微)결정 반도체막;상기 제 1 미결정 반도체막 위의 제 2 미(微)결정 반도체막;상기 제 2 미결정 반도체막 위의 버퍼층; 및상기 버퍼층 위의 한 쌍의 반도체막을 포함하고,상기 불순물 원소는 도너가 되는, 박막트랜지스터.
- 게이트 전극 위의 게이트 절연막;상기 게이트 절연막 위의 불순물 원소를 포함하는 제 1 미(微)결정 반도체막;상기 제 1 미결정 반도체막 위의 제 2 미(微)결정 반도체막;상기 제 2 미결정 반도체막 위의 버퍼층; 및상기 버퍼층 위의 한 쌍의 반도체막을 포함하고,상기 버퍼층은 질소를 포함하는 비정질 반도체막을 포함하고,상기 버퍼층은 가장자리 부분보다 더 얇은 중앙 부분을 포함하는, 박막트랜지스터.
- 게이트 전극 위의 제 1 불순물 원소를 포함하는 게이트 절연막;상기 게이트 절연막 위의 제 2 불순물 원소를 포함하는 미(微)결정 반도체막;상기 미결정 반도체막 위의 버퍼층;상기 버퍼층 위의 한 쌍의 반도체막을 포함하고,상기 제 1 불순물 원소와 상기 제 2 불순물 원소는 도너가 되는, 박막트랜지스터.
- 게이트 전극 위의 제 1 불순물 원소를 포함하는 게이트 절연막;상기 게이트 절연막 위의 제 2 불순물 원소를 포함하는 미(微)결정 반도체막;상기 미결정 반도체막 위의 버퍼층; 및상기 버퍼층 위의 한 쌍의 반도체막을 포함하고,상기 버퍼층은 질소를 포함하는 비정질 반도체막을 포함하고,상기 버퍼층은 가장자리 부분보다 더 얇은 중앙 부분을 포함하는, 박막트랜지스터.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 불순물 원소가 인, 비소, 또는 안티몬인, 박막트랜지스터.
- 제 7 항 또는 제 8 항에 있어서, 상기 제 1 불순물 원소가 인, 비소, 또는 안티몬인, 박막트랜지스터.
- 제 7 항 또는 제 8 항에 있어서, 상기 제 2 불순물 원소가 인, 비소, 또는 안티몬인, 박막트랜지스터.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 2차 이온 질량 분석법(SIMS)에 의해 얻어지는, 상기 불순물 원소의 피크 농도가 6×1015 atoms/cm3 이상 3×1018 atoms/cm3 이하인, 박막트랜지스터.
- 제 7 항 또는 제 8 항에 있어서, 2차 이온 질량 분석법(SIMS)에 의해 얻어지는, 상기 제 1 불순물 원소의 피크 농도와 상기 제 2 불순물 원소의 피크 농도가 6×1015 atoms/cm3 이상 3×1018 atoms/cm3 이하인, 박막트랜지스터.
- 제 5 항 또는 제 6 항에 있어서, 상기 제 2 미결정 반도체막은, 2차 이온 질량 분석법(SIMS)의 검출 한계보다 높은 농도로 상기 불순물 원소를 포함하지 않는, 박막트랜지스터.
- 제 5 항 또는 제 6 항에 있어서, 상기 제 1 미결정 반도체막은, 상기 제 2 미결정 반도체막보다 높은 농도로 상기 불순물 원소를 포함하는, 박막트랜지스터.
- 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,상기 한 쌍의 반도체막의 각각 위에 배선과;상기 배선, 상기 한 쌍의 반도체막, 상기 버퍼층, 및 상기 게이트 절연막 위에서 상기 배선, 상기 한 쌍의 반도체막, 상기 버퍼층, 및 상기 게이트 절연막과 접하는 절연막을 더 포함하는, 박막트랜지스터.
- 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 박막 트랜지스터는 표시장치에 사용되고,상기 표시장치는 카메라, 헤드 장착형 디스플레이, 카 내비게이션 시스템, 프로젝터, 카 스테레오 컴포넌트, 퍼스널 컴퓨터, 휴대형 정보 단말기로 이루어지는 그룹으로부터 선택된 전자 기기에서 사용되는, 박막트랜지스터.
- 박막트랜지스터를 제작하는 방법으로서,불순물 원소를 포함하는 가스와, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스를 도입하여, 게이트 전극 위에, 상기 불순물 원소를 포함하는 게이트 절연막을 형성하는 단계와;실리콘 또는 게르마늄을 포함하는 퇴적성 가스와 수소를 도입하여, 상기 불순물 원소를 포함하는 상기 게이트 절연막 위에 미(微)결정 반도체막을 형성하는 단계를 포함하는, 박막트랜지스터 제작방법.
- 박막트랜지스터를 제작하는 방법으로서,불순물 원소를 포함하는 가스, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스, 및 수소를 도입하여, 플라즈마 CVD 장치의 반응실의 내벽에, 상기 불순물 원소를 포함하는 보호막을 형성하는 단계;상기 보호막을 형성한 후, 상기 반응실 내에, 게이트 전극이 제공된 기판을 반입하는 단계;산소 또는 질소를 포함하는 비(非)퇴적성 가스와 실리콘을 포함하는 퇴적성 가스를 도입하여, 상기 게이트 전극이 제공된 상기 기판 위에 게이트 절연막을 형성하는 단계; 및실리콘 또는 게르마늄을 포함하는 퇴적성 가스와 수소를 도입하여, 상기 게이트 절연막 위에 미(微)결정 반도체막을 형성하는 단계를 포함하는, 박막트랜지스터 제작방법.
- 박막트랜지스터를 제작하는 방법으로서,플라즈마 CVD 장치의 반응실에 불순물 원소를 포함하는 가스를 공급하는 단계;상기 가스를 공급한 후, 산소 또는 질소를 포함하는 비(非)퇴적성 가스와 실리콘을 포함하는 퇴적성 가스를 도입하여, 게이트 전극 위에 상기 불순물 원소를 포함하는 게이트 절연막을 형성하는 단계; 및실리콘 또는 게르마늄을 포함하는 퇴적성 가스와 수소를 도입하여, 상기 게이트 절연막 위에 미(微)결정 반도체막을 형성하는 단계를 포함하는, 박막트랜지스터 제작방법.
- 박막트랜지스터를 제작하는 방법으로서,산소 또는 질소를 포함하는 비(非)퇴적성 가스와 실리콘을 포함하는 퇴적성 가스를 도입하여, 게이트 전극 위에 게이트 절연막을 형성하는 단계;플라즈마 CVD 장치의 반응실에 불순물 원소를 포함하는 가스를 공급하는 단계; 및상기 가스를 공급한 후, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스와 수소를 도입하여, 상기 게이트 절연막 위에, 상기 불순물 원소를 포함하는 미(微)결정 반도체막을 형성하는 단계를 포함하는, 박막트랜지스터 제작방법.
- 박막트랜지스터를 제작하는 방법으로서,산소 또는 질소를 포함하는 비(非)퇴적성 가스와 실리콘을 포함하는 퇴적성 가스를 도입하여, 게이트 전극 위에 제 1 게이트 절연막을 형성하는 단계;플라즈마 CVD 장치의 반응실에 불순물 원소를 포함하는 가스를 공급하는 단계;상기 가스를 공급한 후, 산소 또는 질소를 포함하는 비(非)퇴적성 가스와 실리콘을 포함하는 퇴적성 가스를 도입하여, 상기 제 1 게이트 절연막 위에 상기 불순물 원소를 포함하는 제 2 게이트 절연막을 형성하는 단계; 및실리콘 또는 게르마늄을 포함하는 퇴적성 가스와 수소를 도입하여, 상기 제 2 게이트 절연막 위에 미(微)결정 반도체막을 형성하는 단계를 포함하는, 박막트랜지스터 제작방법.
- 박막트랜지스터를 제작하는 방법으로서,산소 또는 질소를 포함하는 비(非)퇴적성 가스와 실리콘을 포함하는 퇴적성 가스를 도입하여, 게이트 전극 위에 제 1 게이트 절연막을 형성하는 단계;산소 또는 질소를 포함하는 비퇴적성 가스와 실리콘을 포함하는 퇴적성 가스를 도입하여, 상기 제 1 게이트 절연막 위에 제 2 게이트 절연막을 형성하는 단계;플라즈마 CVD 장치의 반응실에 불순물 원소를 포함하는 가스를 공급하는 단계;상기 가스를 공급한 후, 산소 또는 질소를 포함하는 비퇴적성 가스와 실리콘을 포함하는 퇴적성 가스를 도입하여, 상기 제 2 게이트 절연막 위에, 상기 불순물 원소를 포함하는 제 3 게이트 절연막을 형성하는 단계; 및실리콘 또는 게르마늄을 포함하는 퇴적성 가스와 수소를 도입하여, 상기 제 3 게이트 절연막 위에 미(微)결정 반도체막을 형성하는 단계를 포함하는, 박막트랜지스터 제작방법.
- 박막트랜지스터를 제작하는 방법으로서,산소 또는 질소를 포함하는 비(非)퇴적성 가스와 실리콘을 포함하는 퇴적성 가스를 도입하여, 게이트 전극 위에 게이트 절연막을 형성하는 단계;불순물 원소를 포함하는 가스, 실리콘 또는 게르마늄을 포함하는 퇴적성 가스, 및 수소를 도입하여, 상기 게이트 절연막 위에, 상기 불순물 원소를 포함하는 제 1 미(微)결정 반도체막을 형성하는 단계; 및실리콘 또는 게르마늄을 포함하는 퇴적성 가스와 수소를 도입하여, 상기 제 1 미결정 반도체막 위에 제 2 미결정 반도체막을 형성하는 단계를 포함하는, 박막트랜지스터 제작방법.
- 제 18 항 내지 제 24 항 중 어느 한 항에 있어서, 상기 불순물 원소가 인, 비소, 또는 안티몬인, 박막트랜지스터 제작방법.
- 제 18 항 내지 제 23 항 중 어느 한 항에 있어서, 상기 미결정 반도체막을 형성한 후에 상기 미결정 반도체막 위에 버퍼층을 형성하는 단계를 더 포함하는, 박막트랜지스터 제작방법.
- 제 24 항에 있어서, 상기 제 2 미결정 반도체막을 형성한 후에 상기 제 2 미결정 반도체막 위에 버퍼층을 형성하는 단계를 더 포함하는, 박막트랜지스터 제작방법.
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