KR101511494B1 - 다이오드, 및 이것을 갖는 표시장치 - Google Patents

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Abstract

본 발명은 박막 트랜지스터의 오프 전류를 저감하는 것을 목적의 하나로 한다. 또한, 다이오드의 역방향 전류를 저감하는 것을 목적의 하나로 한다. 또한, 박막 트랜지스터를 사용하는 표시장치의 화질의 향상을 목적의 하나로 한다.
게이트 전극 위에, 게이트 절연막을 개재하여 상기 게이트 전극의 단부에 도달하지 않는 내측 영역에 형성된 미결정 반도체막과, 미결정 반도체막의 상면 및 측면을 피복하는 비정질 반도체막과, 비정질 반도체막 위에, 소스 영역 및 드레인 영역을 각각 형성하는 1 도전형의 불순물 원소가 첨가된 불순물 반도체막을 갖고, 미결정 반도체막은, 도너가 되는 불순물 원소를 포함하는 박막 트랜지스터이다.
다이오드, 표시장치, 미결정 반도체막, 비정질 반도체막, 박막 트랜지스터

Description

다이오드, 및 이것을 갖는 표시장치{DIODE AND DISPLAY DEVICE COMPRISING DIODE}
본 발명은, 다이오드, 및 이것을 갖는 표시장치에 관한 것이다.
최근, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(두께 수십 내지 수백nm 정도)을 사용하여 박막 트랜지스터를 구성하는 기술이 주목받고 있다. 박막 트랜지스터는 IC나 전기광학장치같은 전자 디바이스에 널리 응용되고, 특히 화상표시장치의 스위칭 소자로서 개발이 서둘러지고 있다.
화상표시장치의 스위칭 소자로서, 비정질 반도체막을 사용한 박막 트랜지스터, 결정 입경이 100nm 이상의 다결정 반도체막을 사용한 박막 트랜지스터 등이 사용되고 있다. 다결정 반도체막의 형성 방법으로서는, 펄스 발진의 엑시머 레이저 빔을 광학계에 의해 선형으로 가공하여, 비정질규소막에 대하여 선형 빔을 주사시키면서 조사하여 결정화하는 기술이 알려져 있다.
또한, 화상표시장치의 스위칭 소자로서, 결정 입경이 1nm 내지 100nm 정도의 미결정 반도체막을 사용한 박막 트랜지스터가 사용되고 있다(특허문헌 1 및 2).
[특허문헌 1] 일본 공개특허공보 제(평)4-242724호
[특허문헌 2] 일본 공개특허공보 2005-49832호
다결정 반도체막을 사용한 박막 트랜지스터는, 비정질 반도체막을 사용한 박막 트랜지스터와 비교하여 전계효과 이동도가 2자리수 이상 높고, 반도체 표시장치의 화소부와 그 주변의 구동회로를 동일 기판 위에 일체 형성할 수 있다고 하는 이점을 갖고 있다. 그러나, 비정질 반도체막을 사용한 경우와 비교하여, 반도체막의 결정화를 위해서 공정이 복잡화되기 때문에, 그 만큼 수율이 저감되고, 비용이 높아진다고 하는 문제가 있다.
또한, 미결정 반도체막을 채널 형성 영역에 사용한 역스태거형의 박막 트랜지스터는, 비정질 반도체막을 채널 형성 영역에 사용한 역스태거형의 박막 트랜지스터와 비교하여, 온 전류를 향상시키는 것이 가능하지만, 그와 더불어, 오프 전류도 상승하여 버린다. 오프 전류가 높은 박막 트랜지스터를 사용한 표시장치는, 콘트라스트가 저하되는 동시에, 소비 전력도 높아진다고 하는 문제가 있다.
상술한 문제를 감안하여, 본 발명은, 박막 트랜지스터의 오프 전류를 저감하는 것을 목적의 하나로 한다. 또한, 다이오드의 역방향 전류를 저감하는 것을 목적의 하나로 한다. 또한, 표시장치의 화질의 향상을 목적의 하나로 한다.
본 발명의 하나는, 게이트 전극 위에, 게이트 절연막을 개재하여 상기 게이트 전극의 단부에 도달하지 않는 내측 영역에 형성된 미결정 반도체막과, 미결정 반도체막의 상면 및 측면을 피복하는 비정질 반도체막과, 비정질 반도체막 위에, 소스 영역 및 드레인 영역을 각각 형성하는 1 도전형의 불순물 원소가 첨가된 불순물 반도체막을 갖고, 미결정 반도체막은, 도너가 되는 불순물 원소를 포함하는 것을 특징으로 하는 박막 트랜지스터이다.
미결정 반도체막의 소스 영역 및 드레인 영역측의 말단부는, 비정질 반도체막, 불순물 반도체막과 겹쳐 있어도 좋다. 또한, 미결정 반도체막의 단부의 일부가 소스 전극 또는 드레인 전극에 덮여 있어도 좋다. 또한, 비정질 반도체막의 단부는, 소스 전극 및 드레인 전극의 외측에 노출되어 있어도 좋다.
본 발명의 하나는, 게이트 전극 위에, 게이트 절연막을 개재하여 상기 게이트 전극의 단부에 도달하지 않는 내측 영역에 형성되고, 또한 도너가 되는 불순물 원소가 첨가된 미결정 반도체막과, 미결정 반도체막의 상면 및 측면을 피복하는 비정질 반도체막과, 비정질 반도체막 위에, 소스 영역 또는 드레인 영역을 형성하는 1 도전형의 불순물 원소가 첨가된 불순물 반도체막과, 불순물 반도체막에 접하는 배선과, 공통선을 갖고, 게이트 전극 및 배선은 도전막으로 접속되는 다이오드이다.
본 발명의 하나는, 게이트 전극 위에, 게이트 절연막을 개재하여 상기 게이트 전극의 단부에 도달하지 않는 내측 영역에 형성되고, 또한 도너가 되는 불순물 원소가 첨가된 미결정 반도체막과, 미결정 반도체막의 상면 및 측면을 피복하는 비정질 반도체막과, 비정질 반도체막 위에, 소스 영역 또는 드레인 영역을 형성하는 1 도전형의 불순물 원소가 첨가된 불순물 반도체막과, 불순물 반도체막에 접하는 배선과, 공통선을 갖고, 게이트 전극 및 배선은 제 1 도전막으로 접속되고, 비정질 반도체막 또는 미결정 반도체막과 공통선이 제 2 도전막으로 접속되는 다이오드이다.
또, 미결정 반도체막의 소스 영역 또는 드레인 영역측의 말단부는, 비정질 반도체막, 불순물 반도체막과 겹쳐 있어도 좋다. 또한, 비정질 반도체막의 단부의 일부가 소스 전극 또는 드레인 전극에 덮여 있어도 좋다. 또한, 비정질 반도체막의 단부는, 소스 전극 및 드레인 전극의 외측에 노출되어 있어도 좋다.
본 발명에 있어서, 미결정 반도체막에 겹쳐 비정질 반도체막이 형성되어 있어도 좋다.
또한, 본 발명에 있어서, 미결정 반도체막은, 미결정 실리콘막, 미결정 게르마늄막, 또는 미결정 실리콘게르마늄막이어도 좋다. 또한, 미결정 반도체막은, 미결정 실리콘막 및 미결정 게르마늄막의 적층 구조이어도 좋다. 또한, 미결정 반도체막은, 도너가 되는 불순물 원소가 첨가된 결정립과, 결정립을 덮는 게르마늄막이어도 좋다. 또한, 미결정 반도체막 대신에, 비정질 게르마늄막, 또는 비정질 실리콘 게르마늄막을 사용하여도 좋다.
또한, 도너가 되는 불순물 원소는, 인, 비소, 또는 안티몬이다.
또한, 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터(TFT)를 화소부, 또 구동회로에 사용하여 표시장치를 제작한다. 본 발명의 미결정 반도체막은, 게이트 절연막과의 계면에서의 결정성이 높기 때문에, 상기 미결정 반도체막을 사용한 박막 트랜지스터는, 그 전계효과 이동도가 2.5 내지 10㎠/V·sec로, 비정질 반도체막을 사용한 박막 트랜지스터의 5 내지 20배의 전계효과 이동도를 갖고 있기 때문에, 구동회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체 형성하여, 시스템온패널을 형성할 수 있다.
또한, 표시장치로서는, 발광 장치나 액정표시장치를 포함한다. 발광 장치는 발광소자를 포함하고, 액정표시장치는 액정소자를 포함한다. 발광소자는, 전류 또는 전압에 의해서 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 유기 EL(일렉트로루미네선스) 및 무기 EL이 포함된다.
또한, 표시장치는, 표시소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또 본 발명의 하나는, 상기 표시장치를 제작하는 과정에서의, 표시소자가 완성되기 전의 1형태에 상당하는 소자기판에 관하여, 상기 소자기판은, 전류를 표시소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자기판은, 구체적으로는, 표시소자의 화소전극만이 형성된 상태이어도 좋고, 화소전극이 되는 도전막을 성막한 후이고, 에칭하여 화소전극을 형성하기 전의 상태이어도 좋고, 모든 형태가 적합하다.
또, 본 명세서 중에서의 표시장치란, 화상표시 디바이스, 발광 디바이스, 또는 광원(조명장치 포함함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC(Flexible printed circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP의 먼저 프린트 배선판이 형성된 모듈, 또는 표시소자에 COG(Chip On Glass) 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시장치에 포함하는 것으로 한다.
본 발명에 의해, 박막 트랜지스터의 오프 전류를 저감할 수 있다. 또한, 온 전류 및 전계효과 이동도가 높고, 또한, 오프 전류를 저감한 박막 트랜지스터를 제작할 수 있다. 또한, 다이오드의 역방향 전류를 저감할 수 있다. 또한, 고전압 인가시의 스위칭 속도가 빠른 다이오드를 제작할 수 있다. 이 때문에, 표시장치의 화질을 향상시킬 수 있다.
본 발명의 실시형태에 관해서, 도면을 사용하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 여러가지로 변경할 수 있는 것은 당업자이면 용이하게 이해된다. 따라서, 본 발명은 이하에 개시하는 실시형태의 기재내용에 한정하여 해석되는 것은 아니다. 이하에 설명하는 본 발명의 구성에 있어서, 같은 것을 가리키는 부호는 다른 도면간에서 공통으로 사용한다.
(실시형태 1)
본 실시형태에서는, 이동도 및 온 전류가 높고, 또한 오프 전류가 낮은 박막 트랜지스터의 제작 공정에 관해서, 이하에 개시한다. 본 실시형태에서는, 도 14에 도시하는 표시장치의 소자기판(1300)의 상면도에 있어서, 화소부(1331)의 각 화소에 형성되는 박막 트랜지스터, 화소전극, 및 용량소자의 제작 공정을 이하에 개시한다.
도 14의 화소부(1331)의 1화소의 박막 트랜지스터 및 화소전극이 접속하는 영역의 확대도를 도 5에 도시하고, 도 5의 Q-R의 단면도를 도 1 내지 도 3에 도시 하고, S-T의 단면도를 도 4에 도시한다.
도 1a에 도시하는 바와 같이, 기판(50) 위에 게이트 전극(51), 용량 배선(56)을 형성하고, 게이트 전극(51), 용량 배선(56) 위에, 게이트 절연막(52a, 52b)을 형성한다.
기판(50)은, 바륨붕규산유리, 알루미노붕규산유리, 또는 알루미노실리케이트 유리 등, 퓨전법이나 플로트법으로 제작되는 무알칼리유리기판, 세라믹 기판 외에, 본 제작 공정의 처리온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 또한, 스테인레스합금 등의 금속 기판의 표면에 절연막을 형성한 기판을 적용하여도 좋다.
게이트 전극(51), 용량 배선(56)은, 스퍼터링법, CVD법, 도금법, 인쇄법, 액적토출법 등을 사용하여 형성한다. 여기에서는, 기판(50) 위에 도전막으로서 몰리브덴막을 스퍼터링법에 의해 성막하고, 제 1 포토마스크를 사용하여 형성한 레지스트 마스크를 사용하여 기판(50) 위에 형성된 도전막을 에칭하여 게이트 전극(51), 용량 배선(56)을 형성한다.
게이트 전극(51)은, 금속 재료로 형성된다. 금속 재료로서는 알루미늄, 크롬, 티타늄, 탄탈륨, 몰리브덴, 구리 등이 적용된다. 게이트 전극(51)의 적합한 예는, 알루미늄 또는 알루미늄과 배리어 금속의 적층 구조체에 의해서 형성된다. 배리어 금속으로서는, 티타늄, 몰리브덴, 크롬 등의 고융점 금속이 적용된다. 배리어 금속은 알루미늄의 힐록(hillock) 방지, 산화 방지를 위해서 형성하는 것이 바람직하다.
게이트 전극(51)은 두께 50nm 이상 300nm 이하로 형성한다. 게이트 전극(51)의 두께를 50nm 이상 100nm 이하로 하는 것으로, 후에 형성되는 미결정 게르마늄막이나 배선의 단락 방지가 가능하다. 또한, 게이트 전극(51)의 두께를 150nm 이상 300nm 이하로 하는 것으로, 게이트 전극(51)의 저항율을 저감하는 것이 가능하고, 대면적화가 가능하다.
또, 게이트 전극(51) 위에는 미결정 반도체막이나 배선을 형성하기 때문에, 단락 방지를 위해서 말단부가 테이퍼형이 되도록 가공하는 것이 바람직하다. 또, 도시하지 않지만 이 공정에서 게이트 전극에 접속하는 배선, 용량 배선, 공통선 등도 동시에 형성할 수 있다.
게이트 절연막(52a, 52b)은 각각, CVD법이나 스퍼터링법 등을 사용하여, 두께 50 내지 150nm의 산화규소막, 질화규소막, 산화질화규소막, 또는 질화산화규소막으로 형성할 수 있다. 여기에서는, 게이트 절연막(52a)으로서 질화규소막 또는 질화산화규소막을 형성하고, 게이트 절연막(52b)으로서 산화규소막 또는 산화질화규소막을 형성하여 적층하는 형태를 도시한다. 또, 게이트 절연막을 2층으로 하지 않고, 게이트 절연막을, 산화규소막, 질화규소막, 산화질화규소막, 또는 질화산화규소막의 단층으로 형성할 수 있다. 또한, 게이트 절연막을, 상기 절연막을 사용하여 3층 구조로 할 수 있다.
게이트 절연막(52a)을 질화규소막, 또는 질화산화규소막을 사용하여 형성하는 것으로, 기판(50)과 게이트 절연막(52a)의 밀착력이 높아지고, 기판(50)으로서 유리기판을 사용한 경우, 기판(50)으로부터의 불순물이 미결정 반도체막에 확산되 는 것을 방지하는 것이 가능하고, 또 게이트 전극(51)의 산화 방지가 가능하다. 즉, 막 벗겨짐을 방지할 수 있는 동시에, 후에 형성되는 박막 트랜지스터의 전기 특성을 향상시킬 수 있다. 또한, 게이트 절연막(52a, 52b)은 각각 두께 50nm 이상이면, 게이트 전극(51)의 요철에 의한 피복율의 저감을 완화하는 것이 가능하기 때문에 바람직하다.
여기에서는, 산화질화규소막이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 것으로, 레더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 조성범위로서 산소가 50 내지 70원자%, 질소가 0.5 내지 15원자%, 실리콘이 25 내지 35원자%, 수소가 0.1 내지 10원자%의 범위로 포함되는 것을 말한다. 또한, 질화산화규소막이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 것으로, RBS 및 HFS를 사용하여 측정한 경우에, 조성범위로서 산소가 5 내지 30원자%, 질소가 20 내지 55원자%, 실리콘이 25 내지 35원자%, 수소가 10 내지 30원자%의 범위로 포함되는 것을 말한다. 단, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100원자%로 하였을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기한 범위 내에 포함되는 것으로 한다.
다음에, 게이트 절연막(52b) 위에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45)을 형성한다. 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58)으로서는, 인, 비소, 안티몬 등의 도너가 되는 불순물 원소를 포함하고, 미결정 실리콘막, 미결정 게르마늄막, 미결정 실리콘게르마늄 등이 있다.
여기에서의 미결정 반도체막이란, 비정질과 결정 구조(단결정, 다결정을 포함함)의 중간적인 구조의 반도체를 포함하는 막이다. 이 반도체는, 자유 에너지적으로 안정된 제 3 상태를 갖는 반도체이고, 단거리질서를 갖고 격자 변형을 갖는 결정질의 것이고, 입경이 0.5 내지 20nm의 기둥형 또는 바늘형 결정이 기판 표면에 대하여 법선방향으로 성장하고 있다. 또한, 복수의 미결정 반도체의 사이에 비단결정 반도체가 존재하고 있다. 미결정 반도체의 대표적인 예인 미결정 실리콘은, 그 라만 스펙트럼이 단결정 실리콘을 나타내는 520cm-1보다도 저파수측으로 시프트하고 있다. 즉, 단결정 실리콘을 나타내는 520cm-1과 어모퍼스 실리콘을 나타내는 480cm-1의 사이에 미결정 실리콘의 라만스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단하기 위해서 수소 또는 할로겐을 적어도 1원자% 또는 그 이상 포함시키고 있다. 흔히, 헬륨, 아르곤, 크립톤, 네온 등의 희가스 원소를 포함시켜 격자 변형을 더욱 조장시키는 것으로, 안정성이 증가하여 양호한 미결정 반도체막을 얻을 수 있다. 이러한 미결정 반도체막에 관한 기술은, 예를 들면, 미국특허4,409,134호에서 개시되어 있다.
도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58)의 두께는, 1nm 이상 200nm 이하, 바람직하게는 1nm 이상 100nm 이하, 바람직하게는 1mm 이상 50nm 이하, 바람직하게는 10nm 이상 25nm 이하로 형성한다. 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58)의 두께를 1nm 이상 50nm 이하로 하는 것으로, 완전 공핍형의 박막 트랜지스터를 제작할 수 있다.
미결정 반도체막에 포함되는 도너가 되는 불순물 원소의 농도는, 6×1015cm-3 이상 3×1018cm-3 이하, 바람직하게는 1×1016cm-3 이상 3×1018cm-3 이하, 바람직하게는 3×1016cm-3 이상 3×1017cm-3 이하로 한다. 미결정 반도체막(58)에 포함되는 도너가 되는 불순물 원소의 농도를 상기 범위로 함으로써, 게이트 절연막(52b) 및 미결정 반도체막(58)의 계면에서의 결정성을 높이는 것이 가능하고, 미결정 반도체막(58)의 저항율을 저감하는 것이 가능하기 때문에, 전계효과 이동도가 높고, 온 전류가 높은 박막 트랜지스터를 제작할 수 있다. 또, 미결정 반도체막에 포함되는 도너가 되는 불순물 원소의 피크 농도를 6×1015cm-3 미만으로 하면, 도너가 되는 불순물 원소의 양이 불충분하고, 전계효과 이동도, 및 온 전류의 상승을 바랄 수 없다. 또한, 미결정 반도체막에 포함되는 도너가 되는 불순물 원소의 피크 농도를 3×1018cm-3보다 크게 하면, 임계치 전압이 게이트 전압의 마이너스측으로 시프트하여 버려, 박막 트랜지스터로서의 동작을 하지 않기 때문에, 도너가 되는 불순물 원소의 농도는, 6×1015cm-3 이상 3×1018cm-3 이하, 바람직하게는 1×1016cm-3 이상 3×1018cm-3 이하, 바람직하게는 3×1016cm-3 이상 3×1017cm-3 이상인 것이 바람직하다.
또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58)의 산소 농도, 및 질소 농도는, 도너가 되는 불순물 원소의 농도의 10배 미만, 대표적으로는 3×1019atoms/㎤ 미만, 더욱 바람직하게는 3×1018atoms/㎤ 미만, 탄소의 농도를 3× 1018atoms/㎤ 이하로 하는 것이 바람직하다. 산소, 질소, 및 탄소가 미결정 반도체막에 혼입되는 농도를 저감하는 것으로, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58)의 결함의 생성을 억제할 수 있다. 또, 산소, 또는 질소가 미결정 반도체막 중에 들어가 있으면, 결정화하기 어렵다. 이 때문에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58) 중의 산소 농도, 또는 질소 농도가 비교적 낮고, 또한 도너가 되는 불순물 원소가 포함되는 것으로, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58)의 결정성을 높일 수 있다.
또한, 본 실시형태의 도너가 되는 불순물 원소가 포함되는 미결정 반도체막(58)에는, 도너가 되는 불순물 원소가 포함되기 때문에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58)에, 억셉터가 되는 불순물 원소를, 성막과 동시에, 또는 성막 후에 첨가하는 것으로, 임계치 제어를 하는 것이 가능해진다. 억셉터가 되는 불순물 원소로서는, 대표적으로는 붕소이고, B2H6, BF3 등의 불순물 기체를 1ppm 내지 1000ppm, 바람직하게는 1 내지 100ppm의 비율로 수소화규소에 혼입시키면 좋다. 그리고 붕소의 농도는, 도너가 되는 불순물 원소의 10분의 1정도, 예를 들면 1×1014 내지 6×1016atoms/㎤로 하면 좋다.
플라즈마 CVD 장치의 반응실 내에서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소를 혼합하여, 글로방전 플라즈마에 의해, 미결정 반도체막(45)을 형성한다. 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대하여, 수소의 유량을 10 내지 2000배, 바람직하게는 50 내지 200배로 희석하여 미결정 반도체 막을 형성한다. 기판의 가열온도는 100℃ 내지 300℃, 바람직하게는 120℃ 내지 220℃에서 행한다. 또한, 상기 원료가스와 함께, 인, 비소, 안티몬 등을 포함하는 기체를 혼합하는 것으로, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 형성할 수 있다. 여기에서는, 실란과, 수소 및/또는 희가스와 함께 포스핀을 혼합하여, 글로방전 플라즈마에 의해, 인을 포함하는 미결정 실리콘막을 형성할 수 있다.
도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45)의 형성 공정에서 글로방전 플라즈마의 생성은, 3MHz부터 30MHz, 대표적으로는 13.56MHz, 27.12MHz의 고주파 전력, 또는 30MHz보다 크고 300MHz 정도까지의 VHF대의 고주파 전력, 대표적으로는 60MHz를 인가하는 것으로 행하여진다. 또한, 예를 들면 주파수가 1GHz나, 2.45GHz의 고주파 플라즈마를 사용할 수 있다.
또한, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 대표적인 예로서는, SiH4, Si2H6, GeH4, Ge2H6 등이 있다.
또, 도너가 되는 불순물 원소를 포함하는 반도체막(47)을 형성하는 대신에, 도너가 되는 불순물 원소를 포함하지 않는 반도체막을 형성하고, 게이트 절연막(52b)으로서 도너가 되는 불순물 원소를 포함하는 절연막을 형성하여도 좋다. 예를 들면, 도너가 되는 불순물 원소(인, 비소, 또는 안티몬)를 포함하는 산화규소막, 질화규소막, 산화질화규소막, 또는 질화산화규소막 등을 사용하여 형성할 수 있다. 또한, 게이트 절연막(52b)을 적층 구조로 하는 경우, 미결정 반도체막(45) 에 접하는 층 또는 기판(50)에 접하는 층에 도너가 되는 불순물 원소를 첨가하여도 좋다.
게이트 절연막(52b)으로서 도너가 되는 불순물 원소를 포함하는 절연막의 형성 방법으로서는, 절연막의 원료기체와 함께, 도너가 되는 불순물 원소를 포함하는 기체를 사용하여 절연막을 형성하면 좋다. 예를 들면, 실란, 암모니아, 및 포스핀을 사용한 플라즈마 CVD법에 의해 인을 포함하는 질화규소를 형성할 수 있다. 또한, 실란, 일산화이질소, 및 암모니아, 및 포스핀을 사용한 플라즈마 CVD법에 의해, 인을 포함하는 산화질화규소막을 형성할 수 있다.
또한, 게이트 절연막(52b)을 형성하기 전에, 성막장치의 반응실 내에 도너가 되는 불순물 원소를 포함하는 기체를 흘려, 기판(50) 표면 및 반응실 내벽에 도너가 되는 불순물 원소를 흡착시켜도 좋다. 이 후, 게이트 절연막(52b)을 형성하는 것으로, 도너가 되는 불순물 원소를 받아들이면서 절연막이 퇴적되기 때문에, 도너가 되는 불순물 원소를 포함하는 게이트 절연막을 형성할 수 있다.
또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45)을 형성하기 전에, 성막장치의 반응실 내에 도너가 되는 불순물 원소를 포함하는 기체를 흘려, 게이트 절연막(52b) 및 반응실 내벽에 도너가 되는 불순물 원소를 흡착시켜도 좋다. 이 후, 미결정 반도체막을 퇴적시키는 것으로, 도너가 되는 불순물 원소를 받아들이면서 미결정 반도체막이 퇴적되기 때문에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45)을 형성할 수 있다.
또, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 형성하기 위해 서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와 함께, 실리콘 또는 게르마늄을 포함하는 플루오르화물가스를 사용하여도 좋다. 이 경우, 실란의 유량에 대하여, 플루오르화실란의 유량을 0.1 내지 50배, 바람직하게는 1 내지 10배로 한다. 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45)을 형성하기 위해서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와 함께, 실리콘 또는 게르마늄을 포함하는 플루오르화물가스를 사용하는 것으로, 미결정 반도체막의 결정 성장에서의 비정질 반도체 성분을 불소 라디칼이 에칭하기 때문에, 결정성이 높아 결정 성장이 일어난다. 즉, 결정성이 높은 미결정 반도체막을 형성할 수 있다.
또한, 실란 등의 가스 중에 GeH4, GeF4 등의 수소화게르마늄, 플루오르화게르마늄을 혼합하여 에너지 밴드폭을 0.9 내지 1.1eV로 조절한 실리콘게르마늄막을 형성하여도 좋다. 실리콘에 게르마늄을 첨가하면 박막 트랜지스터의 온도 특성을 바꿀 수 있다.
또한, 본 실시형태의 도너가 되는 불순물 원소를 포함하는 미결정 반도체막에는, 도너가 되는 불순물 원소가 포함되기 때문에, 박막 트랜지스터의 채널 형성 영역으로서 기능하는 미결정 반도체막에 대해서는, 억셉터가 되는 불순물 원소를, 성막과 동시에, 또는 성막 후에 첨가하는 것으로, 임계치 제어를 하는 것이 가능해진다. 억셉터가 되는 불순물 원소로서는, 대표적으로는 붕소이고, B2H6, BF3 등의 불순물 기체를 1ppm 내지 1000ppm, 바람직하게는 1 내지 100ppm의 비율로 실리콘 또는 게르마늄을 포함하는 퇴적성 기체에 혼입시키면 좋다. 그리고 붕소의 농도 는, 도너가 되는 불순물 원소의 10분의 1정도, 예를 들면 1×1014 내지 6×1016atoms/㎤로 하면 좋다.
또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막의 성막처리에 있어서는, 실란 및 수소 외에, 반응가스에 헬륨을 첨가하여도 좋다. 헬륨은 24.5eV로 모든 기체 중에서 가장 높은 이온화 에너지를 가져, 그 이온화 에너지보다도 조금 낮고, 약 20eV의 준위로 준안정 상태이기 때문에, 방전 지속 중에 있어서는, 이온화에는 그 차(差)인 약 4eV밖에 필요로 하지 않는다. 이 때문에 방전 개시 전압도 모든 기체 중 가장 낮은 값을 나타낸다. 이러한 특성으로부터, 헬륨은 플라즈마를 안정적으로 유지할 수 있다. 또한, 균일한 플라즈마를 형성할 수 있기 때문에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 퇴적하는 기판의 면적이 커져도 플라즈마 밀도의 균일화를 도모하는 효과를 갖는다.
다음에, 제 1 버퍼층(54)을 형성한다. 제 1 버퍼층(54)으로서는, 어모퍼스 실리콘막, 어모퍼스 실리콘게르마늄막 등으로 형성한다. 제 1 버퍼층(54)의 두께는, 10 내지 100nm, 바람직하게는 30 내지 50nm로 한다.
제 1 버퍼층(54)은, 실리콘, 또는 게르마늄을 포함하는 퇴적성 기체를 사용한 플라즈마 CVD법에 의해 비정질 반도체막을 형성할 수 있다. 또는, 실리콘, 또는 게르마늄을 포함하는 퇴적성 기체에, 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 1종 또는 복수종의 희가스 원소로 희석하여 비정질 반도체막을 형성할 수 있다. 또는, 실란가스의 유량의 1배 이상 10배 이하, 더욱 바람직하게는 1배 이상 5배 이 하의 유량의 수소를 사용하여, 수소를 포함하는 비정질 반도체막을 형성할 수 있다. 또한, 상기 수소화 반도체막에, 불소, 염소, 브롬, 또는 요오드 등의 할로겐을 첨가하여도 좋다.
또한, 제 1 버퍼층(54)은, 타깃으로 실리콘, 게르마늄 등을 사용하여 수소, 또는 희가스로 스퍼터링하여 비정질 반도체막을 형성할 수 있다.
도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45)의 표면에, 제 1 버퍼층(54)으로서, 비정질 반도체막, 또 수소, 질소, 또는 할로겐을 포함하는 비정질 반도체막을 형성하는 것으로, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45)에 포함되는 결정립의 표면의 자연산화를 방지하는 것이 가능하다. 특히, 비정질 반도체와 미결정립이 접하는 영역에서는, 국부 응력에 의해 균열이 생기기 쉽다. 이 균열이 산소에 노출되면 결정립은 산화되어, 산화규소가 형성된다. 그러나, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45)의 표면에 제 1 버퍼층(54)을 형성하는 것으로, 미결정립의 산화를 막을 수 있다.
또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45)을 형성한 후, 플라즈마 CVD법에 의해 제 1 버퍼층(54)을 300℃ 내지 400℃의 온도로 성막하는 것이 바람직하다. 이 성막처리에 의해 수소가 미결정 반도체막(45)에 공급되어, 미결정 반도체막(45)을 수소화한 것과 동등한 효과를 얻을 수 있다. 즉, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45) 위에 제 1 버퍼층(54)을 퇴적시킴으로써, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45)에 수소를 확산시켜, 댕글링 본드의 종단을 할 수 있다.
다음에, 제 1 버퍼층(54) 및 게이트 절연막(52b) 위에 레지스트를 도포하고, 제 2 포토마스크를 사용한 포토리소그래피 공정에 의해 상기 레지스트를 노광현상하여, 레지스트 마스크를 형성한다. 다음에, 상기 레지스트 마스크를 사용하여, 제 1 버퍼층(54), 및 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45)을 에칭하여, 도 1b에 도시하는 바와 같이, 제 1 버퍼층(62), 및 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58)을 형성한다. 이 때, 도 4a에 도시하는 바와 같이, 게이트 전극(51)(게이트 배선)과, 후에 형성되는 소스 배선이 교차하는 영역에도, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(59) 및 제 1 버퍼층(64)을 형성한다. 또, 도 1b는, 도 5a의 Q-R의 단면도에 상당하고, 도 4a는, 도 5a의 S-T의 단면도에 상당한다.
다음에, 도 1c에 도시하는 바와 같이, 제 1 버퍼층(62) 및 게이트 절연막(52b) 위에 제 2 버퍼층(41) 및 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(55)을 형성한다.
제 2 버퍼층(41)은, 제 1 버퍼층(54)과 같이 형성할 수 있다. 이 때의 제 2 버퍼층(41)은, 후의 소스 영역 및 드레인 영역의 형성 프로세스에 있어서, 일부 에칭되는 경우가 있지만, 그 때에, 제 2 버퍼층(41)의 일부가 잔존하는 두께로 형성하는 것이 바람직하다. 대표적으로는, 30nm 이상 500nm 이하, 바람직하게는 50mm 이상 200mm 이하의 두께로 형성하는 것이 바람직하다.
박막 트랜지스터에 대한 인가 전압이 높은(예를 들면 15V 정도) 표시장치, 대표적으로는 액정표시장치에 있어서, 제 1 버퍼층(54) 및 제 2 버퍼층(41)을 두껍 게 형성하면, 소스 드레인 내압(耐庄)이 높아지고, 박막 트랜지스터의 게이트 전압에 높은 전압이 인가되어도 박막 트랜지스터의 열화를 저감할 수 있다.
제 1 버퍼층(54) 및 제 2 버퍼층(41)은, 비정질 반도체막을 사용하여 형성하거나, 또는, 수소, 또는 할로겐을 포함하는 비정질 반도체막으로 형성하기 때문에, 에너지갭이, 불순물 원소를 포함하는 미결정 반도체막(45)과 비교하여 크고, 또한 저항율이 높고, 이동도가 미결정 반도체막(45)의 1/5 내지 1/10로 낮다. 이 때문에, 후에 형성되는 박막 트랜지스터에 있어서, 소스 영역 및 드레인 영역과, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45)의 사이에 형성되는 제 1 버퍼층 및 제 2 버퍼층은 고저항 영역으로서 기능하고, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45)이 채널 형성 영역으로서 기능한다. 이 때문에, 박막 트랜지스터의 오프 전류를 저감할 수 있다. 상기 박막 트랜지스터를 표시장치의 스위칭 소자로서 사용한 경우, 표시장치의 콘트라스트를 향상시킬 수 있다.
1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(55)은, n채널형의 박막 트랜지스터를 형성하는 경우에는, 대표적인 불순물 원소로서 인을 첨가하면 좋고, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체에 PH3 등의 불순물 기체를 첨가하면 좋다. 또한, p채널형의 박막 트랜지스터를 형성하는 경우에는, 대표적인 불순물 원소로서 붕소를 첨가하면 좋고, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체에 B2H6 등의 불순물 원소를 포함하는 기체를 원료가스에 첨가하면 좋다. 인 또는 붕소의 농도를 1×1019 내지 1×1021cm-3으로 하는 것으로, 배선(71a 내지 71c) 과 오믹 콘택트하는 것이 가능하고, 소스 영역 및 드레인 영역으로서 기능한다. 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(55)은, 미결정 반도체막, 또는 비정질 반도체막으로 형성할 수 있다. 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(55)은 2nm 이상 50nm 이하의 두께로 형성한다. 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막의 막 두께를, 얇게 하는 것으로 스루풋을 향상시킬 수 있다.
다음에, 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(55) 위에 레지스트 마스크를 형성한다. 레지스트 마스크는, 포토리소그래피 기술에 의해 형성한다. 여기에서는, 제 3 포토마스크를 사용하여, 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(55) 위에 도포된 레지스트를 노광현상하여, 레지스트 마스크를 형성시킨다.
다음에, 레지스트 마스크를 사용하여 제 2 버퍼층(41), 및 1 도전형을 부여하는 불순물이 첨가된 불순물 반도체막(55)을 에칭하여 분리하여, 도 2a에 도시하는 바와 같이, 섬 형상의 제 2 버퍼층(42) 및 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(63)을 형성한다. 이 때, 도 4b에 도시하는 바와 같이, 게이트 전극(게이트 배선)과, 후에 형성되는 소스 배선이 교차하는 영역에도, 제 2 버퍼층(44), 및 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(65)을 형성한다. 이 후, 레지스트 마스크를 제거한다. 또, 도 2a는, 도 5b의 Q-R의 단면도에 상당하고, 도 4b는, 도 5b의 S-T의 단면도에 상당한다.
제 2 버퍼층(42)이, 도너가 되는 불순물 원소를 포함하는 미결정 반도체 막(58)을 덮음으로써, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58)과 후에 형성되는 배선이 접하지 않게 되기 때문에, 제 1 버퍼층(62) 위에 형성되는 배선과 미결정 반도체막(58)의 사이의 리크 전류를 저감하는 것이 가능하다.
다음에, 도 2b에 도시하는 바와 같이, 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(63) 및 게이트 절연막(52b) 위에 도전막(65a 내지 65c)을 형성한다. 도전막(65a 내지 65c)은, 스퍼터링법, CVD법, 인쇄법, 액적토출법, 증착법 등을 사용하여 형성한다.
도전막(65a 내지 65c)은, 알루미늄, 또는 구리, 실리콘, 티타늄, 네오듐, 스칸듐, 몰리브덴 등의 내열성 향상 원소 또는 힐록 방지원소가 첨가된 알루미늄 합금의 단층 또는 적층으로 형성하는 것이 바람직하다. 또한, 1 도전형을 부여하는 불순물 원소가 첨가된 소스 영역 및 드레인 영역(72)과 접하는 측의 막을, 티타늄, 탄탈, 몰리브덴, 텅스텐, 또는 이들의 원소의 질화물로 형성하고, 그 위에 알루미늄 또는 알루미늄 합금을 형성한 적층 구조로 하여도 좋다. 또, 알루미늄 또는 알루미늄 합금의 상면 및 하면을, 티타늄, 탄탈, 몰리브덴, 텅스텐, 또는 이들의 원소의 질화물로 끼워넣은 적층 구조로 하여도 좋다. 여기에서는, 도전막으로서는, 배선(71a 내지 71c)의 3층이 적층한 구조를 나타내고, 배선(71a, 71c)에 몰리브덴막, 도전막(71b)에 알루미늄막을 사용한 구조나, 배선(71a, 71c)에 티타늄막, 도전막(71b)에 알루미늄막을 사용한 구조를 나타낸다.
다음에, 도전막(65c) 위에 제 4 포토마스크를 사용한 포토리소그래피 공정에 의해 레지스트 마스크를 형성한다.
다음에, 레지스트 마스크를 사용하여 도전막(65a 내지 65c)을 에칭하여, 도 2c에 도시하는 바와 같이, 한 쌍의 배선(71a 내지 71c)(소스 전극 및 드레인 전극으로서 기능함), 용량전극(71d 내지 71f)을 형성한다.
이 때, 도 4c에 도시하는 바와 같이, 제 2 버퍼층(44), 및 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(65), 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(59), 제 1 버퍼층(64)을 개재하여, 게이트 전극(51)(게이트 배선) 및 배선(71a 내지 71c)이 교차한다. 이 때문에, 게이트 전극(51)(게이트 배선) 및 배선(71a 내지 71c)이 교차하는 영역에서의 기생용량을 저감할 수 있다.
다음에, 레지스트 마스크를 사용하여 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(63)을 에칭하여 분리한다. 이 결과, 도 2c에 도시하는 바와 같은, 한 쌍의 소스 영역 및 드레인 영역(72)을 형성할 수 있다. 또, 상기 에칭 공정에 있어서, 제 2 버퍼층(42)의 일부도 에칭한다. 일부 에칭된, 오목부가 형성된 제 2 버퍼층을 제 2 버퍼층(43)으로 개시한다. 소스 영역 및 드레인 영역의 형성 공정과, 제 2 버퍼층의 오목부를 동일 공정에서 형성할 수 있다. 제 2 버퍼층(43)의 오목부의 깊이를, 제 2 버퍼층(43)의 가장 막 두께가 두꺼운 영역의 1/2 내지 1/3으로 하는 것으로, 소스 영역 및 드레인 영역의 거리를 떨어뜨리는 것이 가능하기 때문에, 소스 영역 및 드레인 영역의 사이에서의 리크 전류를 저감할 수 있다. 이 후, 레지스트 마스크를 제거한다.
다음에, 노출되어 있는 제 2 버퍼층(43)에 데미지가 생기지 않고, 또한 상기 제 2 버퍼층(43)에 대한 에칭 레이트가 낮은 조건으로 드라이 에칭하여도 좋다. 이 공정에 의해, 소스 영역 및 드레인 영역간의 제 2 버퍼층(43) 위의 에칭 잔사물, 레지스트 마스크의 잔사, 및 레지스트 마스크의 제거에 사용하는 장치 내의 오염원을 제거하는 것이 가능하고, 소스 영역 및 드레인 영역간의 절연을 확실한 것으로 할 수 있다. 이 결과, 박막 트랜지스터의 리크 전류를 저감하는 것이 가능하고, 오프 전류가 작고, 내압이 높은 박막 트랜지스터를 제작하는 것이 가능하다. 또, 에칭가스로는 예를 들면 염소가스를 사용하면 좋다.
이상의 공정에 의해, 채널 에치형의 박막 트랜지스터(74)를 형성할 수 있다.
또, 도 2c는, 도 5c의 Q-R의 단면도에 상당하고, 도 4c는 도 5c의 S-T의 단면도에 상당한다. 도 5c에 도시하는 바와 같이, 소스 영역 및 드레인 영역(72)의 말단부는, 배선(71c)의 말단부의 외측에 위치하는 것을 알 수 있다. 또한, 게이트 전극 위에 있어서, 미결정 반도체막, 제 1 버퍼층(64), 제 2 버퍼층(44), 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(65)을 개재하여, 배선이 중첩되어 있기 때문에, 게이트 전극의 요철의 영향이 적고, 피복율의 저감 및 리크 전류를 저감할 수 있다.
다음에, 도 3a에 도시하는 바와 같이, 배선(71a 내지 71c), 소스 영역 및 드레인 영역(72), 제 2 버퍼층(43), 및 게이트 절연막(52b) 위에 보호 절연막(76)을 형성한다. 보호 절연막(76)은, 게이트 절연막(52a, 52b)과 같이 형성할 수 있다. 또, 보호 절연막(76)은, 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염불순물의 침입을 막기 위한 것으로, 치밀한 막이 바람직하다. 또한, 보호 절연막(76)에 질화규소막을 사용하는 것으로, 제 2 버퍼층(43) 중의 산소 농도를 5× 1019atoms/㎤ 이하, 바람직하게는 1×1019atoms/㎤ 이하로 할 수 있고, 제 2 버퍼층(43)의 산화를 방지할 수 있다.
다음에, 보호 절연막(76) 위에 절연막(101)을 형성한다. 여기에서는, 감광성의 유기수지를 사용하여 절연막(101)을 형성한다. 다음에, 제 5 포토마스크를 사용하여, 절연막(101)을 감광한 후, 현상하여, 보호 절연막(76)을 노출시키는 절연막(102)을 형성한다. 다음에, 절연막(102)을 사용하여 보호 절연막(76)을 에칭하여, 도 3b에 도시하는 바와 같이, 배선(71c)의 일부를 노출하는 콘택트 홀(111)과, 용량전극(71f)을 노출시키는 콘택트 홀(112)을 형성한다.
다음에, 도 3c에 도시하는 바와 같이, 콘택트 홀(111, 112)에, 배선(71c) 및 용량전극(71f)에 접하는 화소전극(77)을 형성한다. 또한, 게이트 절연막(52a, 52b), 용량전극(71d 내지 71f), 및 화소전극(77)으로 용량소자(106)를 형성할 수 있다. 여기에서는, 절연막(102) 위에 도전막을 형성한 후, 제 6 포토마스크를 사용한 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여 도전막을 에칭하여, 화소전극(77)을 형성한다.
화소전극(77)은, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐석산화물, 인듐석산화물, 인듐아연산화물, 산화규소를 첨가한 인듐석산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소전극(77)으로서, 도전성 고분자(도전성 중합체라고도 함)를 포함 하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소전극은, 시트저항이 10000Ω/?이하, 파장 550nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 O.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자공액계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
여기에서는, 화소전극(77)으로서는, 스퍼터링법에 의해 ITO를 성막한 후, ITO 위에 레지스트를 도포한다. 다음에, 제 6 포토마스크를 사용하여 레지스트를 노광 및 현상하여, 레지스트 마스크를 형성한다. 다음에, 레지스트 마스크를 사용하여 ITO를 에칭하여 화소전극(77)을 형성한다.
이상으로부터, 박막 트랜지스터를 형성할 수 있다. 또한, 표시장치에 사용하는 것이 가능한 소자기판을 형성할 수 있다.
본 실시형태에서 제작하는 박막 트랜지스터의 채널 형성 영역은, 미결정 반도체막으로 형성되어 있기 때문에, 표시장치의 구동 주파수를 높게 하는 것이 가능하고, 패널 사이즈의 대면적화나 화소의 고밀도화에도 충분히 대응할 수 있다. 또한, 대면적 기판에 있어서, 상기 박막 트랜지스터를 제작할 수 있다.
또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막과 배선의 사이에, 버퍼층이 형성되어 있기 때문에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막과 배선의 사이에서의 리크 전류를 저감할 수 있다. 또한, 소스 영역 및 드레인 영역과, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막의 사이에 비정질 반도체막으로 형성되는 버퍼층이 형성되어 있기 때문에, 버퍼층이 고저항 영역이 되어, 리크 전류를 저감할 수 있다. 이 때문에, 전기 특성이 우수하고, 신뢰성이 높은 박막 트랜지스터를 제작할 수 있다.
또한, 본 실시형태에서는, 채널 에치형의 박막 트랜지스터를 사용하여 개시하였지만, 채널 보호형 박막 트랜지스터에 본 실시형태를 적용하는 것이 가능하다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과 비교하여, 포토마스크 수를 삭감하는 것이 가능한 프로세스를 사용하여 박막 트랜지스터를 제작하는 공정에 관해서 개시한다.
실시형태 1과 같이, 도 6a에 도시하는 바와 같이, 기판(50) 위에 도전막을 형성하고, 도전막 위에 레지스트를 도포하고, 제 1 포토마스크를 사용한 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여 도전막의 일부를 에칭하여, 게이트 전극(51), 용량 배선(56)을 형성한다. 다음에, 게이트 전극(51) 위에, 게이트 절연막(52a, 52b)을 형성한다. 다음에, 게이트 절연막(52b) 위에, 제 2 포토마스크를 사용한 포토리소그래피 공정을 사용하여, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58) 및 제 1 버퍼층(62)을 형성한다. 다음에, 상기 제 1 버퍼층(62) 위에, 제 2 버퍼층(41), 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(55), 및 도전막(65a 내지 65c)을 차례로 형성한다. 다음에, 도전막(65a) 위에 레지스트를 도포한다.
레지스트는, 포지티브형 레지스트 또는 네거티브형 레지스트를 사용할 수 있 다. 여기에서는, 포지티브형 레지스트를 사용하여 개시한다.
다음에, 제 3 포토마스크로서 다계조 마스크를 사용하여, 레지스트에 광을 조사하고, 레지스트를 노광하여, 레지스트 마스크(81)를 형성시킨다.
여기에서, 다계조 마스크를 사용한 노광에 관해서, 도 7을 참조하여 설명한다.
다계조 마스크란, 노광부분, 중간 노광부분, 및 미노광부분에 3개의 노광 레벨을 행하는 것이 가능한 마스크이고, 한번의 노광 및 현상공정에 의해, 복수(대표적으로는 2종류)의 두께의 영역을 갖는 레지스트 마스크를 형성하는 것이 가능하다. 이 때문에, 다계조 마스크를 사용하는 것으로, 포토마스크의 매수를 삭감하는 것이 가능하다.
다계조 마스크의 대표적인 예로서는, 도 7a에 도시하는 바와 같은 그레이톤 마스크(159a), 도 7c에 도시하는 바와 같은 하프톤 마스크(159b)가 있다.
도 7a에 도시하는 바와 같이, 그레이톤 마스크(159a)는, 투광성을 갖는 기판(163) 및 그 위에 형성되는 차광부(164) 및 회절격자(165)로 구성된다. 차광부(164)에 있어서는, 광의 투광율이 0%이다. 한편, 회절격자(165)는 슬릿, 도트, 메시 등의 광투과부의 간격을, 노광에 사용하는 광의 해상도 한계 이하의 간격으로 함으로써, 광의 투광율을 제어할 수 있다. 또, 회절격자(165)는, 주기적인 슬릿, 도트, 메시, 또는 비주기적인 슬릿, 도트, 메시 어느쪽이나 사용할 수 있다.
투광성을 갖는 기판(163)은, 석영 등의 투광성을 갖는 기판을 사용할 수 있다. 차광부(164) 및 회절격자(165)는, 크롬이나 산화크롬 등의 광을 흡수하는 차 광재료를 사용하여 형성할 수 있다.
그레이톤 마스크(159a)에 노광광을 조사한 경우, 도 7b에 도시하는 바와 같이, 차광부(164)에 있어서는, 광 투광율(166)은 0%이고, 차광부(164) 및 회절격자(165)가 형성되지 않은 영역에서는 광 투광율(166)은 100%이다. 또한, 회절격자(165)에 있어서는, 10 내지 70%의 범위로 조정 가능하다. 회절격자(165)에서의 광의 투광율(166)의 조정은, 회절격자의 슬릿, 도트, 또는 메시의 간격 및 피치의 조정에 의해 가능하다.
도 7c에 도시하는 바와 같이, 하프톤 마스크(159b)는, 투광성을 갖는 기판(163) 및 그 위에 형성되는 반투과부(167) 및 차광부(168)로 구성된다. 반투과부(167)는, MoSiN, MoSi, MoSiO, MoSiON, CrSi 등을 사용할 수 있다. 차광부(168)는, 크롬이나 산화크롬 등의 광을 흡수하는 차광재료를 사용하여 형성할 수 있다.
하프톤 마스크(159b)에 노광광을 조사한 경우, 도 7d에 도시하는 바와 같이, 차광부(168)에 있어서는, 광 투광율(169)은 0%이고, 차광부(168) 및 반투과부(167)가 형성되지 않은 영역에서는 광 투광율(169)은 100%이다. 또한, 반투과부(167)에 있어서는, 10 내지 70%의 범위로 조정 가능하다. 반투과부(167)에 있어서의 광의 투광율(169)의 조정은, 반투과부(167)의 재료에 의해 조정에 의해 가능하다.
다계조 마스크를 사용하여 노광한 후, 현상하는 것으로, 도 6a에 도시하는 바와 같이, 막 두께가 다른 영역을 갖는 레지스트 마스크(81)를 형성할 수 있다.
다음에, 레지스트 마스크(81)에 의해, 제 2 버퍼층(41), 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(55), 및 도전막(65a 내지 65c)을 에칭하 여 분리한다. 이 결과, 도 6b에 도시하는 바와 같은, 제 2 버퍼층(42), 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(63), 및 도전막(85a 내지 85c)을 형성할 수 있다. 또, 도 6a(레지스트 마스크(81)를 제외함)는 도 9a의 U-V에서의 단면도에 상당한다.
다음에, 레지스트 마스크(81)를 애싱한다. 이 결과, 레지스트의 면적이 축소되고, 두께가 얇아진다. 이 때, 막 두께가 얇은 영역의 레지스트(게이트 전극(51)의 일부와 중첩하는 영역)는 제거되어, 도 6c에 도시하는 바와 같이, 분리된 레지스트 마스크(86)를 형성할 수 있다.
다음에, 레지스트 마스크(86)를 사용하여, 도전막(85a 내지 85c)을 에칭하여 분리한다. 이 결과, 도 8a에 도시하는 바와 같은, 한 쌍의 배선(92a 내지 92c)을 형성할 수 있다. 레지스트 마스크(86)를 사용하여 도전막(89a 내지 89c)을 웨트 에칭하면, 도전막(89a 내지 89c)이 등방적으로 에칭된다. 이 결과, 레지스트 마스크(86)보다 면적이 좁은 배선(92a 내지 92c)을 형성할 수 있다.
다음에, 도 8b에 도시하는 바와 같이, 레지스트 마스크(86)를 사용하여, 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(63)을 에칭하여, 한 쌍의 소스 영역 및 드레인 영역(88)을 형성한다. 또, 상기 에칭 공정에 있어서, 제 2 버퍼층(42)의 일부도 에칭된다. 일부 에칭된 제 2 버퍼층을 제 2 버퍼층(87)으로 나타낸다. 또, 제 2 버퍼층(87)에는 오목부가 형성된다. 소스 영역 및 드레인 영역의 형성 공정과, 제 2 버퍼층의 오목부를 동일 공정에서 형성할 수 있다. 여기에서는, 제 2 버퍼층(87)의 일부가, 레지스트 마스크(81)와 비교하여 면적이 축 소된 레지스트 마스크(86)로 일부 에칭되었기 때문에, 소스 영역 및 드레인 영역(88)의 외측에 제 2 버퍼층(87)이 돌출한 형상이 된다. 또한, 배선(92a 내지 92c)의 말단부와, 소스 영역 및 드레인 영역(88)의 말단부는 일치하지 않고 어긋나 있고, 배선(92a 내지 92c)의 말단부의 외측에, 소스 영역 및 드레인 영역(88)의 말단부가 형성된다. 이 후, 레지스트 마스크(86)를 제거한다. 또, 도 8b는, 도 9b의 U-V의 단면도에 상당한다.
다음에, 노출되어 있는 버퍼층에 데미지가 생기지 않고, 또한 상기 버퍼층에 대한 에칭 레이트가 낮은 조건으로 드라이 에칭하여도 좋다. 이 공정에 의해, 소스 영역 및 드레인 영역간의 버퍼층상의 에칭 잔사물, 레지스트 마스크의 잔사, 및 레지스트 마스크의 제거에 사용하는 장치 내의 오염원을 제거하는 것이 가능하고, 소스 영역 및 드레인 영역간의 절연을 확실한 것으로 할 수 있다. 이 결과, 박막 트랜지스터의 리크 전류를 저감하는 것이 가능하고, 오프 전류가 작고, 내압이 높은 박막 트랜지스터를 제작하는 것이 가능하다. 또, 에칭가스에는 예를 들면 염소가스를 사용하면 좋다.
이상의 공정에 의해, 채널 에치형의 박막 트랜지스터(83)를 형성할 수 있다. 또한, 2장의 포토마스크를 사용하여 박막 트랜지스터를 형성할 수 있다.
이 후, 실시형태 1과 같은 공정을 거쳐서, 도 8c에 도시하는 바와 같이, 배선(92a 내지 92c), 소스 영역 및 드레인 영역(88), 제 2 버퍼층(87), 및 게이트 절연막(52b) 위에 보호 절연막, 절연막을 형성하고, 제 4 포토마스크를 사용한 포토리소그래피 공정에 의해, 콘택트 홀을 형성한다. 또한, 이 때의 보호 절연막을 보 호 절연막(76a)으로 나타낸다.
이 때, 게이트 절연막(52b)과 보호 절연막(76a)을 에칭 선택비가 다른 막으로 형성하고(예를 들면, 게이트 절연막(52b)을 산화질화규소막으로 형성하고, 보호 절연막(76a)을 질화규소막으로 형성함), 보호 절연막(76a)을 선택적으로 에칭하는 조건을 사용하는 것으로, 용량 배선(56) 위의 콘택트 홀 형성의 에칭을 게이트 절연막(52b)에서 멈추는 것이 가능하다. 이 때문에, 용량소자를, 용량 배선(56), 게이트 절연막(52a, 52b), 및 화소전극(77)으로 형성할 수 있다.
또한, 게이트 절연막(52b) 및 보호 절연막(76a)을 같은 재료로 형성하고, 게이트 절연막(52a)과 게이트 절연막(52b)의 에칭 선택비를 다른 막으로 형성하면(예를 들면, 게이트 절연막(52b) 및 보호 절연막(76a)을 질화규소막으로 형성하고, 게이트 절연막(52a)을 산화질화규소막으로 형성함), 보호 절연막(76a) 및 게이트 절연막(52b)을 선택적으로 에칭하는 조건을 사용하는 것으로, 용량 배선(56) 위의 콘택트 홀 형성의 에칭을, 게이트 절연막(52a)에서 멈출 수 있다. 이 때문에, 용량소자를, 용량 배선(56), 게이트 절연막(52a), 및 화소전극(77)으로 형성할 수 있다. 용량소자에 있어서, 2개의 도전막(여기에서는, 용량 배선(56) 및 화소전극(77))의 사이의 절연막(여기에서는, 게이트 절연막(52a))의 막 두께가 얇을수록 높은 용량을 가질 수 있기 때문에, 바람직하다.
다음에, 절연막(102) 위에, 제 5 포토마스크를 사용한 포토리소그래피 공정에 의해 화소전극(77)을 형성할 수 있다. 또, 도 8c는, 도 9c의 U-V의 단면도에 상당한다.
이상으로부터, 박막 트랜지스터를 제작할 수 있다. 또한, 표시장치에 사용하는 것이 가능한 소자기판을 형성할 수 있다.
이상의 공정에 의해, 실시형태 1과 비교하여, 포토마스크 수를 1장 삭감하는 것이 가능한 공정에 의해, 박막 트랜지스터를 갖고, 표시장치에 사용하는 것이 가능한 소자기판을 형성할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1 및 실시형태 2의 박막 트랜지스터와 다른 형태에 관해서, 이하에 도시한다.
도 10은, 실시형태 1 및 실시형태 2에 개시하는 박막 트랜지스터의 도너가 되는 불순물 원소를 포함하는 미결정 반도체막 대신에, 게이트 절연막(52b) 위에 도너가 되는 불순물 원소를 포함하는 결정립(60)이 분산되고, 도너가 되는 불순물 원소를 포함하는 결정립(60) 및 게이트 절연막(52b) 위를 덮는 게르마늄을 주성분으로 하는 반도체막(61)을 갖는 박막 트랜지스터의 형태를 도시한다. 또한, 게르마늄을 주성분으로 하는 반도체막(61) 상면 및 측면을 덮는 버퍼층(43)이 형성된다. 실리콘을 주성분으로 하는 결정립(60)과 비교하여, 게르마늄을 주성분으로 하는 반도체막(61) 쪽이, 이동도가 높기 때문에, 캐리어는 게르마늄을 주성분으로 하는 반도체막(61) 쪽을 이동한다. 이 때문에, 게이트 절연막(52b) 위에 형성되는 게르마늄을 주성분으로 하는 반도체막(61)이, 박막 트랜지스터의 채널 형성 영역으로서 기능한다.
또한, 버퍼층(43)이 게르마늄을 주성분으로 하는 반도체막(61)의 상면 및 측 면을 덮고 있기 때문에, 게르마늄을 주성분으로 하는 반도체막(61)이 배선(71a 내지 71c)과 접하지 않고, 리크 전류를 저감할 수 있다. 이 때문에, 온 전류 및 전계효과 이동도가 높고, 오프 전류가 낮은 박막 트랜지스터가 된다.
도너가 되는 불순물 원소를 포함하는 결정립(60)은, 실시형태 1과 같이, 게이트 절연막(52b) 위에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막 또는 비정질 반도체막을 형성한다. 다음에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막 또는 비정질 반도체막에 플라즈마를 노출시켜, 결정립(60)을 형성한다. 플라즈마로서는, 수소, 불소, 플루오르화물 중 어느 하나 이상을 플라즈마 CVD 장치의 반응실 내에 도입하여, 고주파 전원을 인가하여 플라즈마를 발생시킨다.
불소, 플루오르화물 기체, 또는 수소의 적어도 하나 이상을 도입하여 고주파 전원을 인가하는 것으로, 수소 플라즈마, 불소 플라즈마가 발생한다. 수소 플라즈마는, 반응실 내에 수소를 도입하여, 플라즈마를 발생시킨다. 불소 플라즈마는, 반응실 내에, 불소 또는 플루오르화물을 도입하여, 플라즈마를 발생시킨다. 플루오르화물로서는, HF, SiF4, SiHF3, SiH2F2, SiH3F, Si2F6, GeF4, GeHF3, GeH2F2, GeH3F, Ge2F6 등이 있다. 또, 불소, 플루오르화물 기체, 또는 수소 외에 희가스를 반응실 내에 도입하여 희가스 플라즈마를 발생시켜도 좋다.
수소 플라즈마, 불소 플라즈마 등에 의해, 수소 라디칼, 불소 라디칼 등이 플라즈마 중에 생성한다. 수소 라디칼은, 도너가 되는 불순물 원소를 포함하는 미 결정 반도체막 또는 비정질 반도체막의 비정질 성분과 반응하여, 반도체막의 일부를 결정화시키는 동시에, 비정질 성분을 에칭한다. 또한, 불소 라디칼은, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막 또는 비정질 반도체막의 비정질 성분을 에칭한다. 이 때문에, 결정성이 높은 결정립을 잔존시킬 수 있다. 또한, 게이트 절연막(52b) 위에 도너가 되는 불순물 원소를 포함하는 비정질 반도체막이 형성되는 경우는, 비정질 성분을 에칭하는 동시에, 일부를 결정화하여, 결정립을 형성할 수 있다. 이 때문에, 게이트 절연막과의 계면에서의 비정질 성분도 플라즈마에 의해 에칭되기 때문에, 게이트 절연막 위에는 결정립을 형성할 수 있다.
플라즈마의 발생 방법은, HF대(3MHz 내지 30MHz, 대표적으로는 13.56MHz, 27.12MHz), 또는 30MHz보다 크고 300MHz 정도까지의 VHF대의 고주파 전력, 대표적으로는 60MHz를 인가하는 것으로 행하여진다. 또한, 예를 들면 주파수가 1GHz나, 2.45GHz의 고주파 플라즈마를 사용할 수 있다. 특히, 13.56MHz의 고주파 전력을 사용하는 것으로, 플라즈마의 균일성을 높이는 것이 가능하고, 제6세대 내지 제10세대의 대면적 기판 위에서도, 균일성이 높은 플라즈마를 게르마늄막에 노출시킬 수 있기 때문에, 대량생산에 바람직하다.
다음에, 결정립(60) 위에 게르마늄을 주성분으로 하는 반도체막(61)을 형성하면, 게르마늄을 주성분으로 하는 반도체막(61)의 밀착성을 향상시킬 수 있다. 또, 결정립(60)을 결정핵으로 하여 결정 성장시켜, 게르마늄을 주성분으로 하는 반도체막(61)으로서 미결정 게르마늄막을 형성할 수 있다.
게르마늄을 주성분으로 하는 반도체막(61)을 CVD법으로 형성하는 경우, 게르 마늄을 포함하는 퇴적성 기체와 함께, 수소를 플라즈마 CVD 장치의 반응실에 도입하여, 고주파 전력을 인가하여, 플라즈마를 발생시켜, 게르마늄을 주성분으로 하는 반도체막(61)으로서 비정질 게르마늄막 또는 미결정 게르마늄막을 형성한다. 또한, 게르마늄을 포함하는 퇴적성 기체와, 수소와 같이, 실리콘을 포함하는 퇴적성 기체를 사용하는 것으로, 비정질 실리콘 게르마늄막 또는 미결정 실리콘게르마늄막을 형성한다.
또, 게르마늄을 주성분으로 하는 반도체막(61)으로서 비정질 게르마늄막을 형성하는 1형태로서, 반응실에서, 게르마늄을 포함하는 퇴적성 기체를 사용한 글로방전 플라즈마에 의해 비정질 게르마늄막을 형성할 수 있다. 또는, 게르마늄을 포함하는 퇴적성 기체에, 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 1종 또는 복수종의 희가스 원소로 희석하여, 글로방전 플라즈마에 의해 비정질 게르마늄막을 형성할 수 있다. 또는, 게르마늄을 포함하는 퇴적성 기체의 유량의 1배 이상 10배 이하, 더욱 바람직하게는 1배 이상 5배 이하의 유량의 수소를 사용한 글로방전 플라즈마에 의해, 비정질 게르마늄막을 형성할 수 있다. 또, 게르마늄을 포함하는 퇴적성 기체, 수소와 함께, 실리콘을 포함하는 퇴적성 기체를 사용하는 것으로, 게르마늄을 주성분으로 하는 반도체막(61)으로서 비정질 실리콘 게르마늄막을 형성할 수 있다.
또한, 게르마늄을 주성분으로 하는 반도체막(61)으로서 미결정 게르마늄막을 형성하는 1형태로서, 반응실 내에서, 게르마늄을 포함하는 퇴적성 기체, 여기에서는 게르마늄과, 수소 및/또는 희가스를 혼합하여, 글로방전 플라즈마에 의해, 미결 정 게르마늄막을 형성한다. 게르만은 수소 및/또는 희가스로 10배부터 2000배로 희석된다. 이 때문에 다량의 수소 및/또는 희가스가 필요하게 된다. 기판의 가열온도는 100℃ 내지 400℃, 바람직하게는 250℃ 내지 350℃에서 행한다. 또, 게르마늄을 포함하는 퇴적성 기체, 수소와 함께, 실리콘을 포함하는 퇴적성 기체를 사용하는 것으로, 게르마늄을 주성분으로 하는 반도체막(61)으로서 미결정 실리콘게르마늄(SiyGe1-y, 0<y<0.5)막을 형성할 수 있다.
게르마늄을 주성분으로 하는 반도체막(61)의 형성 공정에서 글로방전 플라즈마의 생성은, 3MHz부터 30MHz, 대표적으로는 13.56MHz, 27.12MHz의 고주파 전력, 또는 30MHz보다 크고 300MHz 정도까지의 VHF대의 고주파 전력, 대표적으로는 60 MlHz를 인가하는 것으로 행하여진다.
실시형태 1에 개시하는 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45), 및 제 1 버퍼층(54) 대신에, 상기 도너가 되는 불순물 원소를 포함하는 결정립 및 게르마늄을 주성분으로 하는 반도체막을 형성한 후, 실시형태 1과 같은 공정에 의해, 도 10에 도시하는 바와 같은 박막 트랜지스터를 제작할 수 있다. 또한, 실시형태 2와 같은 공정에 의해 박막 트랜지스터를 형성할 수 있다.
또한, 실시형태 1과 다른 형태를 도 11에 도시한다. 실시형태 1과 같이, 게이트 절연막(52) 위에 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45)을 형성한 후, 게르마늄을 주성분으로 하는 반도체막을 형성한다. 다음에, 실시형태 1과 같이 제 2 포토마스크를 사용한 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45) 및 게르마늄을 주성분으로 하는 반도체막을 에칭하여, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(69), 및 게르마늄을 주성분으로 하는 반도체막(61)을 형성한다. 다음에, 실시형태 1과 같은 공정에 의해, 도 11에 도시하는 바와 같은, 게이트 절연막(52b) 위에 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(69)이 형성되고, 그 위에 게르마늄을 주성분으로 하는 반도체막(61)이 형성되고, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(69) 및 게르마늄을 주성분으로 하는 반도체막(61)의 측면을 덮는 버퍼층(73)을 갖는 박막 트랜지스터를 제작할 수 있다. 또한, 실시형태 2와 같은 공정에 의해 박막 트랜지스터를 형성할 수 있다.
또, 게르마늄을 주성분으로 하는 반도체막(61)은, 실리콘을 주성분으로 하는 미결정 반도체막(69)과 접하기 때문에, 이들의 밀착성이 향상된다. 이 때문에, 박막 트랜지스터의 수율을 높이는 것이 가능하다.
또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(69)은 막 표면에서는 미결정이 형성되기 때문에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(69)의 표면은 결정성이 높다. 이 위에 게르마늄을 주성분으로 하는 반도체막(61)을 형성하면, 실리콘을 주성분으로 하는 미결정 반도체막(69)의 표면의 결정을 결정핵으로 하여, 결정 성장하기 때문에, 결정성이 높은 게르마늄을 주성분으로 하는 반도체막(61), 대표적으로는 게르마늄을 주성분으로 하는 미결정 반도체막이 형성된다. 게르마늄을 주성분으로 하는 반도체막(61)은 저항율이 낮기 때문에, 캐리어는 우선적으로 게르마늄을 주성분으로 하는 반도체막(61)측을 흐른다. 이 때 문에, 본 실시형태에서 개시하는 박막 트랜지스터는, 전계효과 이동도나 온 전류가 높다.
또한, 버퍼층(73)이 게르마늄을 주성분으로 하는 반도체막(61)의 상면 및 측면을 덮고 있기 때문에, 게르마늄을 주성분으로 하는 반도체막(61)이 배선(71a 내지 71c)과 접하지 않기 때문에, 리크 전류의 발생을 억제할 수 있다. 이 때문에, 온 전류 및 전계효과 이동도가 높고, 오프 전류가 낮은 박막 트랜지스터를 제작할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태에서 개시하는 박막 트랜지스터의 구조에 관해서, 이하에 개시한다.
도 12a는, 소스 전극 및 드레인 전극이 평행한 경우의 박막 트랜지스터의 상면 구조이고, 도 12b는, 도 12a의 E-F의 단면도를 도시한다.
도 12b는, 기판(50) 위에 게이트 전극(51) 및 게이트 절연막이 형성되고, 게이트 전극의 내측에 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58) 및 제 1 버퍼층(62)이 형성된다. 또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58) 및 제 1 버퍼층(62)을 덮는 제 2 버퍼층(43)이 형성된다. 또한, 제 2 버퍼층(43) 위에 대향하는 소스 영역(72S) 및 드레인 영역(72D)과, 소스 전극(71S) 및 드레인 전극(71D)이 형성된다.
도 12b에 있어서는, 게이트 전극(51) 및 드레인 영역(72D)의 중첩 영역(441)과, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58) 및 드레인 영 역(72D)의 중첩 영역(442)을 갖는다. 또한, 중첩 영역(441, 442)도 겹쳐 있다.
도 12a 및 12b에 도시하는 박막 트랜지스터, 게이트 전극(51) 및 드레인 영역(72D), 및 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58) 및 드레인 영역(72D)이 중첩되어 있기 때문에, 온 전류가 높고, 전계효과 이동도가 높은 박막 트랜지스터로 할 수 있다.
도 12c는, 박막 트랜지스터의 상면 구조이고, 도 12d는, 도 12c의 E-F의 단면도를 도시한다.
도 12c는, 기판(50) 위에 게이트 전극(51) 및 게이트 절연막이 형성되고, 게이트 전극의 단부를 덮도록 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58) 및 제 1 버퍼층(62)이 형성된다. 또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58) 및 제 1 버퍼층(62)을 덮는 제 2 버퍼층(43)이 형성된다. 또한, 제 2 버퍼층(43) 위에 대향하는 소스 영역(72S) 및 드레인 영역(72D)과, 소스 전극(71S) 및 드레인 전극(71D)이 형성된다.
도 12d에 있어서는, 게이트 전극(51)의 말단부 및 드레인 전극(71D)의 말단부가 일치하고, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58) 및 드레인 영역(72D)의 중첩 영역(444)을 갖는다.
도 12b에 있어서는, 게이트 전극(51)의 말단부 및 드레인 전극(71D)의 말단부가 일치하고 있다. 한편, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58) 및 드레인 영역(72D)의 중첩 영역(444)을 갖는다.
도 12c 및 12d에 도시하는 박막 트랜지스터는, 게이트 전극(51) 및 드레인 영역(72D)이 중첩되지 않았기 때문에, 기생용량을 저감할 수 있다. 이 때문에, 드레인 전극측의 전압 강하를 저감하는 박막 트랜지스터로 할 수 있다. 이 때문에, 상기 구조를 사용한 표시장치는, 화소의 응답 속도를 향상시킬 수 있다. 특히, 액정표시장치의 화소에 형성되는 박막 트랜지스터의 경우, 드레인 전압의 전압 강하를 저감할 수 있기 때문에, 액정재료의 응답 속도를 상승시키는 것이 가능하다.
도 13a는, 소스 전극 및 드레인 전극의 대향 영역이 곡선형이고, 소스 전극 또는 드레인 전극이 C자 또는 U자의 경우의 박막 트랜지스터의 상면 구조이고, 도 13b는, 도 13a의 G-H의 단면도를 도시하고, 도 13c는 도 13a의 E-F의 단면도를 도시한다.
도 13b 및 도 13c는, 기판(50) 위에 게이트 전극(51) 및 게이트 절연막이 형성되고, 게이트 전극의 내측에 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58) 및 제 1 버퍼층(62)이 형성된다. 또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58) 및 제 1 버퍼층(62)을 덮는 제 2 버퍼층(43)이 형성된다. 또한, 제 2 버퍼층(43) 위에 대향하는 소스 영역 및 드레인 영역(72)과, 소스 전극(71S) 및 드레인 전극(71D)이 형성된다.
도 13b 및 도 13c에 있어서는, 게이트 전극(51) 및 드레인 영역(72D)의 중첩 영역(449)과, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58) 및 드레인 영역(72D)의 중첩 영역(450)을 갖는다. 또한, 중첩 영역(449, 450)도 겹쳐 있다. 또한, 배선의 한쪽은 소스 영역 및 드레인 영역의 다른쪽을 둘러싸는 형상(구체적으로는, U자형, C자형)이다. 이 때문에, 캐리어가 이동하는 영역의 면적을 증가시 키는 것이 가능하기 때문에, 전류량을 늘리는 것이 가능하고, 박막 트랜지스터의 면적을 축소할 수 있다.
(실시형태 5)
본 실시형태에서는, 도 14에 도시하는 소자기판(1300)에 있어서, 화소부(1331)와 입력단자(1332, 1333)의 사이에 형성되는 보호회로(1334, 1336)의 구성 및 그 제작 방법에 관해서, 이하에 도시한다. 본 실시형태에서 개시하는 보호회로는, 쇼트키 접합된 다이오드를 사용하여 형성한다.
기판(1330) 위에 형성된 주사선측의 입력단자(1332) 및 신호선측의 입력단자(1333)와, 화소부(1331)는 종횡으로 연장된 배선에 의해서 접속되어 있고, 상기 배선은 보호회로(1334 내지 1337)에 접속되어 있다.
화소부(1331)와, 입력단자(1332)는 배선(1339)에 의해서 접속되어 있다. 보호회로(1334)는, 화소부(1331)와, 입력단자(1332)의 사이에 배치되고, 배선(1339)에 접속되어 있다. 보호회로(1334)에 의해서, 화소부(1331)가 갖는 박막 트랜지스터 등의 각종 반도체소자를 보호하여, 열화 또는 파괴하는 것을 방지할 수 있다. 또, 배선(1339)은, 도면 중에서는 하나의 배선을 지시하고 있지만, 배선(1339)과 평행하게 형성되어 있는 복수의 배선의 전부가 배선(1339)과 같은 접속관계를 갖는다. 또, 배선(1339)은, 주사선(게이트 배선)으로서 기능한다.
또, 주사선측의 보호회로(1334)는, 입력단자(1332)와 화소부(1331)의 사이에 형성되어 있는 보호회로(1334)뿐만 아니라, 화소부(1331)를 사이에 두고 입력단자(1332)의 반대측에도 형성되어 있어도 좋다(도 14의 보호회로(1335)를 참조).
또한, 화소부(1331)와, 입력단자(1333)는 배선(1338)에 의해서 접속되어 있다. 보호회로(1336)는, 화소부(1331)와, 입력단자(1333)의 사이에 배치되고, 배선(1338)에 접속되어 있다. 보호회로(1336)에 의해서, 화소부(1331)가 갖는 박막 트랜지스터 등의 각종 반도체소자를 보호하여, 열화 또는 파괴를 방지할 수 있다. 또, 배선(1338)은, 도면 중에서는 하나의 배선을 지시하고 있지만, 배선(1338)과 평행하게 형성되어 있는 복수의 배선의 전부가 배선(1338)과 같은 접속관계를 갖는다. 또, 배선(1338)은, 신호선(소스 배선)으로서 기능한다.
또, 신호선측의 보호회로(1336)는, 입력단자(1333)와 화소부(1331)의 사이에 형성되어 있는 보호회로(1336)뿐만 아니라, 화소부(1331)를 사이에 두고 입력단자(1333)의 반대측에도 형성되어 있어도 좋다(도 14의 보호회로(1337)를 참조).
또, 보호회로(1334 내지 1337)는 모두 형성할 필요는 없지만, 적어도 보호회로(1334)는 형성할 필요가 있다. 주사선인 배선(1339)에 과대한 전류가 생기는 것으로, 화소부(1331)가 갖는 박막 트랜지스터의 게이트 절연막이 파괴되어, 점 결함이 생길 수 있기 때문이다.
또, 보호회로(1334)뿐만 아니라 보호회로(1336)를 형성하는 것으로 신호선인 배선(1338)에 과대한 전류가 생기는 것을 방지할 수 있다. 이 때문에, 보호회로(1334)만을 형성하는 경우와 비교하여, 신뢰성이 향상되고, 수율이 향상된다. 보호회로(1336)를 갖는 것으로, 박막 트랜지스터 형성 후의 러빙 공정에서 생길 수 있는, 정전기에 의한 파괴를 방지할 수도 있다.
또, 보호회로(1335) 및 보호회로(1337)를 갖는 것으로, 신뢰성을 더욱 향상 시켜, 수율을 향상시킬 수 있다. 보호회로(1335) 및 보호회로(1337)는, 입력단자(1332) 및 입력단자(1333)와는 반대측에 형성되어 있기 때문에, 이들은 표시장치의 제작 공정 중에 생기는, 각종 반도체소자의 열화 또는 파괴의 방지에 기여한다.
다음에, 도 14에서의 보호회로(1334 내지 1337)에 사용되는 보호회로의 구체적인 회로 구성의 예에 관해서, 이하에 설명한다.
도 15에 도시하는 보호회로는, 복수의 다이오드를 갖는다. 보호회로는, 각각 신호선(271c)(도 14에 도시하는 신호선인 배선(1338))에 접속되는 다이오드(311, 312)를 갖는다. 여기서, 도 15의 I-J의 단면도를 도 16a에 도시하고, 도 15의 K-L의 단면도를 도 16b에 도시한다.
도 16a에 도시하는 바와 같이, 다이오드(311)의 신호선(271a 내지 271c)은, 도전막(201)을 개재하여 게이트 전극(251)과 접속되는 동시에, 소스 영역 또는 드레인 영역(263a)에 접한다. 또한, 다이오드(311)의 제 2 버퍼층(242a)은, 도전막(202)을 개재하여 공통선(256)에 접속된다. 여기에서는, 공통선(256)은, 도전막(202)을 개재하여, 도너가 되는 불순물 원소가 첨가되지 않은 비정질 반도체막으로 형성되는 제 2 버퍼층(242a)과 접하기 위해서, 쇼트키 접합하고 있다.
또한, 도 16b에 도시하는 바와 같이, 다이오드(312)의 게이트 전극은, 공통선(256)으로 형성되고, 공통선(256)은, 도전막(203)을 개재하여 다이오드(312)의 제 2 버퍼층(242b)에 접속된다. 또한, 다이오드(312)의 신호선(271a 내지 271c)은, 소스 영역 또는 드레인 영역(263b)에 접한다. 여기에서는, 공통선(256)은, 도전막(203)을 개재하여, 도너가 되는 불순물 원소가 첨가되지 않은 비정질 반도체막 으로 형성되는 제 2 버퍼층(242a)과 접하기 때문에, 쇼트키 접합하고 있다.
신호선(271a 내지 271c)의 입력단자로부터 절대치가 큰 정(正)의 전압이 인가되면, 도 16a의 다이오드(311)의 게이트 전극(251) 및 신호선(271a 내지 271c)에 정의 전압이 가해지고, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(258a)에 캐리어가 발생하여, 공통선(256)에 전류가 흐른다. 또한, 신호선(271a 내지 271c)의 입력단자로부터 절대치의 큰 부(負)의 전압이 인가되면, 도 16b의 다이오드(312)의 신호선(271a 내지 271c)에 부의 전압이 가해지고, 게이트 전극 및 신호선(271a 내지 271c)에서 임계치 전압 이상의 전위차가 생기기 때문에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(258b)에 캐리어가 발생하여, 공통선(256)에 전류가 흐른다. 이 때문에, 화소부에 형성되는 박막 트랜지스터의 정전파괴를 방지할 수 있다.
다음에, 도 16a에 도시하는 다이오드(311)의 제작 공정에 관해서, 도 17을 참조하여 설명한다. 여기에서는, 실시형태 1을 사용하여 다이오드(311)의 제작 방법을 나타내지만, 실시형태 2를 적절하게 사용할 수 있다.
실시형태 1과 같은 공정에 의해, 도 17a에 도시하는 바와 같이, 기판(50) 위에 게이트 전극(251) 및 공통선(256)을 형성한다. 다음에, 게이트 전극(251), 공통선(256) 위에 게이트 절연막(52a, 52b)을 형성한다.
다음에, 실시형태 1과 같이, 게이트 절연막(52b) 위에 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(258a), 및 제 1 버퍼층(262a)을 형성한다.
다음에, 실시형태 1과 같이, 제 1 버퍼층(262a) 및 게이트 절연막(52b) 위에 제 2 버퍼층(242a)을 형성한다.
다음에, 실시형태 1과 같이, 소스 영역 또는 드레인 영역(263a)과 신호선(271a 내지 271c)을 형성한다. 이 경우, 신호선(271a 내지 271c)에 덮이지 않은 제 2 버퍼층(242a)은 일부 막 두께가 얇아진다.
다음에, 실시형태 1과 같이, 보호 절연막(76) 및 절연막(101)을 형성한다.
다음에, 도 17b에 도시하는 바와 같이, 게이트 절연막(52b)을 노출시키는 콘택트 홀(211, 214), 신호선(271c)을 노출시키는 콘택트 홀(212), 제 2 버퍼층(242a)을 노출시키는 콘택트 홀(213)을 형성한다.
다음에, 도 17c에 도시하는 바와 같이, 게이트 절연막(52a, 52b)을 선택적으로 에칭하는 조건을 사용하여, 게이트 절연막(52a, 52b)을 에칭하여, 게이트 전극(251) 및 공통선(256)을 노출시키는 콘택트 홀(215, 216)을 형성한다.
다음에, 도 17d에 도시하는 바와 같이, 화소전극(77)을 형성하는 동시에, 게이트 전극(251) 및 신호선(271c)을 접속하는 도전막(201), 및 제 2 버퍼층(242a) 및 공통선(256)을 접속하는 도전막(202)을 형성한다.
이상의 공정에 의해, 다이오드(311)를 형성할 수 있다. 또한, 실시형태 1 내지 실시형태 3에 개시하는 박막 트랜지스터와 같은 마스크수에 의해 보호회로를 형성할 수 있다.
(실시형태 6)
본 실시형태에서는, 실시형태 5와는 다른 보호회로의 구조 및 제작 방법에 관해서, 이하에 개시한다. 본 실시형태에서는, 도너가 되는 불순물 원소를 포함하 는 미결정 반도체막, 제 1 버퍼층, 및 제 2 버퍼층과, 공통선으로 쇼트키 접합하는 다이오드를 참조하여 도시한다.
여기에서, 도 15의 I-J의 단면도를 도 18a에 도시하고, 도 15의 K-L의 단면도를 도 18b에 도시한다.
도 18a에 도시하는 바와 같이, 다이오드(313)의 신호선(271a 내지 271c)은, 도전막(201)을 개재하여 게이트 전극(251)과 접속되는 동시에, 소스 영역 또는 드레인 영역(263a)에 접한다. 또한, 다이오드(313)의 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(258a), 제 1 버퍼층(262a), 및 제 2 버퍼층(242a)은, 도전막(222)을 개재하여 공통선(256)에 접속된다. 여기에서는, 공통선(256)은, 도전막(222)을 개재하여, 도너가 되는 불순물 원소가 첨가되지 않은 비정질 반도체막으로 형성되는 제 1 버퍼층(262a) 및 제 2 버퍼층(242a), 및 저농도의 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(258a)과 접하기 위해서, 쇼트키 접합하고 있다.
또한, 도 18b에 도시하는 바와 같이, 다이오드(314)의 게이트 전극은, 공통선(256)으로 형성되고, 공통선은 256은, 도전막(221)을 개재하여 다이오드(314)의, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(258b), 제 1 버퍼층(262b), 및 제 2 버퍼층(242b)에 접속된다. 또한, 다이오드(314)의 신호선(271a 내지 271c)은, 소스 영역 또는 드레인 영역(263b)에 접한다. 여기에서는, 공통선(256)은, 도전막(221)을 개재하여, 도너가 되는 불순물 원소가 첨가되지 않은 비정질 반도체막으로 형성되는 제 1 버퍼층(262b), 및 제 2 버퍼층(242b), 및 저농도의 도너 가 되는 불순물 원소를 포함하는 미결정 반도체막(258b)과 접하기 위해서, 쇼트키 접합하고 있다.
또, 도 15에 도시하는, 주사선인 배선(1339)에 형성되는 보호회로의 경우는, 도 18의 신호선(271a 내지 271c)이 공통선으로서 기능하고, 도 18의 공통선(256)은 주사선으로서 기능한다.
신호선(271a 내지 271c)의 입력단자로부터 정(正)의 고전압이 인가되면, 도 18a의 다이오드(313)의 게이트 전극(251) 및 신호선(271a 내지 271c)에 정의 전압이 가해지고, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(258a)에 캐리어가 발생하여, 공통선(256)에 전류가 흐른다. 또한, 신호선(271a 내지 271c)의 입력단자로부터 절대치가 큰 부(負)의 전압이 인가되면, 도 18b의 다이오드(314)의 신호선(271a 내지 271c)의 부의 전압이 가해지고, 게이트 전극 및 신호선(271a 내지 271c)에 임계치 전압 이상의 전위차가 생기기 때문에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(258b)에 캐리어가 발생하여, 공통선(256)에 전류가 흐른다. 이 때문에, 화소부에 형성되는 박막 트랜지스터의 정전파괴를 방지할 수 있다.
다음에, 도 18a에 도시하는 다이오드(313)의 제작 공정에 관해서, 도 19를 참조하여 설명한다. 여기에서는, 실시형태 1을 사용하여 다이오드(313)의 제작 방법을 나타내지만, 실시형태 2를 적절하게 사용할 수 있다.
실시형태 5와 같이, 도 19a에 도시하는 바와 같이, 기판(50) 위에 게이트 전극(251) 및 공통선(256)을 형성한다. 다음에, 게이트 전극(251), 공통선(256) 위 에 게이트 절연막(52a, 52b)을 형성한다. 다음에, 게이트 절연막(52b) 위에 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(258a), 및 제 1 버퍼층(262a)을 형성한다. 제 1 버퍼층(262a) 및 게이트 절연막(52b) 위에 제 2 버퍼층(242a)을 형성한다. 다음에, 신호선(271a 내지 271c)과, 소스 영역 또는 드레인 영역(263a)을 형성한다. 이 경우, 신호선(271a 내지 271c)에 덮이지 않은 제 2 버퍼층(242a)은 일부 막 두께가 얇아진다. 다음에, 보호 절연막(76) 및 절연막(101)을 형성한다. 또, 여기에서는, 절연막(101)으로서, 비감광성수지를 사용하는 것이 바람직하다.
다음에, 절연막(101) 위에 레지스트를 도포한다. 다음에, 실시형태 2에 도시하는 바와 같은 다계조 마스크를 사용하여, 레지스트에 광을 조사하여, 레지스트를 노광하고, 현상하여, 복수의 두께를 갖는 레지스트 마스크(223)를 형성한다. 여기에서는, 게이트 전극(251), 신호선(271a 내지 271c), 및 공통선(256)을 노출시키는 콘택트 홀의 형성 영역에서는, 레지스트를 100% 노광하는 것이 가능하고, 또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(258a), 및 제 1 버퍼층(262a), 제 2 버퍼층(242a)을 노출시키는 콘택트 홀의 형성 영역에서는, 레지스트를 10 내지 70%의 범위로 노광하는 것이 가능한 다계조 마스크를 사용하는 것으로, 두께가 다른 레지스트 마스크(223)를 형성할 수 있다.
다음에, 도 19b에 도시하는 바와 같이, 레지스트 마스크(223)를 사용하여 절연막(101)을 에칭한다. 다음에, 보호 절연막(76)을 에칭한다. 다음에, 게이트 절연막(52a, 52b)을 선택적으로 에칭한다. 이 결과, 게이트 전극(251), 공통선(256) 을 노출시키는 콘택트 홀(224, 226)과, 신호선(271c)을 노출시키는 콘택트 홀(225)을 형성할 수 있다.
다음에, 레지스트 마스크(223)를 애싱하여, 후퇴시키는 것으로, 막 두께가 얇은 영역이 분리된 레지스트 마스크(231)를 형성한다. 다음에, 상기 마스크를 사용하여 절연막(101) 및 보호 절연막(76)을 에칭한다. 다음에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(258a), 및 제 1 버퍼층(262a), 제 2 버퍼층(242a)의 각각 일부를 에칭하여, 도 19c에 도시하는 바와 같은, 게이트 절연막(52b)을 노출시키는 콘택트 홀(234)을 형성한다. 이 때, 게이트 절연막(52b)이 에칭되지 않는 조건으로, 절연막(101), 보호 절연막(76), 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(258a), 및 제 1 버퍼층(262a), 제 2 버퍼층(242a)의 각각 일부를 에칭하는 것이 바람직하다. 또한, 상기 에칭 공정에 의해, 도 19b에 도시하는 콘택트 홀(224 내지 226)에 있어서도, 절연막(102) 및 보호 절연막(76)의 일부가 에칭되어, 상면 형상이 2중의 콘택트 홀(232, 234, 235)을 형성한다.
이 후, 실시형태 5와 같이, 화소전극을 형성하는 동시에, 게이트 전극(251) 및 신호선(271c)을 접속하는 도전막(201), 및 제 2 버퍼층(242a) 및 공통선(256)을 접속하는 도전막(222)을 형성한다.
이상의 공정에 의해, 다이오드를 형성할 수 있다. 또한, 실시형태 1 내지 실시형태 3에 개시하는 박막 트랜지스터와 같은 마스크수에 의해 보호회로를 형성할 수 있다.
(실시형태 7)
본 실시형태에서는, 실시형태 5 및 실시형태 6과는 다른 보호회로의 구조 및 제작 방법에 관해서, 이하에 도시한다. 본 실시형태에서는, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막, 제 1 버퍼층, 및 제 2 버퍼층으로 쇼트키 접합하는 다이오드를 참조하여 개시한다.
여기에서, 도 20의 M-N의 단면도를 도 21a에 도시하고, 도 20의 O-P의 단면도를 도 21b에 도시한다.
도 20에 도시하는 바와 같이, 본 실시형태의 다이오드(315)는, 공통선(256)과, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(231a), 제 1 버퍼층(232a), 및 제 2 버퍼층(233a)이 접하는 콘택트 홀(245)이, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(231a), 제 1 버퍼층(232a), 및 제 2 버퍼층(233a)의 말단부에 형성되어 있는 점이 실시형태 6과 다르다. 마찬가지로, 다이오드(316)는, 공통선(256)과, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(231b), 제 1 버퍼층(232b), 및 제 2 버퍼층(233b)이 접하는 콘택트 홀(246)이, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(231b), 제 1 버퍼층(232b), 및 제 2 버퍼층(233b)의 말단부에 형성되어 있는 점이 실시형태 6과 다르다.
도 21a에 도시하는 바와 같이, 다이오드(315)의 신호선(271a 내지 271c)은, 도전막(241)을 개재하여 게이트 전극(251)과 접속되는 동시에, 소스 영역 또는 드레인 영역(263a)에 접한다. 또한, 다이오드(315)의 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(231a), 제 1 버퍼층(232a), 및 제 2 버퍼층(233a)은, 도전막(242)을 개재하여 공통선(256)에 접속된다. 여기에서는, 공통선(256)은, 도전 막(242)을 개재하여, 도너가 되는 불순물 원소가 첨가되지 않은 비정질 반도체막으로 형성되는 제 1 버퍼층(232a) 및 제 2 버퍼층(233a), 및 저농도의 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(231a)과 접하기 위해서, 쇼트키 접합하고 있다.
또한, 다이오드(316)의 게이트 전극은, 공통선(256)으로 형성되고, 공통선(256)은, 도전막(243)을 개재하여 다이오드(316)의, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(231b), 제 1 버퍼층(232b), 및 제 2 버퍼층(233b)에 접속된다. 또한, 다이오드(316)의 신호선(271a 내지 271c)은, 소스 영역 또는 드레인 영역(263b)에 접한다. 여기에서는, 공통선(256)은, 도전막(243)을 개재하여, 도너가 되는 불순물 원소가 첨가되지 않은 비정질 반도체막으로 형성되는 제 1 버퍼층(232b), 및 제 2 버퍼층(233a), 및 저농도의 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(231b)과 접하기 위해서, 쇼트키 접합하고 있다.
또, 도 15에 도시하는 주사선인 배선(1339)에 형성되는 보호회로의 경우는, 도 21의 신호선(271a 내지 271c)이 공통선으로서 기능하고, 도 21의 공통선(256)은 주사선으로서 기능한다.
신호선(271a 내지 271c)의 입력단자로부터 정의 고전압이 인가되면, 도 21a의 다이오드(315)의 게이트 전극(251) 및 신호선(271a 내지 271c)에 정의 전압이 가해지고, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(231a)에 캐리어가 발생하여, 공통선(256)에 전류가 흐른다. 또한, 신호선(271a 내지 271c)의 입력단자로부터 절대치가 큰 부의 전압이 인가되면, 도 21b의 다이오드(316)의 신호 선(271a 내지 271c)의 부의 전압이 가해지고, 공통선(256) 및 신호선(271a 내지 271c)에 임계치 전압 이상의 전위차가 생기기 때문에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(231b)에 캐리어가 발생하여, 공통선(256)에 전류가 흐른다. 이 때문에, 화소부에 형성되는 박막 트랜지스터의 정전파괴를 방지할 수 있다.
다음에, 도 21a에 도시하는 다이오드(315)의 제작 공정에 관해서, 도 22를 참조하여 설명한다. 여기에서는, 실시형태 1을 사용하여 다이오드(315)의 제작 방법을 나타내지만, 실시형태 2를 적절하게 사용할 수 있다.
실시형태 5와 같이, 도 22a에 도시하는 바와 같이, 기판(50) 위에 게이트 전극(251) 및 공통선(256)을 형성한다. 다음에, 게이트 전극(251), 공통선(256) 위에 게이트 절연막(52a, 52b)을 형성한다. 다음에, 게이트 절연막(52b) 위에 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(258a), 및 제 1 버퍼층(262a)을 형성한다. 제 1 버퍼층(262a) 및 게이트 절연막(52b) 위에 제 2 버퍼층(41)을 형성한다. 다음에, 제 2 버퍼층(41) 위에, 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(55)을 형성한다.
다음에, 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(55) 위에 레지스트를 도포한 후, 포토마스크를 사용한 포토리소그래피 공정에 의해 레지스트 마스크를 형성한다. 다음에, 상기 레지스트 마스크를 사용하여 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(55), 제 2 버퍼층(44), 제 1 버퍼층(262a), 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(258a)의 각각 일 부를 에칭하여, 도 22b에 도시하는 바와 같은, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(235), 제 1 버퍼층(236), 제 2 버퍼층(237), 및 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(238)을 형성한다. 여기에서는, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(235) 및 제 1 버퍼층(236)의 측면은, 제 2 버퍼층(237)에 덮이는 영역과, 제 2 버퍼층(237)의 측면과 개략 일치하는 영역을 갖는다.
다음에, 실시형태 6과 같이, 신호선(271a 내지 271c)과, 소스 영역 또는 드레인 영역(263a)을 형성한다. 이 경우, 신호선(271a 내지 271c)에 덮이지 않은 제 2 버퍼층(239)은 일부 막 두께가 얇아진다. 다음에, 보호 절연막(76) 및 절연막(101)을 형성한다.
다음에, 실시형태 6과 같이 다계조 마스크를 사용한 공정에 의해, 게이트 전극(251), 공통선(256), 신호선(271c) 각각을 노출시키는 콘택트 홀을 형성한다. 또한, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(231a), 제 1 버퍼층(232a), 제 2 버퍼층(233a)의 각각 일부를 에칭하여, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(235), 제 1 버퍼층(236), 및 제 2 버퍼층(237)의 측면을 노출시키는 동시에, 게이트 절연막(52b)을 노출시키는 콘택트 홀(245)을 형성한다.
이 후, 실시형태 5와 같이, 화소전극을 형성하는 동시에, 게이트 전극(251) 및 신호선(271c)을 접속하는 도전막(241), 및 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(231a), 제 1 버퍼층(232a), 및 제 2 버퍼층(233a), 및 공통선(256)을 접속하는 도전막(242)을 형성한다.
이상의 공정에 의해, 다이오드(315)를 형성할 수 있다. 또한, 실시형태 1 내지 실시형태 3에 개시하는 박막 트랜지스터와 같은 마스크수에 의해 보호회로를 형성할 수 있다.
(실시형태 8)
본 실시형태에서는, 상기 실시형태에서의 성막 공정에 사용하는 것이 가능한 성막장치 및 거기에서의 기판의 흐름을 이하에 개시한다.
다음에, 본 실시형태의 성막 공정에 적용되는 플라즈마 CVD 장치의 일례로서, 게이트 절연막, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막, 버퍼층, 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막의 성막에 적합한 구성의 일례를 도시한다.
도 23은 복수의 반응실을 구비한 멀티챔버 플라즈마 CVD 장치의 일례를 도시한다. 이 장치는 공통실(423)과, 로드/언로드실(422), 제 1 반응실(400a), 제 2 반응실(400b), 제 3 반응실(400c), 제 4 반응실(400d)을 구비한 구성으로 되어 있다. 로드/언로드실(422)의 카세트에 장전되는 기판은, 공통실(423)의 반송기구(426)에 의해서 각 반응실에 반출입되는 매엽식의 구성이다. 공통실(423)과 각 실의 사이에는 게이트 밸브(425)가 구비되고, 각 반응실에서 행하여지는 처리가, 서로 간섭하지 않도록 구성되어 있다.
각 반응실은 형성하는 박막의 종류에 따라서 구분되어 있다. 예를 들면, 제 1 반응실(400a)은 게이트 절연막 등의 절연막을 성막하고, 제 2 반응실(400b)은, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 성막하고, 제 3 반응 실(400c)은 박막 트랜지스터의 고저항 영역이 되는 버퍼층을 성막하고, 제 4 반응실(400d)은 소스 및 드레인을 형성하는 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막을 성막하는 반응실로서 충당된다. 물론, 반응실의 수는 이것에 한정되는 것이 아니라, 필요에 따라서 임의로 증감할 수 있다.
각 반응실에는 배기수단으로서 터보 분자 펌프(419)와 드라이 펌프(420)가 접속되어 있다. 배기수단은 이들의 진공 펌프의 조합에 한정되는 것이 아니라, 개략 10-1Pa부터 10-5Pa의 진공도까지 배기할 수 있는 것이면 다른 진공 펌프를 적용할 수 있다. 배기수단과 각 반응실의 사이에는 버터플라이 밸브(417)가 형성되어 있고, 이것에 의해서 진공배기를 차단시킬 수 있고, 컨덕턴스 밸브(418)에 의해서 배기 속도를 제어하여, 각각의 반응실의 압력을 조절할 수 있다.
또, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 형성하는 제 2 반응실(400b)은 초고진공까지 진공배기하는 것으로서, 클라이오 펌프(421)를 연결하여도 좋다. 클라이오 펌프(421)를 사용하는 것으로, 반응실의 압력을 10-5Pa보다도 낮은 압력의 초고진공으로 할 수 있다. 본 실시형태에서는, 반응실 내를 10-5Pa보다도 낮은 압력의 초고진공으로 하는 것으로, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막 중의 산소 농도 및 질소 농도의 저감에 효과적이다. 이 결과, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(45)에 포함되는 산소의 농도를 1×1016atoms/㎤ 이하로 할 수 있다. 도너가 되는 불순물 원소를 포함하는 미결 정 반도체막 중의 산소 농도 및 질소 농도를 저감하는 것으로, 막 중의 결함을 저감하여, 결정성을 높이는 것이 가능해지기 때문에, 캐리어의 이동을 향상시키는 것이 가능하다.
가스 공급수단(408)은 실란, 게르만으로 대표되는 반도체 재료가스 또는 희가스 등 프로세스에 사용하는 가스가 충전되는 실린더(410), 스톱 밸브(411, 412), 매스플로 컨트롤러(413) 등으로 구성되어 있다. 가스 공급수단(408g)은 제 1 반응실(400a)에 접속되고, 게이트 절연막을 성막하기 위한 가스를 공급한다. 가스 공급수단(408i)은 제 2 반응실(400b)에 접속되고, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막용 가스를 공급한다. 가스 공급수단(408b)은 제 3 반응실(400c)에 접속되고, 버퍼층용 가스를 공급한다. 가스 공급수단(408n)은 제 4 반응실(400d)에 접속되고, 예를 들면 n형 반도체막용 가스를 공급한다. 또한, 도너가 되는 불순물 원소를 포함하는 기체의 하나인 포스핀은, 제 1 반응실(400a), 제 2 반응실(400b)에도 접속되고, 가스를 공급한다. 가스 공급수단(408a)은 아르곤을 공급하여, 가스 공급수단(408f)은 반응실 내의 클리닝에 사용하는 에칭가스를 공급하는 계통이고, 이들은 각 반응실 공통의 라인으로서 구성되어 있다.
각 반응실에는 플라즈마를 형성하기 위한 고주파 전력 공급수단(403)이 연결되어 있다. 고주파 전력 공급수단은 고주파 전원(404)과 정합기(406)가 포함된다.
각 반응실은 형성하는 박막의 종류에 따라서 구별하여 사용하는 것이 가능하다. 각각의 박막은 최적의 성막온도가 있기 때문에, 반응실을 개별로 나누어 둠으로써 성막온도를 관리하는 것이 용이해진다. 또, 같은 막 종을 반복하여 성막할 수 있기 때문에, 성막 이력에 관계되는 잔류 불순물의 영향을 배제할 수 있다. 특히, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막의 경우, 상기 도너가 되는 불순물 원소를 버퍼층에 혼입시키는 것을 회피할 수 있다. 이 결과, 버퍼층의 불순물 원소의 농도를 저감하는 것이 가능하고, 박막 트랜지스터의 오프 전류를 저감하는 것이 가능하다.
다음에, 동일 반응실 내에서, 게이트 절연막, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막, 버퍼층, 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막을 연속적으로 형성하는 플라즈마 CVD 장치의 1형태에 관해서, 도 24를 참조하여 도시한다.
이 장치는 공통실(423)과, 로드/언로드실(422), 대기실(401), 반응실(400a)을 구비한 구성으로 되어 있다. 로드/언로드실(422)의 카세트에 장전되는 기판은, 공통실(423)의 반송기구(426)에 의해서 각 반응실에 반출입되는 매엽식의 구성이다. 공통실(423)과 각 실의 사이에는 게이트 밸브(425)가 구비되고, 각 반응실에서 행하여지는 처리가, 서로 간섭하지 않도록 구성된다.
반응실(400a)에는 배기수단으로서 터보 분자 펌프(419)와 드라이 펌프(420)가 접속되어 있다. 배기수단은 이들의 진공 펌프의 조합에 한정되는 것이 아니라, 개략 10-1Pa부터 10-5Pa의 진공도까지 배기할 수 있는 것이면 다른 진공 펌프를 적용할 수 있다. 배기수단(430)과 반응실의 사이에는 버터플라이 밸브(417)가 형성되어 있고, 이것에 의해서 진공배기를 차단시킬 수 있고, 컨덕턴스 밸브(418)에 의해 서 배기 속도를 제어하여, 각각의 반응실의 압력을 조절할 수 있다. 또한, 반응실(400a)에는, 클라이오 펌프(421)를 연결하여도 좋다.
가스 공급수단(408)은 실란, 게르만으로 대표되는 반도체 재료가스 또는 희가스 등 프로세스에 사용하는 가스가 충전되는 실린더(410), 스톱 밸브(411, 412), 매스플로 컨트롤러(413) 등으로 구성되어 있다. 가스 공급수단(408g, 408i, 408b, 408n, 408f)은 반응실(400a)에 접속된다.
반응실에는 플라즈마를 형성하기 위한 고주파 전력 공급수단(403)이 연결되어 있다. 고주파 전력 공급수단(403)은 고주파 전원(404)과 정합기(406)가 포함된다.
다음에, 도 24에 도시하는 플라즈마 CVD 장치를 사용하여, 연속적으로 복수의 막을 성막하는 프로세스를, 도 25를 참조하여 도시한다.
도 25a는, 도 24에 도시하는 플라즈마 CVD 장치를 간이적으로 도시한 것으로, 도 25b는, 게이트 전극이 형성된 기판 위에, 게이트 절연막과, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(여기에서는, n-μc-Si막으로 나타냄)을 연속적으로 성막하는 공정을 도시하는 모식도이다. 파선의 화살표시는 기판의 흐름을 도시하고, 실선의 화살표시는 성막 공정의 흐름을 도시한다.
도 25b에 도시하는 바와 같이, 반응실(400a)의 내벽을 불소 라디칼 등으로 클리닝(S461)하여, 반응실(400a)의 잔류 불순물을 제거한다. 다음에, 반응실(400a)의 내벽에 게이트 절연막과 같은 막을 코팅한다(S462). 이 코팅 공정에 의해, 일반응실(400a)을 구성하는 금속이 불순물로서 게이트 절연막에 혼입되는 것을 막을 수 있다.
다음에, 로드/언로드실(422)의 카세트에 장전되는 기판을, 화살표시 a1로 도시하는 바와 같이, 공통실(423)의 반송기구(426)에 의해 반응실(400a)에 반송한다. 다음에, 반응실(400a)에서, 기판 위에 게이트 절연막, 여기에서는 산화질화규소막을 성막(S463)한다.
다음에, 게이트 절연막이 성막된 기판을, 화살표시 a2로 도시하는 바와 같이, 공통실(423)의 반송기구(426)에 의해 대기실(401)에 반송하여, 기판을 대기시킨다(S464). 이 후, 반응실(400a)의 내벽을 불소 라디칼 등으로 클리닝하여 (S465), 반응실(400a)의 잔류 불순물을 제거한 후, 반응실(400a)의 내벽에 비정질 반도체막을 코팅한다(S466). 이 클리닝 및 코팅에 의해, 반응실(400a)의 내벽에 성막된 게이트 절연막의 성분(산소, 질소 등)이나 반응실을 구성하는 금속이 불순물로서, 후에 형성하는 도너가 되는 불순물 원소를 포함하는 미결정 반도체막에 혼입되는 것을 막는 것이 가능하고, 미결정 반도체막의 결정성을 높일 수 있다. 다음에, 화살표시 a3으로 도시하는 바와 같이, 공통실(423)의 반송기구(426)에 의해 반응실(400a)에 반송하여, 반응실(400a)에서, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 성막한다(S467). 여기에서는, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막으로서, 실란과, 수소와, 포스핀을 원료가스로서 사용하여, 인을 포함하는 미결정 실리콘막을 성막한다.
다음에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막이 성막된 기 판을, 화살표시 a2로 도시하는 바와 같이, 공통실(423)의 반송기구(426)에 의해 대기실(401)에 반송하여 대기한다(S470). 이 후, 반응실(400a)의 내벽을 불소 라디칼 등으로 클리닝하여(S468), 반응실(400a)의 잔류 불순물을 제거한 후, 반응실(400a)의 내벽에 비정질 반도체막을 코팅한다(S469). 이 클리닝 및 코팅에 의해, 반응실(400a)의 내벽에 성막된 도너가 되는 불순물을 포함하는 미결정 반도체막의 성분(인)이나 반응실을 구성하는 금속이 불순물로서, 후에 형성하는 비정질 반도체막에 혼입되는 것을 막는 것이 가능하다. 이 때문에, 비정질 반도체막을 고저항 영역으로서 기능시킬 수 있다. 다음에, 화살표시 a3으로 도시하는 바와 같이, 공통실(423)의 반송기구(426)에 의해 반응실(400a)에 반송하여, 반응실(400a)에서, 제 1 버퍼층으로서 비정질 반도체막을 성막한다(S471). 여기에서는, 비정질 반도체막으로서, 실란과, 수소를 원료가스로서 사용하여, 어모퍼스 실리콘막을 성막한다.
다음에, 제 1 버퍼층이 성막된 기판을, 화살표시 a4로 도시하는 바와 같이, 공통실(423)의 반송기구(426)에 의해 로드/언로드실(422)의 카세트에 장전한다. 이상의 공정에 의해, 게이트 전극이 형성된 기판 위에 게이트 절연막, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막, 및 제 1 버퍼층을 연속적으로 성막할 수 있다. 다음에, 반응실(400a)의 내벽을 불소 라디칼 등으로 클리닝하여(S472), 반응실(400a)의 잔류 불순물을 제거한 후, 반응실(400a)의 내벽에 게이트 절연과 같은 막을 코팅한다(S473). 다음에, 로드/언로드실(422)의 카세트에 장전된 다른 기판을, 반응실(400a)에 반송하여, 게이트 절연막의 성막(S463)부터 상기 공정과 동 일하게 하여, 게이트 절연막, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막, 및 제 1 버퍼층을 연속적으로 성막한다.
로드/언로드실(422)의 카세트에 장전된 기판 전체에 게이트 절연막, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막, 및 제 1 버퍼층을 성막하면, 카세트를 로드/언로드실(422)로부터 반출하여, 다음의 공정에 보낸다.
또, 여기에서는, 게이트 절연막, n-μc-Si막을 성막한 기판을 대기실(401)에서 대기시켰지만, 로드/언로드실(422)에서 대기시켜도 좋다. 이와 같이 하는 것으로, 플라즈마 CVD 장치의 간이화가 가능하고, 비용 삭감이 가능하다.
또한, n-μc-Si막의 성막방법으로서, 여기에서는, S467에서 원료가스에 포스핀을 사용하였지만, 이 대신에, 코팅 S466 후에, 반응실 내에 포스핀을 흘려, 반응실 내벽에 인을 흡착시킨 후, 대기실(401)에 대기시킨 기판을 반응실(400a)에 반입하여, 실란, 및 수소를 원료가스를 사용하여, 미결정 실리콘막을 성막하면, 반응실 내에 흡착된 인을 받아들이면서 성막되기 때문에, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막을 성막할 수 있다.
또한, S463에서 게이트 절연막을 성막할 때, 원료가스에 포스핀을 혼합하여, 인을 포함하는 게이트 절연막을 성막한 후, S467에서 원료가스로서 실란 및 수소를 사용하여 미결정 실리콘을 퇴적하면, 인을 포함하는 미결정 실리콘막을 성막할 수 있다.
다음에, 도 25b를 사용하여, 섬 형상으로 형성된 도너가 되는 불순물 원소를 포함하는 미결정 반도체막 및 제 1 버퍼층 위에, 제 2 버퍼층 및 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(여기에서는, n+a-Si막으로 나타냄)을 연속적으로 성막하는 공정에 관해서 도시한다. 파선의 화살표시는 기판의 흐름을 도시하고, 실선의 화살표시는 성막 공정의 흐름을 도시한다.
도 25c에 도시하는 바와 같이, 반응실(400a)의 내벽을 불소 라디칼 등으로 클리닝(S481)하여, 반응실(400a)의 잔류 불순물을 제거한다. 다음에, 반응실(400a)의 내벽에 제 2 버퍼층같은 막을 코팅한다(S482). 여기에서는, 어모퍼스 실리콘막을 성막한다. 이 코팅 공정에 의해, 반응실(400a)을 구성하는 금속이 불순물로서 게이트 절연막에 혼입되는 것을 막을 수 있다.
다음에, 로드/언로드실(422)의 카세트에 장전되는 기판을, 화살표시 a1로 도시하는 바와 같이, 공통실(423)의 반송기구(426)에 의해 반응실(400a)에 반송한다. 다음에, 반응실(400a)에서, 기판 위에 제 2 버퍼층, 여기에서는 어모퍼스 실리콘막을 성막(S483)한다.
다음에, 제 2 버퍼층이 성막된 기판 위에, 1 도전형을 부여하는 불순물 원소가 첨가된 불순물 반도체막(여기에서는, n+a-Si막으로 나타냄)을 성막한다. 여기에서는, 어모퍼스 실리콘막과 n+a-Si막의 주성분이 같기 때문에, 또한, 어모퍼스 실리콘에는, n+a-Si막의 오염물질이 되는 것이 포함되지 않았기 때문에, n+a-Si막을 성막하기 전에, 코팅 공정을 하지 않아도 좋다.
다음에, n+a-Si막이 성막된 기판을, 화살표시 a4로 도시하는 바와 같이, 공통실(423)의 반송기구(426)에 의해 로드/언로드실(422)의 카세트에 장전한다. 이상의 공정에 의해, 섬 형상의 n-μc-Si막 및 제 1 버퍼층이 형성된 기판 위에, 제 2 버퍼층 및 n+a-Si막을 연속적으로 성막할 수 있다. 다음에, 반응실(400a)의 내벽을 불소 라디칼 등으로 클리닝하여(S485), 반응실(400a)의 잔류 불순물을 제거한 후, 반응실(400a)의 내벽에 제 2 버퍼층과 같은 막을 코팅한다(S486). 다음에, 로드/언로드실(422)의 카세트에 장전된 다른 기판을, 반응실(400a)에 반송하고, 제 2 버퍼층의 성막(S483)부터 상기 공정과 동일하게 하여, 제 2 버퍼층 및 n+a-Si막을 연속적으로 성막한다.
로드/언로드실(422)의 카세트에 장전된 기판 모체에 제 2 버퍼층 및 n+a-Si막을 성막하면, 카세트를 로드/언로드실(422)로부터 반출하여, 다음의 공정에 보낸다.
이상의 공정에 의해, 복수의 막을 대기에 개방하지 않고, 연속적으로 성막할 수 있다. 또한, 오염물질을 혼입시키지 않고 막을 성막할 수 있다.
(실시형태 9)
본 실시형태에서는, 상기 실시형태와 다른 구조의 박막 트랜지스터 및 다이오드에 관해서, 이하에 개시한다.
실시형태 1 내지 실시형태 8에서는, 도너가 되는 불순물 원소를 포함하는 미 결정 반도체막(58) 위에 제 1 버퍼층(62)이 형성되어 있지만, 제 1 버퍼층(62)을 형성하지 않아도 좋다. 즉, 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58)의 상면 및 측면을 제 2 버퍼층(42)이 덮고, 또한 제 2 버퍼층(42)은 게이트 절연막(52b)과 도너가 되는 불순물 원소를 포함하는 미결정 반도체막(58)의 가장자리에서 접하는 구조라도 좋다. 상기 구조로 하는 것으로, 성막 공정수를 삭감하는 것이 가능하고, 비용 삭감이 가능하다.
(실시형태 10)
본 실시형태에서는, 도 26에 도시하는 기판(50)의 주변부에 형성된 주사선(게이트 배선) 입력단자부와 신호선(소스 배선) 입력단자부의 구조에 관해서, 도 27을 사용하여 이하에 도시한다. 도 27은, 기판(50)의 주변부에 형성된 주사선 입력단자부 및 신호선 입력단자부, 및 화소부의 박막 트랜지스터의 단면도를 도시한다.
도 26에 도시하는 표시장치(300)에는 화소부(301)가 형성되고, 화소부(301)와 기판(50) 주변부의 사이에 보호회로(302, 322), 신호선(303), 주사선(323)이 형성된다. 또한, 도시하지 않지만, 화소부(301) 및 보호회로(302, 322)로부터 주변부에 신호선(303), 주사선(323)이 형성된다. 신호선(303), 주사선(323)의 말단부에는 신호선 입력단자부(306), 주사선 입력단자부(326)가 형성된다. 신호선 입력단자부(306), 주사선 입력단자부(326)의 단자에는 각각 FPC(304, 324)이 접속되고, FPC(304, 324)에는 신호선 구동회로(305), 주사선 구동회로(325)가 형성된다. 또한, 화소부(301)에는 도시하지 않지만, 화소(327)가 매트릭스형으로 배치되어 있 다.
도 27a에 있어서는, 주사선 입력단자(306a)는, 박막 트랜지스터(330)의 게이트 전극(331)과 같은 층으로 형성되는 주사선(323)에 접속된다. 또, 주사선(323)으로 박막 트랜지스터(330)의 게이트 전극(331)을 형성하여도 좋다. 또한, 신호선 입력단자(316a)는, 박막 트랜지스터(330)의 소스 전극 또는 드레인 전극(337)과 같은 층으로 형성되는 신호선(303)에 접속된다. 또, 신호선(303)으로, 박막 트랜지스터(330)의 소스 전극 또는 드레인 전극(337)을 형성하여도 좋다.
주사선 입력단자(306a), 신호선 입력단자(316a)는, 각각 화소부의 박막 트랜지스터(330)의 화소전극(340)과 같은 층으로 형성된다. 또한, 주사선 입력단자(306a), 신호선 입력단자(316a)는, 신호선(303) 위에 형성되는 절연막(339) 위에 형성된다. 또한, 절연막(339) 위에 있어서, 주사선 입력단자(306a), 신호선 입력단자(316a)는, 이방성 도전 접착제(307, 327)의 도전성 입자(308, 328)를 개재하여 FPC(304, 324)의 배선(309, 329)에 접속된다.
또, 여기에서는, 주사선(323) 및 주사선 입력단자(306a)가 접속되지만, 주사선(323) 및 주사선 입력단자(306a)의 사이에, 신호선(303)과 같은 층으로 형성되는 도전막을 형성하여도 좋다. 또한, 신호선(303)과 신호선 입력단자(316a)가 접속되지만, 신호선(303)과 신호선 입력단자(316a)의 사이에, 주사선(323)과 같은 층으로 형성되는 도전막을 형성하여도 좋다.
도 27b에 있어서는, 주사선 입력단자(306b)는, 박막 트랜지스터(330)의 게이트 전극(331)과 같은 층으로 형성되는 주사선(323)에 접속된다. 또, 주사선(323) 으로 박막 트랜지스터(330)의 게이트 전극(331)을 형성하여도 좋다. 또한, 신호선 입력단자(316b)는, 박막 트랜지스터(330)의 소스 전극 또는 드레인 전극(337)과 같은 층으로 형성되는 신호선(303)에 접속된다. 또, 신호선(303)으로, 박막 트랜지스터(330)의 소스 전극 또는 드레인 전극(337)을 형성하여도 좋다.
주사선 입력단자(306b), 신호선 입력단자(316b)는, 각각 화소부의 박막 트랜지스터(330)의 화소전극(340)과 같은 층으로 형성된다. 또한, 주사선 입력단자(306b), 신호선 입력단자(316b)는, 절연막(339) 및 보호 절연막(338) 위에 형성된다. 또한, 기판(50) 위에 있어서, 주사선 입력단자(306b), 신호선 입력단자(316b)는, 이방성 도전 접착제(307, 327)의 도전성 입자(308, 328)를 개재하여 FPC(304, 324)의 배선(309, 329)에 접속된다.
또, 여기에서는, 주사선(323)과 주사선 입력단자(306b)가 접속되지만, 주사선(323)과 주사선 입력단자(306b)의 사이에, 신호선(303)과 같은 층으로 형성되는 도전막을 형성하여도 좋다. 또한, 신호선(303)과 신호선 입력단자(316b)가 접속되지만, 신호선(303)과 신호선 입력단자(316b)의 사이에, 주사선(323)과 같은 층으로 형성되는 도전막을 형성하여도 좋다.
도 27c에 있어서는, 주사선 입력단자(306c)는, 박막 트랜지스터(330)의 게이트 전극(331)과 같은 층으로 형성되는 주사선(323)에 접속된다. 또, 주사선(323)으로 박막 트랜지스터(330)의 게이트 전극(331)을 형성하여도 좋다. 또한, 신호선 입력단자(316c)는, 박막 트랜지스터(330)의 소스 전극 또는 드레인 전극(337)과 같은 층으로 형성되는 신호선(303)에 접속된다. 또, 신호선(303)으로, 박막 트랜지 스터(330)의 소스 전극 또는 드레인 전극(337)을 형성하여도 좋다.
주사선 입력단자(306c), 신호선 입력단자(316c)는, 각각 화소부의 박막 트랜지스터(330)의 화소전극(340)과 같은 층으로 형성된다. 또한, 주사선 입력단자(306b), 신호선 입력단자(316b)는, 절연막(339) 위에 형성된다. 또, 도 27c에 있어서는, 절연막(339)의 개구부는 주사선 입력단자(306b) 및 신호선 입력단자(316b) 각각의 말단부를 노출시킨다. 또한, 주사선(323) 위에 있어서, 주사선 입력단자(306b)는, 절연막(339)의 개구부에서, 이방성 도전 접착제(307, 327)의 도전성 입자(308, 328)를 개재하여 FPC(304, 324)의 배선(309, 329)에 접속된다.
또, 여기에서는, 주사선(323)과 주사선 입력단자(306b)가 접속되지만, 주사선(323)과 주사선 입력단자(306b)의 사이에, 신호선(303)과 같은 층으로 형성되는 도전막을 형성하여도 좋다. 또한, 신호선(303)과 신호선 입력단자(316b)가 접속되지만, 신호선(303)과 신호선 입력단자(316b)의 사이에, 주사선(323)과 같은 층으로 형성되는 도전막을 형성하여도 좋다.
(실시형태 11)
본 실시형태에서는, 표시장치의 1 형태로서, 상기 실시형태에서 개시하는 박막 트랜지스터를 갖는 액정표시장치에 관해서, 이하에 도시한다. 여기에서는, VA(Vertical Alignment)형의 액정표시장치에 관해서, 도 28 내지 도 30을 참조하여 설명한다. VA형의 액정표시장치란, 액정패널의 액정 분자의 배열을 제어하는 방식의 1종이다. VA형의 액정표시장치는, 전압이 인가되지 않았을 때에 패널면에 대하여 액정 분자가 수직방향을 향하는 방식이다. 본 실시형태에서는, 특히 화 소(pixel)를 몇개의 영역(서브픽셀)으로 나누어, 각각 다른 방향에 분자를 쓰러뜨리도록 연구되어 있다. 이것을 멀티도메인화 또는 멀티도메인 설계라고 한다. 이하의 설명에서는, 멀티도메인 설계가 고려된 액정표시장치에 관해서 설명한다.
도 28과 도 29는, VA형 액정패널의 화소 구조를 나타내고 있다. 도 29는 기판(600)의 평면도이고, 도면 중에 도시하는 절단선 Y-Z에 대응하는 단면 구조를 도 28에 나타내고 있다. 이하의 설명에서는 이 양 도면을 참조하여 설명한다.
이 화소 구조는, 하나의 화소에 복수의 화소전극(624, 626)이 있고, 각각의 화소전극(624, 626)에 평탄화막(622)을 개재하여 박막 트랜지스터(628, 629)가 접속되어 있다. 박막 트랜지스터(628, 629)는, 다른 게이트 신호로 구동되도록 구성되어 있다. 즉, 멀티도메인 설계된 화소에 있어서, 개개의 화소전극(624, 626)에 인가하는 신호를, 독립적으로 제어하는 구성을 갖고 있다.
화소전극(624)은 콘택트 홀(623)에 있어서, 배선(618)에 의해 박막 트랜지스터(628)와 접속하고 있다. 또한, 화소전극(626)은 콘택트 홀(627)에 있어서, 배선(619)으로 박막 트랜지스터(629)와 접속하고 있다. 박막 트랜지스터(628)의 게이트 배선(602)과, 박막 트랜지스터(629)의 게이트 배선(603)에는, 다른 게이트 신호를 부여할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 배선(616)은, 박막 트랜지스터(628)와 박막 트랜지스터(629)에서 공통으로 사용되고 있다. 박막 트랜지스터(628) 및 박막 트랜지스터(629)는 상기 실시형태에서 개시하는 방법을 사용하여 제작할 수 있다.
화소전극(624)과 화소전극(626)의 형상은 다르고, 슬릿(625)에 의해서 분리 되어 있다. V자형으로 넓어지는 화소전극(624)의 외측을 둘러싸도록 화소전극(626)이 형성되어 있다. 화소전극(624)과 화소전극(626)에 인가하는 전압의 타이밍을, 박막 트랜지스터(628) 및 박막 트랜지스터(629)에 의해 다르게 하는 것으로, 액정의 배향을 제어하고 있다. 게이트 배선(602)과 게이트 배선(603)은 다른 게이트 신호를 주는 것으로, 박막 트랜지스터(628)와 박막 트랜지스터(629)의 동작 타이밍을 다르게 할 수 있다. 또한, 화소전극(624, 626) 위에 배향막(648)이 형성되어 있다.
대향기판(601)에는, 차광막(632), 착색막(636), 대향전극(640)이 형성되어 있다. 또한, 착색막(636)과 대향전극(640)의 사이에는 평탄화막(637)이 형성되고, 액정의 배향 산란을 막고 있다. 또한, 대향전극(640) 위에 배향막(646)이 형성된다. 도 30에 대향기판측의 구조를 도시한다. 대향전극(640)은 다른 화소간에서 공통화되어 있는 전극이지만, 슬릿(641)이 형성되어 있다. 이 슬릿(641)과, 화소전극(624) 및 화소전극(626)측의 슬릿(625)을 교대로 맞물리도록 배치하는 것으로, 경사 전계를 효과적으로 발생시켜 액정의 배향을 제어할 수 있다. 이것에 의해, 액정이 배향하는 방향을 장소에 따라서 다르게 할 수 있고, 시야각을 확대하고 있다.
여기에서는, 기판, 착색막, 차광막, 및 평탄화막으로, 컬러필터를 구성한다. 또, 차광막, 평탄화막 중 어느 한쪽, 또는 양쪽은, 기판 위에 형성되어 있지 않아도 좋다.
또한, 착색막은, 가시광의 파장범위 중, 임의의 파장범위의 광의 성분을 우 선적으로 투과시키는 기능을 갖는다. 통상은, 적색 파장범위의 광, 청색 파장범위의 광, 및 녹색 파장범위의 광, 각각을 우선적으로 투과시키는 착색막을 조합하여, 컬러필터에 사용하는 경우가 많다. 그러나, 착색막의 조합에 관해서는, 이것에 한정되지 않는다.
화소전극(624)과 액정층(650)과 대향전극(640)이 겹치는 것으로, 제 1 액정소자가 형성되어 있다. 또한, 화소전극(626)과 액정층(650)과 대향전극(640)이 겹치는 것으로, 제 2 액정소자가 형성되어 있다. 또, 1 화소에 제 1 액정소자와 제 2 액정소자가 형성된 멀티도메인 구조이다.
또, 여기에서는, 액정표시장치로서, VA(Vertical Alignment)형의 액정표시장치를 개시하였지만, 상기 실시형태를 사용하여 형성한 소자기판을, FFS형의 액정표시장치, IPS형의 액정표시장치, TN형의 액정표시장치, 그 밖의 액정표시장치에 사용할 수 있다.
이상의 공정에 의해, 액정표시장치를 제작할 수 있다. 본 실시형태의 액정표시장치는, 오프 전류가 적고, 전기 특성이 우수한 역스태거형의 박막 트랜지스터를 사용하여 있기 때문에, 콘트라스트가 높고, 시인성이 높은 액정표시장치를 제작할 수 있다.
(실시형태 12)
본 실시형태에서는, 표시장치의 1형태로서, 상기 실시형태에서 개시하는 박막 트랜지스터를 갖는 발광 장치에 관해서, 이하에 개시한다. 여기에서는, 발광 장치가 갖는 화소의 구성에 관해서 설명한다. 도 31a에, 화소의 상면도의 1형태를 도시하고, 도 31b에 도 31a의 A-B에 대응하는 화소의 단면 구조의 1형태를 도시한다.
발광 장치로서는, 여기에서는 일렉트로루미네선스를 이용하는 발광소자를 갖는 표시장치를 사용하여 개시한다. 일렉트로루미네선스를 이용하는 발광소자는, 발광재료가 유기 화합물인지, 무기화합물인지에 따라서 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불리고 있다. 또한, 여기에서는, 박막 트랜지스터의 제작 공정으로서 상기 실시형태를 사용할 수 있다.
유기 EL 소자는, 발광소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 이 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기상태를 형성하고, 그 여기상태가 기저상태로 되돌아갈 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광소자는, 전류 여기형의 발광소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층의 사이에 두고, 또 이것을 전극의 사이에 둔 구조이고, 발광 메커니즘은 금속 이온의 내각(內殼)전자천이를 이용하는 국재형 발광이다. 또, 여기에서는, 발광소자로서 유기 EL 소자를 참조하여 설명한다. 또한, 제 1 전극에 대한 신호의 입력을 제어하기 위한 스위칭용 박막 트랜지스터, 및 발광소자의 구동을 제어하는 구동용 박막 트랜지스터로서, 채널 에치형의 박막 트랜지스터를 사용하여 나타내지만, 채널 보호형의 박막 트랜지스터를 적절하게 사용할 수 있다.
도 31a 및 도 31b에 있어서, 제 1 박막 트랜지스터(74a)는 제 1 전극에 대한 신호의 입력을 제어하기 위한 스위칭용 박막 트랜지스터이고, 제 2 박막 트랜지스터(74b)는 발광소자(94)로의 전류 또는 전압의 공급을 제어하기 위한 구동용 박막 트랜지스터에 상당한다.
제 1 박막 트랜지스터(74a)의 게이트 전극은 주사선(51a)에, 소스 또는 드레인의 한쪽은 신호선으로서 기능하는 배선(71a 내지 71c)에 접속되고, 소스 또는 드레인의 다른쪽은 제 2 박막 트랜지스터(74b)의 게이트 전극(51b)에 접속된다. 제 2 박막 트랜지스터(74b)의 소스 또는 드레인의 한쪽은 전원선(93a 내지 93c)에 접속되고, 소스 또는 드레인의 다른쪽은 표시장치의 제 1 전극(79)에 접속된다. 제 2 박막 트랜지스터(74b)의 게이트 전극, 게이트 절연막, 및 전원선(93a)으로 용량소자(96)를 구성하고, 제 1 박막 트랜지스터(74a)의 소스 또는 드레인의 다른쪽은 용량소자(96)에 접속된다.
또, 용량소자(96)는, 제 1 박막 트랜지스터(74a)가 오프일 때 제 2 박막 트랜지스터(74b)의 게이트/소스간 전압 또는 게이트/드레인간 전압(이하, 게이트 전압으로 함)을 유지하기 위한 용량소자에 상당하고, 반드시 형성할 필요는 없다.
본 실시형태에서는, 제 1 박막 트랜지스터(74a) 및 제 2 박막 트랜지스터(74b)를 상기 실시형태에 개시하는 박막 트랜지스터를 사용하여 형성할 수 있다. 또한, 제 1 박막 트랜지스터(74a) 및 제 2 박막 트랜지스터(74b)는 여기에서는 n채 널형 박막 트랜지스터로 형성하지만, 제 1 박막 트랜지스터(74a)를 n채널형 박막 트랜지스터로 형성하고, 제 2 박막 트랜지스터(74b)를 p채널형 박막 트랜지스터로 형성하여도 좋다. 또, 제 1 박막 트랜지스터(74a) 및 제 2 박막 트랜지스터(74b)를 p채널형의 박막 트랜지스터로 형성하여도 좋다.
제 1 박막 트랜지스터(74a) 및 제 2 박막 트랜지스터(74b) 위에 보호 절연막(76)을 형성하고, 보호 절연막(76) 위에 평탄화막(78)을 형성하고, 평탄화막(78) 및 보호 절연막(67)에 형성되는 콘택트 홀에 있어서, 배선(93f)에 접속하는 제 1 전극(79)이 형성된다. 평탄화막(78)은, 아크릴, 폴리이미드, 폴리아미드 등의 유기수지, 또는 실록산 중합체를 사용하여 형성하는 것이 바람직하다. 콘택트 홀에 있어서는, 제 1 전극(79)이 요철을 갖기 때문에, 상기 영역을 덮고, 또한 개구부를 갖는 격벽(91)을 형성한다. 격벽(91)의 개구부에서 제 1 전극(79)과 접하도록, EL층(92)이 형성되고, EL층(92)을 덮도록 제 2 전극(93)이 형성되고, 제 2 전극(93) 및 격벽(91)을 덮도록 보호 절연막(95)이 형성된다.
여기에서는, 발광소자로서 상면 사출 구조의 발광소자(94)를 개시한다. 상면 사출 구조의 발광소자(94)는, 제 1 박막 트랜지스터(74a), 제 2 박막 트랜지스터(74b) 위에서도 발광하는 것이 가능하기 때문에, 발광 면적을 증대시키는 것이 가능하다. 그러나, EL층(92)의 하지막이 요철을 가지면, 상기 요철에 있어서 막 두께 분포가 불균일해져 제 2 전극(93) 및 제 1 전극(79)이 쇼트하여, 표시결함이 되어 버린다. 이 때문에, 평탄화막(78)을 형성하는 것이 바람직하다.
제 1 전극(79) 및 제 2 전극(93)으로 EL층(92)을 사이에 두고 있는 영역이 발광소자(94)에 상당한다. 도 31b에 도시한 화소의 경우, 발광소자(94)로부터 발생되는 광은, 흰색의 화살표시로 도시하는 바와 같이 제 2 전극(93)측으로 사출한다.
음극으로서 기능하는 제 1 전극(79)은 일함수가 작고, 게다가 광을 반사하는 도전막이면 공지의 재료를 사용할 수 있다. 예를 들면, Ca, Al, CaF, MgAg, AlLi 등이 바람직하다. EL층(92)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느쪽이나 좋다. 복수의 층으로 구성되어 있는 경우, 음극으로서 기능하는 제 1 전극(79)에 전자주입층, 전자수송층, 발광층, 홀수송층, 홀주입층의 순서로 적층한다. 또, 이들의 층을 모두 형성할 필요는 없다. 양극으로서 기능하는 제 2 전극(93)은, 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성하고, 예를 들면 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐석산화물, ITO, 인듐아연산화물, 산화규소를 첨가한 인듐석산화물 등의 투광성을 갖는 도전막을 사용하여도 좋다.
여기에서는, 기판이란 역측의 면으로부터 발광을 추출하는 상면 사출 구조의 발광소자에 관해서 개시하였지만, 기판측의 면으로부터 발광을 추출하는 하면 사출 구조의 발광소자나, 기판측 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광소자를 적절하게 적용할 수 있다.
또한, 여기에서는, 발광소자로서 유기 EL 소자에 관해서 설명하였지만, 발광소자로서 무기 EL 소자를 형성하는 것도 가능하다.
또, 본 실시형태에서는, 발광소자의 구동을 제어하는 박막 트랜지스터(구동용 박막 트랜지스터)와 발광소자가 전기적으로 접속되어 있는 예를 개시하였지만, 구동용 박막 트랜지스터와 발광소자의 사이에 전류 제어용 박막 트랜지스터가 접속되어 있는 구성이어도 좋다.
이상의 공정에 의해, 발광 장치를 제작할 수 있다. 본 실시형태의 발광 장치는, 오프 전류가 적고, 전기 특성이 우수한 역스태거형의 박막 트랜지스터를 사용하고 있기 때문에, 콘트라스트가 높고, 시인성이 높은 발광 장치를 제작할 수 있다.
(실시형태 13)
다음에, 본 발명의 표시장치의 1형태인 표시패널의 구성에 관해서, 이하에 도시한다.
도 32에, 신호선 구동회로(6013)만을 별도 형성하고, 기판(6011) 위에 형성된 화소부(6012)와 접속하고 있는 표시패널의 형태를 도시한다. 화소부(6012) 및 주사선 구동회로(6014)는, 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터를 사용하여 형성한다. 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터보다도 높은 전계효과 이동도가 얻어지는 트랜지스터로 신호선 구동회로를 형성하는 것으로, 주사선 구동회로보다도 높은 구동 주파수가 요구되는 신호선 구동회로의 동작을 안정시킬 수 있다. 또, 신호선 구동회로(6013)는, 단결정의 반도체를 채널 형성 영역에 사용한 트랜지스터, 다결정의 반도체를 채널 형성 영역에 사용한 박막 트랜지스터, 또는 SOI를 채널 형성 영역에 사용한 트랜지스터이어도 좋다. 화소부(6012)와, 신호선 구동회로(6013)와, 주사선 구동회로(6014)와, 각각 전원의 전위, 각종 신호 등이, FPC(6015)를 개재하여 공급된다. 또, 신호선 구동회로(6013) 및 FPC(6015)의 사이, 또는 신호선 구동회로(6013) 및 화소부(6012)의 사이에, 보호회로를 형성하여도 좋다. 보호회로는, 박막 트랜지스터, 다이오드, 저항소자 및 용량소자 등으로부터 선택된 1개 또는 복수의 소자에 의해서 구성된다. 또한, 다이오드로서, 상기 실시형태에 개시하는 쇼트키 접합한 다이오드를 사용할 수도 있다.
또, 신호선 구동회로 및 주사선 구동회로를, 함께 화소부와 같은 기판 위에 형성하여도 좋다.
또한, 구동회로를 별도 형성하는 경우, 반드시 구동회로가 형성된 기판을, 화소부가 형성된 기판 위에 접합할 필요는 없고, 예를 들면 FPC 위에 접합하도록 하여도 좋다. 도 32b에, 신호선 구동회로(6023)만을 별도 형성하고, 기판(6021) 위에 형성된 화소부(6022) 및 주사선 구동회로(6024)와 접속하고 있는 표시장치 패널의 형태를 도시한다. 화소부(6022) 및 주사선 구동회로(6024)는, 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터를 사용하여 형성한다. 신호선 구동회로(6023)는, FPC(6025)를 개재하여 화소부(6022)와 접속되어 있다. 화소부(6022)와, 신호선 구동회로(6023)와, 주사선 구동회로(6024)에, 각각 전원의 전위, 각종 신호 등이, FPC(6025)를 개재하여 공급된다. 또는 신호선 구동회로(6023) 및 FPC(6025)의 사이, 또는 신호선 구동회로(6023) 및 화소부(6022)의 사이에, 보호회로를 형성하여도 좋다.
또한, 신호선 구동회로의 일부 또는 주사선 구동회로의 일부만을 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터를 사용하여 화소부와 같은 기판 위에 형성하고, 나머지를 별도 형성하여 화소부와 전기적으로 접속하도록 하여도 좋다. 도 32c에, 신호선 구동회로가 갖는 아날로그 스위치(6033a)를, 화소부(6032), 주사선 구동회로(6034)와 같은 기판(6031) 위에 형성하고, 신호선 구동회로가 갖는 시프트 레지스터(6033b)를 별도 다른 기판에 형성하여 접합하는 표시장치 패널의 형태를 도시한다. 화소부(6032) 및 주사선 구동회로(6034)는, 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터를 사용하여 형성한다. 신호선 구동회로가 갖는 시프트 레지스터(6033b)는, FPC(6035)를 개재하여 화소부(6032)와 접속되어 있다. 화소부(6032)와, 신호선 구동회로와, 주사선 구동회로(6034)와, 각각 전원의 전위, 각종 신호 등이, FPC(6035)를 개재하여 공급된다. 또, 신호선 구동회로(6033) 및 FPC(6035)의 사이, 또는 신호선 구동회로(6033) 및 화소부(6032)의 사이에, 보호회로를 형성하여도 좋다.
도 32에 도시하는 바와 같이, 본 실시형태의 표시장치는, 구동회로의 일부 또는 전부를, 화소부와 같은 기판 위에, 미결정 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터를 사용하여 형성할 수 있다.
또, 별도 형성한 기판의 접속 방법은, 특별히 한정되는 것이 아니라, 공지의 COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 또한 접속하는 위치는, 전기적인 접속이 가능하면, 도 28에 도시한 위치에 한정되지 않는다. 또한, 컨트롤러, CPU, 메모리 등을 별도 형성하고, 접속하도록 하여도 좋다.
또 본 발명에서 사용하는 신호선 구동회로는, 시프트 레지스터와 아날로그 스위치를 갖는다. 또는, 시프트 레지스터와 아날로그 스위치에 덧붙여, 버퍼, 레벨 시프터, 소스 플로워 등, 다른 회로를 갖고 있어도 좋다. 또, 시프트 레지스터와 아날로그 스위치는 반드시 형성할 필요는 없고, 예를 들면 시프트 레지스터 대신에 디코더 회로같은 신호선을 선택할 수 있는 다른 회로를 사용하여도 좋고, 아날로그 스위치 대신에 래치 등을 사용하여도 좋다.
(실시형태 14)
본 발명에 의해 얻어지는 표시장치 등에 의해서, 액티브 매트릭스형 표시장치 패널에 사용할 수 있다. 즉, 그들을 표시부에 내장한 전자기기 모두에 본 발명을 실시할 수 있다.
이와 같은 전자기기로서는, 비디오카메라 및 디지털카메라 등의 카메라, 헤드마운트 디스플레이(고글형 디스플레이), 카네비게이션, 프로젝터, 카스테레오, 퍼스널컴퓨터, 휴대정보단말(모바일컴퓨터, 휴대전화 또는 전자서적 등) 등을 들 수 있다. 그들의 일례를 도 33에 도시한다.
도 33a는 텔레비전 장치이다. 표시패널을, 도 33a에 도시하는 바와 같이, 하우징에 내장하여, 텔레비전 장치를 완성시킬 수 있다. 표시패널에 의해 주화면(2003)이 형성되고, 기타 부속설비로서 스피커부(2009), 조작스위치 등이 구비되어 있다. 이와 같이, 텔레비전 장치를 완성시킬 수 있다.
도 33a에 도시하는 바와 같이, 하우징(2001)에 표시소자를 이용한 표시용 패널(2002)이 내장되고, 수신기(2005)에 의해 일반의 텔레비전 방송의 수신을 비롯하 여, 모뎀(2004)을 개재하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 1방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리)의 정보통신을 할 수도 있다. 텔레비전 장치의 조작은, 하우징에 내장된 스위치 또는 별도의 리모콘 조작기(2006)에 의해 행하는 것이 가능하고, 이 리모콘장치에도 출력하는 정보를 표시하는 표시부(2007)가 형성되어 있어도 좋다.
또한, 텔레비전 장치에도, 주화면(2003) 외에 서브화면(2008)을 제 2 표시패널로 형성하고, 채널이나 음량 등을 표시하는 구성이 부가되어 있어도 좋다. 이 구성에 있어서, 주화면(2003)을 액정표시패널로 형성하고, 서브화면(2008)을 발광표시패널로 형성하여도 좋다. 또한, 주화면(2003)을 발광표시패널로 형성하고, 서브화면(2008)을 발광표시패널로 형성하고, 서브화면은 점멸 가능하게 하는 구성으로 하여도 좋다.
도 34는 텔레비전 장치의 주요한 구성을 도시하는 블록도를 도시하고 있다. 표시패널(900)에는, 화소부(921)가 형성되어 있다. 신호선 구동회로(922)와 주사선 구동회로(923)는, 표시패널(900)에 COG 방식에 의해 실장되어 있어도 좋다.
그 밖의 외부회로의 구성으로서, 영상 신호의 입력측에서는, 튜너(924)에서 수신한 신호 중, 영상 신호를 증폭하는 영상 신호 증폭회로(925)와, 거기로부터 출력되는 신호를 빨강, 초록, 파랑의 각 색에 대응한 색신호로 변환하는 영상 신호 처리회로(926)와, 그 영상 신호를 드라이버 IC의 입력사양으로 변환하기 위한 컨트롤 회로(927) 등을 갖고 있다. 컨트롤 회로(927)는, 주사선측과 신호선측에 각각 신호를 출력한다. 디지털 구동하는 경우에는, 신호선측에 신호분할회로(928)를 형 성하고, 입력 디지털 신호를 m개로 분할하여 공급하는 구성으로 하여도 좋다.
튜너(924)에서 수신한 신호 중, 음성 신호는, 음성 신호 증폭회로(929)에 보내지고, 그 출력은 음성 신호 처리회로(930)를 거쳐서 스피커(933)에 공급된다. 제어회로(931)는 수신국(수신 주파수)이나 음량의 제어정보를 입력부(932)로부터 받아, 튜너(924)나 음성 신호 처리회로(930)에 신호를 송출한다.
물론, 본 발명은 텔레비전 장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여, 철도역이나 공항 등에서의 정보표시반이나, 가두에서의 광고표시반 등 대면적의 표시매체로서도 여러 가지의 용도에 적용할 수 있다.
주화면(2003), 서브화면(2008)에 있어서, 상기 실시형태에서 설명한 표시장치를 적용하는 것으로, 콘트라스트 등의 화상품질을 향상시킨 텔레비전 장치의 양산성을 높일 수 있다.
도 33b는 휴대전화기(2301)의 일례를 도시하고 있다. 이 휴대전화기(2301)는, 표시부(2302), 조작부(2303) 등을 포함하여 구성되어 있다. 표시부(2302)에 있어서는, 상기 실시형태에서 설명한 표시장치를 적용하는 것으로, 콘트라스트 등의 화상 품질을 향상시킨 휴대전화의 양산성을 높일 수 있다.
또한, 도 33c에 도시하는 휴대형의 컴퓨터는, 본체(2401), 표시부(2402) 등을 포함하고 있다. 표시부(2402)에, 상기 실시형태에 개시하는 표시장치를 적용함으로써, 콘트라스트 등의 화상품질을 향상시킨 컴퓨터의 양산성을 높일 수 있다.
도 33d는 탁상조명기구로, 조명부(2501), 갓(2502), 가변 암(2503), 지주(2504), 대(2505), 전원(2506)을 포함한다. 본 발명의 발광 장치를 조명 부(2501)에 사용함으로써 제작된다. 또, 조명기구에는 천장 고정형의 조명기구 또는 벽걸이형의 조명기구 등도 포함된다. 상기 실시형태에 개시하는 표시장치를 적용함으로써, 양산성을 높일 수 있고, 저가의 탁상조명기구를 제공할 수 있다.
도 1은 본 발명의 박막 트랜지스터의 제작 공정을 설명하는 단면도.
도 2는 본 발명의 박막 트랜지스터의 제작 공정을 설명하는 단면도.
도 3은 본 발명의 박막 트랜지스터의 제작 공정을 설명하는 단면도.
도 4는 본 발명의 박막 트랜지스터의 제작 공정을 설명하는 단면도.
도 5는 본 발명의 박막 트랜지스터의 제작 공정을 설명하는 평면도.
도 6은 본 발명의 박막 트랜지스터의 제작 공정을 설명하는 단면도.
도 7은 본 발명에 적용 가능한 다계조 마스크를 설명하는 도면.
도 8은 본 발명의 박막 트랜지스터의 제작 공정을 설명하는 단면도.
도 9는 본 발명의 박막 트랜지스터의 제작 공정을 설명하는 평면도.
도 10은 본 발명의 박막 트랜지스터를 설명하는 단면도.
도 11은 본 발명의 박막 트랜지스터를 설명하는 단면도.
도 12는 본 발명의 다이오드를 설명하는 평면도 및 단면도.
도 13은 본 발명의 다이오드를 설명하는 평면도 및 단면도.
도 14는 본 발명의 소자기판을 설명하는 평면도.
도 15는 본 발명의 다이오드를 설명하는 평면도.
도 16은 본 발명의 다이오드를 설명하는 단면도.
도 17은 본 발명의 다이오드의 제작 공정을 설명하는 단면도.
도 18은 본 발명의 다이오드를 설명하는 단면도.
도 19는 본 발명의 다이오드의 제작 공정을 설명하는 단면도.
도 20은 본 발명의 다이오드를 설명하는 평면도.
도 21은 본 발명의 다이오드를 설명하는 단면도.
도 22는 본 발명의 다이오드의 제작 공정을 설명하는 단면도.
도 23은 본 발명에 적용 가능한 플라즈마 CVD 장치의 구성을 도시하는 도면.
도 24는 본 발명에 적용 가능한 플라즈마 CVD 장치의 구성을 도시하는 도면.
도 25는 본 발명에 적용 가능한 플라즈마 CVD 장치의 구성 및 성막 순서를 도시하는 도면.
도 26은 본 발명의 표시장치를 설명하는 평면도.
도 27은 본 발명의 표시장치의 단자부 및 화소부를 설명하는 단면도.
도 28은 본 발명의 표시장치를 설명하는 단면도.
도 29는 본 발명의 표시장치를 설명하는 상면도.
도 30은 본 발명의 표시장치를 설명하는 상면도.
도 31은 본 발명의 표시장치를 설명하는 단면도 및 상면도.
도 32는 본 발명의 표시패널을 설명하는 사시도.
도 33은 본 발명의 표시장치를 사용한 전자기기를 설명하는 사시도.
도 34는 본 발명의 표시장치를 사용한 전자기기를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
50 : 기판 52a, 52b : 게이트 절연막
76 : 보호 절연막 102 : 절연막
201, 202, 203 : 도전막 242a, 242b : 제 2 버퍼층
251 : 게이트 전극 256 : 공통선
258a, 258b : 미결정 반도체막 262a, 262b : 제 1 버퍼층
271a, 271b, 271c : 신호선 311, 312 : 다이오드

Claims (24)

  1. 다이오드에 있어서,
    도너가 되는 불순물 원소를 함유하는 미결정 반도체막으로서, 상기 미결정 반도체막이 게이트 전극의 단부의 내측에 설치되는 방식으로 상기 게이트 전극 위에 게이트 절연막을 개재하여 설치된, 상기 미결정 반도체막;
    상기 미결정 반도체막의 상면 및 측면을 피복하는 비정질 반도체막;
    상기 비정질 반도체막 위에 제공되는, 하나의 도전성을 부여하는 불순물 원소를 함유하는 불순물 반도체막; 및
    상기 불순물 반도체막의 소스 영역 또는 드레인 영역에 접하는 배선을 포함하고,
    상기 게이트 전극 및 상기 배선은 도전막을 통해 서로 접속되는, 다이오드.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 다이오드에 있어서,
    도너가 되는 불순물 원소를 함유하는 미결정 반도체막으로서, 상기 미결정 반도체막이 게이트 전극의 단부의 내측에 설치되는 방식으로 상기 게이트 전극 위에 게이트 절연막을 개재하여 설치된, 상기 미결정 반도체막;
    상기 미결정 반도체막의 상면 및 측면을 피복하는 비정질 반도체막;
    상기 비정질 반도체막 위에 제공되는, 하나의 도전성을 부여하는 불순물 원소를 함유하는 한 쌍의 불순물 반도체층들; 및
    상기 한 쌍의 불순물 반도체층들과 각각 접하는 한 쌍의 배선들을 포함하고,
    상기 게이트 전극 및 상기 배선들 중 하나는 도전막을 통해 서로 접속되는, 다이오드.
  14. 제 1 항 또는 제 13 항에 있어서,
    상기 비정질 반도체막 또는 상기 미결정 반도체막과 공통선이 제 2 도전막을 통해 서로 접속되는, 다이오드.
  15. 제 1 항 또는 제 13 항에 있어서,
    상기 미결정 반도체막의 단부는 상기 비정질 반도체막 및 상기 불순물 반도체막과 겹쳐 있는, 다이오드.
  16. 제 1 항 또는 제 13 항에 있어서,
    상기 비정질 반도체막의 단부의 일부는 소스 전극 또는 드레인 전극으로 덮여 있는, 다이오드.
  17. 제 1 항 또는 제 13 항에 있어서,
    상기 비정질 반도체막의 단부는 소스 전극 및 드레인 전극의 외측에 노출되는, 다이오드.
  18. 제 1 항 또는 제 13 항에 있어서,
    상기 비정질 반도체막은 상기 미결정 반도체막과 겹치도록 설치되는, 다이오드.
  19. 제 1 항 또는 제 13 항에 있어서,
    상기 미결정 반도체막은 미결정 실리콘막, 미결정 게르마늄막, 또는 미결정 실리콘 게르마늄막으로 형성되는, 다이오드.
  20. 제 1 항 또는 제 13 항에 있어서,
    상기 미결정 반도체막은 미결정 실리콘막 및 미결정 게르마늄막의 적층 구조를 갖는, 다이오드.
  21. 제 1 항 또는 제 13 항에 있어서,
    상기 미결정 반도체막은 도너가 되는 불순물 원소가 첨가된 결정립 및 상기 결정립을 덮는 게르마늄을 포함하는, 다이오드.
  22. 제 1 항 또는 제 13 항에 있어서,
    상기 미결정 반도체막 대신에 비정질 게르마늄막 또는 비정질 실리콘 게르마늄막이 사용되는, 다이오드.
  23. 제 1 항 또는 제 13 항에 있어서,
    도너가 되는 상기 불순물 원소는 인, 비소, 또는 안티몬인, 다이오드.
  24. 제 1 항 또는 제 13 항에 따른 상기 다이오드를 포함하는 표시 장치.
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