JP3226836B2 - 液晶表示装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶表示装置及びそ
の製造方法に関する。

【０００２】

【従来の技術】薄膜トランジスタ（以下ＴＦＴと記す）
をスイッチング素子として用いるアクティブマトリクス
型液晶表示装置は、ＴＦＴ及び画素電極がマトリクス状
に配置されたＴＦＴ基板と、遮光膜（いわゆるブラック
マトリクス）、カラーフィルタおよび共通電極が形成さ
れた対向基板電極とを液晶を介して対向配置して構成さ
れる。

【０００３】図１６はこの種の液晶表示装置の概略の構
成を示す等価回路図である。同図において１１１は、ゲ
ートバスラインドライバ３１０によって駆動される走査
線を構成するゲートバスライン、１１２は、ドレインバ
スラインドライバ３２０によって駆動される信号線を構
成するドレインバスライン、３３０はゲートがゲートバ
スライン１１１に接続され、ドレインがドレインバスラ
インに接続されたＴＦＴ、１０６はＴＦＴ３３０に接続
された、ＩＴＯ等の透明導電膜によって形成された画素
電極であって、破線枠で囲まれた部分がＴＦＴアレイ基
板３００及び対向電極基板２００を示しており、これら
両基板は液晶を介して対向配置されている。

【０００４】薄膜トランジスタ３３０のソースには蓄積
容量素子Ｃ_STと液晶容量素子Ｃ_LCとが並列に接続されて
いる。この内、蓄積容量素子Ｃ_STは、画素電極１０６と
その下に絶縁膜を介して配置される蓄積容量電極とによ
って形成される容量素子であり、液晶容量素子Ｃ_LCは、
画素電極１０６と液晶を介して配置される対向電極基板
上の対向電極とによって形成される容量素子である。

【０００５】同図に示される液晶表示装置において、ゲ
ートバスラインドライバ３１０によってゲートバスライ
ン１１１に順次、選択パルスが印加される。あるゲート
バスライン１１１に選択パルスが印加されると、そのラ
インに接続されたＴＦＴ３３０はその期間の間だけ一斉
に導通状態なる。そして、そのＴＦＴのソースに接続さ
れた画素電極１０６は、そのときドレインバスライン１
１２に印加されている信号電圧になるように充電され
る。次いで、ゲートバスライン１１１に非選択パルスが
印加されると導通状態にあったＴＦＴ３３０はオフとさ
れるが、画素電極１０６は、その充電（信号）電圧を保
持し続ける。この保持電圧は、該当するＴＦＴが再び導
通したときに次の信号電圧によって書き換えられる。

【０００６】このＴＦＴアレイ基板を用いた液晶表示装
置に良好な品質の表示を行わせるには、画素電極１０６
が、その充電電圧を次回の書き換え時まで充分に保持で
きるようにする必要がある。保持電圧が低下すると表示
ムラが現れ、画面が見苦しいものとなるからである。画
素電極の持つ容量を大きくすることが肝要である。

【０００７】次に図８及び図９を用いて代表的なＴＦＴ
アレイ基板を用いた液晶表示装置につき説明する。な
お、図８は同装置に用いたＴＦＴアレイ基板の１画素分
の構成を示す平面図であり、図９（ａ），（ｂ）は図８
のＧ−Ｇ線及びＨ−Ｈ線に沿った断面図である。

【０００８】図８および図９を参照して液晶表示装置の
製造方法を説明すると、ガラス基板１００上にＣｒ、Ａ
ｌ等の金属膜からなるゲート電極１０１及び蓄積容量電
極１０８をパターニング形成した後、シリコン酸化膜、
シリコン窒化膜等の第１絶縁膜１１４Ａからなるゲート
絶縁膜１１４、真性半導体非晶質シリコン（以下ａ−Ｓ
ｉ（Ｉ）と記す）膜からなるチャネル層１０２、ｎ型半
導体非晶質シリコン（以下ａ−Ｓｉ（ｎ+ ）と記す）膜
からなるコンタクト層１０７を順次形成する。その後、
駆動用ドライバＩＣを実装するための端子を設ける部分
に相当する領域の配線上の第１絶縁膜１１４Ａを除去す
るパターニング工程を行い、スルーホール（図示せず）
を形成する。その後、ゲート電極１０１と同様にＣｒ、
Ａｌ等の金属膜にて形成されるドレイン電極１０３、ソ
ース電極１０４、ドレインバスライン１１２を形成し、
続いてＩＴＯ等の透明導電材料からなる画素電極１０６
を形成する。

【０００９】しかる後、チャネル部のコンタクト層１０
７をエッチング除去する。その後、シリコン窒化膜等の
材料からなるパッシベーション膜１１５を形成してＴＦ
Ｔアレイ基板３００を完成させる。

【００１０】蓄積容量電極１０８は、ゲート電極１０１
と同一の材料及び同一のパターニング工程を用いて同時
に形成する。蓄積容量電極１０８は画素電極１０６下に
蓄積容量用絶縁膜として作用する第１絶縁膜１１４Ａを
介して配置されている。蓄積容量電極１０８は画素電極
に大きな容量を付加して保持電圧を高く維持できるよう
にするために設けられた電極である。

【００１１】対向基板２００は、ガラス基板２１０上に
Ｃｒ等の金属膜からなるブラックマトリクス層２２０及
びカラーフィルタ層（図示せず）を設け、その上にＩＴ
Ｏ等の透明導電膜からなる対向電極２３０を形成して製
造する。

【００１２】ＴＦＴアレイ基板３００及び対向電極基板
２００のそれぞれに配向膜（図示せず）を形成して配向
処理を行った後、所定の距離を隔てて接着する。これら
２枚の基板間の間隙に液晶２４０を注入した後、封孔し
て液晶パネルが完成する。

【００１３】この液晶パネルに偏光板、駆動回路および
筐体などを付加し、液晶表示装置となる。

【００１４】図８および図９を用いて説明したＴＦＴの
構造において、ドレインバスライン１１２と画素電極１
０６は共に第１絶縁膜１１４Ａ上、つまり同一平面上に
設けられており、一定の間隔を介して隣接している。こ
のため、それぞれのパターニング工程においてパターニ
ング不良が発生すると、ドレインバスライン１１２と画
素電極１０６との短絡が発生しやすい。ドレインバスラ
イン１１２と画素電極１０６との短絡があると画素電極
１０６の充放電がＴＦＴのオン／オフで制御できなくな
り、その画素は点欠陥として視認される。

【００１５】このため、ドレインバスライン１１２と画
素電極１０６との短絡を低減するＴＦＴの構造が提案さ
れている。図１０はドレインバスライン１１２と画素電
極１０６とのショートを低減することを目的としたＴＦ
Ｔアレイ基板の１画素分の構成を示す平面図であり、図
１１（ａ），（ｂ）は図１０のＩ−Ｉ線及びＪ−Ｊ線に
沿った断面図である。

【００１６】図１０および図１１を参照してドレインバ
スライン１１２と画素電極１０６とのショートを低減す
ることを目的としたＴＦＴアレイの製法を説明する。

【００１７】まずガラス基板１００上にＣｒ、Ａｌ等の
金属からなるゲート電極１０１及び蓄積容量電極１０８
をパターニング形成した後、ゲート絶縁膜１１４、ａ−
Ｓｉ（Ｉ）からなるチャネル層１０２、ａ−Ｓｉ（ｎ+
）からなるコンタクト層１０７を順次形成する。その
後、駆動用ドライバＩＣを実装するための端子を設ける
部分に相当する領域配線上の第１絶縁膜１１４Ａを除去
するパターニング工程を行い、スルーホール（図示せ
ず）を形成する。その後、ゲート電極１０１と同様にＣ
ｒ、Ａｌ等の金属膜にて形成されるドレイン電極１０
３、ソース電極１０４、ドレインバスライン１１２を設
ける。その上にパッシベーション膜１１５を形成し、ソ
ース電極１０４と画素電極１０６とを導通させるスルー
ホール１１０を設けた後、画素電極１０６を形成して、
ＴＦＴアレイ基板３００とする。この構造においても、
蓄積容量電極１０８はゲート電極１０１を形成するパタ
ーニング工程で同時に形成する。なお、この構造におけ
るパターニング工程の数は図８および図９を用いて説明
した構造と同じである。

【００１８】図１０および図１１を用いて説明したＴＦ
Ｔの構造において、ドレインバスライン１１２はゲート
絶縁膜１１４と同じ第１絶縁膜１１４Ａ上に設けられて
おり、一方、画素電極１０６はパッシベーション膜１１
５上に形成されている。ドレインバスライン１１２と画
素電極１０６の間には絶縁膜であるパッシベーション膜
１１５が存在するので、それぞれのパターニング工程に
おいてパターニング不良が発生しても、ドレインバスラ
イン１１２と画素電極１０６との短絡が発生しない。こ
のため、点欠点の発生は低減される。

【００１９】しかし、蓄積容量電極１０８と画素電極１
０６との間に、第１絶縁膜１１４Ａとパッシベーション
膜１１５との双方が存在するため、保持電圧を維持する
ために必要とされる蓄積容量を形成しようとすると、第
１絶縁膜１１４Ａのみを蓄積容量用絶縁膜として用いた
場合に比べて、絶縁膜が厚くなった分だけ蓄積容量電極
１０８の面積が増加するという問題を有している。この
面積の増加は、蓄積容量用絶縁膜の膜厚の増加に伴っ
て、単位面積当たりの蓄積容量が減少することに起因し
ている。蓄積容量電極１０８はゲート電極１０１と同じ
遮光性の金属膜で形成されているので、面積の増加は開
口率（画面に対する有効画素面積の割合）の低下の原因
となり、表示の明るさが低下する。

【００２０】蓄積容量用絶縁膜の膜厚を薄くすることに
より、単位面積当たりの蓄積容量を増加させ、蓄積容量
電極の面積の増加を抑制する構成が、例えば特開平２−
８１０２９号公報や特開平３−２６０６３２号公報で開
示されている。

【００２１】図１２は特開平２−８１０２９号公報で開
示されているＴＦＴアレイ基板の１画素分の構成を示す
平面図であり、図１３（ａ），（ｂ）は図１２のＫ−Ｋ
線及びＬ−Ｌ線に沿った断面図である。

【００２２】次に図１２および図１３を参照してＴＦＴ
アレイ基板の製法を説明する。まずガラス基板１００上
にＩＴＯからなる蓄積容量電極１０８を設ける。次い
で、Ｃｒ／Ａｕからなるゲート電極１０１をパターニン
グ形成した後、シリコン酸化膜、シリコン窒化膜等の第
１絶縁膜１１４Ａからなるゲート絶縁膜１１４、ａ−Ｓ
ｉ（Ｉ）からなるチャネル層１０２、ａ−Ｓｉ（ｎ+ ）
からなるコンタクト層１０７を順次形成する。このと
き、第１絶縁膜１１４Ａの膜厚は例えば４００ｎｍとす
る。そして、蓄積容量電極１０８と、後工程で形成され
る画素電極１０６とが重なる部分を開口パターン１２２
として残したレジスト膜（図示せず）をマスクとし、第
１絶縁膜１１４Ａのエッチャントにより、蓄積容量用絶
縁膜として所望の膜厚、例えば２００ｎｍになるまでエ
ッチングする。次にＩＴＯからなる画素電極１０６をパ
ターニング形成する。その後、Ａｌにて形成されるドレ
イン電極１０３、ソース電極１０４、ドレインバスライ
ン１１２を形成する。その後、チャネル部のコンタクト
層１０７をエッチング除去してＴＦＴアレイ基板３００
とする。

【００２３】図１４は特開平３−２６０６３２号公報で
開示されているＴＦＴアレイ基板の１画素分の構成を示
す平面図であり、図１５（ａ），（ｂ）は図１４のＭ−
Ｍ線及びＮ−Ｎ線に沿った断面図である。

【００２４】図１４および図１５を参照して液晶表示装
置の製法を説明する。まずガラス基板１００上にＴｉか
らなるゲート電極１０１及び蓄積容量電極１０８をパタ
ーニング形成した後、タンタル酸化膜１２４Ａとシリコ
ン窒化膜１２４Ｂの二層の第１絶縁膜からなるゲート絶
縁膜１１４をそれぞれ約２００ｎｍの膜厚に形成する。
次いで、ａ−Ｓｉ（Ｉ）からなるチャネル層１０２を約
５０ｎｍの厚さに、保護膜１１６としてのシリコン酸化
膜を約１５０ｎｍの厚さに連続的に形成する。次に、背
面露光によりゲート電極１０１に自己整合したレジスト
膜（図示せず）を形成する。このレジスト膜を用いて、
保護膜１１６のパターニングを行った後、ａ−Ｓｉ（ｎ
+ ）からなるコンタクト層１０７とＴｉからなるドレイ
ン電極１０３及びソース電極１０４を順次形成する。そ
の後、通常のフォトリソグラフィー法により、チャネル
層１０２の不要部と、第１絶縁膜の上層を形成している
シリコン窒化膜１２４Ｂの露出部分をエッチング除去す
る。更に続いて、ＩＴＯからなる画素電極１０６を形成
してＴＦＴアレイ基板３００とする。

【００２５】

【発明が解決しようとする課題】前述の通り、図１２と
図１３及び図１４と図１５で説明した液晶表示装置の構
成は、両者とも蓄積容量用絶縁膜の膜厚を薄くすること
により、単位面積当たりの蓄積容量を増加させ、蓄積容
量電極の面積の増加を抑制することが可能である。しか
し、これらの引例は以下の問題点を有している。

【００２６】図１２，図１３の前者の方法においては、
チャネル層形成後に蓄積容量用絶縁を所定の厚さになる
までエッチングしている。しかし、このエッチングを行
うためにはパターニング工程を追加しなければならない
ので、工程数の増加及び製造コストの増加が懸念され
る。また、ゲート電極をパターニング形成する前に、蓄
積容量電極を設けるパターニング工程が追加されてお
り、工程数が増加している。さらに、ＴＦＴのバックチ
ャネル界面を保護するパッシベーション膜が設けられて
いないので、ＴＦＴの特性が不安定になる可能性があ
る。

【００２７】一方、図１４，図１５の後者の方法では、
ゲート絶縁膜を構成する第１絶縁膜を２層構造として、
チャネル層を構成するａ−Ｓｉ（Ｉ）のレジストパター
ンを用いて上層の絶縁膜を除去する構造を提案している
が、レジストパターンの存在しないゲートバスラインと
ドレインバスラインの交差部の第１絶縁膜の膜厚も薄く
なってしまころから、ゲートバスラインとドレインバス
ラインの層間ショートの発生が懸念される。さらに、Ｔ
ＦＴアレイ基板裏面からの背面露光を用いて保護膜の形
成を行っているので、工程が煩雑化している。

【００２８】また、これら二つの従来例は、共にドレイ
ンバスラインと画素電極とが第１絶縁膜上、つまり同一
平面上に一定の間隔を介して隣接している構造なってい
るので、図８，図９の従来の技術で述べたように、ドレ
インバスラインと画素電極との間での短絡に起因する点
欠陥が発生しやすいという問題を有している。

【００２９】本発明の目的はドレインバスラインと画素
電極との間での短絡に起因する点欠陥の発生を低減する
と同時に、パターニング工程数を増やすことなく、単位
面積当たりの蓄積容量を増加させ、蓄積容量の付加に伴
う開口率の低下を防止した液晶表示装置及びその製造方
法を提供することにある。

【００３１】

【課題を解決するための手段】 第１の発明の液晶表示装
置は、ガラス基板上に順次形成されたゲート電極とゲー
ト絶縁膜とチャネル層とコンタクト層とソース・ドレイ
ン電極とパッシベーション膜からなる薄膜トランジスタ
と、前記パッシベーション膜上に設けられ、且つパッシ
ベーション膜に設けられたスルーホールを介し前記ソー
ス電極と電気的に接続された画素電極とがマトリクス状
に配置され、各画素電極に対向して前記ゲート電極と同
層で前記ガラス基板上に形成された蓄積容量電極とを有
する液晶表示装置において、前記蓄積容量電極上の少な
くとも一部の領域の、前記ゲート絶縁膜と一体的に形成
された絶縁膜上に、前記パッシベーション膜に設けられ
たスルーホールを介し前記画素電極と電気的に接続され
た補助電極を設けたことを特徴とするものである。

【００３４】第２の発明の液晶表示装置の製造方法は、
ガラス基板上に第１導電膜からなるゲート電極および蓄
積容量電極を形成したのち、全面にゲート絶縁膜と容量
絶縁膜となる第１絶縁膜を形成する工程と、この第１絶
縁膜上に真性半導体膜とｎ型半導体膜を順次形成したの
ちパターニングしチャネル層とコンタクト層を形成する
工程と、前記コンタクト層上を含む所定の領域に第２導
電膜からなるソース・ドレイン電極を形成したのち全面
にパッシベーション膜を形成する工程と、このパッシベ
ーション膜にスルーホールを形成したのち全面に透明導
電膜を設け、パターニングし前記スルーホールを介して
前記ソース電極に接続する画素電極を形成する工程とを
有する液晶表示装置の製造方法において、前記蓄積容量
電極上の前記第１絶縁膜上に前記ソース・ドレイン電極
の形成と同一工程で補助電極を設け、さらにこの補助電
極上のパッシベーション膜に前記スルーホールの形成と
同一工程で補助電極と前記画素電極とを接続するための
スルーホールを形成することを特徴とするものである。

【００３６】

【作用】蓄積容量電極と画素電極との間に存在し、蓄積
容量用絶縁膜として作用していたパッシベーション膜を
エッチング除去することにより、蓄積容量用絶縁膜の膜
厚を薄くする。蓄積容量用絶縁膜が薄くなるのに伴っ
て、単位面積当たりの蓄積容量が増加するので、保持電
圧を高く維持するために必要な蓄積容量を形成しても、
蓄積容量電極の面積の増加が抑制されるので開口率が低
下することがなく、明るい表示が得られる。

【００３７】

【発明の実施の形態】次に本発明について図面を用いて
説明する。

【００３８】図１及び図２（ａ），（ｂ）は本発明に関
連する第１の技術例を説明する為のトランジスタアレイ
の１画素分の構成を示す平面図及びＡ−Ａ線とＢ−Ｂ線
に沿った断面図である。

【００３９】図１及び図２を参照して製造方法と共に説
明する。

【００４０】まずガラス基板１００上にＣｒ、Ａｌ、Ｔ
ａ等の第１金属膜をスパッタ法により１００〜３００ｎ
ｍの膜厚に成膜し、その後、フォトリソグラフィー技術
を用いて所定の形状にパターニング後、エッチング加工
してゲート電極１０１及び蓄積容量電極１０８を形成す
る。

【００４１】次にシランとアンモニアガスを主成分とす
るプラズマＣＶＤ法により第１絶縁膜１１４Ａとしてゲ
ート絶縁膜１１４となるシリコン窒化膜を膜厚２００〜
６００ｎｍ、シランを主成分とするプラズマＣＶＤ法に
よりチャネル層１０２となるａ−Ｓｉ（Ｉ）膜を膜厚５
０〜３００ｎｍ、そしてシランとホスフィンガスを主成
分とするプラズマＣＶＤ法により、コンタクト層１０７
となるａ−Ｓｉ（ｎ+）膜を膜厚３０〜１００ｎｍにそ
れぞれ堆積させる。そして、ａ−Ｓｉ（Ｉ）膜及びａ−
Ｓｉ（ｎ+ ）膜をフォトリソグラフィー技術を用いて島
状の所定の形状にパターニング後、エッチング加工しチ
ャネル層１０２及びコンタクト層１０７を形成する。そ
の後、駆動用ドライバＩＣを実装するための端子を設け
る部分に相当する配線の端部の上の第１絶縁膜１１４Ａ
をエッチング除去するパターニング工程を行い、スルー
（コンタクト）ホール（図示せず）を穿設する。

【００４２】次に、Ｃｒ、Ａｌ、Ｔａ等の第２金属膜を
膜厚１００〜３００ｎｍにスパッタ成膜し、その後、所
定の形状にパターニングしたフォトレジスト膜をマスク
とし、エッチング加工してドレイン電極１０３、ソース
電極１０４、ドレインバスライン１１２を形成する。し
かる後、コンタクト層１０７をソース電極側とドレイン
電極側に分割するため、チャネル層１０２上の不要なコ
ンタクト層をエッチング除去し溝を形成する。

【００４３】その後、シランとアモニアガスを主成分と
するプラズマＣＶＤ法により、全面にパッシベーション
膜１１５として作用するシリコン窒化膜を膜厚１００〜
４００ｎｍで成膜し、所定の領域のパッシベーション膜
をエッチング除去して、ソース電極１０４と画素電極１
０６とを電気的に導通させるスルーホール１１０を設け
る。このスルーホール１１０を形成するパターニング工
程を用いて、蓄積容量電極１０８上の開口パターン１２
０の内側の領域のパッシベーション膜１１５も同時にエ
ッチングして除去する。

【００４４】この際、開口パターン１２０の下層に位置
する第１絶縁膜１１４Ａがエッチングされないように、
第１絶縁膜１１４ＡのＣＶＤ成膜温度をパッシベーショ
ン膜１１５の成膜時よりも高くして、より緻密な膜を成
膜し、更に選択性を上げるためにフッ酸系のエッチャン
トを用いたウエットエッチングを行うことが望ましい。
続いてＩＴＯ等の透明導電材料をスパッタ成膜し、所定
の形状にパターニングしたフォトレジスト膜をマスクと
し、エッチング加工して画素電極１０６を形成してＴＦ
Ｔアレイ基板３００とする。

【００４５】なお、蓄積容量電極１０８は画素電極１０
６下に蓄積容量用絶縁膜として作用する第１絶縁膜１１
４Ａを介して配置されている。

【００４６】対向基板２００は、図９（ａ），（ｂ）に
示したように、ガラス基板２１０上にＣｒ等の金属膜か
らなるブラックマトリクス層２２０及びカラーフィルタ
層（図示せず）を設け、その上にＩＴＯ等の透明導電膜
からなる対向電極２３０を形成して製造する。

【００４７】以下ＴＦＴアレイ基板３００及び対向電極
基板２００のそれぞれに配向膜（図示せず）を形成して
配向処理を行った後、所定の距離を隔てて接着する。こ
れら２枚の基板間の間隙に液晶２４０を注入した後、封
孔して液晶パネルが完成する。

【００４８】以上のようにして得られた第１の技術例で
は、画素電極１０６の下層膜としては第１絶縁膜１１４
Ａとパッシベーション膜１１５の２層が存在するもの
の、画素電極１０６と蓄積容量電極１０８との間にある
蓄積容量用絶縁膜は第１絶縁膜１１４Ａのみで構成され
ている。また、ドレインバスライン１１２と画素電極１
０６の間には絶縁膜であるパッシベーション膜１１５が
存在する構造となっている。

【００４９】蓄積容量用絶縁膜の膜厚の増加に伴って、
単位面積当たりの蓄積容量が減少するため、蓄積容量用
絶縁膜として第１絶縁膜１１４Ａとパッシベーション膜
１１５の２層を用いた場合、保持電圧を高く維持するた
めに必要とされる蓄積容量を形成すると、蓄積容量電極
１０８の面積が増加し開口率が低下する。しかし、前述
の通り、本実施の形態では蓄積容量用絶縁膜が第１絶縁
膜１１４Ａのみで構成されているので、第１絶縁膜１１
４Ａとパッシベーション膜１１５の２層を用いた場合に
比べて、単位面積当たりの蓄積容量の減少が抑制され
る。従って、保持電圧を高く維持するために必要とされ
る蓄積容量を形成しても、蓄積容量電極１０８の面積が
増加しないので、開口率の減少を防ぐことができる。

【００５０】また、第１の技術例ではソース電極１０４
と画素電極１０６とを電気的に導通させるスルーホール
１１０を設けるパターニング工程と同じパターニング工
程を用いて同時に、蓄積容量電極１０８上にある開口パ
ターン１２０の内側の領域のパッシベーション膜１１５
をエッチング除去しているので、パターニング工程の数
は従来の工程と同じであり、工程が煩雑化する恐れはな
い。

【００５１】しかも、ドレインバスライン１１２と画素
電極１０６の間には絶縁膜であるパッシベーション膜１
１５が存在するので、ドレインバスライン１１２と画素
電極１０６との間での短絡に起因する点欠点の発生を低
減できる効果もある。

【００５２】尚、第１の技術例では蓄積容量電極１０８
上の第１絶縁膜１１４Ａを除去した場合について説明し
たが、エッチングして薄膜化することによっても効果が
生じることは明らかである。

【００５３】図３及び図４（ａ），（ｂ）は本発明の実
施の形態を説明する為のトランジスタアレイの１画素分
の構成を示す平面図及びＣ−Ｃ線とＤ−Ｄ線に沿った断
面図である。図３及び図４を参照して製造方法と共に説
明する。

【００５４】本構造の製法は、ゲート電極１０１の形成
から配線の端部に実装用端子を設ける為に第１絶縁膜１
１４Ａにコンタクトホール（図示せず）を形成するまで
は第１の技術例の場合と同様に操作する。次に、Ｃｒ、
Ａｌ、Ｔａ等の金属膜を膜厚１００〜３００ｎｍにスパ
ッタ成膜し、その後、所定の形状にパターニングしたフ
ォトレジスト膜をマスクとし、エッチング加工してドレ
イン電極１０３、ソース電極１０４、ドレインバスライ
ン１１２を形成すると同時に、同一の材料と同一のパタ
ーニング工程によって、蓄積容量電極１０８上に第１絶
縁膜１１４Ａを介して、補助電極１０９を設ける。しか
る後、コンタクト層１０７をソース電極側とドレイン電
極側に分割するため、チャネル層１０２上の不要なコン
タクト層をエッチング除去する。

【００５５】その後、シランとアンモニアガスを主成分
とするプラズマＣＶＤ法により、全面にパッシベーショ
ン膜１１５として作用するシリコン窒化膜を膜厚１００
〜４００ｎｍで成膜し、所定の領域のパッシベーション
膜をエッチング除去して、ソース電極１０４と画素電極
１０６とを電気的に導通させるスルーホール１１０を設
ける。このスルーホール１１０を形成するパターニング
工程を用いて、補助電極１０９上の開口パターン１２０
の内側の領域のパッシベーション膜１１５もエッチング
して除去する。続いてＩＴＯ等の透明導電材料をスパッ
タ成膜し、所定の形状にパターニングしたフォトレジス
ト膜をマスクとし、エッチング加工して画素電極１０６
を形成してＴＦＴアレイ基板３００とする。なお、画素
電極１０６と補助電極１０９とは開口パターン１２０内
で電気的に導通しており、蓄積容量電極１０８は画素電
極１０６及び補助電極１０９下に蓄積容量用絶縁膜とし
て作用する第１絶縁膜１１４Ａを介して配置されてい
る。

【００５６】本実施の形態では、第１の技術例の場合と
同様に、蓄積容量用絶縁膜が第１絶縁膜１１４Ａのみで
構成されているので、第１絶縁膜１１４Ａとパッシベー
ション膜１１５の２層を用いた場合に比べて、単位面積
当たりの蓄積容量の減少が抑制される。従って、保持電
圧を高く維持するために必要とされる蓄積容量を形成し
ても、蓄積容量電極１０８の面積が増加しないので、開
口率の減少を防ぐことができる。

【００５７】本実施の形態においてもソース電極１０４
と画素電極１０６とを導通させるスルーホール１１０を
設けるパターニング工程と同じパターニング工程を用い
て同時に、蓄積容量電極１０８上にある開口パターン１
２０の内側の領域のパッシベーション膜１１５をエッチ
ング除去しているので、パターニング工程の数は従来の
工程と同じであり、工程が煩雑化する恐れはない。

【００５８】また、ドレイン電極１０３、ソース電極１
０４、ドレインバスライン１１２を形成するのと同時
に、同じパターニング工程によって補助電極１０９を設
けることにより、エッチングレートの違いを利用して、
パッシベーション膜１１５のみを選択的にエッチング除
去することが可能となり、蓄積容量用絶縁膜として作用
するゲート絶縁膜１１４の膜厚が変動する恐れがなくな
る。

【００５９】しかも、第１の技術例と同じく、ドレイン
バスライン１１２と画素電極１０６の間には絶縁膜であ
るパッシベーション膜１１５が存在するので、ドレイン
バスライン１１２と画素電極１０６との間での短絡に起
因する点欠陥の発生を低減する構造となっている。

【００６０】図５及び図６（ａ），（ｂ）は本発明に関
連する第２の技術例を説明する為のトランジスタの１画
素分の構成を示す平面図及びＥ−Ｅ線とＦ−Ｆ線に沿っ
た断面図、図７（ａ）〜（ｃ）は駆動用ドライバＩＣを
実装する為の端子を設ける領域の製造方法を説明する為
の平面図及びＰ−Ｐ線とＱ−Ｑ線に沿った断面図であ
る。以下図５〜図７を参照して第２の技術例の製造方法
について説明する。

【００６１】この第２の技術例における液晶表示装置の
製造方法は、第１の技術例とコンタクト層を形成するま
ではほぼ同様の操作を行なう。すなわち図５、図６およ
び図７に示すように、ガラス基板１００上にＣｒ、Ａ
ｌ、Ｔａ等の第１金属膜１１７をスパッタ法により１０
０〜３００ｎｍの膜厚に成膜したのちパターニングしゲ
ート電極１０１、蓄積容量電極１０８および配線を形成
する。

【００６２】次にシランとアンモニアガスを主成分とす
るプラズマＣＶＤ法によりシリコン窒化膜からなる第１
絶縁膜１１４Ａを形成してゲート絶縁膜１１４と容量絶
縁膜とし、ついでプラズマＣＶＤ法としてａ−Ｓｉ
（Ｉ）膜とａ−Ｓｉ（ｎ+ ）膜を形成し、パターニング
してチャネル層１０２およびコンタクト層１０７を形成
する。

【００６３】次に図７に示したように駆動用ドライバー
ＩＣを実装するための端子を設ける部分に相当する第１
金属膜からなる配線１１７の端部の上の第１絶縁膜１１
４Ａをエッチングしコンタクトホール１０５を形成す
る。この時同時に蓄積容量電極１０８上の開口パターン
１２１の内側の領域の第１絶縁膜１１４Ａをエッチング
除去する。

【００６４】次に、Ｃｒ、Ａｌ、Ｔａ等の第２金属膜１
１８を膜厚１００〜３００ｎｍにスパッタ成膜し、その
後、所定の形状にパターニングしたフォトレジスト膜を
マスクとし、エッチング加工してドレイン電極１０３、
ソース電極１０４、ドレインバスライン１１２及び端子
形成部の配線１１７にコンタクトホール１０５を介して
接続する金属膜を形成する。

【００６５】しかる後、コンタクト層１０７をソース電
極側とドレイン電極側に分割するため、チャネル層１０
２上の不要なコンタクト層をエッチング除去し溝を形成
する。その後、シランとアンモニアガスを主成分とする
プラズマＣＶＤ法により、パッシベーション膜１１５と
して作用するシリコン窒化膜を膜厚１００〜４００ｎｍ
で成膜し、所定の領域のパッシベーション膜をエッチン
グ除去して、ソース電極１０４と画素電極１０６とを電
気的に導通させるスルーホール１１０と端子形成部のス
ルーホール１１０Ａを設ける。続いてＩＴＯ等の透明導
電材料をスパッタ成膜し、所定の形状にパターニングし
た後、エッチング加工して画素電極１０６と端子形成部
に透明導電膜１１９を形成してＴＦＴアレイ基板とす
る。なお、蓄積容量電極１０８は画素電極１０６下に蓄
積容量用絶縁膜として作用するパッシベーション膜１１
５を介して配置されている。

【００６６】第２の技術例では、蓄積容量用絶縁膜がパ
ッシベーション膜１１５のみで構成されているので、第
１の技術例と同様、第１絶縁膜１１４Ａとパッシベーシ
ョン膜１１５の２層を蓄積容量用絶縁膜として用いた場
合に比べて、単位面積当たりの蓄積容量の減少が抑制さ
れる。従って、保持電圧を高く維持するために必要とさ
れる蓄積容量を形成しても、蓄積容量電極１０８の面積
が増加しないので、開口率の減少を防ぐことができる。

【００６７】また、第２の技術例では、端子形成部にお
いてゲート電極１０１を形成している第１金属膜とドレ
イン電極１０３、ソース電極１０４及びドレインバスラ
イン１１２を形成している第２金属膜とを導通させるた
めのコンタクトホール１０５を設けるパターニング工程
と同じパターニング工程を用いて同時に、蓄積容量電極
１０８上にある開口パターン１２１の内側の領域の第１
絶縁膜１１４Ａをエッチング除去しているので、第１の
技術例と同じく、パターニング工程の数は従来の工程と
同じであり、工程が煩雑化する恐れはない。

【００６８】しかも、第２の技術例においても、ドレイ
ンバスライン１１２と画素電極１０６の間には絶縁膜で
あるパッシベーション膜１１５が存在するので、ドレイ
ンバスライン１１２と画素電極１０６との間での短絡に
起因する点欠点の発生を低減する構造となっている。

【００６９】以上、好ましい実施の形態について説明し
たが、本発明はこれら実施の形態に限定されるものでは
なく特許請求の範囲に記載された発明の範囲内において
各種の変更が可能である。例えば、ゲート電極、蓄積容
量電極、ソース・ドレイン電極等を他の金属材料や複合
膜で構成することができ、ゲート絶縁膜やパッシベーシ
ョン膜を種々の絶縁膜や複合膜によって形成することが
できる。また、蓄積容量電極をゲートバスラインの一部
として構成することもできる。更にチャネル層及びコン
タクト層を非晶質シリコン膜で形成した場合について説
明したが、多結晶シリコン膜を用いることもできる。

【００７０】

【発明の効果】以上説明したように、本発明によれば、
蓄積容量用絶縁膜がゲート絶縁膜となる第１絶縁膜のみ
で構成されているので、ゲート絶縁膜とパッシベーショ
ン膜の積層膜を蓄積容量用絶縁膜として用いた場合に比
べて、単位面積当たりの蓄積容量の減少が抑制される。
従って、保持電圧を高く維持するために必要とされる蓄
積容量を形成しても、蓄積容量電極の面積が増加しない
ので、開口率の減少を防ぐことができる。

【００７１】また、本発明によれば、ソース電極と画素
電極とを導通させるスルーホールを設けるパターニング
工程、と同じパターニング工程を用いて同時に、蓄積容
量電極上にある開口パターンの内側の領域のパッシベー
ション膜をエッチング除去しているので、パターニング
工程の数は従来の工程と同じであり、工程の煩雑化が防
げる。

【００７２】さらに、ドレインバスラインと画素電極の
間には絶縁膜であるパッシベーション膜が存在するの
で、ドレインバスラインと画素電極との間での短絡に起
因する点欠陥の発生を低減できるという利点を有する。

【図面の簡単な説明】

【図１】本発明に関連する第１の技術例を説明する為の
アレイ基板の平面図。

【図２】第１の技術例を説明する為のアレイ基板の断面
図。

【図３】本発明の実施の形態を説明する為のアレイ基板
の平面図。

【図４】本発明の実施の形態を説明する為のアレイ基板
の断面図。

【図５】本発明のに関連する第２の技術例を説明する為
のアレイ基板の平面図。

【図６】第２の技術例を説明する為のアレイ基板の断面
図。

【図７】第２の技術例を説明する為の端子形成部の平面
図及び断面図。

【図８】従来例を説明する為のアレイ基板の平面図。

【図９】従来例を説明する為のアレイ基板の断面図。

【図１０】他の従来例を説明する為のアレイ基板の平面
図。

【図１１】他の従来例を説明する為のアレイ基板の断面
図。

【図１２】他の従来例を説明する為のアレイ基板の平面
図。

【図１３】他の従来例を説明する為のアレイ基板の断面
図。

【図１４】他の従来例を説明する為のアレイ基板の平面
図。

【図１５】他の従来例を説明する為のアレイ基板の断面
図。

【図１６】液晶表示装置の構成を示す等価回路図。

【符号の説明】

１００ ガラス基板（ＴＦＴアレイ基板側） １０１ ゲート電極 １０２ チャネル層 １０３ ドレイン電極 １０４ ソース電極 １０５ コンタクトホール １０６ 画素電極 １０７ コンタクト層 １０８ 蓄積容量電極 １０９ 補助電極 １１０，１１０Ａ スルーホール １１１ ゲートバスライン １１２ ドレインバスライン １１４ ゲート絶縁膜 １１４Ａ 第１絶縁膜 １１５ パッシベーション膜 １１６ 保護膜 １１７ 第１金属膜 １１８ 第２金属膜 １１９ 透明導電膜 １２０ 開口パターン １２１ 開口パターン １２２ 開口パターン １２４Ａ タンタル酸化膜 １２４Ｂ シリコン窒化膜 ２００ 対向電極基板 ２１０ ガラス基板（対向電極基板側） ２２０ ブラックマトリクス層 ２３０ 対向電極 ２４０ 液晶 ３００ ＴＦＴアレイ基板 ３１０ ゲートバスラインドライバ ３２０ ドレインバスラインドライバ ３３０ ＴＦＴ Ｃ_LC 液晶容量素子 Ｃ_ST 蓄積容量素子

フロントページの続き (56)参考文献 特開 平６−337436（ＪＰ，Ａ) 特開 平６−332007（ＪＰ，Ａ) 特開 平６−230428（ＪＰ，Ａ) 特開 平７−56193（ＪＰ，Ａ) 特開 平６−347825（ＪＰ，Ａ) 特開 平９−244065（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/136,1/1343 H01L 29/78

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 ガラス基板上に順次形成されたゲート電
   極とゲート絶縁膜とチャネル層とコンタクト層とソース
   ・ドレイン電極とパッシベーション膜からなる薄膜トラ
   ンジスタと、前記パッシベーション膜上に設けられ、且
   つパッシベーション膜に設けられたスルーホールを介し
   前記ソース電極と電気的に接続された画素電極とがマト
   リクス状に配置され、各画素電極に対向して前記ゲート
   電極と同層で前記ガラス基板上に形成された蓄積容量電
   極とを有する液晶表示装置において、前記蓄積容量電極
   上の少なくとも一部の領域の、前記ゲート絶縁膜と一体
   的に形成された絶縁膜上に、前記パッシベーション膜に
   設けられたスルーホールを介し前記画素電極と電気的に
   接続された金属膜からなる補助電極を設けたことを特徴
   とする液晶表示装置。
2. 【請求項２】 補助電極がソース・ドレイン電極と同じ
   金属膜から形成されている請求項１記載の液晶表示装
   置。
3. 【請求項３】 ガラス基板上に第１導電膜からなるゲー
   ト電極および蓄積容量電極を形成したのち、全面にゲー
   ト絶縁膜と容量絶縁膜となる第１絶縁膜を形成する工程
   と、この第１絶縁膜上に真性半導体膜とｎ型半導体膜を
   順次形成したのちパターニングしチャネル層とコンタク
   ト層を形成する工程と、前記コンタクト層上を含む所定
   の領域に第２導電膜からなるソース・ドレイン電極を形
   成したのち全面にパッシベーション膜を形成する工程
   と、このパッシベーション膜にスルーホールを形成した
   のち全面に透明導電膜を設け、パターニングし前記スル
   ーホールを介して前記ソース電極に接続する画素電極を
   形成する工程とを有する液晶表示装置の製造方法におい
   て、前記蓄積容量電極上の前記第１絶縁膜上に前記ソー
   ス・ドレイン電極の形成と同一工程で補助電極を設け、
   さらにこの補助電極上のパッシベーション膜に前記スル
   ーホールの形成と同一工程で補助電極と前記画素電極と
   を接続するためのスルーホールを形成することを特徴と
   する液晶表示装置の製造方法。