KR101035737B1 - 액티브 매트릭스 기판, 표시 장치 및 텔레비전 수상기 - Google Patents

액티브 매트릭스 기판, 표시 장치 및 텔레비전 수상기 Download PDF

Info

Publication number
KR101035737B1
KR101035737B1 KR1020087023871A KR20087023871A KR101035737B1 KR 101035737 B1 KR101035737 B1 KR 101035737B1 KR 1020087023871 A KR1020087023871 A KR 1020087023871A KR 20087023871 A KR20087023871 A KR 20087023871A KR 101035737 B1 KR101035737 B1 KR 101035737B1
Authority
KR
South Korea
Prior art keywords
thin film
delete delete
electrode
film portion
potential
Prior art date
Application number
KR1020087023871A
Other languages
English (en)
Other versions
KR20080103589A (ko
Inventor
도시히데 쯔바따
마사노리 다께우찌
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20080103589A publication Critical patent/KR20080103589A/ko
Application granted granted Critical
Publication of KR101035737B1 publication Critical patent/KR101035737B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)
  • Transforming Electric Information Into Light Information (AREA)

Abstract

본 발명의 액티브 매트릭스 기판은, 각 화소 영역에, 트랜지스터와, 그 트랜지스터에 접속하고, 용량의 한쪽 전극으로서 기능 가능한 용량 전극을 구비한 액티브 매트릭스 기판으로서, 상기 용량 전극의 하층에 있고, 상기 용량의 다른 쪽 전극으로서 기능 가능한 반도체를 구비하며, 각 트랜지스터의 게이트 전극 및 상기 도전체를 덮는 게이트 절연막은, 상기 도전체와 중첩하는, 도전체 위 영역 내에, 막 두께가 작아진 박막부를 갖고 있으며, 그 박막부의 적어도 일부가 상기 용량 전극과 중첩하고 있다. 이것에 의해, 기판에 형성되는 용량(예를 들면, 유지 용량이나 화소 전극의 전위 제어용 용량, 또는 그들을 겸용하는 용량)의 용량값 변동을 저감할 수 있는 액티브 매트릭스 기판이 실현된다.
액티브 매트릭스 기판, 표시 장치, 텔레비전 수상기, 유지 용량 전극

Description

액티브 매트릭스 기판, 표시 장치 및 텔레비전 수상기{ACTIVE MATRIX SUBSTRATE, DISPLAY DEVICE AND TELEVISION RECEIVER}
본 발명은, 액정 표시 장치 등의 표시 장치에 이용되는 액티브 매트릭스 기판에 관한 것이다.
종래의 액티브 매트릭스 기판의 평면도를 도 30(특허 문헌 1 참조)에 나타낸다. 도 30에 도시된 바와 같이, 각 화소 영역(750)에서, 그 화소 전극(751)의 주위를, 주사 신호를 공급하기 위한 주사 신호선(752)과, 데이터 신호를 공급하기 위한 데이터 신호선(753)이 서로 교차하도록 형성되어 있다. 또한，이들의 주사 신호선(752)과 데이터 신호선(753)의 교차부에는, TFT(Thin Film Transistor: 박막 트랜지스터)(754)가 형성되어 있다. TFT(754)의 게이트 전극(755)에는 주사 신호선(752)이 접속되어 있으며, 주사 신호가 입력됨으로써 TFT(754)의 ON/OFF가 제어된다. 또한，TFT(754)의 소스 전극(766)에는 데이터 신호선(753)이 접속되어 있으며, 데이터 신호가 입력된다. 또한，TFT(754)의 드레인 전극(777)에는 드레인 인출 배선(756)이 접속되어 있다.
또한，TFT 오프시의 액정층의 자기 방전이나 TFT의 오프 전류에 의한 화상 신호의 열화를 방지하기 위하여, 화소 영역(750)에는, 예를 들면 환형상으로 유지 용량 배선(759)이 형성된다. 이 유지 용량 배선(759)은, 도 30에 도시된 바와 같이, 화소 전극(751)의 엣지와 중첩하도록 형성된다. TFT(754)의 드레인 전극(777)은 화소 전극(751)에 접속되며, 화소 전극(751)과 유지 용량 배선(759)의 사이에서 유지 용량이 형성된다.
[특허 문헌 1] 일본 공개 특허 공보 「특개평6-301059호 공보(1994년 10월 28일 공개)」
[특허 문헌 2] 일본 공개 특허 공보 「특개평7-287252호 공보(1995년 10월 31일 공개)」
[특허 문헌 3] 일본 공개 특허 공보 「특허 공개 2004-78157호 공보(2004년 3월 11일 공개)」
[특허 문헌 4] 일본 공개 특허 공보 「특개평6-332009호 공보(1994년 12월 2일 공개)」
[특허 문헌 5] 일본 재공표 특허 「WO97/00463(1997년 1월 3일 국제 공개」
<발명의 개시>
그런데，액티브 매트릭스 기판이 대형화한 최근에는，1개의 층을 형성하기 위한 포토리소그래피 공정에서, 노광 처리가 복수회로 나누어 행해진다. 대형의 기판 전체를 동시 노광하는 것은 곤란하기 때문이다. 이 경우, 각 노광 처리에서 노광량이 변화하고, 레지스트 패턴의 선폭이 변동되거나, 또는 얼라인먼트가 어긋난다고 하는 문제가 생긴다. 레지스트 패턴의 선폭의 변동(예를 들면, 유지 용량 배선이나 이것과 용량을 형성하는 전극의 선폭의 변동)은, 유지 용량의 용량값의 변동으로 되어, 표시 품위에 영향을 미친다. 도 30의 구성에서는, 유지 용량 배선(759) 및 화소 전극(751)의 마무리 상태(선폭이나 얼라인먼트)가 변동되면, 표시 품위에 영향을 미친다.
또한，상기 특허 문헌 2에는, 도 31a 및 도 31b에 도시된 바와 같이, 소스 라인(910)과 게이트 라인(909)의 교차 영역만, 얇은 층간 절연막(941) 및 두꺼운 층간 절연막(942)의 다층 구조로 하고, 다른 부분은 얇은 층간 절연막(941)만으로 하는 구성이 개시되어 있다. 이 구성에서도, 전하 축적용 컨덴서의 한쪽의 전극(912)(다른 한쪽의 전극은 화소 전극(911)) 상에는, 전체에 걸쳐 얇은 층간 절연막(941)만이 형성된 구성으로 되어 있기 때문에, 전극(912)의 폭이 변동되면 전하 축적용 컨덴서의 용량값이 변화된다.
또한，최근, 유지 용량 배선의 전위를 외부로부터 제어함으로써 1개의 화소 내에 휘도가 서로 다른 영역(복수의 부화소)을 형성하는 구성이 주목받고 있다(예를 들면, 상기 특허 문헌 3 참조). 이 구성에서는, 유지 용량을 화소 전극 전위의 제어용 용량으로서도 이용한다. 또한，상기 특허 문헌 4·5에는, 복수의 화소 전극 각각에, 절연층을 개재하여 대향하는 컨덴서 전극을 형성하고, 각 화소 전극을 용량 결합함으로써, 화소 전극마다 서로 다른 비율로 전압을 인가하는 구성도 개시되어 있다. 이 구성에서도, 컨덴서를 화소 전극 전위의 제어용 용량으로서 이용한다. 이들 구성에서는, 유지 용량 또는 화소 전극의 전위 제어용 용량의 용량값 변동이 표시 품위의 저하를 초래한다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 그 목적은, 기판에 형성 되는 용량(예를 들면, 유지 용량이나 화소 전극의 전위 제어용 용량, 또는 그들을 겸용하는 용량)의 용량값 변동을 저감할 수 있는 액티브 매트릭스 기판을 제공하는 점에 있다.
본 발명에 따른 액티브 매트릭스 기판은, 각 화소 영역에, 트랜지스터와, 그 트랜지스터에 접속하고, 용량의 한쪽 전극으로서 기능 가능한 용량 전극을 구비한 액티브 매트릭스 기판으로서, 상기 용량 전극의 하층에 있고, 상기 용량의 다른 쪽 전극으로서 기능 가능한 도전체와, 그 도전체를 덮는 절연막을 구비하고，그 절연막은, 도전체와 중첩하는 도전체 위 영역 내에, 막 두께가 작아진 박막부를 갖고 있으며, 그 박막부의 적어도 일부가 상기 용량 전극과 중첩하고 있다. 또한，본 액티브 매트릭스 기판은, 트랜지스터와, 도전체와, 도전체를 덮는 절연막과, 그 절연막의 상층에 있고 상기 도전체와 용량을 형성하는 용량 전극을 구비하고，그 용량 전극이 트랜지스터에 접속된 액티브 매트릭스 기판으로서, 상기 절연막은, 용량 전극 및 도전체와 중첩하는 영역의 일부의 막 두께가 작아져 있는 것을 특징으로 한다.
상기 용량은, 예를 들면, 유지 용량이나 화소 전극 전위의 제어용 용량 또는 이들을 겸용하는 용량으로서 이용된다.
상기 구성에서는，상기 도전체와 용량 전극의 사이에 배치되는 절연막에, 주위보다 막 두께가 작아진 박막부를 형성한다. 이것에 의해，도전체와 용량 전극의 중첩 부분 전체에 의해 용량값이 결정되는 종래의 구성과 달리, 상기 용량의 용량값을, 도전체와 용량 전극과 박막부의 중첩 부분에 의해 지배적으로 결정할 수 있 게 된다.
여기에서, 상기 박막부는, 절연막의 도전체 위 영역 내에 형성되기 때문에, 도전체(예를 들면, 유지 용량 배선)는, 박막부에 대하여 어긋남 마진을 갖게 된다. 따라서，도전체의 선폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 박막부에 걸리지 않는 범위이면 용량값은 거의 변화하지 않는다.
이와 같이, 본 액티브 매트릭스 기판에 의하면, 상기 용량(유지 용량이나 화소 전극의 전위 제어용 용량 또는 그들의 겸용 용량 등으로서 형성되는 용량)의 용량값이 기판 내에서 변동되는 것을 억제할 수 있어, 본 액티브 매트릭스 기판을 이용한 표시 장치에서, 그 표시 품위를 향상시킬 수 있다. 또한，상기 절연막은, 예를 들면, 트랜지스터의 게이트 전극을 덮는 게이트 절연막이어도 되며, 트랜지스터의 채널 부분을 덮는 층간 절연막이어도 된다.
본 액티브 매트릭스 기판에서는，상기 박막부는, 도전체 위 영역의 중앙 부분에 국소적으로 형성되어 있는 것이 바람직하다. 이렇게 하면, 도전체의 박막부에 대한 어긋남 마진을 확대시킬 수 있다.
본 액티브 매트릭스 기판에서는, 상기 박막부의 전부가 상기 용량 전극과 중첩하고 있는 것이 바람직하다. 이렇게 하면, 용량 전극은, 박막부에 대하여 어긋남 마진을 갖게 되어, 용량 전극의 형성 폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 박막부에 걸리지 않는 범위이면 용량은 거의 변화하지 않는다. 이것에 의해, 본 액티브 매트릭스 기판을 이용한 표시 장치에서, 그 표시 품위를 한층 향상시킬 수 있다.
본 액티브 매트릭스 기판에서는, 상기 용량 전극은, 트랜지스터의 드레인 전극에 접속된 화소 전극이어도 된다. 또한, 상기 용량 전극은, 트랜지스터의 드레인 전극으로부터 인출된 드레인 인출 전극이어도 된다. 또한, 상기 도전체는 유지 용량 배선의 일부이어도 된다. 또한, 상기 도전체는, 주사 방향의 전단 또는 후단에 해당하는 주사 신호선의 일부이어도 된다.
본 액티브 매트릭스 기판에서는, 상기 박막부 상에, 상기 트랜지스터의 채널 부분을 덮는 제1 층간 절연막을 개재하여 화소 전극이 형성되어 있어도 된다.
본 액티브 매트릭스 기판에서는, 박막부 상에, 드레인 인출 전극이 직접 형성되어 있어도 된다. 또한, 박막부 상에, 반도체층을 개재하여 상기 드레인 인출 전극이 형성되어 있어도 된다. 이 경우, 박막부 상에, 상기 드레인 인출 전극과 화소 전극이 접촉하는 컨택트 홀이 형성되어 있어도 되고, 또한, 컨택트 홀 이외의 부분에서는, 화소 전극과 게이트 절연막의 사이에, 상기 트랜지스터의 채널 부분을 덮는 제1 층간 절연막과, 상기 박막부보다 막 두께가 큰 제2 층간 절연막이 배치되어 있어도 된다.
본 액티브 매트릭스 기판에서는, 상기 게이트 절연막은 복수의 게이트 절연층으로 이루어지며, 상기 박막부에서는 적어도 1개의 게이트 절연층이 얇게 형성되어 있어도 무방하다.
본 액티브 매트릭스 기판에서는, 상기 게이트 절연막은 복수의 게이트 절연층으로 이루어지며, 박막부에서 1 이상의 게이트 절연층을 갖고, 다른 부분에서 그보다 많은 게이트 절연층을 갖는 구성으로 할 수도 있다. 이 경우, 유기물을 함유 하는 게이트 절연층을 구비하여 구성하여도 된다. 또한, 적어도 1개의 게이트 절연층을 평탄화막으로 하여도 된다. 이렇게 하면, 주사 신호선 및 데이터 신호선의 교차부의 단차가 작아져서, 데이터 신호선이 주사 신호선을 타고 넘는 단차가 경감되기 때문에, 신호선 교차부에서의 데이터 신호선의 단선이 발생하기 어려워진다. 또한, 예를 들면, 게이트 절연층의 1개에 SiNx(질화실리콘)막을 이용하는 경우, 게이트 전극의 테이퍼부에서의 치밀함이 그 밖의 영역보다 저하(막질이 저하)되어, 정전기에 의한 SiNx의 파괴가 발생되기 쉽다. 여기에서, 복수의 게이트 절연층 중 어느 하나에 평탄화막을 이용하면, 상기 테이퍼부에서도 절연막의 두께를 확보할 수가 있어，SiNx막의 파괴를 방지할 수 있다.
본 액티브 매트릭스 기판에서는, 상기 게이트 절연막이 유기물을 함유하는 게이트 절연층을 구비하여도 된다. 이 경우, 이 유기물을 함유하는 게이트 절연층의 두께가, 1.0〔㎛〕 이상 5.0〔㎛〕이하인 것이 바람직하다.
또한, 상기 다른 부분에서는, 최하층의 게이트 절연층을 평탄화막으로 하는 것이 바람직하다. 또한, 상기 평탄화막의 기판면에 접하는 부분의 두께가, 기판면에 형성되는 게이트 전극의 두께보다도 큰 것이 바람직하다. 이렇게 하면, 평탄화 효과가 향상되어, 각 신호선간 단락의 발생을 한층 억제할 수 있다. 또한, 데이터 신호선의 단선도 보다 발생하기 어려워진다.
또한, 이 최하층의 게이트 절연층을, 스핀 온 글래스(SOG) 재료로 이루어지는 평탄화막(SOG막)으로 하는 것이 바람직하다. 이렇게 하면, 제1 게이트 절연층으로서의 SOG막 상에, 제2 절연층, 고저항 반도체층 및 저저항 반도체층을 CVD법 등에 의해 연속하여 성막할 수 있다. 이것에 의해, 제조 공정의 단축이 가능하게 된다. 이 경우, 상기 박막부에서는 SOG막을 뽑아 놓고, 다른 부분의 최하층에 SOG막을 형성하는 구성으로 할 수도 있다. 또한, 게이트 절연막에서의 상기 박막부의 엣지 근방을 순 테이퍼 형상으로 하면, 그 상층에 형성되는 각 전극이 단선하기 어려워진다.
또한, 본 액티브 매트릭스 기판에서는, 게이트 절연막 상에 트랜지스터의 채널 부분을 덮는 제1 층간 절연막이 형성되고, 박막부 이외의 부분에서의 게이트 절연막 및 제1 층간 절연막의 두께의 합이, 1.65〔㎛〕이상 5.65〔㎛〕이하이어도 된다.
또한, 본 액티브 매트릭스 기판에서는, 상기 도전체는, 상기 화소 전극의 엣지와 겹쳐지도록 환형상으로 형성된 유지 용량 배선이어도 된다. 또한, 본 액티브 매트릭스 기판에서는, 상기 용량 전극으로서 화소 전극을 구비함과 함께, 상기 화소 전극은, 트랜지스터의 소스 전극에 접속하는 데이터 신호선을 따르는 엣지와 이것에 대향하는 엣지를 갖고 있으며, 상기 유지 용량 배선이, 상기 2개의 엣지 각각과 중첩하도록 형성되어 있어도 된다.
상기 구성에 의하면, 화소 전극 또는 박막부의 어긋남에 대하여 화소 전극 및 박막부의 겹침 부분의 면적이 보상되어, 유지 용량의 용량값이 변화하기 어렵다. 또한, 유지 용량 배선은, 화소 전극의 엣지 중 데이터 신호선을 따르는 엣지와 이것에 대향하는 엣지에 겹치도록 형성되어 있기 때문에, 그 전계 차폐 효과에 의해 화소 전극 및 데이터 신호선간의 기생 용량을 저감할 수도 있다.
또한, 본 액티브 매트릭스 기판에서는, 상기 용량 전극으로서 제1 화소 전극을 구비함과 함께, 상기 도전체와 용량을 이루는 제2 화소 전극을 구비하고, 상기 제1 화소 전극 및 도전체가 이루는 용량과 그 도전체 및 상기 제2 화소 전극이 이루는 용량이 직렬로 접속되어 있어도 무방하다. 이 경우, 상기 트랜지스터의 드레인 전극과 상기 도전체를 동일 재료로 형성할 수도 있다.
본 발명에 따른 액티브 매트릭스 기판은, 상기 과제를 해결하기 위하여, 각 화소 영역에, 제1 및 제2 트랜지스터와, 제1 트랜지스터에 접속하고, 제1 용량의 한쪽 전극으로서 기능 가능한 제1 용량 전극과, 제2 트랜지스터에 접속하고, 제2 용량의 한쪽 전극으로서 기능 가능한 제2 용량 전극을 구비한 액티브 매트릭스 기판으로서, 상기 제1 용량 전극보다 하층에 있고, 상기 제1 용량의 다른 쪽 전극으로서 기능 가능한 제1 도전체와, 상기 제2 용량 전극보다 하층에 있고, 상기 제2 용량의 다른 쪽 전극으로서 기능 가능한 제2 도전체를 구비하고, 각 트랜지스터의 게이트 전극 및 각 도전체를 덮는 게이트 절연막은, 제1 도전체와 중첩하는 제1 도전체 위 영역 내에 막 두께가 작아진 제1 박막부를 가짐과 함께, 제2 도전체와 중첩하는 제2 도전체 위 영역 내에 막 두께가 작아진 제2 박막부를 갖고, 상기 제1 박막부의 적어도 일부가 제1 용량 전극과 중첩하고, 제2 박막부의 적어도 일부가 제2 용량 전극과 중첩하고 있는 것을 특징으로 한다.
상기 구성에 의하면, 상기 제1 박막부는, 게이트 절연막에서의 제1 도전체 위 영역 내에 형성되기 때문에, 제1 도전체(예를 들면, 유지 용량 배선)는, 제1 박막부에 대하여 어긋남 마진을 갖게 된다. 따라서, 제1 도전체의 선폭이 변동되거 나, 또는 얼라인먼트가 어긋나도, 그 엣지가 제1 박막부에 걸리지 않는 범위이면 제1 용량의 용량값은 거의 변화하지 않는다. 마찬가지로, 상기 제2 박막부는, 게이트 절연막에서의 제2 도전체 위 영역 내에 형성되기 때문에, 제2 도전체(예를 들면, 유지 용량 배선)는, 제2 박막부에 대하여 어긋남 마진을 갖게 된다. 따라서, 제2 도전체의 선폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 제2 박막부에 걸리지 않는 범위이면 제2 용량의 용량값은 거의 변화하지 않는다.
이와 같이, 본 액티브 매트릭스 기판에 의하면, 제1 및 제2 용량(유지 용량이나 화소 전극의 전위 제어용 용량 또는 그들의 겸용 용량 등으로서 형성되는 용량)의 용량값이 기판 내에서 변동되는 것을 억제할 수 있어, 본 액티브 매트릭스 기판을 이용한 표시 장치에서, 그 표시 품위를 향상시킬 수 있다.
주목할 것은, 상기 구성이, 제1 및 제2 화소 전극의 전위를 제1 및 제2 용량을 이용하여 적극적으로 제어하는 멀티 픽셀 구동에 바람직한 점이다. 상기한 바와 같은 멀티 픽셀 구동을 행하는 표시 장치에 소정 중간조를 표시시키면，(액티브 매트릭스 기판 제조시에, 각 노광 처리에서 노광량이 변화하고, 레지스트 패턴의 선폭이 변동되거나 또는 얼라인먼트가 어긋남으로써, 용량 전극과 도전체로 형성되는 용량의 용량값이 기판 내에서 변동) 각 노광 영역에 대응한 표시 에리어마다 휘도의 차가 생긴다고 하는 문제가 있었지만, 본 구성을 이용하면, 제1 및 제2 용량의 용량값이 기판 내에서 변동되는 것을 효과적으로 억제할 수 있기 때문에, 상기 문제를 해소할 수 있다.
본 액티브 매트릭스 기판에서는, 상기 제1 박막부는, 상기 제1 도전체 위 영 역의 중앙 부분에 국소적으로 형성되며, 상기 제2 박막부는, 상기 제2 도전체 위 영역의 중앙 부분에 국소적으로 형성되어 있어도 된다. 이렇게 하면, 제1 도전체의, 제1 박막부에 대한 어긋남 마진, 및 제2 도전체의, 제2 박막부에 대한 어긋남 마진을 확대시킬 수 있다.
본 액티브 매트릭스 기판에서는, 상기 제1 박막부의 전체가 제1 용량 전극과 중첩하고, 제2 박막부의 전체가 제2 용량 전극과 중첩하고 있는 것이 바람직하다. 이렇게 하면, 제1 용량 전극은, 제1 박막부에 대하여 어긋남 마진을 갖게 되고, 제1 용량 전극의 형성 폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 제1 박막부에 걸리지 않는 범위이면 제1 용량은 거의 변화하지 않는다. 제2 용량 전극 및 제2 박막부에 대하여도 마찬가지이다. 이것에 의해, 본 액티브 매트릭스 기판을 이용한 표시 장치에서, 그 표시 품위를 한층 향상시킬 수 있다.
본 액티브 매트릭스 기판에서는, 상기 제1 용량 전극은, 제1 트랜지스터의 드레인 전극에 접속하는 제1 화소 전극이며, 상기 제2 용량 전극은, 제2 트랜지스터의 드레인 전극에 접속하는 제2 화소 전극이며, 제1 및 제2 화소 전극이 1개의 화소 영역에 형성되어 있어도 된다. 또한, 상기 제1 용량 전극은, 제1 트랜지스터의 드레인 전극으로부터 인출된 제1 드레인 인출 전극이며, 상기 제2 용량 전극은, 제2 트랜지스터의 드레인 전극으로부터 인출된 제2 드레인 인출 전극이어도 된다.
본 액티브 매트릭스 기판에서는, 상기 제1 및 제2 도전체는 각각 제1 및 제2 유지 용량 배선의 일부임과 함께, 각 유지 용량 배선을 개별로 전위 제어할 수가 있고, 이 전위 제어에 의해 상기 제1 및 제2 화소 전극의 전위를 개별로 제어하는 구성으로 하는 것이 바람직하다. 또한, 각 화소 영역에, 상기 제1 트랜지스터의 드레인 전극에 접속하는 제1 화소 전극과, 상기 제2 트랜지스터의 드레인 전극에 접속하는 제2 화소 전극을 구비하고, 상기 제1 및 제2 도전체는 각각 제1 및 제2 유지 용량 배선의 일부임과 함께, 각 유지 용량 배선을 개별로 전위 제어할 수가 있고, 이 전위 제어에 의해 상기 제1 및 제2 화소 전극의 전위를 개별로 제어하는 구성으로 하는 것이 바람직하다.
이와 같이, 각 유지 용량 배선을 개별로 전위 제어함으로써 제1 및 제2 화소 전극의 전위를 개별로 제어할 수 있고, 1 개의 화소 영역에 휘도가 서로 다른 2개의 영역을 형성할(소위 멀티 픽셀 구동을 행할) 수 있다. 상기 구성에서는, 제1 및 제2 용량(유지 용량 및 화소 전극의 전위 제어용 용량의 겸용 용량)의 용량값이 기판 내에서 변동되는 것을 억제할 수 있기 때문에, 멀티 픽셀 구동을 행하는 표시 장치에서, 그 표시 품위를 향상시킬 수 있다. 이 경우, 각 유지 용량 배선은, 각 트랜지스터가 오프된 후에 전위가 상승 또는 강하함과 함께 그 상태가, 다음 프레임에서 해당 트랜지스터가 오프될 때까지 계속되도록 전위 제어되어도 된다. 즉, 상기 제1 유지 용량 배선이, 상기 각 트랜지스터가 오프된 후에 전위가 상승하여 그 상태가 다음 프레임에서 상기 각 트랜지스터가 오프될 때까지 계속되도록 전위 제어됨과 함께, 상기 제2 유지 용량 배선이, 상기 각 트랜지스터가 오프된 후에 전위가 하강하여 그 상태가 다음 프레임에서 상기 각 트랜지스터가 오프될 때까지 계속되도록 전위 제어되거나 또는, 상기 제1 유지 용량 배선이, 상기 각 트랜지스터가 오프된 후에 전위가 하강하여 그 상태가 다음 프레임에서 상기 각 트랜지스터가 오프될 때까지 계속되도록 전위 제어됨과 함께, 상기 제2 유지 용량 배선이, 상기 각 트랜지스터가 오프된 후에 전위가 상승하여 그 상태가 다음 프레임에서 상기 각 트랜지스터가 오프될 때까지 계속되도록 전위 제어된다. 이렇게 하면, 각 유지 용량 배선의 전위 파형의 무디어짐이 드레인 전극의 실효 전위에 미치는 영향이 작아져서, 휘도 불균일의 저감에 유효하다. 또한, 상기 제1 유지 용량 배선의 전위가 상승하는 것과, 제2 유지 용량 배선의 전위가 하강하는 것이 1수평 기간 어긋나 있거나, 또는, 상기 제1 유지 용량 배선의 전위가 하강하는 것과, 제2 유지 용량 배선의 전위가 상승하는 것이 1수평 기간 어긋나도 된다.
본 액티브 매트릭스 기판에서는, 상기 제1 및 제2 박막부 상에는 각각, 직접, 또는 반도체층을 개재하거나, 또는 각 트랜지스터의 채널 부분을 덮는 제1 층간 절연막을 개재하여, 제1 및 제2 용량 전극이 형성되어 있어도 된다.
본 액티브 매트릭스 기판에서는, 상기 게이트 절연막은 복수의 게이트 절연층으로 이루어지며, 상기 제1 및 제2 박막부에서 1 이상의 게이트 절연층을 갖고, 다른 부분에서 그보다 많은 게이트 절연층을 갖고 있어도 된다. 또한, 상기 다른 부분에는 최하층의 게이트 절연층으로서 스핀 온 글래스(SOG) 재료로 이루어지는 SOG막이 형성되는 한편, 상기 제1 및 제2 박막부에서는 그 SOG막이 형성되어 있지 않은 구성이어도 된다.
본 액티브 매트릭스 기판에서는, 상기 게이트 절연층은, 제1 및 제2 트랜지스터가 갖는 반도체층과 중첩하는 영역에도 막 두께가 작아진 박막부를 갖고 있어도 된다.
본 액티브 매트릭스 기판은, 상기 절연막이, 막 두께가 작아진 부분 이외에서 SOG(스핀 온 글래스) 재료로 이루어지는 절연층을 포함하는 한편, 막 두께가 작아진 부분에서는 그 SOG 재료로 이루어지는 절연층을 포함하지 않는 구성으로 할 수 있다.
또한, 본 액티브 매트릭스 기판은, 상기 절연막은 트랜지스터의 게이트 전극을 덮는 게이트 절연막이며, 상기 도전체는 유지 용량 배선이며, 상기 용량 전극은, 트랜지스터의 드레인 전극에 접속된 화소 전극 또는 트랜지스터의 드레인 전극으로부터 인출된 드레인 인출 전극인 구성으로 할 수 있다.
또한, 본 발명의 표시 장치는, 상기 액티브 매트릭스 기판을 구비하는 것을 특징으로 한다.
또한, 본 발명의 텔레비전 수상기는, 상기 표시 장치와, 텔레비전 방송을 수신하는 튜너부를 구비하는 것을 특징으로 한다.
이상과 같이, 본 액티브 매트릭스 기판에 따르면, 상기 용량(유지 용량이나 화소 전극의 전위 제어용 용량 또는 그들의 겸용 용량 등으로서 형성되는 용량)의 용량값이 기판 내에서 변동되는 것을 억제할 수 있어, 본 액티브 매트릭스 기판을 이용한 표시 장치에서, 그 표시 품위를 향상시킬 수 있다.
도 1은 실시 형태 1에 따른 액티브 매트릭스 기판의 구성을 나타내는 평면도.
도 2는 실시 형태 1에 따른 액티브 매트릭스 기판의 단면을 나타내는 단면 도.
도 3은 실시 형태 1에 따른 액티브 매트릭스 기판의 구성을 나타내는 평면도.
도 4는 실시 형태 1에 따른 액티브 매트릭스 기판의 단면을 나타내는 단면도.
도 5는 실시 형태 2에 따른 액티브 매트릭스 기판의 구성을 나타내는 평면도.
도 6은 실시 형태 2에 따른 액티브 매트릭스 기판의 단면을 나타내는 단면도.
도 7은 실시 형태 2에 따른 액티브 매트릭스 기판의 단면을 나타내는 단면도.
도 8은 실시 형태 2에 따른 액티브 매트릭스 기판의 구성을 나타내는 평면도.
도 9는 실시 형태 1에 따른 액티브 매트릭스 기판의 구성을 나타내는 평면도.
도 10은 실시 형태 2에 따른 액티브 매트릭스 기판의 구성을 나타내는 평면도.
도 11은 본 실시 형태에 따른 액정 패널의 구성을 나타내는 단면도.
도 12는 본 실시 형태에 따른 액정 패널의 제어 구성을 나타내는 블록도.
도 13은 본 실시 형태에 따른 텔레비전 수상기의 구성을 나타내는 블록도.
도 14는 본 실시 형태에 따른 텔레비전 수상기의 구성을 나타내는 사시도.
도 15는 본 실시 형태에 따른 액정 표시 장치의 제어 구성을 나타내는 블록도.
도 16은 본 액티브 매트릭스 기판의 등가 회로도.
도 17은 본 액정 표시 장치의 구동 방법을 나타내는 타이밍차트.
도 18은 본 액정 표시 장치의 다른 구동 방법을 나타내는 타이밍차트.
도 19는 실시 형태 1에 따른 액티브 매트릭스 기판의 다른 구성을 나타내는 평면도.
도 20은 실시 형태 1에 따른 액티브 매트릭스 기판의 다른 구성을 나타내는 평면도.
도 21은 도 20에 도시한 B1-B2에서의 단면도.
도 22는 실시 형태 3에 따른 액티브 매트릭스 기판의 구성을 나타내는 평면도.
도 23은 도 22에 도시한 Al-A2에서의 단면도.
도 24는 실시 형태 3에 따른 액티브 매트릭스 기판의 다른 구성을 나타내는 평면도.
도 25는 유지 용량 배선의 선폭 어긋남에 의한 유지 용량의 변동을, 본 구성 및 비교 구성에서 시뮬레이트한 결과를 나타내는 그래프.
도 26은 유지 용량 배선의 선폭 어긋남에 의한 실효 전위의 변동을, 본 구성 및 비교 구성에서 시뮬레이트한 결과를 나타내는 그래프.
도 27은 본 구성에 따른 상기 시뮬레이트에서, 제1 게이트층(SOG막)의 두께를 변화시켰을 때에 실효 전위의 변동이 어떻게 변하는지를 나타낸 그래프.
도 28은 본 구성에 따른 상기 시뮬레이트에서, 제1 게이트층(SOG막)의 두께를 변화시켰을 때에 휘도차 변화량이 어떻게 변하는지를 나타낸 그래프.
도 29는 본 액정 표시 장치의 다른 구동 방법을 나타내는 타이밍차트.
도 30은 종래의 액티브 매트릭스 기판의 구성을 나타내는 평면도.
도 31a는 종래의 액티브 매트릭스 기판의 구성을 나타내는 평면도.
도 31b는, 도 31a에 도시한 액티브 매트릭스 기판의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 화소 영역
11a·11b: 컨택트 홀
12a: 제1 TFT
12b: 제2 TFT
15: 데이터 신호선
16: 주사 신호선
17a: 제1 화소 전극
17b: 제2 화소 전극
31a: 제1 박막부
31b: 제2 박막부
52a: 제1 유지 용량 배선
52b: 제2 유지 용량 배선
107a: 제1 드레인 인출 전극
107b: 제2 드레인 인출 전극
<발명을 실시하기 위한 최량의 형태>
〔실시 형태 1〕
본 발명의 실시 형태 1에 대하여 도 1∼도 4 및 도 9에 기초하여 설명하면 이하와 같다.
도 1은, 본 실시 형태에 따른 액티브 매트릭스 기판의 개략 구성을 나타내는 평면도이다. 도 1에 도시된 바와 같이, 본 액티브 매트릭스 기판은 멀티 픽셀 구동용이며, 1개의 화소 영역(10)에, 제1 TFT(박막 트랜지스터)(12a), 제2 TFT(12b), 제1 화소 전극(17a), 제2 화소 전극(17b), 제1 컨택트 홀(1la), 및 제2 컨택트 홀(1lb)을 구비한다.
또한, 본 액티브 매트릭스 기판에는, 서로 직교하도록 도면에서 좌우 방향에 형성된 주사 신호선(16) 및 도면에서 상하 방향에 형성된 데이터 신호선(15)을 구비한다. 화소 영역(10) 내에서는，상반분에 제1 화소 전극(17a)이 형성됨과 함께 하반분에 제2 화소 전극(17b)이 형성되고, 중앙부를 주사 신호선(16)이 가로질러 있다. 이 주사 신호선(16)은, 제1 화소 전극(17a)(도 1에서 말하자면, 제1 화소 전극(17a)의 하부) 및 제2 화소 전극(17b)(도 1에서 말하자면, 제2 화소 전극(17b)의 상부)에 중첩한다. 또한, 데이터 신호선(15)은, 제1 및 제2 화소 전극(17a·17b)의 좌측 엣지와 겹치도록 형성되어 있다. 데이터 신호선(15) 및 주사 신호 선(16)의 교점 근방에는, 제1 및 제2의 TFT(12a·12b)가 형성된다.
제1 TFT(12a)는, 소스 전극(9)과 제1 드레인 전극(8a)을 구비하고, 그 게이트 전극은 주사 신호선(16)의 일부이다. 또한, 제1 TFT(12b)는, 소스 전극(9)과 제2 드레인 전극(8b)을 구비하고, 그 게이트 전극은 주사 신호선(16)의 일부이다. 이렇게, 제1 및 제2 TFT(12a·12b)는, 소스 전극 및 게이트 전극을 공유한다. 소스 전극(9)은 데이터 신호선(15)에 접속되며, 제1 드레인 전극(8a)이 컨택트 홀(11a)을 통해서 화소 전극(17a)에 접속된다. 또한, 제2 드레인 전극(8b)이 컨택트 홀(11b)을 통해서 제2 화소 전극(17b)에 접속된다. 제1 및 제2 화소 전극(17a·17b)은 ITO 등의 투명 전극이며, 본 액티브 매트릭스 기판 아래로부터의 광(백라이트 광)을 투과시킨다.
본 액티브 매트릭스 기판에는, 기판면 상에 형성되며, 도면에서 좌우 방향으로 뻗는 제1 및 제2 유지 용량 배선(52a·52b)을 구비한다. 제1 유지 용량 배선(52a)은, 제1 화소 전극(17a)(도 1에서 말하자면, 제1 화소 전극(17a)의 상부)과 중첩하고, 제2 유지 용량 배선(52b)은, 제1 화소 전극(17b)(도 1에서 말하자면, 제2 화소 전극(17b)의 하부)과 중첩하고 있다.
그리고, 제1 화소 전극(17a)은 용량 C1의 한쪽 전극으로서 기능하고, 제1 유지 용량 배선(52a)은 해당 용량 C1의 다른 쪽 전극으로서 기능한다. 마찬가지로, 제2 화소 전극(17b)은 용량 C2의 한쪽 전극으로서 기능하고, 제2 유지 용량 배선(52b)은 해당 용량 C2의 다른 쪽 전극으로서 기능한다. 이들 용량 C1·C2는 각각, 유지 용량 및 화소 전극 전위의 제어용 용량으로서의 기능을 겸비한다.
즉, 본 액티브 매트릭스 기판에서는, 데이터 신호선(15)으로부터의 데이터(신호 전위)가, 각 TFT(12a·12b)의 공통 소스 전극(9)과, 제1 및 제2 드레인 전극(8a, 8b)을 통해서, 제1 및 제2 화소 전극(17a·17b) 각각에 공급되지만, 제1 및 제2 유지 용량 배선(52a·52b)에는 서로 역위상의 신호 전압이 인가되어 있으며, 제1 및 제2 화소 전극(17a·17b) 각각이 다른 전위로 제어된다(후에 상술함). 이것에 의해，1개의 화소(10) 내에 밝은 영역과 어두운 영역을 형성할 수 있어, 면적 계조에 의해 중간조를 표현할 수 있다. 이 결과, 경사 시각에서의 하얗게 뜨는 현상을 개선할 수 있는 등, 표시 품위를 높일 수 있다. 또한, 유지 용량이란, 각 화소 전극(17a·17b)에 다음의 데이터 신호가 입력될 때까지의 동안, 각 화소 전극(17a·17b)에 기입된 전위를 유지하는 보조적인 용량이다.
액티브 매트릭스 기판에는 주사 신호선(각 트랜지스터의 게이트 전극) 및 유지 용량 배선을 덮는 게이트 절연막이 형성되어 있기 때문에, 게이트 절연막은, 제1 유지 용량 배선(52a)과 중첩하는 제1 도전체 위 영역(38a)과, 제2 유지 용량 배선(52b)과 중첩하는 제2 도전체 위 영역(38b)을 갖게 된다.
본 실시 형태에서는, 게이트 절연막의 제1 도전체 위 영역(38a) 내에, 주위보다 막 두께가 작아진 제1 박막부(31a)를 형성한다. 게이트 절연막은, 복수의 게이트 절연층을 구비하지만, 그 중 적어도 1개를 부분적으로 제거 또는 얇게 함으로써, 제1 박막부(31a)가 형성된다. 보다 상세하게는, 제1 박막부(31a)는, 좌우 방향을 길이 방향으로 하는 직사각형 형상이며, 제1 도전체 위 영역(38a)이 제1 화소 전극(17a)과 중첩하는 영역 내에 형성되어 있다. 즉, 제1 박막부(31a) 전체가 제1 화소 전극(17a)과 중첩한다. 또한, 게이트 절연막의 제2 도전체 위 영역(38b) 내에, 막 두께가 작아진 제2 박막부(31b)를 형성한다. 게이트 절연막은, 복수의 게이트 절연층을 구비하지만, 그 중 적어도 1개를 부분적으로 제거 또는 얇게 함으로써, 제2 박막부(31b)가 형성된다. 보다 상세하게는, 제2 박막부(31b)는, 주사 신호선 방향을 길이 방향으로 하는 직사각형 형상이며, 제2 도전체 위 영역(38b)이 제2 화소 전극(17b)과 중첩하는 영역 내에 형성된다. 즉, 제2 박막부(31b) 전체가 제2 화소 전극(17b)과 중첩한다.
또한, 본 실시 형태에서는, 도 1에 도시한 바와 같이, 제1 및 제2 TFT(12a·12b)의 특성을 향상시키기 위하여, 각 TFT의 채널 아래 영역에도 박막부(31t)(제1 또는 제2 박막부와 마찬가지의 구성)가 형성되어 있다.
도 2는, 도 1에 도시한 A1-A2선 화살 표시 단면도이다. 도 1·2에 도시된 바와 같이, 글래스 기판(20) 상에 제1 유지 용량 배선(52a)이 형성되고, (주사 신호선(16)을 덮는) 게이트 절연막(40)은, 글래스 기판면 및 제1 유지 용량 배선(52a)을 덮고 있다. 이 게이트 절연막(40) 상에는, 제1 및 제2 TFT(12a·12b)의 채널부를 덮는 제1 층간 절연막(25) 및 제1 화소 전극(17a)이 이 순서로 형성되어 있다. 게이트 절연막은, SOG 재료로 이루어지는 제1 게이트 절연층(21)과, SNx로 이루어지는 제2 게이트 절연층(22)을 구비하지만, 제1 도전체 위 영역(38a)의 일부분은 제1 게이트 절연층(21)이 제거되고, 제1 박막부(31a)로 되어 있다. 이 제1 박막부(31a) 상에는, 제1 층간 절연막(25)을 개재하여 제1 화소 전극(17a)이 형성된다.
이와 같이, 게이트 절연막 중, 제1 유지 용량 배선(52a)과 제1 화소 전극(17a)의 사이에 위치하는 부분의 일부를 얇게 형성함(제1 박막부(31a)를 형성함)으로써, 상기 용량 C1의 용량값을, 제1 유지 용량 배선(52a) 및 제1 박막부(31a)의 중첩 부분(88a)에 의해 지배적으로 결정할 수 있게 된다. 마찬가지로, 게이트 절연막 중, 제2 유지 용량 배선(52b)과 제2 화소 전극(17b)의 사이에 위치하는 부분의 일부를 얇게 형성함(제2 박막부(31b)를 형성함)으로써, 상기 용량 C2의 용량값을, 제2 유지 용량 배선(52b) 및 제2 박막부(31b)의 중첩 부분에의해 지배적으로 결정할 수 있게 된다.
여기에서, 제1 박막부(31a) 전체가, 게이트 절연막에서의 제1 도전체 위 영역(38a) 내에 형성되기 때문에, 제1 유지 용량 배선(52a)은, 제1 박막부(31a)에 대하여 어긋남 마진을 갖게 된다. 따라서, 제1 유지 용량 배선(52a)의 선폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 제1 박막부(31a)에 걸리지 않는 범위이면 용량 C1의 용량값은 거의 변화하지 않는다.
또한, 제1 박막부(31a)는, 게이트 절연막이 제1 화소 전극(17a)과 중첩하는 영역 내에 형성되어 있기(즉, 제1 박막부(31a) 전체가 제1 화소 전극(17a)과 중첩하기) 때문에, 제1 화소 전극(17a)은, 제1 박막부(31a)에 대하여 어긋남 마진을 갖게 된다. 따라서, 제1 화소 전극(17a)의 형성 폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 제1 박막부(31a)에 걸리지 않는 범위이면 용량 C1은 거의 변화하지 않는다.
이것에 의해, 본 액티브 매트릭스 기판에 의하면, 용량 C1의 용량값, 나아가 서는 제1 화소 전극(17a) 전위 제어량이 기판 내에서 변동되는 것을 억제할 수 있어, 본 액티브 매트릭스 기판을 이용한 표시 장치에서, 그 표시 품위를 향상시킬 수 있다. 즉, Cs 제어(유지 용량 배선에 의한 제어)에서 멀티 픽셀 구동을 행하는 표시 장치에 소정 중간조를 표시시키면，(액티브 매트릭스 기판 제조시에, 각 노광 처리에서 노광량이 변화하고, 레지스트 패턴의 선폭이 변동되거나, 또는 얼라인먼트가 어긋남으로써, 유지 용량 배선과 화소 전극에 의해 형성되는 용량의 용량값이 기판 내에서 변동) 각 노광 처리에 대응한 노광 영역(표시 에리어)마다 휘도의 차가 생긴다고 하는 문제가 있지만, 본 실시 형태에 의하면, 용량 C1의 용량값이 기판 내에서 변동되는 것을 효과적으로 억제할 수 있기 때문에, 상기 문제를 해소할 수 있다.
마찬가지로, 제2 박막부(31b)는, 게이트 절연막에서의 제2 도전체 위 영역(38b) 내에 형성되기 때문에, 제2 유지 용량 배선(52b)은, 제2 박막부(31b)에 대하여 어긋남 마진을 갖게 된다. 따라서, 제2 유지 용량 배선(52b)의 선폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 제2 박막부(31b)에 걸리지 않는 범위이면 용량 C2의 용량값은 거의 변화하지 않는다.
또한, 제2 박막부(31b)는, 게이트 절연막이 제2 화소 전극(17b)과 중첩하는 영역 내에 형성되어 있는 것으로도 되기 때문에, 제2 화소 전극(17b)은, 제2 박막부(31b)에 대하여 어긋남 마진을 갖게 된다. 따라서, 제2 화소 전극(17b)의 형성 폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 제2 박막부(31b)에 걸리지 않는 범위이면 용량 C2는 거의 변화하지 않는다.
이상으로부터, 본 액티브 매트릭스 기판에 의하면, 용량 C2의 용량값, 나아가서는 제2 화소 전극(17b) 전위 제어량이 기판 내에서 변동되는 것을 억제할 수 있어, 본 액티브 매트릭스 기판을 이용한 표시 장치에서, 그 표시 품위를 향상시킬 수 있다. 즉, 본 실시 형태에 의하면, 용량 C2의 용량값이 기판 내에서 변동되는 것을 효과적으로 억제할 수 있기 때문에, Cs 제어로 멀티 픽셀 구동을 행하는 표시 장치에 소정 중간조를 표시시키면 각 노광 처리에 대응한 표시 에리어마다 휘도의 차가 생긴다고 하는 상기 문제를 해소할 수 있다.
또한, 각 유지 용량 배선(52a·52b) 및 주사 신호선(16)(게이트 전극)은, 예를 들면, 티탄, 크롬, 알루미늄, 몰리브덴, 탄탈, 텅스텐, 구리 등의 금속 또는 이들 금속의 합금으로 이루어지는 단층막 또는 적층막으로 할 수 있다. 이 유지 용량 배선 및 주사 신호선(게이트 전극)의 막 두께는, 예를 들면, 100㎚∼300㎚(1000Å∼3000Å)의 정도로 하면 된다.
제1 게이트 절연층(21)으로서는, 절연성의 재료(예를 들면, 유기물을 함유하는 재료)를 이용하는 것이 가능하지만, 예를 들면, 스핀 온 글래스(SOG) 재료를 이용할 수 있다. SOG 재료란, 스핀 코트법 등의 도포법에 의해 글래스 막(실리카막)을 형성할 수 있는 재료의 것이다. SOG 재료 내에서도, 예를 들면 유기 성분을 포함하는 스핀 온 글래스 재료(소위 유기 SOG 재료)를 적절히 이용할 수 있다. 유기 SOG 재료로서는, 특히, Si-O-C 결합을 골격으로 하는 SOG 재료나, Si-C 결합을 골격으로 하는 SOG 재료를 적절히 이용할 수 있다. 유기 SOG 재료는, 비유전률이 낮아, 용이하게 두꺼운 막을 형성할 수 있는 재료이다. 이 때문에, 유기 SOG 재료를 이용함으로써, 제1 게이트 절연층(21)의 비유전률을 낮게 하고, 제1 게이트 절연층(21)을 두껍게 형성하는 것이 용이하게 됨과 함께 평탄화도 가능하게 된다. 본 실시 형태에서는, 제1 게이트 절연층(21)의 두께를, 1. 5㎛∼2.0㎛ 정도로 하고 있다. 또한, 유기물을 함유하는 재료로서는 상기 SOG 재료 외에, 아크릴계 수지 재료, 에폭시계 수지, 폴리이미드계 수지, 폴리우레탄계 수지, 폴리실록산계 수지, 노볼락계 수지 등이 있다.
또한, 상기 Si-O-C 결합을 갖는 SOG 재료로서는, 예를 들면, 일본 특허 공개 제2001-98224호 공보나 일본 특허 공개 평6-240455호 공보에 개시되어 있는 재료나, IDW'03 예비 요약 원고집 제617페이지에 개시되어 있는 도레이·다우코닝·실리콘(주) 제 DD1100을 예로 들 수 있다. 또한，Si-C 결합을 골격으로 하는 SOG 재료로서는, 예를 들면, 일본 특허 공개 평10-102003호 공보에 개시되어 있는 재료를 예로 들 수 있다.
또한, 제1 게이트 절연층(21)에, 실리카 필러를 함유하는 유기 SOG 재료를 이용할 수도 있다. 이 경우, 유기 SOG 재료로 형성된 기재 안에 실리카 필러를 분산시킨 구성으로 하는 것이 바람직하다. 이렇게 하면, 기판(20)이 대형화하여도, 제1 게이트 절연층(21)을, 크랙을 발생시키지 않게 형성할 수 있다. 또한, 실리카 필러의 입경은, 예를 들면, 10㎚∼30㎚이며, 그 혼입 비율은, 20체적%∼80체적%이다. 실리카 필러를 함유하는 유기 SOG 재료로서는, 예를 들면, 쇼쿠바이카가꾸사 제 LNT-025를 이용할 수 있다.
제2 게이트 절연층(22)은, 제1 게이트 절연층(21) 상에 형성된 절연성의 막 이다. 본 실시 형태에서는, 제2 게이트 절연층(22)은 질화실리콘(SiNx)으로 이루어지는 막이며, 그 질화실리콘 막의 두께는 300㎚∼500㎚(3000Å∼5000Å) 정도로 되어 있다.
또한, 데이터 신호선(15), 소스 전극(9), 드레인 전극(8)(도 1 참조)은, 예를 들면, 티탄, 크롬, 알루미늄, 몰리브덴, 탄탈, 텅스텐, 구리 등의 금속 또는 이들 금속의 합금으로 이루어지는 단층막 또는 적층막으로 할 수 있다. 이들의 막 두께는, 10O㎚∼300㎚(1000Å∼3000Å)의 정도로 하면 된다.
또한, 제1 층간 절연막(25)(채널 보호막)으로서는, 질화실리콘, 산화실리콘 등의 무기 절연막 또는, 그들의 적층막 등이 이용된다. 본 실시 형태에서는 200㎚∼500㎚(2000Å∼5000Å) 정도의 막 두께의 질화 실리콘을 이용하고 있다.
또한, 제1 층간 절연막(25) 상에 형성되는 제1 및 제2 화소 전극(17a·17b)은, 예를 들면, ITO, IZO, 산화아연, 산화주석 등의 투명성을 갖는 도전막으로 이루어져 있으며, 막 두께는 100㎚∼200㎚(1000Å∼2000Å) 정도이다.
이하에, 본 액티브 매트릭스 기판의 제조 방법의 일례를, 도 2를 이용하여 설명해 둔다.
우선, 투명 절연성 기판(20) 상에 티탄, 크롬, 알루미늄, 몰리브덴, 탄탈, 텅스텐, 구리 등의 금속 또는 이들 금속의 합금을 스퍼터링법 등의 방법에 의해 성막한다. 그리고, 이 금속막 또는 합금막을 포토에칭법 등에 의해 필요한 형상으로 패턴 형성함으로써, 유지 용량 배선(52a) 및 주사 신호선(각 TFT의 게이트 전극)이 형성된다.
다음으로, 스핀 코트법을 이용하여, 유지 용량 배선(52a) 및 주사 신호선(게이트 전극) 상을 피복하도록 SOG 재료 등을 도포한다. 이것에 의해, 제1 게이트 절연층(21)(평탄화막)이 형성된다. 그리고, 제l 게이트 절연층(21) 상에 포토레지스트를 도포한 후에, 포토마스크를 이용하여 노광을 행하고, 그 후, 현상을 실시한다. 다음으로, 드라이 에칭을 행함으로써, 제1 게이트 절연층(21)을 제거한다. 드라이 에칭은, 예를 들면, 사불화수소(CF4)와 산소(O2)의 혼합 가스를 이용하여 행할 수 있다. 이 때, 사불화수소(CF4)와 산소(O2)의 혼합 비율을 조정함으로써, 제1 게이트 절연층 제거 부분(42)의 엣지 근방을 순 테이퍼 형상으로 할 수 있다.
이와 같이 제1 게이트 절연층(21)을 패터닝함으로써, 도 2의 박막부(31a)를 형성할 수 있다.
본 실시 형태에서는, (게이트 절연막(40)의) 제1 도전체 위 영역(38a) 내에, 제1 박막부(31a)를 형성하고 있다. 또한, 제1 및 제2 TFT(12a·12b)(도 1 참조)의 특성을 향상시키기 위하여, 각 TFT의 채널 아래 영역에도 박막부(31t)를 형성하고 있다.
계속하여, 제2 게이트 절연층(22), 반도체층(고저항 반도체층 및 저저항 반도체층)을 플라즈마 CVD(화학적 기상 성장법) 등에 의해 연속하여 성막한 후에, 포토에칭법 등에 의해 패턴 형성한다.
다음으로, 데이터 신호선, 소스 전극, 드레인 전극을 형성한다. 이들은 모두 동일 공정에 의해 형성할 수 있다. 구체적으로는, 티탄, 크롬, 알루미늄, 몰리 브덴, 탄탈, 텅스텐, 구리 등의 금속 또는 이들 금속의 합금을 스퍼터링법 등의 방법으로 성막하고, 이 금속막 또는 합금막을 포토에칭법 등에 의해 필요한 형상으로 패터닝한다.
그리고, 아몰퍼스 실리콘막 등 고저항 반도체층(i층), n+ 아몰퍼스 실리콘 막 등의 저저항 반도체층(n+층)에 대하여, 데이터 신호선, 소스 전극 및 드레인 전극의 패턴을 마스크로 하여, 드라이 에칭에 의해 채널 에칭을 행한다. 이 프로세스에서 i층의 막 두께가 최적화되고, 제1 및 제2 TFT(12a·12b)(도 1 참조)가 형성된다. 즉, 데이터 신호선, 소스 전극 및 드레인 전극으로 덮여 있지 않은 반도체층이 에칭 제거되어, 각 TFT의 능력에 필요한 i층 막 두께가 남겨진다.
다음으로, TFT의 채널을 보호하는 (채널을 덮는) 제1 층간 절연막(25)을 형성한다. 본 실시 형태에서는, 플라즈마 CVD법 등을 이용하여, 질화실리콘, 산화실리콘 등의 무기 절연막을 성막하였다.
또한, 컨택트 홀(1la·11b)(도 1 참조)은, 예를 들면, 감광성 레지스트를 포토리소그래피법(노광 및 현상)에 의해 패터닝하고, 에칭함으로써 형성할 수 있다.
또한, 제1 층간 절연막(25) 상에, ITO, IZO, 산화아연, 산화주석 등의 투명성을 갖는 도전막을 스퍼터링법 등의 방법에 의해 성막하고, 이것을 포토에칭법 등의 방법에 의해 필요한 형상으로 패터닝함으로써, 제1 화소 전극(17a)을 형성할 수 있다. 이것에 의해, 본 액티브 매트릭스 기판이 제조된다.
또한, 본 액티브 매트릭스 기판은, 도3·4에 도시한 바와 같이, 제1 박막 부(41a)의 일부가 제1 화소 전극(17a)과 중첩하고, 제2 박막부(41b)의 일부가 제2 화소 전극(17b)과 중첩하는 구성으로 할 수도 있다. 또 다른 구성은 도 1·2와 마찬가지이다.
도 3·4에 도시한 액티브 매트릭스 기판에서도, 제1 박막부(41a) 전체가, 게이트 절연막에서의 제1 도전체 위 영역(38a) 내에 형성되기 때문에, 제1 유지 용량 배선(52a)은, 제1 박막부(41a)에 대하여 어긋남 마진을 갖게 된다. 따라서, 제1 유지 용량 배선(52a)의 선폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 제1 박막부(41a)에 걸리지 않는 범위이면, 제1 화소 전극(17a) 및 제1 유지 용량 배선(52a)의 사이에 형성되는 용량(유지 용량) Cx의 용량값은 거의 변화하지 않는다.
여기에서, 도 25에, 도3·4에 도시한 액티브 매트릭스 기판에서 제1 유지 용량 배선(52a)의 선폭이 2㎛(편측 1㎛, 양측에서 2㎛) 어긋났을 때의 상기 용량 Cx의 변동을 시뮬레이트한 결과(그래프 A)와, 도 3·4에서 제1 박막부(41a)가 없는 비교 구성(즉, 제1 게이트 절연층(21)이 없고, 제2 게이트 절연층(22) 만이 균일한 두께로 형성된 구성)에서 제1 유지 용량 배선(52a)의 선폭이 2㎛ 어긋났을 때의 용량 Cx'의 변동을 시뮬레이트한 결과(그래프 B)를 나타낸다. 또한, 상기한 시뮬레이트에서는, 45형(해상도 1920×RGB×1080) 액정 표시 장치에서, 제1 게이트 절연층(21)의 비유전률이 3.5, 제1 게이트 절연막(22)(질화 실리콘) 및 제1 층간 절연막(25)(질화 실리콘)의 비유전률이 모두 7.0, 제1 게이트 절연막(21)의 막 두께가 1.2㎛, 제2 게이트 절연막(22)의 막 두께가 400㎚, 제1 층간 절연막(25)의 막 두께 가 250㎚인 구성을 전제로 하고 있다.
도 25에 도시한 각 시뮬레이트 결과로부터, 본 액티브 매트릭스 기판(10)(제1 박막부(41a)를 형성한 구성)에서의 용량 Cx의 변동이, 비교 구성(박막부를 형성하지 않는 구성)에서의 Cx'의 변동에 비하여 매우 작은 것을 알 수 있다.
또한, 용량(유지 용량) Cx의 변동을, 중간조(여기서는 표시 가능 계조 256 계조 중의 110 계조) 표시에서의 (제1 화소 전극의) 실효 전위의 변동으로 다시 그은 것이 도 26의 그래프 C(0.9㎷)이며, 상기 용량 Cx'의 변동을, 중간조(110 계조) 표시에서의 (제1 화소 전극의) 실효 전위의 변동으로 다시 그은 것이 도 26의 그래프 D(3.9㎷)이다.
실효 전위의 변동이 1㎷ 이하이면 주위와의 휘도차가 시인되지 않는 것을 감안하면, 본 액티브 매트릭스 기판(10)에서는 제1 유지 용량 배선(52a)의 선폭이 1㎛ 어긋나도 시인 가능한 휘도차로서 나타나는 일은 없지만, 비교 구성에서는 이것이 시인 가능한 휘도차로서 나타나, 표시 품위에 영향이 미치는 것을 알 수 있다.
도 27은, 도 26의 그래프 C에 관하여, 제1 게이트 절연층(21)의 막 두께(SOG막 두께)를 바꾸었을 때에(그래프 C는 막 두께가 1.2㎛의 것), 실효 전위의 변동이 어떻게 되는지를 나타내는 그래프이다. 제1 게이트 절연층(21)의 막 두께가 1.0㎛일 때에 실효 전위의 변동이 1.0㎷(시인 가능한 휘도차의 임계값)로 되어 있기 때문에, 제1 유지 용량 배선(52a)의 선폭 어긋남이 2㎛(편측 1㎛, 양측에서 2㎛)에 들어가는 것이면, 제1 게이트 절연층(21)의 막 두께가 1.0㎛ 이상 있으면 충분하다는 것을 알 수 있다.
또한, 도 28은, 제1 게이트 절연층(21)의 막 두께(SOG막 두께)와 휘도차 변화량과의 관계를 나타내는 그래프다. 도 28에서 제1 게이트 절연층(21)의 막 두께가 5.0㎛ 이상이면 휘도차 변화량이 거의 0으로 되는 것을 알 수 있다. 또한, 제1 게이트 절연층(21)(SOG막)은 스핀 코트법에 의해 도포 형성되기 때문에, 막 두께가 너무 크면 막 두께가 균일하게 되지 않을 우려가 있다. 따라서, 제1 게이트 절연층(21)의 막 두께는 4.0㎛ 이하로 하는 것이 바람직하다.
본 액티브 매트릭스 기판을 도 9와 같이 구성할 수도 있다. 도 9에 도시한 액티브 매트릭스 기판은, 1개의 화소 영역(70)에, TFT(12), 화소 전극(17), 및 컨택트 홀(11)을 구비한다. 본 액티브 매트릭스 기판에는, 서로 직교하도록 도면에서 좌우 방향에 형성된 주사 신호선(76) 및 도면에서 상하 방향에 형성된 데이터 신호선(15)을 구비한다.
TFT(12)는, 소스 전극(9)과 드레인 전극(8)을 구비하고, 그 게이트 전극(6)은 주사 신호선(76)으로부터 인출되어 있다. 소스 전극(9)은 데이터 신호선(15)에 접속되며, 드레인 전극(8)이 컨택트 홀(11)을 통해서 화소 전극(17)에 접속된다. 화소 전극(17)은 ITO 등의 투명 전극이며, 본 액티브 매트릭스 기판 아래로부터의 광(백라이트 광)을 투과시킨다.
본 액티브 매트릭스 기판에는, 화소 영역 중앙을 주사 신호선(76) 방향으로 뻗는 유지 용량 배선(52)이 형성되어 있다.
그리고, 화소 전극(17)은 용량 C의 한쪽 전극으로서 기능하고, 유지 용량 배선(52)은 해당 용량 C의 다른 쪽 전극으로서 기능한다. 이 용량 C는, 유지 용량으 로서의 기능을 갖춘다.
본 액티브 매트릭스 기판에서는, 데이터 신호선(15)으로부터의 데이터(신호 전위)가, TFT(12)의 소스 전극(9) 및 드레인 전극(8)을 통해서, 화소 전극(17)에 공급된다.
본 액티브 매트릭스 기판에는 주사 신호선(각 트랜지스터의 게이트 전극) 및 유지 용량 배선을 덮는 게이트 절연막이 형성되어 있기 때문에, 게이트 절연막은, 화소 영역(70)에서, 유지 용량 배선(52)과 중첩하는 도전체 위 영역(38)을 갖게 된다.
본 실시 형태에서는, 게이트 절연막의 도전체 위 영역(38) 내에, 막 두께가 작아진 박막부(31)를 형성한다. 게이트 절연막은, 복수의 게이트 절연층을 구비하지만, 그 중 적어도 1개를 부분적으로 제거 또는 얇게 함으로써, 박막부(31)가 형성된다. 보다 상세하게는, 박막부(31)는, 좌우 방향을 길이 방향으로 하는 직사각형 형상이며, 도전체 위 영역(38)의 중앙부에 국소적으로 형성된다.
도 9의 구성에서도, 박막부(31)는, 게이트 절연막에서의 도전체 위 영역(38) 내에 형성되기 때문에, 유지 용량 배선(52)은, 박막부(31)에 대하여 어긋남 마진을 갖게 된다. 따라서, 유지 용량 배선(52)의 선폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 박막부(31)에 걸리지 않는 범위이면 용량 C의 용량값은 거의 변화하지 않는다.
또한, 박막부(31)는, 게이트 절연막이 화소 전극(17)과 중첩하는 영역 내에 형성되어 있기(즉, 박막부(31) 전체가 화소 전극(17)과 중첩하기) 때문에, 화소 전 극(17)은, 박막부(31)에 대하여 어긋남 마진을 갖게 된다. 따라서, 화소 전극(17)의 형성 폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 박막부(31)에 걸리지 않는 범위이면 용량 C는 거의 변화하지 않는다.
본 액티브 매트릭스 기판을 도 19와 같이 구성할 수도 있다. 도 19에 도시한 바와 같이, 액티브 매트릭스 기판은, 1개의 화소 영역에, TFT(412)와, 화소 전극(417)(용량 전극)과, 유지 용량 배선(452)(도전체)과, 서로 직교하도록 도면에서 좌우 방향에 형성된 주사 신호선(416) 및 도면에서 상하 방향에 형성된 데이터 신호선(415)을 구비한다.
유지 용량 배선(452)은, 화소 전극(417)의 엣지 중 데이터 신호선(415)을 따르는 엣지 E1과 이것에 대향하는 엣지 E2에 겹쳐지도록 H형으로 형성되어 있다. 이것에 의해, 화소 전극(417) 및 유지 용량 배선(452)이 중첩하는 부분에 유지 용량 C가 형성된다. 도시하지 않지만, 유지 용량 배선(452) 상에는 이것을 피복하도록 게이트 절연막이 형성된다.
본 실시 형태에서는, 도 19에 도시한 바와 같이, 게이트 절연막 중 도전체 위에 위치하는 영역 내에, 막 두께가 작아진 박막부(431)를 형성한다. 박막부(431)는 H형으로 형성되며, 그 전체가 유지 용량 배선(452)과 중첩하고, 그 일부가 화소 전극(417)에 중첩한다. 이것에 의해, 화소 전극(417) 및 유지 용량 배선(452) 및 박막부(431)의 중첩 부분에 의해 상기 유지 용량 C가 지배적으로 결정되게 된다.
도 19의 구성에서도, 박막부(431) 전체가, 게이트 절연막에서의 도전체 위 영역 내에 형성되기 때문에, 유지 용량 배선(452)은, 박막부(431)에 대하여 어긋남 마진을 갖게 된다. 따라서, 유지 용량 배선(452)의 선폭이 변동되여도, 또는 얼라인먼트가 어긋나도, 그 엣지가 박막부(431)에 걸리지 않는 범위이면 상기 유지 용량 C의 용량값은 거의 변화하지 않는다.
또한, 박막부(431)는, 그 전체가 유지 용량 배선(452)과 겹치고, 또한 화소 전극(417)의 엣지 E1·E2 모두 겹치도록 형성되어 있기 때문에, 화소 전극(417) 또는 박막부(431)의 좌우 방향의 어긋남에 대하여 화소 전극(417) 및 박막부(431)의 겹침 부분의 면적이 보상되고, 유지 용량 C의 용량값이 변화하기 어렵다. 또한, 유지 용량 배선(452)은, 상기한 바와 같이 화소 전극(417)의 엣지 E1·E2에 겹치도록 형성되어 있기 때문에, 그 전계 차폐 효과에 의해 화소 전극 및 데이터 신호선간의 기생 용량을 저감할 수도 있다.
본 액티브 매트릭스 기판을 도 20과 같이 구성할 수도 있다. 또한, 도 21은 도 20의 B1-B2 단면도이다. 도 20에 도시한 바와 같이, 본 액티브 매트릭스 기판은, 1개의 화소 영역에, TFT(312)와, 화소 전극(317)(용량 전극)과, 유지 용량 배선(352)(도전체)과, 서로 직교하도록 도면에서 좌우 방향에 형성된 주사 신호선(316) 및 도면에서 상하 방향에 형성된 데이터 신호선(315)을 구비한다.
유지 용량 배선(352)은, 화소 전극(317)의 주단(엣지)와 겹쳐지도록, 환형상으로 형성되어 있다. 이것에 의해, 화소 전극(317) 및 유지 용량 배선(352)이 중첩하는 부분에 유지 용량 C가 형성된다.
본 액티브 매트릭스 기판에서는, 도 21에 도시한 바와 같이, 기판(20) 상에 유지 용량 배선(352)이 형성됨과 함께, 유지 용량 배선(352)을 피복하도록 게이트 절연막(340)이 형성되고, 또한 이 게이트 절연막(340) 상에 화소 전극(317)이 형성된다. 이 때문에, 이 게이트 절연막(340)은, 각 화소 영역에서, 유지 용량 배선(352)과 중첩하는 도전체 위 영역(338)을 갖는다.
본 실시 형태에서는, 도 20·21에 도시한 바와 같이, 게이트 절연막의 도전체 위 영역(338) 내에, 막 두께가 작아진 박막부(331)를 형성한다. 박막부(331)는 환형상으로 형성되고, 그 전체가 유지 용량 배선(352)과 중첩하고, 그 일부가 화소 전극(317)에 중첩한다. 이것에 의해, 화소 전극(317)과 유지 용량 배선(352) 및 박막부(331)의 중첩 부분(388)에 의해 상기 유지 용량 C를 지배적으로 결정할 수 있게 된다.
도 20의 구성에서도, 박막부(331) 전체가, 게이트 절연막에서의 도전체 위 영역 내에 형성되기 때문에, 유지 용량 배선(352)은, 박막부(331)에 대하여 어긋남 마진을 갖게 된다. 따라서, 유지 용량 배선(352)의 선폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 박막부(331)에 걸리지 않는 범위이면 상기 유지 용량 C의 용량값은 거의 변화하지 않는다.
또한, 박막부(331)는, 그 전체가 유지 용량 배선(352)과 겹치고, 또한 화소 전극(317)의 엣지와도 겹치도록 형성되어 있기 때문에, 화소 전극(317) 또는 박막부(331)의 좌우 방향의 어긋남에 대하여 화소 전극(317) 및 박막부(331)의 겹침 부분의 면적이 보상되어, 상기 유지 용량 C의 용량값이 변화하기 어렵다. 또한, 유지 용량 배선(352)은, 화소 전극(317)의 엣지 중 데이터 신호선(315)을 따르는 엣 지와 이것에 대향하는 엣지에 겹치도록 형성되어 있기 때문에, 그 전계 차폐 효과에 의해 화소 전극 및 데이터 신호선간의 기생 용량을 저감할 수도 있다.
〔실시 형태 2〕
본 발명의 실시 형태 2에 대하여 도 5∼도 8 및 도 10에 기초하여 설명하면 이하와 같다.
도 5는, 본 실시 형태에 따른 액티브 매트릭스 기판의 개략 구성을 나타내는 평면도이다. 도 5에 도시된 바와 같이, 본 액티브 매트릭스 기판은 멀티 픽셀 구동용이며, 1개의 화소 영역(110)에, 제1 TFT(박막 트랜지스터)(112a), 제2 TFT(112b), 제1 화소 전극(117a), 제2 화소 전극(117b), 제1 드레인 인출 전극(107a), 제1 드레인 인출 전극(107b), 제1 드레인 인출 배선(147a), 제1 드레인 인출 배선(147b), 제1 컨택트 홀(111a), 및 제2 컨택트 홀(1lb)을 구비한다.
또한, 본 액티브 매트릭스 기판에는, 서로 직교하도록 도면에서 좌우 방향에 형성된 주사 신호선(116) 및 도면에서 상하 방향에 형성된 데이터 신호선 n5를 구비한다. 화소 영역(110) 내에서는，상반분에 제1 화소 전극(117a)이 형성됨과 함께 하반분에 제2 화소 전극(117b)이 형성되고, 중앙부를 주사 신호선(116)이 가로 지르고 있다. 이 주사 신호선(116)은, 제1 화소 전극(117a)(도 5에서 말하자면, 제1 화소 전극(117a)의 하부) 및 제2 화소 전극(117b)(도 5에서 말하자면, 제2 화소 전극(117b)의 상부)에 중첩한다. 또한, 데이터 신호선(115)은, 제1 및 제2 화소 전극(117a·117b)의 좌측 엣지와 겹치도록 형성되어 있다. 데이터 신호선(115) 및 주사 신호선(116)의 교점 근방에는, 제1 및 제2 TFT(112a·112b)가 형성된다.
제1 TFT(112a)는, 소스 전극(109)과 제1 드레인 전극(108a)을 구비하고, 그 게이트 전극은 주사 신호선(116)의 일부이다. 또한, 제1 TFT(112b)는, 소스 전극(109)과 제2 드레인 전극(108b)을 구비하고, 그 게이트 전극은 주사 신호선(116)의 일부이다. 이와 같이, 제1 및 제2 TFT(112a·112b)는, 소스 전극 및 게이트 전극을 공유한다.
소스 전극(109)은 데이터 신호선(115)에 접속되며, 제1 드레인 전극(108a)은, 드레인 인출 배선(147a), 제1 드레인 인출 전극(107a), 및 컨택트 홀(11la)을 통해서 화소 전극(117a)에 접속된다. 또한, 제2 드레인 전극(108b)은, 제2 드레인 인출 배선(147b), 제2 드레인 인출 전극(107b), 및 컨택트 홀(111b)을 통해서 제2 화소 전극(117b)에 접속된다. 제1 및 제2 화소 전극(117a·117b)은 ITO 등의 투명 전극이며, 본 액티브 매트릭스 기판 아래로부터의 광(백라이트 광)을 투과시킨다.
본 액티브 매트릭스 기판에는, 기판면 상에 형성되며, 도면에서 좌우 방향으로 뻗는 제1 및 제2 유지 용량 배선(152a·152b)을 구비한다. 제1 유지 용량 배선(152a)은, 제1 드레인 인출 전극(107a)과 중첩하고, 제2 유지 용량 배선(152b)은, 제2 드레인 인출 전극(107b)과 중첩하고 있다.
그리고, 제1 드레인 인출 전극(107a)은 용량 C3의 한쪽 전극으로서 기능하고, 제1 유지 용량 배선(152a)은 그 용량 C3의 다른 쪽 전극으로서 기능한다. 마찬가지로, 제2 드레인 인출 전극(107b)은 용량 C4의 한쪽 전극으로서 기능하고, 제2 유지 용량 배선(152b)은 그 용량 C4의 다른 쪽 전극으로서 기능한다. 이들 용량 C3·C4는 각각, 유지 용량 및 화소 전극 전위의 제어용 용량으로서의 기능을 겸비 한다.
본 액티브 매트릭스 기판에서는, 데이터 신호선(115)으로부터의 데이터(신호 전위)가, 각 TFT(112a·112b)의 공통 소스 전극(109)과, 제1 및 제2 드레인 전극(108a, 108b)을 통해서, 제1 및 제2 화소 전극(117a·117b) 각각에 공급되지만, 제1 및 제2 유지 용량 배선(152a·152b)에는 서로 역위상의 신호 전압이 인가되어 있으며, 제1 및 제2 화소 전극(117a·117b) 각각이 다른 전위에 제어된다(후에 상술함). 이것에 의해，1개의 화소(110) 내에 밝은 영역과 어두운 영역을 형성할 수 있어, 면적 계조에 의해 중간조를 표현할 수 있다. 이 결과, 경사 시각에서의 하얗게 뜨는 현상을 개선할 수 있는 등, 표시 품위를 높일 수 있다. 또한, 유지 용량이란, 각 화소 전극(117a·117b)에 다음의 데이터 신호가 입력될 때까지의 동안, 각 화소 전극(117a·117b)에 기입된 전위를 유지하는 보조적인 용량이다.
액티브 매트릭스 기판에는 주사 신호선(각 트랜지스터의 게이트 전극) 및 유지 용량 배선을 덮는 게이트 절연막이 형성되어 있기 때문에, 게이트 절연막은, 화소 영역(110)에서, 제1 유지 용량 배선(152a)과 중첩하는 제1 도전체 위 영역과, 제2 유지 용량 배선(152b)과 중첩하는 제2 도전체 위 영역을 갖게 된다.
본 실시 형태에서는, 게이트 절연막의 제1 도전체 위 영역 내에, 막 두께가 작아진 제1 박막부(131a)를 형성한다. 게이트 절연막은, 복수의 게이트 절연층을 구비하지만, 그 중 적어도 1개를 부분적으로 제거 또는 얇게 함으로써, 제1 박막부(131a)가 형성된다. 보다 상세하게는, 제1 박막부(131a)는, 좌우 방향을 길이 방향으로 하는 직사각형 형상이며, 제1 도전체 위 영역이 제1 화소 전극(117a)과 중첩하는 영역 내에 형성되어 있다. 또한, 게이트 절연막의 제2 도전체 위 영역 내에, 막 두께가 작아진 제2 박막부(131b)를 형성한다. 게이트 절연막은, 복수의 게이트 절연층을 구비하지만, 그 중 적어도 1개를 부분적으로 제거 또는 얇게 함으로써, 제2 박막부(131b)가 형성된다. 보다 상세하게는, 제2 박막부(131b)는, 주사 신호선 방향을 길이 방향으로 하는 직사각형 형상이며, 제2 도전체 위 영역이 제2 화소 전극(117b)과 중첩하는 영역 내에 형성된다.
또한, 본 실시 형태에서는, 도 5에 도시한 바와 같이, 제1 및 제2 TFT(112a·112b)의 특성을 향상시키기 위하여, 각 TFT의 채널 아래 영역에도 박막부(131t)(제1 또는 제2 박막부와 마찬가지의 구성)가 형성되어 있다.
도 6은, 도 5에 도시한 A1-A2선의 표시 단면도이다. 도 5·6에 도시된 바와 같이, 글래스 기판(120) 상에 제1 유지 용량 배선(152a)이 형성되며, (주사 신호선(116)을 덮는) 게이트 절연막(140)은, 글래스 기판면 및 제1 유지 용량 배선(152a)을 덮고 있다. 이 게이트 절연막(140) 상에는, 제1 드레인 인출 전극(107a)이 형성된다. 그리고, 이 제1 드레인 인출 전극(107a)의 일부와, 제1 및 제2 TFT(112a·112b)의 채널부를 피복하도록, 제1 층간 절연막(125)이 형성된다. 또한, 이 제1 층간 절연막(125) 상에, 제2 층간 절연막(126)을 개재하여 제1 화소 전극(117a)이 형성되어 있다. 또한, 컨택트 홀(111a) 내에서는, 제1 및 제2 층간 절연막(125·126)은 제거되어 있으며, 홀 내에서 제1 드레인 인출 전극(107a)과 화소 전극(117a)이 접촉하고 있다.
또한, 제1 층간 절연막(125)으로서는, 질화실리콘, 산화실리콘 등의 무기 절 연막 또는, 그들의 적층막 등이 이용된다. 본 실시 형태에서는 200㎚∼500㎚(2000Å∼5000Å) 정도의 막 두께의 질화실리콘을 이용하고 있다. 제2 층간 절연막(126)으로서는, 감광성 아크릴 수지 등의 수지막이나 SOG막이어도 된다. 본 실시 형태에서는 2000㎚∼4000㎚(20000Å∼40000Å) 정도의 막 두께의 감광성 아크릴 수지막을 이용하고 있다.
게이트 절연막(140)은, SOG 재료로 이루어지는 제1 게이트 절연층(121)과, SiNx으로 이루어지는 제2 게이트 절연층(122)을 구비하지만, 제1 도전체 위 영역(138a)의 일부분은 제1 게이트 절연층(l21)이 제거되고, 제1 박막부(131a)로 되어 있다. 이 제1 박막부(131a) 상에는, 제1 드레인 인출 전극(107a)이 형성되며, 이 제1 드레인 인출 전극(l07a) 상에 제1 화소 전극(117a)이 형성된다.
이와 같이, 게이트 절연막 중, 제1 유지 용량 배선(152a)과 제1 드레인 인출 전극(107a)의 사이에 위치하는 부분의 일부를 얇게 형성함(제1 박막부(131a)를 형성함)으로써, 상기 용량 C3의 용량값을, 제1 유지 용량 배선(152a) 및 제1 박막부(131a)의 중첩 부분(188a)에 의해 지배적으로 결정할 수 있게 된다. 마찬가지로, 게이트 절연막 중, 제2 유지 용량 배선(152b)과 제2 드레인 인출 전극(107b)의 사이에 위치하는 부분의 일부를 얇게 형성함(제2 박막부(131b)를 형성함)으로써, 상기 용량 C4의 용량값을, 제2 유지 용량 배선(152b) 및 제2 박막부(131b)의 중첩 부분에 의해 지배적으로 결정할 수 있게 된다.
여기에서, 제1 박막부(131a) 전체는, 게이트 절연막(140)에서의 제1 도전체 위 영역(138a) 내에 형성되기 때문에, 제1 유지 용량 배선(152a)은, 제1 박막 부(131a)에 대하여 어긋남 마진을 갖게 된다. 따라서, 제1 유지 용량 배선(152a)의 선폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 제1 박막부(131a)에 걸리지 않는 범위이면 용량 C3의 용량값은 거의 변화하지 않는다.
또한, 제1 박막부(131a)는, 게이트 절연막(140)이 제1 드레인 인출 전극(107a)과 중첩하는 영역 내에 형성되어 있기(즉, 제1 박막부(131a) 전체가 제1 드레인 인출 전극(107a)과 중첩함) 때문에, 제1 드레인 인출 전극(107a)은, 제1 박막부(131a)에 대하여 어긋남 마진을 갖게 된다. 따라서, 제1 드레인 인출 전극(107a)의 형성 폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 제1 박막부(131a)에 걸리지 않는 범위이면 용량 C3은 거의 변화하지 않는다.
이상으로부터, 본 액티브 매트릭스 기판에서는, 용량 C3의 용량값, 나아가서는 제1 화소 전극(117a)의 전위 제어량이 기판 내에서 변동되는 것을 억제할 수 있어, 본 액티브 매트릭스 기판을 이용한 표시 장치에서, 그 표시 품위를 향상시킬 수 있다. 즉, Cs 제어(유지 용량 배선에 의한 제어)에서 멀티 픽셀 구동을 행하는 표시 장치에 소정 중간조를 표시시키면，(액티브 매트릭스 기판 제조시에, 각노광 처리에서 노광량이 변화하고, 레지스트 패턴의 선폭이 변동되거나, 또는 얼라인먼트가 어긋남으로써, 유지 용량 배선과 드레인 인출 전극으로 형성되는 용량의 용량값이 기판 내에서 변동) 각 노광 처리에 대응한 노광 영역(표시 에리어)마다 휘도의 차가 생긴다고 하는 문제가 있지만, 본 실시 형태에 따르면, 용량 C3의 용량값이 기판 내에서 변동한 것을 효과적으로 억제할 수 있기 때문에, 상기 문제를 해소할 수 있다.
마찬가지로, 본 액티브 매트릭스 기판에 의하면, 용량 C4의 용량값, 나아가서는 제2 화소 전극(117b)의 전위 제어량이 기판 내에서 변동되는 것을 억제할 수 있어, 본 액티브 매트릭스 기판을 이용한 표시 장치에서, 그 표시 품위를 향상시킬 수 있다. 즉, 본 실시 형태에 따르면, 용량 C4의 용량값이 기판 내에서 변동되는 것을 효과적으로 억제할 수 있기 때문에, Cs 제어에 의해 멀티 픽셀 구동을 행하는 표시 장치에 소정 중간조를 표시시키면 각 노광 처리에 대응한 표시 에리어마다 휘도의 차가 생긴다고 하는 상기 문제를 해소할 수 있다.
본 실시 형태에 따른 액티브 매트릭스 기판은, 도 7에 도시한 바와 같이, 제1 드레인 인출 전극(107a)과 게이트 절연막(140)(제2 게이트 절연층(122))의 사이에 반도체층(124)을 형성하여도 무방하다. 이렇게 하면, 박막부(131a)를 구성하는 제2 게이트 절연층(122)에 핀홀이 있었다고 하여도, 제1 드레인 인출 전극(107a)과 유지 용량 배선(152a)이 단락되는 것을 방지할 수 있다.
또한, 본 실시 형태에 따른 액티브 매트릭스 기판은, 도 8에 도시한 바와 같이, 제1 드레인 전극(108a) 및 제1 화소 전극(117a)을 접속하는 컨택트 홀(111a)과, 제1 화소 전극(117a) 및 제1 드레인 인출 전극(107a)을 접속하는 컨택트 홀(181a)을 형성함으로써, 도 5의 제1 드레인 인출 배선(147a)을 형성하지 않는 구성으로 하는 것도 가능하다. 이렇게 하면, 제1 드레인 인출 배선을 형성하지 않는 만큼, 개구율을 향상시킬 수 있다.
또한, 본 실시 형태에 따른 액티브 매트릭스 기판을 도 10과 같이 구성할 수도 있다. 도 10에 도시한 액티브 매트릭스 기판은, 1개의 화소 영역(170)에, TFT(112), 화소 전극(117), 드레인 인출 전극(107), 및 컨택트 홀(111)을 구비한다. 본 액티브 매트릭스 기판에는, 서로 직교하도록 도면에서 좌우 방향에 형성된 주사 신호선(176) 및 도면에서 상하 방향에 형성된 데이터 신호선(115)과, 화소 영역(170)의 중앙을 도면에서 좌우 방향으로 가로 지르는 유지 용량 배선(152)을 구비한다.
TFT(112)는, 소스 전극(109)과 드레인 전극(108)을 구비하고, 그 게이트 전극(106)은 주사 신호선(176)으로부터 인출되어 있다. 소스 전극(109)은 데이터 신호선(115)에 접속되며, 드레인 전극(108)이 컨택트 홀(111)을 통해서 화소 전극(117)에 접속된다. 화소 전극(117)은 ITO 등의 투명 전극이며, 본 액티브 매트릭스 기판 아래로부터의 광(백라이트 광)을 투과시킨다.
유지 용량 배선(152)은 드레인 인출 전극(107)과 중첩한다. 그리고, 드레인 인출 전극(107)은 용량 C의 한쪽 전극으로서 기능하고, 유지 용량 배선(152)은 그 용량 C의 다른 쪽 전극으로서 기능한다. 이 용량 C는, 유지 용량으로서의 기능을 갖춘다.
본 액티브 매트릭스 기판에서는, 데이터 신호선(115)으로부터의 데이터(신호 전위)가, TFT(l12)의 소스 전극(109) 및 드레인 전극(108)을 통해서, 화소 전극(117)에 공급된다.
본 액티브 매트릭스 기판에는 주사 신호선(각 트랜지스터의 게이트 전극) 및 유지 용량 배선을 덮는 게이트 절연막이 형성되어 있기 때문에, 게이트 절연막은, 화소 영역(170)에서, 유지 용량 배선(152)과 중첩하는 도전체 위 영역(138)을 갖게 된다.
본 실시 형태에서는, 게이트 절연막의 도전체 위 영역(138) 내에, 막 두께가 작아진 박막부(131)를 형성한다. 게이트 절연막은, 복수의 게이트 절연층을 구비하지만, 그 중 적어도 1개를 부분적으로 제거 또는 얇게 함으로써, 박막부(131)가 형성된다. 보다 상세하게는, 박막부(131)는, 좌우 방향을 길이 방향으로 하는 직사각형 형상이며, 도전체 위 영역(138)의 중앙부에 국소적으로 형성된다.
도 10의 구성에서도, 박막부(131) 전체가, 게이트 절연막에서의 도전체 위 영역(138) 내에 형성되기 때문에, 유지 용량 배선(152)은, 박막부(131)에 대하여 어긋남 마진을 갖게 된다. 따라서, 유지 용량 배선(152)의 선폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 박막부(131)에 걸리지 않는 범위이면 용량 C의 용량값은 거의 변화하지 않는다.
또한, 박막부(131)는, 게이트 절연막이 드레인 인출 전극(107)과 중첩하는 영역 내에 형성되어 있기 (즉, 박막부(131) 전체가 드레인 인출 전극(107)과 중첩하기) 때문에, 드레인 인출 전극(107)은, 박막부(131)에 대하여 어긋남 마진을 갖게 된다. 따라서, 드레인 인출 전극(107)의 형성 폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 박막부(131)에 걸리지 않는 범위이면 용량 C는 거의 변화하지 않는다.
〔실시 형태 3〕
본 액티브 매트릭스 기판을 도 22와 같이 구성할 수도 있다. 도 23은 도 22의 A1-A2 단면도이다. 도 22에 도시한 바와 같이, 본 액티브 매트릭스 기판은, 1 개의 화소 영역에, TFT(212)와, 제1 화소 전극(217a) 및 제2 화소 전극(217b) 용량 전극과, 컨택트 홀(211)과, 제어 용량 전극(252)(도전체)과, 서로 직교하도록 도면에서 좌우 방향에 형성된 주사 신호선(216) 및 도면에서 상하 방향에 형성된 데이터 신호선(215)을 구비한다.
제어 용량 전극(252)은, 제1 및 제2 화소 전극 쌍방과 겹치도록, 주사 신호선(216) 방향을 길이 방향으로 하는 직사각형 형상으로 형성되어 있다. 이것에 의해, 제1 화소 전극(217a) 및 제어 용량 전극(252)이 이루는 용량 C1과 제어 용량 전극(252) 및 제2 화소 전극(217b)이 이루는 용량 C2가 직렬로 접속되게 되고, 제1 및 제2 화소 전극(217a·217b)이 용량 결합된 구성으로 된다.
본 액티브 매트릭스 기판에서는, 도 23에 도시한 바와 같이, 기판(20) 상에 게이트 절연막(240)이 형성됨과 함께 게이트 절연막(240) 상에 제어 용량 전극(252)이 형성되고, 이 제어 용량 전극(252) 상에 트랜지스터(212)(도 22 참조)의 채널 부분을 덮는 층간 절연막(225)이 형성된다. 이 때문에, 이 층간 절연막(225)은, 각 화소 영역에서, 제어 용량 전극(252)과 중첩하는 도전체 위 영역(238)(도 22 참조)을 갖게 된다.
본 실시 형태에서는, 도 22·23에 도시한 바와 같이, 층간 절연막의 도전체 위 영역(238) 내에, 막 두께가 작아진 박막부(231a·231b)를 형성한다. 층간 절연막(225)은, 복수의 절연층을 구비하지만, 그 중 적어도 1개를 부분적으로 제거 또는 얇게 함으로써, 박막부(231a·231b)가 형성된다. 구체적으로 설명하면, 박막부(231a)는, 좌우 방향을 길이 방향으로 하는 직사각형 형상이며, 그 전체가 제어 용량 전극(252) 및 제1 화소 전극(217a)과 중첩하도록 형성된다.
마찬가지로, 박막부(231b)는, 좌우 방향을 길이 방향으로 하는 직사각형 형상이며, 그 전체가 제어 용량 전극(252) 및 제2 화소 전극(217b)과 중첩하도록 형성된다. 이것에 의해, 제1 화소 전극(217a) 및 제어 용량 전극(252) 및 박막부(231a)의 겹침 부분(도 23의 288)에 의해 상기 용량 C1이 지배적으로 결정되고, 제2 화소 전극(217b) 및 제어 용량 전극(252) 및 박막부(231b)의 겹침 부분에 의해 상기 용량 C2가 지배적으로 결정되게 된다.
도 22의 구성에서도, 박막부(231a) 전체가, 층간 절연막의 도전체 위 영역238 내에 형성되기 때문에, 제어 용량 전극(252)은, 박막부(231a)에 대하여 어긋남 마진을 갖게 된다. 따라서, 제어 용량 전극(252)의 선폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 박막부(231a)에 걸리지 않는 범위이면 용량 C1의 용량값은 거의 변화하지 않는다. 또한, 제1 화소 전극(217a)의 얼라인먼트 등이 어긋나도, 그 엣지가 박막부(231a)에 걸리지 않는 범위이면 용량 C1의 용량값은 거의 변화하지 않는다.
마찬가지로, 제어 용량 전극(252)의 선폭이 변동되거나, 또는 얼라인먼트가 어긋나도, 그 엣지가 박막부(231b)에 걸리지 않는 범위이면 용량 C2의 용량값은 거의 변화하지 않는다. 또한, 제2 화소 전극(217b)의 얼라인먼트 등이 어긋나도, 그 엣지가 박막부(231b)에 걸리지 않는 범위이면 용량 C2의 용량값은 거의 변화하지 않는다.
또한, 도 22에 도시한 액티브 매트릭스 기판을 도 24와 같이 변형할 수도 있 다. 즉, 각 화소 영역에서, 박막부(231)를, 제1 및 제2 화소 전극(217a·217b)과 중첩하도록, 층간 절연막의 도전체 위 영역(238)의 중앙부에 1개 형성할 수도 있다.
본 액티브 매트릭스 기판을 액정 패널화 했을 때의 구성을 도 11에 도시한다. 도 11에 도시한 바와 같이, 본 액정 패널(80)은, 백라이트 광원측으로부터 순서대로, 편광판(81), 본 액티브 매트릭스 기판(100)(도 1·도 5 등 참조), 배향막(82), 액정층(83), 컬러 필터 기판(84), 및 편광판(85)을 구비한다. 컬러 필터 기판(84)은, 액정층(83) 측으로부터 순서대로, 배향막(85), 공통(대향) 전극(86), 착색층(87)(블랙 매트릭스(99)을 포함함), 글래스 기판(88)을 구비한다. 그리고, 이 공통(대향) 전극(86)에 액정 분자 배향 제어용 돌기(리브)(86x)가 형성되어 있다. 액정 분자 배향 제어용 돌기(86x)는, 예를 들면, 감광성 수지 등에 의해 형성된다. 리브(86x)의 (기판면 수직 방향으로부터 보았을 때의) 평면 형상으로서는, 일정한 주기에서 지그재그로 굴곡한 띠형상(가로 V자 형상) 등을 들 수 있다.
여기에서, 액정 패널화할 때의, 액티브 매트릭스 기판과 컬러 필터 기판 사이에 액정을 봉입하는 방법을 설명해 둔다. 액정의 봉입 방법에 대해서는, 기판 주변에 액정 주입 때문에 주입구를 형성해 두어 진공에서 주입구를 액정에 침지하고, 대기 개방함으로써 액정을 주입한 후 UV 경화 수지 등으로 주입구를 밀봉하는, 진공 주입법 등의 방법으로 행하여도 된다. 그러나, 수직 배향의 액정 패널에서는, 수평 배향 패널에 비하여 주입 시간이 매우 길어지기 때문에, 이하에 기재하는 액정 적하 접합법을 이용하는 것이 바람직하다. 우선, 액티브 매트릭스 기판의 주 위에 UV 경화형 시일 수지를 도포하고, 컬러 필터 기판에 적하법에 의해 액정의 적하를 행한다. 액정 적하법에 의해 액정에 의해 원하는 셀 갭으로 되도록 최적의 액정량을 시일의 내측 부분에 규칙적으로 적하한다. 다음으로, 상기한 바와 같이 시일 묘화 및 액정 적하를 행한 컬러 필터 기판과 액티브 매트릭스 기판을 접합하기 위하여, 접합 장치 내의 분위기를 1Pa까지 감압하고, 이 감압 하에서 기판의 접합을 행한다. 그 후, 분위기를 대기압으로 하여 시일 부분을 눌러 찌그러뜨려, 원하는 셀 갭을 얻는다. 이어서 UV 조사에 의해 시일 수지를 가경화한 후, 시일 수지의 최종 경화를 행하기 위하여 베이크를 행한다. 이 시점에서 시일 수지의 내측에 액정이 널리 퍼져 액정이 셀 내에 충전된 상태로 된다. 그리고, 베이크 완료 후에 패널 단위로의 분단을 행하고, 편광판을 접착한다. 이상에 의해, 도 11에 도시한 바와 같은 액정 패널이 완성된다.
다음으로, 본 실시 형태에 따른 액정 표시 장치에 대하여 설명한다.
도 12는, 본 액정 표시 장치(509)의 개략 구성을 나타내는 블록도이다. 도 12에 도시한 바와 같이, 액정 표시 장치(509)는, Y/C 분리 회로(500), 비디오 크로마 회로(501), A/D 컨버터(502), 액정 컨트롤러(503), 본 액티브 매트릭스 기판을 갖는 액정 패널(504), 백라이트 구동 회로(505), 백라이트(506), 마이크로컴퓨터(507) 및 계조 회로(508)를 구비하고 있다.
액정 표시 장치(509)에서 표시하는 화상 신호나 영상 신호는, Y/C 분리 회로(500)에 입력되고, 휘도 신호 및 색 신호로 분리된다. 이들 휘도 신호 및 색 신호는, 비디오 크로마 회로(501)에서 광의 3원색인 R·G·B에 대응하는 아날로그 RGB 신호로 변환된다. 또한, 이 아날로그 RGB 신호는, A/D 컨버터(502)로부터 디지털 RGB 신호로 변환되고, 액정 컨트롤러(503)에 입력된다.
이 액정 컨트롤러(503)에 입력된 디지털 RGB 신호는, 액정 컨트롤러(503)로부터 액정 패널(504)에 입력된다. 액정 패널(504)에는, 액정 컨트롤러(503)로부터 소정의 타이밍에서 디지털 RGB 신호가 입력됨과 함께, 계조 회로(508)로부터 RGB 각각의 계조 전압이 공급된다. 또한, 백라이트 구동 회로(505)에 의해 백라이트(506)를 구동시켜서, 액정 패널(504)에 광을 조사한다. 이것에 의해, 액정 패널(504)은 화상이나 영상을 표시한다. 또한, 상기 각 처리를 포함시켜서, 액정 표시 장치(509) 전체의 제어는 마이크로컴퓨터(507)에 의해 행해진다.
상기 영상 신호로서는, 텔레비전 방송에 기초한 영상 신호, 카메라에 의해 촬상된 영상 신호, 인터넷 회선을 통해서 공급되는 영상 신호 등, 다양한 영상 신호를 예로 들 수 있다.
또한, 본 발명의 액정 표시 장치(509)는, 도 13에 도시한 바와 같이, 텔레비전 방송을 수신하여 영상 신호를 출력하는 튜너부(600)와 접속함으로써, 튜너부(600)로부터 출력된 영상 신호에 기초하여 영상(화상) 표시를 행하는 것이 가능하게 된다. 이 경우, 액정 표시 장치(509)와 튜너부(600)에 의해 텔레비전 수상기(601)로 된다.
상기 액정 표시 장치를 텔레비전 수신기(601)로 할 때, 예를 들면, 도 14에 도시한 바와 같이, 액정 표시 장치(509)를 제1 케이스(801)와 제2 케이스(806)로 감싸도록 하여 협지한 구성으로 되어 있다. 제1 케이스(801)는, 액정 표시 장 치(509)에서 표시되는 영상을 투과시키는 개구부(801a)가 형성되어 있다. 또한, 제2 케이스(806)는, 액정 표시 장치(509)의 배면측을 덮는 것이며, 그 액정 표시 장치(509)를 조작하기 위한 조작용 회로(805)가 형성됨과 함께, 아래쪽으로 지지용 부재(808)가 부착되어 있다.
다음으로, 멀티 픽셀 구동을 행하는 (멀티 픽셀 구동용의 액티브 매트릭스 기판을 구비함) 본 액정 표시 장치의 일례에 대하여 설명한다. 도 15는, 상기 액정 표시 장치의 구성을 나타내는 모식도이다.
액정 표시 장치(509)는, 액정 패널(504)과, 소스 라인 S1, …을 구동하는 소스 드라이버(540)(데이터 신호선 구동 회로)와, 게이트 라인 G1, …을 구동하는 게이트 드라이버(541)(주사 신호선 구동 회로)와, 유지 용량 배선(신호선) Cs1…을 구동하는 Cs 컨트롤 회로(543)와, 소스 드라이버(540) 및 게이트 드라이버(541 및 Cs)용 컨트롤 회로(543)를 제어하는 표시 제어 회로(542)를 구비하고 있다.
액정 패널(504)의 구성은 도 11(액티브 매트릭스 기판에 대해서는 도 1·도 5 등도 참조)과 같으며, 도 16·17에 도시된 바와 같이, 제1 화소 전극(17a, 대향 전극 Vcom), 및 양자간의 액정층에 의해 제1 부화소 용량 Csp1이 구성되고, 제2 화소 전극(17b), 대향 전극(Vcom), 및 양자간의 액정층에 의해 제2 부화소 용량 Csp2가 구성된다. 또한, 본 액정 표시 장치(509)에서는, 노멀리 블랙으로 되도록 편광판이 배치되어 있는 것으로 한다.
표시 제어 회로(542)는, 외부의 신호원으로부터, 표시할 화상을 나타내는 디지털 비디오 신호 Dv와, 그 디지털 비디오 신호 Dv에 대응하는 수평 동기 신호HSY 및 수직 동기 신호 VSY와, 표시 동작을 제어하기 위한 제어 신호 Dc를 수취하고, 그들 신호 Dv, HSY, VSY, Dc에 기초하여, 그 디지털 비디오 신호 Dv가 나타내는 화상을 액정 패널(504)에 표시시키기 위한 신호로서, 데이터 스타트 펄스 신호 SSP와, 데이터 클럭 신호 SCK와, 표시할 화상을 나타내는 디지털 화상 신호 DA와, 게이트 스타트 펄스 신호 GSP와, 게이트 클럭 신호 GCK와, 게이트 드라이버 출력 제어 신호 GOE를 생성하여 출력한다.
보다 상세하게는, 비디오 신호 Dv를 내부 메모리에 의해 필요에 따라서 타이밍 조정 등을 행한 후에, 디지털 화상 신호 DA로서 표시 제어 회로(542)로부터 출력하고, 그 디지털 화상 신호 DA가 나타내는 화상의 각 화소에 대응하는 펄스로 이루어지는 신호로서 데이터 클럭 신호 SCK를 생성하고, 수평 동기 신호HSY에 기초하여 1 수평주사 기간마다 소정 기간만큼 하이 레벨(H 레벨)로 되는 신호로서 데이터 스타트 펄스 신호 SSP를 생성하고, 수직 동기 신호 VSY에 기초하여 1프레임 기간(1 수직 주사 기간)마다 소정 기간만큼 H 레벨로 되는 신호로서 게이트 스타트 펄스 신호 GSP를 생성하고, 수평 동기 신호 HSY에 기초하여 게이트 클럭 신호 GCK를 생성하고, 수평 동기 신호 HSY 및 제어 신호 Dc에 기초하여 게이트 드라이버 출력 제어 신호 GOE를 생성한다.
상기한 바와 같이 하여 표시 제어 회로(542)에서 생성된 신호 중, 디지털 화상 신호 DA와 데이터 스타트 펄스 신호 SSP 및 데이터 클럭 신호 SCK는, 소스 드라이버(540)에 입력되고, 게이트 스타트 펄스 신호 GSP 및 게이트 클럭 신호 GCK와 게이트 드라이버 출력 제어 신호 GOE는, 게이트 드라이버(541)에 입력된다.
소스 드라이버(540)는, 디지털 화상 신호 DA와 데이터 스타트 펄스 신호SSP 및 데이터 클럭 신호 SCK에 기초하여, 디지털 화상 신호 DA가 나타내는 화상의 각 수평 주사선에서의 화소값에 상당하는 아날로그 전압으로서 데이터 신호를 1수평 주사 기간마다 순차적으로 생성하고, 이들 데이터 신호를 소스 라인 S에 각각 인가한다.
또한，Cs 컨트롤 회로(543)에는, GCK 및 GSP가 입력된다. Cs용 컨트롤 회로(542)는, Cs 신호 파형의 위상이나 폭을 제어한다.
이하에, 도 16∼도 17 및 도 1·도 5 등을 이용하여, 본 액정 표시 장치(509)의 구동(멀티 픽셀 구동) 방법의 일례를 설명한다.
본 실시 형태에서는, 제1 화소 전극(17a)과, 제2 화소 전극(17b)에, 공통인 데이터 신호선으로부터 표시 신호 전압을 공급해 놓고, 그 후 각 TFT(12a·12b)를 오프 상태로 한 후에 제1 유지 용량 배선(52a) 및 제2 유지 용량 배선(52b)의 전압을 서로 다르게 변화시킨다. 이것에 의해，1개의 화소 내에, 제1 부화소 용량 Csp1에 의한 고휘도 영역과, 제2 부화소 용량 Csp2에 의한 저휘도 영역을 형성한다. 이 구성에서는, 2개의 화소 전극에 1개의 데이터 신호선으로부터 표시 신호 전압을 공급하기 때문에, 데이터 신호선의 수나 이들을 구동하는 소스 드라이버의 수를 증가시킬 필요가 없다고 하는 이점이 있다.
도 17은, 도 16에 도시한 회로의 각 부의 전압을 나타내는 타이밍차트이다. 또한，Vg는 주사 신호선(제1 및 제2 TFT의 게이트 전극)의 전압, Vs는 데이터 신호선의 전압(소스 전압), Vcs1은 제1 유지 용량 배선의 전압, Vcs2는 제2 유지 용량 배선의 전압, Vlc1은 제1 화소 전극의 전압, Vlc2는 제1 화소 전극의 전압으로 한다. 또한, 액정 표시 장치에서는, 액정이 분극하지 않도록, 일반적으로 프레임 반전, 라인 반전, 도트 반전 등의 교류 구동을 행한다. 즉, n프레임째에 소스 전압의 중간치 Vsc에 대하여 플러스 극성의 소스 전압(Vsp)을 인가하고, 다음의 (n+1)프레임째에서는 Vsc에 대하여 마이너스 극성의 소스 전압(Vsn)을 인가하고, 또한 프레임마다 도트 반전을 행한다. 또한, 제1 유지 용량 배선의 전압 및 제2 유지 용량 배선의 전압을 진폭 전압 Vad로 진폭시킴과 함께, 양자의 위상을 180° 어긋나게 한다.
n프레임에서의 각 전압 파형의 경시 변화를 설명한다.
우선, 시각 T0에서, Vcs1=Vcom-Vad, Vcs2=Vcom+Vad로 한다. 또한，Vcom은 대향 전극의 전압이다.
시각 T1에서, Vg가 VgL로부터 VgH로 변화하고, 각 TFT가 함께 ON 상태로 된다. 이 결과, Mc1 및 Mc2가 Vsp에 상승하고, 유지 용량 Cs1·Cs2 및 부화소 용량 Csp1·Csp2가 충전된다.
시각 T2에서, Vg가 VgH로부터 VgL로 변화하고, 각 TFT가 OFF 상태로 되어, 유지 용량 Cs1·Cs2 및 부화소 용량 Csp1·Csp2가 데이터 신호선으로부터 전기적으로 절연된다. 또한, 이 직후에 기생 용량 등의 영향에 의해 인입 현상이 발생하고, Mc1=Vsp-Vd1, Vlc2=Vsp-Vd2로 된다.
시각 T3에서는, Vcs1이 Vcom-Vad로부터 Vcom+Vad로 변화하고, Vcs2가 Vcom+Vad로부터 Vcom-Vad로 변화한다. 이 결과, Vlc1=Vsp-Vd1+2×K×Vad, Vlc2=Vsp-Vd2-2×K×Vad로 된다. 여기에서, K=Ccs/(Clc+Ccs)이며, Ccs는 각 유지 용량(Cs1·Cs2)의 용량값, Clc는 각 부화소 용량(Csp1·Csp2)의 용량값으로 한다.
시각 T4에서는, Vcs1이 Vcom+Vad로부터 Vcom-Vad로 변화하고, Vcs2가 Vcom-Vad로부터 Vcom+Vad로 변화한다. 이 결과, Vlc1=Vsp-Vd1, Vc2=Vsp-Vd2로 된다.
시각 T5에서는, Vcs1이 Vcom-Vad로부터 Vcom+Vad로 변화하고, Vcs2가 Vcom+Vad로부터 Vcom-Vad로 변화한다. 이 결과, Vlc1=Vsp-Vd1+2×K×Vad, Vlc2=Vsp-Vd2-2×K×Vad로 된다
후에는, 다음에 Vg=Vgh로 되어 기입이 행해질 때까지, 수평 주사 기간 1H의 정수배마다, 시각 T4·T5가 반복된다. 따라서, Vlc1의 실효값은, Vsp-Vd1+K×Vad로 되고, Mc2의 실효값은, Vsp-Vd2-K×Vad로 된다.
이상으로부터, n프레임째에서 각 부화소 용량(제1 부화소 용량 Csp1·제2 부화소 용량 Csp2)에 걸리는 실효 전압(V1·V2)은, V1=Vsp-Vd1+K×Vad-Vcom, V2=Vsp-Vd2-K×Vad-Vcom으로 되기 때문에, 1개의 화소 내에, 제1 부화소 용량 Csp1에 의한 고휘도 영역과, 제2 부화소 용량 Csp2에 의한 저휘도 영역이 형성된다.
다음으로，n+1프레임에서의 각 전압 파형의 경시 변화를 설명한다.
우선, 시각 T0에서, Vcs1=Vcom+Vad, Vcs2=Vcom-Vad로 한다. 또한，Vcom은 대향 전극의 전압이다.
시각 T1에서, Vg가 VgL로부터 VgH로 변화하고, 각 TFT가 모두 ON 상태로 된다. 이 결과, Vlc1 및 Vlc2가 Vsn으로 저하하고, 유지 용량 Cs1·Cs2 및 부화소 용량 Csp1·Csp2가 충전된다.
시각 T2에서, Vg이 VgH로부터 VgL로 변화하고, 각 TFT가 OFF 상태로 되어, 유지 용량 Cs1·Cs2 및 부화소 용량 Csp1·Csp2가 데이터 신호선으로부터 전기적으로 절연된다. 또한, 이 직후에 기생 용량 등의 영향에 의해 인입 현상이 발생하여, Mc1=Vsn-Vd1 , Vlc2=Vsn-Vd2로 된다.
시각 T3에서는, Vcs1이 Vcom+Vad로부터 Vcom-Vad로 변화하고, Vcs2 Vcom-Vad로부터 Vcom+Vad로 변화한다. 이 결과, Vlc1=Vsn-Vd1-2×K×Vad, Vlc2=Vsn-Vd2+2×K×Vad로 된다. 여기에서, K=Ccs/(Clc+Ccs)이며, Ccs는 각 유지 용량(Cs1·Cs2)의 용량값, Clc는 각 부화소 용량(Csp1·Csp2)의 용량값으로 한다.
시각 T4에서는, Vcs1이 Vcom-Vad로부터 Vcom+Vad로 변화하고, Vcs2가 Vcom+Vad로부터 Vcom-Vad로 변화한다. 이 결과, Vlc1=Vsn+Vd1, Uc2=Vsn+Vd2로 된다.
시각 T5에서는, Vcs1이 Vcom+Vad로부터 Vcom-Vad로 변화하고, Vcs2가 Vcom-Vad로부터 Vcom+Vad로 변화한다. 이 결과, Vlc1=Vsn-Vd1-2×K×Vad, Vlc2=Vsn-Vd2+2×K×Vad로 된다.
후에는, 다음에 Vg=Vgh로 되어 기입이 행해질 때까지, 수평 주사 기간 1H의 정수배마다, 시각 T4·T5가 반복된다. 따라서, Vlc1의 실효값은, Vsn-Vdl-K×Vad로 되고, Mc2의 실효값은, Vsn-Vd2+K×Vad로 된다.
이상으로부터, n프레임째에서 각 부화소 용량(Csp1·Csp2)에 걸리는 실효 전압(V1·V2)은, V1=Vsn-Vd1-K×Vad-Vcom, V2=Vsn-Vd2+K×Vad-Vcom으로 되기 때문에, 1개의 화소 내에, 제1 부화소 용량 Csp1에 의한 고휘도 영역과, 제2 부화소 용량 Csp2에 의한 저휘도 영역이 형성된다.
여기에서, 대형의 액티브 매트릭스 기판에서는, 각 노광 처리에서 노광량이 변화하고, (레지스트 패턴의 선폭이 변동되거나, 또는 얼라인먼트가 어긋남으로써 상기 K의 값이 기판 내에서 변동되기 때문에) 각 노광 처리에 대응한 노광 영역(표시 에리어)마다 휘도의 차가 생긴다고 하는 문제가 있지만, 본 액티브 매트릭스 기판에 의하면, K의 값이 기판 내에서 변동되는 것을 효과적으로 억제할 수 있기 때문에, 상기 문제를 해소할 수 있다.
또한，상기한 방법에서는 간이하게 Vcs1과 Vcs2의 위상을 180°어긋나게 하고 있지만, 1개의 화소에 밝은 영역과 어두운 영역을 형성할 수 있으면 되므로 반드시 위상의 어긋남이 180°가 아니어도 무방하다. 또한，Vcs1과 Vcs2의 펄스 폭을 Vs와 동등하게 하였지만 이것에 한하지 않고, 예를 들면 대형 고정밀의 액정 표시 장치를 구동하는 경우의 Cs 신호 지연에 의한 유지 용량의 충전 부족을 고려하여 펄스 폭을 변경하는 것이 바람직하다. 이것들은, GSP나 GCK가 입력되는 Cs용 컨트롤 회로에 의해 제어 가능하다.
또한, 도 18과 같이, Vcs1을, T2에서 Vg가 「L」로 된(각 TFT(12a·12b)가 오프한) 직후의 T3에서 「High」로 된 상태 그대로 (또는 「Low」로 된 상태 그대로)의 파형으로 하고, Vcs2를, T3으로부터 1수평 기간 (1H) 후의 T4에서 「Low」로 된 상태 그대로 (또는 「High」로 된 상태 그대로)의 파형으로 할 수도 있다. 즉, 각 트랜지스터가 오프된 후에, Vcs1을 밀어올려 해당 프레임에서는 이 밀어올린 상태 그대로를 유지함과 함께, Vcs1의 상승으로부터 1H 기간 어긋나게 하여 Vcs2를 밀어내리는 그 프레임에서는 이 밀어내린 상태 그대로를 유지하도록 하는 전위 제어를 행하거나, 또는, 각 트랜지스터가 오프된 후에, Vcs1을 밀어내리고 그 프레임에서는 이 밀어내린 상태 그대로를 유지함과 함께, Vcs1의 밀어내리기로부터 1H 기간 어긋나게 하여 Vcs2를 밀어올려서 해당 프레임에서는 이 밀어올린 상태 그대로를 유지하도록 하는 전위 제어를 행한다.
도 18의 n프레임에서의 각 전압 파형의 경시 변화를 설명한다.
우선, 시각 T0에서, Vcs1=Vcom-Vad, Vcs2=Vcom+Vad로 한다. 또한，Vcom은 대향 전극의 전압이다.
시각 T1에서, Vg가 VgL로부터 VgH로 변화하고, 각 TFT가 모두 ON 상태로 된다. 이 결과, Mc1 및 Vlc2가 Vsp로 상승하고, 유지 용량 Cs1·Cs2 및 부화소 용량 Csp1·Csp2가 충전된다.
시각 T2에서, Vg이 VgH로부터 VgL로 변화하고, 각 TFT가 OFF 상태로 되어, 유지 용량 Cs1·Cs2 및 부화소 용량 Csp1·Csp2가 데이터 신호선으로부터 전기적으로 절연된다. 또한, 이 직후에 기생 용량 등의 영향에 의해 인입 현상이 발생하고, Vlc1=Vsp-Vd1 , Vlc2=Vsp-Vd2로 된다.
시각 T3에서는, Vcs1이 Vcom-Vad로부터 Vcom+Vad로 변화한다. 시각 T4에서는(T3의 1H 후), Vcs2가 Vcom+Vad로부터 Vcom-Vad로 변화한다. 이 결과, Vlc1=Vsp-Vd1+2×K×Vad, Vlc2=Vsp-Vd2-2×K×Vad로 된다. 여기에서, K=Ccs/(Clc+Ccs)이며, Ccs는 각 유지 용량(Cs1·Cs2)의 용량값, Clc는 각 부화소 용량(Csp1·Csp2)의 용량값으로 한다.
이상으로부터, n프레임째에서 각 부화소 용량(제1 부화소 용량 Csp1·제2 부화소 용량 Csp2)에 걸리는 실효 전압(V1·V2)은, V1=Vsp-Vd1+2×K×Vad-Vcom, V2=Vsp-Vd2-2×K×Vad-Vcom로 되기 때문에, 1개의 화소 내에, 제1 부화소 용량 Csp1에 의한 명 부화소와, 제2 부화소 용량 Csp2에 의한 암 부화소가 형성된다.
이렇게 하면, Vcs1 및 Vcs2 파형의 무디어짐이 드레인 실효 전위에 미치는 영향이 작아져서, 휘도 불균일의 저감에 유효하다.
또한, 도 1·도 3·도 5·도 8에 도시한 액티브 매트릭스 기판은 각 유지 용량 배선을 상하(데이터 신호선을 따른 방향)에 인접하는 화소끼리 공유하는 구성이지만, 각 유지 용량 배선을 상하로 인접하는 화소끼리 공유하지 않는 구성에서는, 도 29에 도시한 바와 같이, Vcs1을, T2에서 Vg가 「L」로 된(각 TFT(12a·12b)가 오프한) 직후의 T3에서 「High」로 된 상태 그대로(또는 「Low」로 된 상태 그대로)의 파형으로 하고, 마찬가지로, Vcs2를, T2에서 Vg가 「L」로 된 직후의 T3에서 「Low」로 된 상태 그대로 (또는 「High」로 된 상태 그대로)의 파형으로 할 수도 있다. 즉, 각 트랜지스터가 오프된 후에, Vcs1을 밀어올려서 해당 프레임에서는 이 밀어올린 상태 그대로를 유지함과 함께, Vcs1의 밀어올리기와 동기하여 Vcs2를 밀어내려서 해당 프레임으로는 이 밀어내린 상태 그대로를 유지하도록 하는 전위 제어를 행하거나, 또는, 각 트랜지스터가 오프된 후에, Vcs1을 밀어내려서 해당 프레임에서는 이 밀어내린 상태 그대로를 유지함과 함께, Vcs1의 밀어내리기와 동기하여 Vcs2를 밀어올려서 해당 프레임에서는 이 밀어올린 상태 그대로를 유지하도록 하는 전위 제어를 행하여도 된다.
본 발명은 전술한 각 실시 형태에 한정되는 것이 아니라, 다른 실시 형태에 개시된 기술적 수단을 적당히 조합하여 얻어지는 실시 형태에 대해서도 본 발명의 기술적 범위에 포함된다.
본 발명의 액티브 매트릭스 기판은, 예를 들면 액정 텔레비전에 바람직하다.

Claims (46)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 제1 및 제2 트랜지스터와, 제1 트랜지스터와 전기적으로 접속하는 제1 화소 전극과, 제2 트랜지스터와 전기적으로 접속하는 제2 화소 전극과, 제1 및 제2 화소 전극의 하층에 위치하는 절연막과, 상기 절연막의 하층에 위치하는 제1 및 제2 도전체를 포함하는 액티브 매트릭스 기판을 구비하고, 상기 제1 및 제2 화소 전극이 1개의 화소에 설치된 액정 표시 장치에 있어서,
    상기 절연막은, 제1 박막부와, 제1 박막부보다 두꺼운 제1 비박막부와, 제2 박막부와, 제2 박막부보다 두꺼운 제2 비박막부를 포함하고,
    제1 도전체는, 제1 화소 전극 및 제1 비박막부와 겹치는 부분과, 제1 화소 전극 및 제1 박막부와 겹치는 부분을 포함하고,
    제2 도전체는, 제2 화소 전극 및 제2 비박막부와 겹치는 부분과, 제2 화소 전극 및 제2 박막부와 겹치는 부분을 포함하고,
    상기 제1 도전체는 제1 유지 용량 배선의 일부이고, 상기 제2 도전체는 제2 유지 용량 배선의 일부이고,
    상기 제1 유지 용량 배선이, 제1 및 제2 트랜지스터가 오프된 후에 전위가 상승하여 그 상태가 다음 프레임에서 제1 및 제2 트랜지스터가 오프될 때까지 계속되도록 전위 제어됨과 함께, 상기 제2 유지 용량 배선이, 제1 및 제2 트랜지스터가 오프된 후에 전위가 하강하여 그 상태가 다음 프레임에서 제1 및 제2 트랜지스터가 오프될 때까지 계속되도록 전위 제어되거나, 또는,
    상기 제1 유지 용량 배선이, 제1 및 제2 트랜지스터가 오프된 후에 전위가 하강하여 그 상태가 다음 프레임에서 제1 및 제2 트랜지스터가 오프될 때까지 계속되도록 전위 제어됨과 함께, 상기 제2 유지 용량 배선이, 제1 및 제2 트랜지스터가 오프된 후에 전위가 상승하여 그 상태가 다음 프레임에서 제1 및 제2 트랜지스터가 오프될 때까지 계속되도록 전위 제어되는 액정 표시 장치.
  31. 제1 및 제2 트랜지스터와, 제1 트랜지스터와 전기적으로 접속하는 제1 화소 전극과, 제2 트랜지스터와 전기적으로 접속하는 제2 화소 전극과, 제1 화소 전극과 전기적으로 접속하는 제1 용량 전극과, 제2 화소 전극과 전기적으로 접속하는 제2 용량 전극과, 제1 및 제2 용량 전극의 하층에 위치하는 절연막과, 상기 절연막의 하층에 위치하는 제1 및 제2 도전체를 포함하는 액티브 매트릭스 기판을 구비하고, 상기 제1 및 제2 화소 전극이 1개의 화소에 설치된 액정 표시 장치에 있어서,
    상기 절연막은, 제1 박막부와, 제1 박막부보다 두꺼운 제1 비박막부와, 제2 박막부와, 제2 박막부보다 두꺼운 제2 비박막부를 포함하고,
    제1 도전체는, 제1 용량 전극 및 제1 비박막부와 겹치는 부분과, 제1 용량 전극 및 제1 박막부와 겹치는 부분을 포함하고,
    제2 도전체는, 제2 용량 전극 및 제2 비박막부와 겹치는 부분과, 제2 용량 전극 및 제2 박막부와 겹치는 부분을 포함하고,
    상기 제1 도전체는 제1 유지 용량 배선의 일부이고, 상기 제2 도전체는 제2 유지 용량 배선의 일부이고,
    상기 제1 유지 용량 배선이, 제1 및 제2 트랜지스터가 오프된 후에 전위가 상승하여 그 상태가 다음 프레임에서 제1 및 제2 트랜지스터가 오프될 때까지 계속되도록 전위 제어됨과 함께, 상기 제2 유지 용량 배선이, 제1 및 제2 트랜지스터가 오프된 후에 전위가 하강하여 그 상태가 다음 프레임에서 제1 및 제2 트랜지스터가 오프될 때까지 계속되도록 전위 제어되거나, 또는,
    상기 제1 유지 용량 배선이, 제1 및 제2 트랜지스터가 오프된 후에 전위가 하강하여 그 상태가 다음 프레임에서 제1 및 제2 트랜지스터가 오프될 때까지 계속되도록 전위 제어됨과 함께, 상기 제2 유지 용량 배선이, 제1 및 제2 트랜지스터가 오프된 후에 전위가 상승하여 그 상태가 다음 프레임에서 제1 및 제2 트랜지스터가 오프될 때까지 계속되도록 전위 제어되는 액정 표시 장치.
  32. 제30항 또는 제31항에 있어서,
    상기 제1 유지 용량 배선의 전위가 상승하는 것과, 제2 유지 용량 배선의 전위가 하강하는 것이 1수평 기간 어긋나 있거나, 또는, 상기 제1 유지 용량 배선의 전위가 하강하는 것과 제2 유지 용량 배선의 전위가 상승하는 것이 1수평 기간 어긋나 있는 액정 표시 장치.
  33. 제32항의 액정 표시 장치와, 텔레비전 방송을 수신하는 튜너부를 구비하는 텔레비전 수상기.
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
KR1020087023871A 2006-03-15 2006-12-05 액티브 매트릭스 기판, 표시 장치 및 텔레비전 수상기 KR101035737B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00071869 2006-03-15
JP2006071869 2006-03-15
JP2006199835 2006-07-21
JPJP-P-2006-00199835 2006-07-21

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020117002404A Division KR101153528B1 (ko) 2006-03-15 2006-12-05 액티브 매트릭스 기판, 표시 장치 및 텔레비전 수상기

Publications (2)

Publication Number Publication Date
KR20080103589A KR20080103589A (ko) 2008-11-27
KR101035737B1 true KR101035737B1 (ko) 2011-05-20

Family

ID=38522218

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020087023871A KR101035737B1 (ko) 2006-03-15 2006-12-05 액티브 매트릭스 기판, 표시 장치 및 텔레비전 수상기
KR1020117002404A KR101153528B1 (ko) 2006-03-15 2006-12-05 액티브 매트릭스 기판, 표시 장치 및 텔레비전 수상기

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020117002404A KR101153528B1 (ko) 2006-03-15 2006-12-05 액티브 매트릭스 기판, 표시 장치 및 텔레비전 수상기

Country Status (9)

Country Link
US (1) US8304769B2 (ko)
EP (2) EP2037319A3 (ko)
JP (2) JP4541421B2 (ko)
KR (2) KR101035737B1 (ko)
CN (1) CN101401030B (ko)
DE (1) DE112006003807T5 (ko)
GB (1) GB2449403B (ko)
HK (1) HK1126286A1 (ko)
WO (1) WO2007108181A1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5117762B2 (ja) 2007-05-18 2013-01-16 株式会社半導体エネルギー研究所 液晶表示装置
KR101542220B1 (ko) * 2007-10-12 2015-08-06 삼성디스플레이 주식회사 액정표시패널
TWI356940B (en) * 2007-10-24 2012-01-21 Chunghwa Picture Tubes Ltd Liquid crystal display panel
CN101896863B (zh) 2007-12-19 2012-04-04 夏普株式会社 液晶装置和电视接收装置
JP5107421B2 (ja) * 2008-03-31 2012-12-26 シャープ株式会社 アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機
CN102132202A (zh) * 2008-08-27 2011-07-20 夏普株式会社 有源矩阵基板、液晶面板、液晶显示装置、液晶显示单元、电视接收机
RU2478225C2 (ru) * 2008-08-27 2013-03-27 Шарп Кабусики Кайся Подложка активной матрицы, жидкокристаллическая панель, модуль жидкокристаллического дисплея, устройство жидкокристаллического дисплея, телевизионный приемник и способ производства подложки активной матрицы
EP2360518A4 (en) * 2008-12-09 2012-07-04 Sharp Kk ACTIVE MATRIX SUBSTRATE, LIQUID CRYSTAL PANEL, LIQUID CRYSTAL DISPLAY UNIT, LIQUID CRYSTAL DISPLAY DEVICE AND TV RECEIVER
JP4752927B2 (ja) * 2009-02-09 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
WO2010100789A1 (ja) * 2009-03-05 2010-09-10 シャープ株式会社 アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶パネルの製造方法、液晶表示装置、液晶表示ユニット、テレビジョン受像機
WO2010100788A1 (ja) * 2009-03-05 2010-09-10 シャープ株式会社 アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機
CN104914637B (zh) * 2009-05-21 2018-04-27 夏普株式会社 液晶面板
EP2541310B1 (en) 2010-02-26 2017-11-29 Sharp Kabushiki Kaisha Liquid crystal display device
RU2512596C1 (ru) 2010-02-26 2014-04-10 Шарп Кабусики Кайся Жидкокристаллическое устройство отображения
US8952878B2 (en) 2011-10-14 2015-02-10 Samsung Display Co., Ltd. Display device
JP2013242575A (ja) * 2013-06-24 2013-12-05 Semiconductor Energy Lab Co Ltd 液晶表示装置
KR102083433B1 (ko) 2013-07-12 2020-03-03 삼성디스플레이 주식회사 액정 표시 장치
KR20150011472A (ko) * 2013-07-23 2015-02-02 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
GB2516637A (en) * 2013-07-26 2015-02-04 Sharp Kk Display device and method of driving same
JP6767873B2 (ja) * 2014-11-21 2020-10-14 シャープ株式会社 アクティブマトリクス基板、及びそれを備えた表示装置
CN114326211A (zh) * 2015-02-12 2022-04-12 株式会社半导体能源研究所 显示装置
US10330994B2 (en) * 2015-06-05 2019-06-25 Sharp Kabushiki Kaisha Active matrix substrate, liquid crystal panel, and method for manufacturing active matrix substrate
CN109313517B (zh) * 2016-06-09 2021-11-23 夏普株式会社 具有触摸面板的显示装置及其制造方法
US10833197B2 (en) * 2016-10-19 2020-11-10 Sharp Kabushiki Kaisha TFT substrate having compensation capacitance unit for change in capacitance formed between gate electrode and drain electrode

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10268349A (ja) * 1997-03-26 1998-10-09 Advanced Display:Kk 液晶表示素子及びこれを用いた液晶表示装置
JPH10339884A (ja) * 1997-06-09 1998-12-22 Hitachi Ltd 液晶表示装置
KR19990026576A (ko) * 1997-09-25 1999-04-15 윤종용 유기 절연막을 이용한 액정 표시 장치 및 그 제조 방법
KR100218584B1 (ko) * 1994-09-21 1999-09-01 모리시타 요이찌 액정표시장치 및 그구동방법

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0659818B2 (ja) 1987-07-14 1994-08-10 株式会社ナブコ ブレ−キ圧力制御装置
JPH079388Y2 (ja) * 1987-07-25 1995-03-06 カシオ計算機株式会社 薄膜トランジスタ
JPH02248927A (ja) 1989-03-23 1990-10-04 Matsushita Electron Corp 液晶表示装置
US6693681B1 (en) * 1992-04-28 2004-02-17 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method of driving the same
JP2814161B2 (ja) * 1992-04-28 1998-10-22 株式会社半導体エネルギー研究所 アクティブマトリクス表示装置およびその駆動方法
JPH06148681A (ja) 1992-11-10 1994-05-27 Sanyo Electric Co Ltd 液晶表示装置
JP3084981B2 (ja) 1992-11-20 2000-09-04 セイコーエプソン株式会社 液晶表示装置及びその製造方法
US5380555A (en) * 1993-02-09 1995-01-10 Dow Corning Toray Silicone Co., Ltd. Methods for the formation of a silicon oxide film
JP3229419B2 (ja) 1993-02-10 2001-11-19 ダウ・コ−ニング・コ−ポレ−ション 酸化ケイ素膜の形成方法
JP3529153B2 (ja) * 1993-03-04 2004-05-24 三星電子株式会社 液晶表示装置及びその製造方法
JP3401049B2 (ja) 1993-05-26 2003-04-28 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 階調液晶表示パネル
JPH06337436A (ja) 1993-05-27 1994-12-06 Fujitsu Ltd 薄膜トランジスタマトリクスの製造方法
US5777700A (en) * 1993-07-14 1998-07-07 Nec Corporation Liquid crystal display with improved viewing angle dependence
JPH07191348A (ja) 1993-12-27 1995-07-28 Rohm Co Ltd 液晶表示装置の製法
JP3083965B2 (ja) 1994-12-06 2000-09-04 シャープ株式会社 アクティブマトリクス基板
JP2565148B2 (ja) 1995-03-31 1996-12-18 セイコーエプソン株式会社 マトリックスアレーの製造方法
JP3477715B2 (ja) * 1995-06-16 2003-12-10 セイコーエプソン株式会社 液晶表示素子、その製造方法及び電子機器
JPH09105952A (ja) * 1995-10-11 1997-04-22 Toshiba Electron Eng Corp アクティブマトリクス型液晶表示装置
CA2190796C (en) * 1995-11-22 2002-07-02 Wendell B. Colson Ceiling cladding system
JPH1048664A (ja) 1996-07-19 1998-02-20 Lg Electron Inc 液晶表示装置及びその製造方法
JP3410296B2 (ja) 1996-08-02 2003-05-26 シャープ株式会社 液晶表示装置及びその製造方法
JPH1096955A (ja) * 1996-09-24 1998-04-14 Toshiba Corp 液晶表示装置
JPH10102003A (ja) 1996-10-03 1998-04-21 Nippon Steel Corp 絶縁膜および絶縁膜形成用塗布液
CN1148600C (zh) * 1996-11-26 2004-05-05 三星电子株式会社 薄膜晶体管基片及其制造方法
US6940566B1 (en) * 1996-11-26 2005-09-06 Samsung Electronics Co., Ltd. Liquid crystal displays including organic passivation layer contacting a portion of the semiconductor layer between source and drain regions
JP3663825B2 (ja) 1997-04-21 2005-06-22 セイコーエプソン株式会社 液晶パネルおよび液晶パネル用基板および電子機器並びに投写型表示装置
JP3226836B2 (ja) 1997-06-26 2001-11-05 日本電気株式会社 液晶表示装置及びその製造方法
JP3980156B2 (ja) 1998-02-26 2007-09-26 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
JPH11340462A (ja) * 1998-05-28 1999-12-10 Fujitsu Ltd 液晶表示装置およびその製造方法
JP4202502B2 (ja) * 1998-12-28 2008-12-24 株式会社半導体エネルギー研究所 半導体装置
US6576926B1 (en) 1999-02-23 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
JP3683463B2 (ja) * 1999-03-11 2005-08-17 シャープ株式会社 アクティブマトリクス基板、その製造方法、及び、該基板を用いたイメージセンサ
JP3844913B2 (ja) * 1999-06-28 2006-11-15 アルプス電気株式会社 アクティブマトリックス型液晶表示装置
JP2001098224A (ja) 1999-09-28 2001-04-10 Hitachi Chem Co Ltd シリカ系被膜、シリカ系被膜の形成方法及びシリカ系被膜を有する電子部品
GB9928353D0 (en) * 1999-12-01 2000-01-26 Koninkl Philips Electronics Nv Liquid crystal display and method of manufacture
JP2001324725A (ja) * 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
JP4966444B2 (ja) * 2000-11-10 2012-07-04 ゲットナー・ファンデーション・エルエルシー Ｔｆｔ液晶表示装置
KR100392850B1 (ko) * 2000-12-29 2003-07-28 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
US7112844B2 (en) * 2001-04-19 2006-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4691647B2 (ja) * 2001-09-04 2011-06-01 旭精工株式会社 コイン受入支払装置
JP4798907B2 (ja) * 2001-09-26 2011-10-19 株式会社半導体エネルギー研究所 半導体装置
JP3745343B2 (ja) 2002-04-23 2006-02-15 株式会社半導体エネルギー研究所 半導体素子
US7242021B2 (en) * 2002-04-23 2007-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display element using semiconductor device
JP4248306B2 (ja) * 2002-06-17 2009-04-02 シャープ株式会社 液晶表示装置
KR100917766B1 (ko) * 2002-12-31 2009-09-15 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
TWI234043B (en) * 2003-11-26 2005-06-11 Hannstar Display Corp Method of manufacturing liquid crystal display
KR101090246B1 (ko) * 2003-12-10 2011-12-06 삼성전자주식회사 박막 트랜지스터 표시판
JP4197322B2 (ja) * 2004-01-21 2008-12-17 シャープ株式会社 表示装置，液晶モニター，液晶テレビジョン受像機および表示方法
KR100942265B1 (ko) * 2004-05-31 2010-02-16 엘지디스플레이 주식회사 씨오티 구조 액정표시장치 및 제조방법
TWI338796B (en) * 2004-10-29 2011-03-11 Chimei Innolux Corp Multi-domain vertically alignmentliquid crystal display panel
JP4301259B2 (ja) * 2005-09-13 2009-07-22 エプソンイメージングデバイス株式会社 液晶表示装置及びその製造方法
KR101217157B1 (ko) * 2005-10-20 2012-12-31 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100218584B1 (ko) * 1994-09-21 1999-09-01 모리시타 요이찌 액정표시장치 및 그구동방법
JPH10268349A (ja) * 1997-03-26 1998-10-09 Advanced Display:Kk 液晶表示素子及びこれを用いた液晶表示装置
JPH10339884A (ja) * 1997-06-09 1998-12-22 Hitachi Ltd 液晶表示装置
KR19990026576A (ko) * 1997-09-25 1999-04-15 윤종용 유기 절연막을 이용한 액정 표시 장치 및 그 제조 방법

Also Published As

Publication number Publication date
GB2449403A (en) 2008-11-19
WO2007108181A1 (ja) 2007-09-27
EP2037319A2 (en) 2009-03-18
JPWO2007108181A1 (ja) 2009-08-06
EP1998220A1 (en) 2008-12-03
EP1998220A4 (en) 2009-05-13
KR20110017015A (ko) 2011-02-18
DE112006003807T5 (de) 2009-03-12
US20090065778A1 (en) 2009-03-12
EP2037319A3 (en) 2009-05-13
CN101401030B (zh) 2011-01-12
HK1126286A1 (en) 2009-08-28
GB0816673D0 (en) 2008-10-22
JP4541421B2 (ja) 2010-09-08
CN101401030A (zh) 2009-04-01
US8304769B2 (en) 2012-11-06
GB2449403B (en) 2011-08-10
KR101153528B1 (ko) 2012-06-11
JP2008287266A (ja) 2008-11-27
KR20080103589A (ko) 2008-11-27

Similar Documents

Publication Publication Date Title
KR101035737B1 (ko) 액티브 매트릭스 기판, 표시 장치 및 텔레비전 수상기
JP4932823B2 (ja) アクティブマトリクス基板、表示装置及びテレビジョン受像機
US7907106B2 (en) Liquid crystal display and driving method thereof
JP5073766B2 (ja) 表示装置、液晶表示装置、テレビジョン受像機
US8253903B2 (en) Liquid crystal panel, liquid crystal display device, and television device
JP4907659B2 (ja) アクティブマトリクス基板、液晶パネル、表示装置、テレビジョン受像機
JP5220863B2 (ja) アクティブマトリクス基板、液晶パネル、液晶表示ユニット、液晶表示装置、テレビジョン受像機
US8168980B2 (en) Active matrix substrate, display device, television receiver, manufacturing method of active matrix substrate, forming method of gate insulating film
WO2010021210A1 (ja) アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機
KR101880711B1 (ko) 액정표시패널
WO2009130919A1 (ja) アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機
WO2010089820A1 (ja) アクティブマトリクス基板、液晶パネル、液晶表示ユニット、液晶表示装置、テレビジョン受像機
US20120200481A1 (en) Liquid crystal display
JP4592384B2 (ja) 液晶表示装置
US8941569B2 (en) Liquid crystal display device, television receiver and display method employed in liquid crystal display device
US8847352B2 (en) Active matrix device including first and second capacitor electrodes and multiple capacitors
US8547492B2 (en) Active matrix substrate, liquid crystal panel, liquid crystal display device, liquid crystal display unit and television receiver
GB2476416A (en) Active matrix substrate
KR20110076016A (ko) 액정 표시 패널 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
A107 Divisional application of patent
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140418

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee