JPH079388Y2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH079388Y2 JPH079388Y2 JP1987114276U JP11427687U JPH079388Y2 JP H079388 Y2 JPH079388 Y2 JP H079388Y2 JP 1987114276 U JP1987114276 U JP 1987114276U JP 11427687 U JP11427687 U JP 11427687U JP H079388 Y2 JPH079388 Y2 JP H079388Y2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- insulating film
- electrode
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【考案の詳細な説明】 〔考案の技術分野〕 本考案は、微細化構造に適した薄膜トランジスタに関す
るものである。
るものである。
従来、画素電極となる複数の透明電極とこれらの透明電
極それぞれに接続されたスイッチング素子とをマトリク
ス状に配列した基板と、対向する透明電極を設けた対向
基板の間に、液晶等の電気光学効果を有する物質を封入
したアクティブマトリクス型のディスプレイが高コント
ラスト、高時分割駆動を可能とするために提案されてい
る。このディスプレイのスイッチング素子としては、薄
膜トランジスタが用いられている。この薄膜トランジス
タは、従来、第３図に示す如く製造されている。
極それぞれに接続されたスイッチング素子とをマトリク
ス状に配列した基板と、対向する透明電極を設けた対向
基板の間に、液晶等の電気光学効果を有する物質を封入
したアクティブマトリクス型のディスプレイが高コント
ラスト、高時分割駆動を可能とするために提案されてい
る。このディスプレイのスイッチング素子としては、薄
膜トランジスタが用いられている。この薄膜トランジス
タは、従来、第３図に示す如く製造されている。
即ち、第３図は従来の薄膜トランジスタの製造工程を示
す工程図で、この薄膜トランジスタは、同図（ａ）に示
す如く、まずガラス等の透明な基板１上に真空蒸着法等
により電極配線材料を堆積した後、フォトリソグラフィ
ー法によりパターニングして、薄膜が1000Å以下のゲー
ト電極２を形成する。次に、同図（ｂ）に示す如く、絶
縁体をスパッタリング法あるいはプラズマCVD（化学気
相成長）法等により堆積して、ゲート絶縁膜３を形成す
る。次に同図（ｃ）に示す如く、ゲート絶縁膜３上にア
モルファスシリコン等をプラズマCVD法等により堆積し
てパターニングすることにより、半導体膜４を形成する
と共に、透明導電膜を堆積してパターニングすることに
より、画素電極５を形成する。そして、この半導体膜４
と画素電極５上に真空蒸着法等により電極配線材料を堆
積して、フォトリソグラフィー法によりパターニングし
てドレイン電極６及びソース電極７を形成する。この構
造の薄膜トランジスタは、ゲート電極２とドレイン電極
６及びソース電極７とが異なる平面上にあるもので逆ス
タガ形といわれるものである。
す工程図で、この薄膜トランジスタは、同図（ａ）に示
す如く、まずガラス等の透明な基板１上に真空蒸着法等
により電極配線材料を堆積した後、フォトリソグラフィ
ー法によりパターニングして、薄膜が1000Å以下のゲー
ト電極２を形成する。次に、同図（ｂ）に示す如く、絶
縁体をスパッタリング法あるいはプラズマCVD（化学気
相成長）法等により堆積して、ゲート絶縁膜３を形成す
る。次に同図（ｃ）に示す如く、ゲート絶縁膜３上にア
モルファスシリコン等をプラズマCVD法等により堆積し
てパターニングすることにより、半導体膜４を形成する
と共に、透明導電膜を堆積してパターニングすることに
より、画素電極５を形成する。そして、この半導体膜４
と画素電極５上に真空蒸着法等により電極配線材料を堆
積して、フォトリソグラフィー法によりパターニングし
てドレイン電極６及びソース電極７を形成する。この構
造の薄膜トランジスタは、ゲート電極２とドレイン電極
６及びソース電極７とが異なる平面上にあるもので逆ス
タガ形といわれるものである。
最近、薄膜トランジスタは、ディスプレイの大面積化と
高画質化に伴って、微細化構造を実現し歩留り良く製造
することが要望されており、この様な従来の構造の薄膜
トランジスタにおいて、微細化構造にするためには、ゲ
ート電極２の配線金属幅を狭くする必要がある。
高画質化に伴って、微細化構造を実現し歩留り良く製造
することが要望されており、この様な従来の構造の薄膜
トランジスタにおいて、微細化構造にするためには、ゲ
ート電極２の配線金属幅を狭くする必要がある。
しかしながら、このゲート電極２の配線幅を狭くした場
合には、断面積が小さくなり配線抵抗の増大を招く。従
って、ゲート電極２の配線抵抗を低下させるために、ゲ
ート電極２の厚みを厚くせざるを得ない。ところが、ゲ
ート電極２の厚みを厚くすると、基板１とゲート電極２
の部分との間に大きな段差を生じ、その段差上に形成さ
れる半導体領域上のドレイン電極６及びソース電極７、
及びゲート電極の配線金属を乗り越えて形成されたドレ
イン電極の配線金属が断線する可能性が非常に高くな
り、そのため配線歩留りが低下する問題点があった。
合には、断面積が小さくなり配線抵抗の増大を招く。従
って、ゲート電極２の配線抵抗を低下させるために、ゲ
ート電極２の厚みを厚くせざるを得ない。ところが、ゲ
ート電極２の厚みを厚くすると、基板１とゲート電極２
の部分との間に大きな段差を生じ、その段差上に形成さ
れる半導体領域上のドレイン電極６及びソース電極７、
及びゲート電極の配線金属を乗り越えて形成されたドレ
イン電極の配線金属が断線する可能性が非常に高くな
り、そのため配線歩留りが低下する問題点があった。
また、ゲート絶縁膜３はスパッタリング法あるいはプラ
ズマCVD法等で形成しているため、高価な装置を長時間
使用するので生産効率が低い。また、高価な堆積装置の
負担が大きく、装置の寿命が低下し、製造コストが高く
なる問題点もあった。
ズマCVD法等で形成しているため、高価な装置を長時間
使用するので生産効率が低い。また、高価な堆積装置の
負担が大きく、装置の寿命が低下し、製造コストが高く
なる問題点もあった。
本考案は、上記従来の問題点等に鑑みなされたもので、
基板上に形成されるゲート配線金属により生じる段差を
平坦化して、ソース及びドレイン電極及びこれらの金属
配線が断線することのない微細化構造を可能とし、配線
歩留りを向上できると共に、製造を容易にしてコスト低
減を図ることができる薄膜トランジスタを提供すること
を目的とする。
基板上に形成されるゲート配線金属により生じる段差を
平坦化して、ソース及びドレイン電極及びこれらの金属
配線が断線することのない微細化構造を可能とし、配線
歩留りを向上できると共に、製造を容易にしてコスト低
減を図ることができる薄膜トランジスタを提供すること
を目的とする。
本考案は、上記目的を達成するために、ゲート電極が形
成された基板面上及びこのゲート電極面上に、けい素化
合物の塗布及び焼成により成膜される第１の絶縁膜が前
記基板面上の膜厚より前記ゲート電極面上の膜厚を薄く
形成され、その上に絶縁物を推積して形成された第２の
絶縁膜と、この第２の絶縁膜上に順次形成された半導体
膜及び電極とが設けられていることを要点とする。
成された基板面上及びこのゲート電極面上に、けい素化
合物の塗布及び焼成により成膜される第１の絶縁膜が前
記基板面上の膜厚より前記ゲート電極面上の膜厚を薄く
形成され、その上に絶縁物を推積して形成された第２の
絶縁膜と、この第２の絶縁膜上に順次形成された半導体
膜及び電極とが設けられていることを要点とする。
以下、本考案の実施例について、図面に即して詳細に説
明する。
明する。
第１図は本考案の一実施例に係る薄膜トランジスタの構
造を示す図である。同図において、11はガラス、石英等
の材料からなる基板、12はこの基板11上にアルミニウム
（Al）、モリブデン（Mo）、金（Au）、クロム（Cr）、
銅（Cu）、チタン（Ti）、タングステン（Ｗ）等の電極
配線材料からなり厚さがほぼ2000Å以上でパターン形成
したゲート電極、13はゲート電極12上には薄く、このゲ
ート電極12以外の基板11上には厚くなるようにけい素化
合物を塗布し焼成し、形成された、第１の絶縁膜（以下
SOG膜という）、14はゲート電極12及び第１の絶縁膜13
上に堆積して形成した酸化シリコン、または窒化シリコ
ン等の絶縁材料を堆積して形成した第２の絶縁膜（以
下、絶縁膜という）、15は絶縁膜14上にアモルファスシ
リコン等を1000Å程度堆積して形成した半導体膜、16は
半導体膜15に隣接した絶縁膜14上に形成した透明電極か
らなる画素電極、17は半導体膜15上に上記電極配線材料
で形成したドレイン電極、18は半導体膜15及び画素電極
16上にこれらを電気的に接続するために電極配線材料と
同様の材料で形成したソース電極である。
造を示す図である。同図において、11はガラス、石英等
の材料からなる基板、12はこの基板11上にアルミニウム
（Al）、モリブデン（Mo）、金（Au）、クロム（Cr）、
銅（Cu）、チタン（Ti）、タングステン（Ｗ）等の電極
配線材料からなり厚さがほぼ2000Å以上でパターン形成
したゲート電極、13はゲート電極12上には薄く、このゲ
ート電極12以外の基板11上には厚くなるようにけい素化
合物を塗布し焼成し、形成された、第１の絶縁膜（以下
SOG膜という）、14はゲート電極12及び第１の絶縁膜13
上に堆積して形成した酸化シリコン、または窒化シリコ
ン等の絶縁材料を堆積して形成した第２の絶縁膜（以
下、絶縁膜という）、15は絶縁膜14上にアモルファスシ
リコン等を1000Å程度堆積して形成した半導体膜、16は
半導体膜15に隣接した絶縁膜14上に形成した透明電極か
らなる画素電極、17は半導体膜15上に上記電極配線材料
で形成したドレイン電極、18は半導体膜15及び画素電極
16上にこれらを電気的に接続するために電極配線材料と
同様の材料で形成したソース電極である。
このようにして形成された薄膜トランジスタ及び画素電
極は、それぞれ基板上にマトリクス状に多数個配列形成
され、それぞれの薄膜トランジスタのゲート電極は、列
ごとにゲート電極配線で接続され、また、ドレイン電極
は行ごとにドレイン電極配線で接続されている。
極は、それぞれ基板上にマトリクス状に多数個配列形成
され、それぞれの薄膜トランジスタのゲート電極は、列
ごとにゲート電極配線で接続され、また、ドレイン電極
は行ごとにドレイン電極配線で接続されている。
次に上記構造の薄膜トランジスタの製造方法について説
明する。
明する。
第２図は本考案の薄膜トランジスタの一実施例に係る製
造工程を示す図である。なお、第１図に対応する部分は
同一の符号を記す。同図（ａ）において、まず、ガラ
ス、石英等からなる基板11上に真空蒸着法またはスパッ
タリング法等を用いてAl,Mo,Au,Cr,Cu,Ti,W等の電極配
線材料を膜厚2000Å以上堆積し、次にフォトリソグラフ
ィー法によりパターン形成し、パターン幅が約10μｍ程
度のゲート電極12を形成する。次に同図（ｂ）に示す如
く、基板11及びゲート電極12上にけい素化合物の溶液を
スピンコート法等により膜厚がゲート電極12上には薄
く、基板11上には厚くなるように塗布する。例えば、ゲ
ート電極12上の膜厚は約1000Å程度、他の基板11上は20
00Å〜3000Å程度に形成する。
造工程を示す図である。なお、第１図に対応する部分は
同一の符号を記す。同図（ａ）において、まず、ガラ
ス、石英等からなる基板11上に真空蒸着法またはスパッ
タリング法等を用いてAl,Mo,Au,Cr,Cu,Ti,W等の電極配
線材料を膜厚2000Å以上堆積し、次にフォトリソグラフ
ィー法によりパターン形成し、パターン幅が約10μｍ程
度のゲート電極12を形成する。次に同図（ｂ）に示す如
く、基板11及びゲート電極12上にけい素化合物の溶液を
スピンコート法等により膜厚がゲート電極12上には薄
く、基板11上には厚くなるように塗布する。例えば、ゲ
ート電極12上の膜厚は約1000Å程度、他の基板11上は20
00Å〜3000Å程度に形成する。
このような異なる膜厚が得られるようにスピンコート法
を用いてけい素化合物溶液を塗布するには、低粘土のけ
い素化合物溶液の粘度の低いものを用い、ゆっくり回転
（スピン回転）させる。次に、恒温槽で約100℃及び400
℃の２段階ベークにより焼成し、塗布したけい素化合物
の膜13を酸化シリコン(Si O2)のSOG膜13にする。このけ
い素化合としてはシラノール系無機化合物と、シラノー
ル系有機化合物とが混合されたものを用いる。この混合
物は熱処理により固化し、透明で高耐熱性、高絶縁性の
被膜となる。次に同図（ｃ）に示す如く、酸化シリコ
ン、または窒化シリコン等の絶縁物をスパッタリング法
あるいはプラズマCVD法等により堆積して絶縁膜14を形
成し、続いてアモルファスシリコン等を連続して1000Å
程度堆積し、フォトリソグラフィー法等により半導体領
域として半導体膜15を形成する。その後、スパッタリン
グ法等により絶縁膜14上に透明導電性材料として酸化イ
ンジウム（ITO）等を堆積し、フォトリソグラフィー法
等により画素電極16を形成する。次に、真空蒸着法また
はスパッタリング法等により電極配線材料を堆積しフォ
トリソグラフィー法等によりドレイン電極17及びソース
電極18を形成する。
を用いてけい素化合物溶液を塗布するには、低粘土のけ
い素化合物溶液の粘度の低いものを用い、ゆっくり回転
（スピン回転）させる。次に、恒温槽で約100℃及び400
℃の２段階ベークにより焼成し、塗布したけい素化合物
の膜13を酸化シリコン(Si O2)のSOG膜13にする。このけ
い素化合としてはシラノール系無機化合物と、シラノー
ル系有機化合物とが混合されたものを用いる。この混合
物は熱処理により固化し、透明で高耐熱性、高絶縁性の
被膜となる。次に同図（ｃ）に示す如く、酸化シリコ
ン、または窒化シリコン等の絶縁物をスパッタリング法
あるいはプラズマCVD法等により堆積して絶縁膜14を形
成し、続いてアモルファスシリコン等を連続して1000Å
程度堆積し、フォトリソグラフィー法等により半導体領
域として半導体膜15を形成する。その後、スパッタリン
グ法等により絶縁膜14上に透明導電性材料として酸化イ
ンジウム（ITO）等を堆積し、フォトリソグラフィー法
等により画素電極16を形成する。次に、真空蒸着法また
はスパッタリング法等により電極配線材料を堆積しフォ
トリソグラフィー法等によりドレイン電極17及びソース
電極18を形成する。
以上の製造方法による薄膜トランジスタでは、ゲート電
極12の厚みが2000Å〜10000Å程度に厚くなっても、SOG
膜13をゲート電極12上には薄く、基板11上には厚くなる
よう形成しているため、段差を少なくし平坦化ができ、
その上に形成されるソース、ドレイン電極及びトレイン
金属配線の断線を防止できる。従って、ゲート電極12の
配線幅を狭くすることができ、微細化構造が可能にな
る。なお、ゲート電極配線上のステップカバレージを良
くするために、ゲート金属のテーパーエッジ等を用いる
こともできるがこの場合には、トランジスタの微細化構
造が困難になる。これに対して本実施例のようにSOG膜1
3で平坦化すれば微細化構造が可能である。
極12の厚みが2000Å〜10000Å程度に厚くなっても、SOG
膜13をゲート電極12上には薄く、基板11上には厚くなる
よう形成しているため、段差を少なくし平坦化ができ、
その上に形成されるソース、ドレイン電極及びトレイン
金属配線の断線を防止できる。従って、ゲート電極12の
配線幅を狭くすることができ、微細化構造が可能にな
る。なお、ゲート電極配線上のステップカバレージを良
くするために、ゲート金属のテーパーエッジ等を用いる
こともできるがこの場合には、トランジスタの微細化構
造が困難になる。これに対して本実施例のようにSOG膜1
3で平坦化すれば微細化構造が可能である。
また、本実施例の構造の薄膜トランジスタでは、SOG膜1
3をゲート絶縁膜の一部としても用いるため、その上に
形成される絶縁膜14の厚みを薄くすることが可能にな
り、高価な堆積装置の負担が軽減され、装置寿命の向上
と高生産効率が図れる。さらにゲート絶縁膜としてSOG
膜13と絶縁膜14とからなる異種膜の２層構造にするた
め、ピンホールによる短絡が低減できる。
3をゲート絶縁膜の一部としても用いるため、その上に
形成される絶縁膜14の厚みを薄くすることが可能にな
り、高価な堆積装置の負担が軽減され、装置寿命の向上
と高生産効率が図れる。さらにゲート絶縁膜としてSOG
膜13と絶縁膜14とからなる異種膜の２層構造にするた
め、ピンホールによる短絡が低減できる。
また、ゲート電極12上のSOG膜13をエッチング等によ
り、該ゲート電極12の表面が露呈する程度に除去する工
程を用いることによっても平坦化が可能であるが、この
場合、エッチングの精密制御が必要である。これに比べ
て、本実施例では、精密制御によるエッチング処理工程
が不要になるため製造も容易になり、歩留りが向上す
る。
り、該ゲート電極12の表面が露呈する程度に除去する工
程を用いることによっても平坦化が可能であるが、この
場合、エッチングの精密制御が必要である。これに比べ
て、本実施例では、精密制御によるエッチング処理工程
が不要になるため製造も容易になり、歩留りが向上す
る。
尚、上記実施例において、SOG膜13は、基板11とゲート
電極12との間の段差を少なくするようゲート電極12上は
薄く、他の基板11上は厚く形成されていればよく、この
SOG膜13のそれぞれの厚さはゲート電極12の膜厚により
決められる。この段差は半導体領域上のソース、ドレイ
ン電極及びドレイン金属配線に断線等の影響を与えない
程度であればよい。また、上記実施例でけい素化合物を
スピンコート法により塗布しているが、膜厚は溶液粘
度、スピン回転数、温度等により制御でき、さらには他
のロールコーター法、スクリーン印刷法、ディップ法等
を用いることもできる。
電極12との間の段差を少なくするようゲート電極12上は
薄く、他の基板11上は厚く形成されていればよく、この
SOG膜13のそれぞれの厚さはゲート電極12の膜厚により
決められる。この段差は半導体領域上のソース、ドレイ
ン電極及びドレイン金属配線に断線等の影響を与えない
程度であればよい。また、上記実施例でけい素化合物を
スピンコート法により塗布しているが、膜厚は溶液粘
度、スピン回転数、温度等により制御でき、さらには他
のロールコーター法、スクリーン印刷法、ディップ法等
を用いることもできる。
以上詳細に説明したように、本願考案によれば、ゲート
電極が形成された基板面上に、けい素化合の塗布及び焼
成により成膜され、前記基板面上の膜厚より前記ゲート
電極面上の膜厚を薄く形成された第１の絶縁膜により基
板面上を平坦化するようにしているため、その上に形成
される半導体領域上のソース、ドレイン電極及びドレイ
ン金属配線の断線が防止でき配線歩留りを向上できる。
また、ゲート電極の厚みが2000Å〜10000Å程度に厚く
なっても平坦化でき、ゲート電極の配線金属幅を狭くし
て微細化構造が可能になる。さらに、SOG膜をゲート絶
縁膜としても用いるため、その上に形成される絶縁膜の
厚みを薄くすることができ、高価な堆積装置の負担が軽
減でき、装置寿命の向上と高生産効率を図ることができ
る。
電極が形成された基板面上に、けい素化合の塗布及び焼
成により成膜され、前記基板面上の膜厚より前記ゲート
電極面上の膜厚を薄く形成された第１の絶縁膜により基
板面上を平坦化するようにしているため、その上に形成
される半導体領域上のソース、ドレイン電極及びドレイ
ン金属配線の断線が防止でき配線歩留りを向上できる。
また、ゲート電極の厚みが2000Å〜10000Å程度に厚く
なっても平坦化でき、ゲート電極の配線金属幅を狭くし
て微細化構造が可能になる。さらに、SOG膜をゲート絶
縁膜としても用いるため、その上に形成される絶縁膜の
厚みを薄くすることができ、高価な堆積装置の負担が軽
減でき、装置寿命の向上と高生産効率を図ることができ
る。
第１図は本考案の一実施例に係る薄膜トランジスタの構
造を示す図、 第２図（ａ）〜（ｃ）は本考案の薄膜トランジスタの一
実施例に係る製造工程を示す図、 第３図（ａ）〜（ｃ）は従来の薄膜トランジスタの製造
工程を示す図である。 11……基板、 12……ゲート電極、 13……SOG膜、 14……絶縁膜、 15……半導体膜、 17……ドレイン電極、 18……ソース電極．
造を示す図、 第２図（ａ）〜（ｃ）は本考案の薄膜トランジスタの一
実施例に係る製造工程を示す図、 第３図（ａ）〜（ｃ）は従来の薄膜トランジスタの製造
工程を示す図である。 11……基板、 12……ゲート電極、 13……SOG膜、 14……絶縁膜、 15……半導体膜、 17……ドレイン電極、 18……ソース電極．
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−182270（ＪＰ，Ａ) 特開 昭58−201364（ＪＰ，Ａ) 特開 昭56−33899（ＪＰ，Ａ) 特開 昭51−92189（ＪＰ，Ａ)
Claims (2)
- 【請求項１】ゲート電極が形成された基板と、この基板
面上及びゲート電極面上にけい素化合物の塗布及び焼成
により成膜され、且つ前記基板面上の膜厚より前記ゲー
ト電極面上の膜厚を薄く形成された第１の絶縁膜と、こ
の第１の絶縁膜上に絶縁物を堆積して形成された第２の
絶縁膜と、この第２の絶縁膜上に順次形成された半導体
膜及び電極とを備えたことを特徴とする薄膜トランジス
タ。 - 【請求項２】前記第１の絶縁膜は、前記基板及びゲート
電極上に、シラノール系化合物溶液の塗布及び焼成によ
り成膜された絶縁膜であることを特徴とする実用新案登
録請求の範囲第１項記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987114276U JPH079388Y2 (ja) | 1987-07-25 | 1987-07-25 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987114276U JPH079388Y2 (ja) | 1987-07-25 | 1987-07-25 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6418756U JPS6418756U (ja) | 1989-01-30 |
| JPH079388Y2 true JPH079388Y2 (ja) | 1995-03-06 |
Family
ID=31354873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987114276U Expired - Lifetime JPH079388Y2 (ja) | 1987-07-25 | 1987-07-25 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079388Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007108181A1 (ja) * | 2006-03-15 | 2007-09-27 | Sharp Kabushiki Kaisha | アクティブマトリクス基板、表示装置、テレビジョン受像機 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5192189A (en) * | 1975-02-10 | 1976-08-12 | Handotaisochi no seizohoho | |
| JPS5633899A (en) * | 1979-08-29 | 1981-04-04 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of forming multilayer wire |
| JPS58182270A (ja) * | 1982-04-16 | 1983-10-25 | Sanyo Electric Co Ltd | トランジスタの製造方法 |
| JPS58201364A (ja) * | 1982-05-20 | 1983-11-24 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1987
- 1987-07-25 JP JP1987114276U patent/JPH079388Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6418756U (ja) | 1989-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6927105B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| JP3239504B2 (ja) | 薄膜トランジスタマトリクスの製造方法 | |
| JP3084981B2 (ja) | 液晶表示装置及びその製造方法 | |
| JP3349356B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH0580650B2 (ja) | ||
| JPH079388Y2 (ja) | 薄膜トランジスタ | |
| JP2594971B2 (ja) | 薄膜トランジスタパネル | |
| JP2000305104A (ja) | 液晶表示装置及びその製造方法 | |
| US6940565B2 (en) | Liquid crystal display device and fabricating method thereof | |
| JP2598420B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH079389Y2 (ja) | 薄膜トランジスタ | |
| JPH0587029B2 (ja) | ||
| JP2752983B2 (ja) | 液晶表示用薄膜トランジスタの製造方法 | |
| JP2604386B2 (ja) | 薄膜トランジスタパネル | |
| JPH07120784A (ja) | 液晶表示装置およびその製法 | |
| JPH01234831A (ja) | 信号蓄積キャパシタ付薄膜トランジスタ | |
| JPH0830822B2 (ja) | アクテイブマトリクス液晶表示装置の製造方法 | |
| JPH08262491A (ja) | 液晶表示素子およびその製造方法 | |
| JP2776336B2 (ja) | 薄膜トランジスタおよび薄膜トランジスタの製造方法 | |
| JPH0685440B2 (ja) | 薄膜トランジスタ | |
| KR101982097B1 (ko) | 박막트랜지스터 어레이 기판 및 그 제조방법 | |
| JPH05251701A (ja) | 薄膜トランジスタの形成方法 | |
| JPH04309927A (ja) | アクティブマトリクス基板の製造方法とこれを用いた液晶表示素子 | |
| JPH1172802A (ja) | アクティブ素子アレイ基板の製造方法 | |
| JPS62288883A (ja) | 薄膜トランジスタの製造方法 |