JP2594971B2 - 薄膜トランジスタパネル - Google Patents
薄膜トランジスタパネルInfo
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- JP2594971B2 JP2594971B2 JP62225821A JP22582187A JP2594971B2 JP 2594971 B2 JP2594971 B2 JP 2594971B2 JP 62225821 A JP62225821 A JP 62225821A JP 22582187 A JP22582187 A JP 22582187A JP 2594971 B2 JP2594971 B2 JP 2594971B2
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- electrode
- transparent
- insulating layer
- transparent pixel
- pixel electrode
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、アクティブマトリクスディスプレイ等にス
イッチング素子として使用される薄膜トランジスタ（Th
in Film Transistor,以下TFTと称す）パネルに関する。
イッチング素子として使用される薄膜トランジスタ（Th
in Film Transistor,以下TFTと称す）パネルに関する。
第４図はTV等の画像表示装置として利用されているア
クティブマトリクスディスプレイ１の概念図である。ア
クティブマトリクスディスプレイ１は、その一方の側に
マトリクスパネル（薄膜トランジスタパネル）1aを備え
ている。このマトリクスパネル1aは、ガラスの如き透明
な絶縁基板２上にマトリクス状に配列された各画素毎に
設けられた透明画素電極５と、これら透明画素電極５間
を交差するように走っている信号線（ドレイン線）３及
び走査線（ゲート線）４と、各透明画素電極５毎に配設
形成されたTFT6とからなっている。また、マトリクスパ
ネル1aと対向する側には、一面に透明電極８の形成され
たガラス基板９を備え、マトリクスパネル1aと透明電極
８との間に液晶７を封入することによってアクティブマ
トリクスディスプレイ１が構成されている。
クティブマトリクスディスプレイ１の概念図である。ア
クティブマトリクスディスプレイ１は、その一方の側に
マトリクスパネル（薄膜トランジスタパネル）1aを備え
ている。このマトリクスパネル1aは、ガラスの如き透明
な絶縁基板２上にマトリクス状に配列された各画素毎に
設けられた透明画素電極５と、これら透明画素電極５間
を交差するように走っている信号線（ドレイン線）３及
び走査線（ゲート線）４と、各透明画素電極５毎に配設
形成されたTFT6とからなっている。また、マトリクスパ
ネル1aと対向する側には、一面に透明電極８の形成され
たガラス基板９を備え、マトリクスパネル1aと透明電極
８との間に液晶７を封入することによってアクティブマ
トリクスディスプレイ１が構成されている。
第５図は、第４図に示したマトリクスパネル1a内の任
意のTFT6及びその近傍における電極及び配線の配置状態
を示した平面図である。第５図に示すように、TFT6の形
成領域において、走査線４を信号線３との交差部分でわ
ずかに突出させ、この突出部をTFT6のゲート電極14とす
ると共に、このゲート電極14上に半導体層16を介して位
置する信号線３の一部をTFT6のドレイン電極12とし、ま
たゲート電極14上の半導体層16上から透明画素電極５上
にかけて電極を形成し、これをTFT6のソース電極13とし
ている。
意のTFT6及びその近傍における電極及び配線の配置状態
を示した平面図である。第５図に示すように、TFT6の形
成領域において、走査線４を信号線３との交差部分でわ
ずかに突出させ、この突出部をTFT6のゲート電極14とす
ると共に、このゲート電極14上に半導体層16を介して位
置する信号線３の一部をTFT6のドレイン電極12とし、ま
たゲート電極14上の半導体層16上から透明画素電極５上
にかけて電極を形成し、これをTFT6のソース電極13とし
ている。
第６図は、第５図に示したTFT6及びその近傍のＡ−Ａ
拡大断面図である。第６図に示すように、絶縁基板２上
にゲート電極14が形成され、このゲート電極14上及び絶
縁基板２上を覆って酸化シリコン若しくは窒化シリコン
等の絶縁層（ゲート絶縁膜）11が形成される。ゲート電
極14の上方及びその近辺には、絶縁膜11を介してアモル
ファスシリコン（ａ−Si）等からなる半導体層16が形成
される。更に絶縁層11上には、半導体層16と近接した位
置に、ITO（Indium（In）−Tin（Sn）−Oxide）等から
なる透明画素電極５が形成される。半導体層16上であっ
て、ゲート電極14の両端部の上方には、ハイドープのコ
ンタクト層15を介してドレイン電極12とソース電極13が
形成される。この際、ソース電極13の一部が透明画素電
極５に接続される。このように構成されたTFT6は、ゲー
ト電極14とドレイン及びソース電極12,13とが半導体層1
6に関して互いに異なる平面上にあるもので、逆スタガ
型と称されている。
拡大断面図である。第６図に示すように、絶縁基板２上
にゲート電極14が形成され、このゲート電極14上及び絶
縁基板２上を覆って酸化シリコン若しくは窒化シリコン
等の絶縁層（ゲート絶縁膜）11が形成される。ゲート電
極14の上方及びその近辺には、絶縁膜11を介してアモル
ファスシリコン（ａ−Si）等からなる半導体層16が形成
される。更に絶縁層11上には、半導体層16と近接した位
置に、ITO（Indium（In）−Tin（Sn）−Oxide）等から
なる透明画素電極５が形成される。半導体層16上であっ
て、ゲート電極14の両端部の上方には、ハイドープのコ
ンタクト層15を介してドレイン電極12とソース電極13が
形成される。この際、ソース電極13の一部が透明画素電
極５に接続される。このように構成されたTFT6は、ゲー
ト電極14とドレイン及びソース電極12,13とが半導体層1
6に関して互いに異なる平面上にあるもので、逆スタガ
型と称されている。
第４図〜第６図で示したTFT6では、上述したように、
透明画素電極５とソース電極13及びドレイン電極12とが
同一平面上に配設されている。そのため、特に第５図に
示した電極等の配置状態から明らかな様に、ドレイン電
極12から延びた信号線３と透明画素電極５との間で短絡
を生じ易いという問題がある。
透明画素電極５とソース電極13及びドレイン電極12とが
同一平面上に配設されている。そのため、特に第５図に
示した電極等の配置状態から明らかな様に、ドレイン電
極12から延びた信号線３と透明画素電極５との間で短絡
を生じ易いという問題がある。
そこで、このような短絡を防止するために、透明画素
電極５と信号線３間には、これらを形成する場合の加工
精度及びアライメント精度から決定される一定の間隔Ｌ
を設けるようにしている。この間隔Ｌは、通常、例えば
20μｍ以上という大きな値である。ところが、このよう
な広い間隔Ｌを設ければ、上記の短絡は防止されるが、
その反面、透明画素電極５の面積が小さくなり、すなわ
ち、有効表示面積が小さくなってしまうという問題点が
生じる。例えば、マトリクスパネル1a上の１つの画素に
割当てられた面積に対する透明画素電極５の面積の割合
である開口率は、上記間隔Ｌを最小限の20μｍとした場
合であっても、50％程度と非常に小さくなってしまう。
電極５と信号線３間には、これらを形成する場合の加工
精度及びアライメント精度から決定される一定の間隔Ｌ
を設けるようにしている。この間隔Ｌは、通常、例えば
20μｍ以上という大きな値である。ところが、このよう
な広い間隔Ｌを設ければ、上記の短絡は防止されるが、
その反面、透明画素電極５の面積が小さくなり、すなわ
ち、有効表示面積が小さくなってしまうという問題点が
生じる。例えば、マトリクスパネル1a上の１つの画素に
割当てられた面積に対する透明画素電極５の面積の割合
である開口率は、上記間隔Ｌを最小限の20μｍとした場
合であっても、50％程度と非常に小さくなってしまう。
この様な問題を解決するため、ソース及びドレイン電
極上を透明絶縁層で覆い、この透明絶縁層上に透明画素
電極を形成し、これと同時に、透明画素電極とソース電
極とをコンタクトホールを介して接続する構成のTFTが
提案された。
極上を透明絶縁層で覆い、この透明絶縁層上に透明画素
電極を形成し、これと同時に、透明画素電極とソース電
極とをコンタクトホールを介して接続する構成のTFTが
提案された。
ところが、透明画素電極及びこれとソース電極とのコ
ンタクト領域がスパッタリングによって同時工程で形成
されることから、以下のような問題点を生じる。すなわ
ち、前述した短絡を確実に防止する必要により透明絶縁
層に十分な厚みを持たせているが、これに伴い上記コン
タクトホールの深さも2000〜3000Å程度と深くなる。そ
のため、従来の厚さ（500Å程度）の透明画素電極では
上記コンタクト領域が薄くなり、特にコンタクトホール
入口の角部で切断が生じ易くなる。そこで、透明画素電
極とソース電極とを確実に接続させるだけの厚みを上記
コンタクト領域に持たせることも考えられるが、このよ
うにするためには、これと同時工程で形成される透明画
素電極の厚みをも2000Å以上に厚くしなければならな
い。しかし、このように透明画素電極の厚みが増加する
と、その加工精度が低下すると共に、光透過率の低下と
いう問題も生じてくる。
ンタクト領域がスパッタリングによって同時工程で形成
されることから、以下のような問題点を生じる。すなわ
ち、前述した短絡を確実に防止する必要により透明絶縁
層に十分な厚みを持たせているが、これに伴い上記コン
タクトホールの深さも2000〜3000Å程度と深くなる。そ
のため、従来の厚さ（500Å程度）の透明画素電極では
上記コンタクト領域が薄くなり、特にコンタクトホール
入口の角部で切断が生じ易くなる。そこで、透明画素電
極とソース電極とを確実に接続させるだけの厚みを上記
コンタクト領域に持たせることも考えられるが、このよ
うにするためには、これと同時工程で形成される透明画
素電極の厚みをも2000Å以上に厚くしなければならな
い。しかし、このように透明画素電極の厚みが増加する
と、その加工精度が低下すると共に、光透過率の低下と
いう問題も生じてくる。
本発明は、上記問題点に鑑み、透明画素電極とドレイ
ン電極（ドレイン線）間の短絡を無くし、同時に有効表
示面積を極めて広くとることができ、しかも透明画素電
極の厚みを増加させることなしに透明画素電極とソース
電極間を確実に接続できる薄膜トランジスタパネルを提
供することを目的とする。
ン電極（ドレイン線）間の短絡を無くし、同時に有効表
示面積を極めて広くとることができ、しかも透明画素電
極の厚みを増加させることなしに透明画素電極とソース
電極間を確実に接続できる薄膜トランジスタパネルを提
供することを目的とする。
本発明は、上記目的を達成するために、ゲート電極、
ゲート絶縁層、半導体層、ドレイン電極及びソース電極
より成るトランジスタ領域を覆って透明絶縁基板上に透
明絶縁層を形成し、該透明絶縁層のソース電極上にコン
タクトホールを形成して、該コンタクトホール内及び前
記透明絶縁層上に透明画素電極を形成し、この透明画素
電極を前記ソース電極に接続すると共に、少なくとも前
記ドレイン線に沿う一辺を前記透明絶縁層を介して前記
ドレイン線と平面的に重ねて配設したことを要点とす
る。
ゲート絶縁層、半導体層、ドレイン電極及びソース電極
より成るトランジスタ領域を覆って透明絶縁基板上に透
明絶縁層を形成し、該透明絶縁層のソース電極上にコン
タクトホールを形成して、該コンタクトホール内及び前
記透明絶縁層上に透明画素電極を形成し、この透明画素
電極を前記ソース電極に接続すると共に、少なくとも前
記ドレイン線に沿う一辺を前記透明絶縁層を介して前記
ドレイン線と平面的に重ねて配設したことを要点とす
る。
以下、本発明の実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例の構成を示す断面図であ
り、第２図は本実施例のTFTアクティブマトリクスディ
スプレイ（第４図参照）に採用した場合の同TFT及びそ
の近傍における電極及び配線の配置状態を示す平面図で
ある。すなわち、第２図のＢ−Ｂ拡大断面図が第１図に
相当する。
り、第２図は本実施例のTFTアクティブマトリクスディ
スプレイ（第４図参照）に採用した場合の同TFT及びそ
の近傍における電極及び配線の配置状態を示す平面図で
ある。すなわち、第２図のＢ−Ｂ拡大断面図が第１図に
相当する。
まず、透明な絶縁基板２上には、第１図に示すように
厚さ1000Å程度のゲート電極14が形成され、更に第２図
に示すように上記ゲート電極14に接続された走査線（ゲ
ート線）４が長く延びて配線されている。これらゲート
電極14及び走査線４は、第１図に示すように、厚さ3000
Å程度の絶縁層（ゲート絶縁膜）11で覆われている。ゲ
ート電極14の上方及びその近辺には、絶縁層11を介し
て、アモルファスシリコン等からなる厚さ1000Å程度の
半導体層16が形成されている。この半導体層16上であっ
てゲート電極14の両端部の上方には、高濃度のアモルフ
ァスシリコン等からなる厚さ500Å程度のコンタクト層1
5を介して、それぞれ厚さ1000Å程度のドレイン電極12
とソース電極13が形成されている。また絶縁層11上に
は、第２図に示すように、走査線４と交差して信号線
（ドレイン線）３が長く延びて配線され、その半導体層
16上の領域が上記ドレイン電極12となっている。
厚さ1000Å程度のゲート電極14が形成され、更に第２図
に示すように上記ゲート電極14に接続された走査線（ゲ
ート線）４が長く延びて配線されている。これらゲート
電極14及び走査線４は、第１図に示すように、厚さ3000
Å程度の絶縁層（ゲート絶縁膜）11で覆われている。ゲ
ート電極14の上方及びその近辺には、絶縁層11を介し
て、アモルファスシリコン等からなる厚さ1000Å程度の
半導体層16が形成されている。この半導体層16上であっ
てゲート電極14の両端部の上方には、高濃度のアモルフ
ァスシリコン等からなる厚さ500Å程度のコンタクト層1
5を介して、それぞれ厚さ1000Å程度のドレイン電極12
とソース電極13が形成されている。また絶縁層11上に
は、第２図に示すように、走査線４と交差して信号線
（ドレイン線）３が長く延びて配線され、その半導体層
16上の領域が上記ドレイン電極12となっている。
更に、本実施例では、上述したようなゲート電極14、
絶縁層11、半導体層16、コンタクト層15、ドレイン電極
12及びソース電極から構成されるトランジスタ領域と、
信号線３及び走査線５とが、第１図に示すように、表面
の平坦な透明絶縁層18によって覆われている。透明絶縁
層18の上面からドレイン電極12及びソース電極13までの
厚さは、例えば3000Å程度である。このような透明絶縁
層18の上面からソース電極13にかけてコンタクトホール
19が設けられ、その内面及び透明絶縁層18上には厚さ50
0〜1000Å程度の透明画素電極５が形成されている。更
にコンタクトホール19の深さの約２倍（6000Å）程度の
厚さを持つ金属層20が設けられ、この金属層20とその下
の透明画素電極５とで２層構造をなしている。このこと
により透明絶縁層18上の透明画素電極５とソース電極13
とは上記２層構造を介して電気的に接続される。
絶縁層11、半導体層16、コンタクト層15、ドレイン電極
12及びソース電極から構成されるトランジスタ領域と、
信号線３及び走査線５とが、第１図に示すように、表面
の平坦な透明絶縁層18によって覆われている。透明絶縁
層18の上面からドレイン電極12及びソース電極13までの
厚さは、例えば3000Å程度である。このような透明絶縁
層18の上面からソース電極13にかけてコンタクトホール
19が設けられ、その内面及び透明絶縁層18上には厚さ50
0〜1000Å程度の透明画素電極５が形成されている。更
にコンタクトホール19の深さの約２倍（6000Å）程度の
厚さを持つ金属層20が設けられ、この金属層20とその下
の透明画素電極５とで２層構造をなしている。このこと
により透明絶縁層18上の透明画素電極５とソース電極13
とは上記２層構造を介して電気的に接続される。
以上のように構成された本実施例のTFTでは、第１図
に明らかなように、ドレイン電極12（及びこれに接続さ
れて延びている信号線３）と透明画素電極５とが透明絶
縁層18を介して互いに異なる平面上に形成されている。
このことから、第６図に示したように各電極を同一平面
上に形成した従来のTFTの構造と比較して、上記信号線
３と透明画素電極５間の距離（上下方向の距離）を大き
くとることができ、よってその間の短絡を大幅に減少さ
せることができる。
に明らかなように、ドレイン電極12（及びこれに接続さ
れて延びている信号線３）と透明画素電極５とが透明絶
縁層18を介して互いに異なる平面上に形成されている。
このことから、第６図に示したように各電極を同一平面
上に形成した従来のTFTの構造と比較して、上記信号線
３と透明画素電極５間の距離（上下方向の距離）を大き
くとることができ、よってその間の短絡を大幅に減少さ
せることができる。
また、上述したように透明画素電極５が透明絶縁層18
を介して他の電極及び配線とは別平面上にあって短絡を
防止できることから、第２図に明らかなように、信号線
（ドレイン線）３及び走査線（ゲート線）４に囲まれた
全ての領域に透明画素電極５を配線することができ、す
なわち第５図に示した間隔Ｌをゼロとすることができ
る。そればかりでなく、平面的に視て、透明画素電極５
を信号線３及び走査線４上に重ねるように配設すること
もできる。このようにすることにより、不透明領域（TF
T領域及び配線領域）を除くすべての領域を有効表示エ
リアとすることができるので、有効表示面積はとりうる
最大の値となる。本実施例によれば、開口率70％以上
（従来は50％以下）を実現できる。
を介して他の電極及び配線とは別平面上にあって短絡を
防止できることから、第２図に明らかなように、信号線
（ドレイン線）３及び走査線（ゲート線）４に囲まれた
全ての領域に透明画素電極５を配線することができ、す
なわち第５図に示した間隔Ｌをゼロとすることができ
る。そればかりでなく、平面的に視て、透明画素電極５
を信号線３及び走査線４上に重ねるように配設すること
もできる。このようにすることにより、不透明領域（TF
T領域及び配線領域）を除くすべての領域を有効表示エ
リアとすることができるので、有効表示面積はとりうる
最大の値となる。本実施例によれば、開口率70％以上
（従来は50％以下）を実現できる。
しかも、本実施例では、コンタクトホール19内及びそ
の入口付近に薄い透明画素電極５と厚い金属層20との２
層構造を有し、この２層構造を介して、透明絶縁層18上
の透明画素電極５とソース電極13とが接続されている。
実際上、上記厚い金属層20の被着によってコンタクトホ
ール19が埋められることになるから、上記の接続は確実
になる。そのため、例えばコンタクトホール19の入口の
角部で透明画素電極５の切断が生じている場合であって
も、この部分は電気的には金属層20を介して良好な接続
状態を保つことができ、よってソース電極13と透明画素
電極５とは確実に接続される。このことから、透明画素
電極５を例えば500Å程度に薄く形成でき、従って、透
明画素電極５を厚くすることによって生じる前述した問
題（加工精度の低下及び高透過率の低下）が起こること
はない。
の入口付近に薄い透明画素電極５と厚い金属層20との２
層構造を有し、この２層構造を介して、透明絶縁層18上
の透明画素電極５とソース電極13とが接続されている。
実際上、上記厚い金属層20の被着によってコンタクトホ
ール19が埋められることになるから、上記の接続は確実
になる。そのため、例えばコンタクトホール19の入口の
角部で透明画素電極５の切断が生じている場合であって
も、この部分は電気的には金属層20を介して良好な接続
状態を保つことができ、よってソース電極13と透明画素
電極５とは確実に接続される。このことから、透明画素
電極５を例えば500Å程度に薄く形成でき、従って、透
明画素電極５を厚くすることによって生じる前述した問
題（加工精度の低下及び高透過率の低下）が起こること
はない。
次に、第３図（ａ）〜（ｈ）を参照して、上記構成の
TFTの製造工程を説明する。
TFTの製造工程を説明する。
まず、第３図（ａ）に示すように、表面の洗浄された
透明な絶縁基板２上に、スパッタリング或いは蒸着等で
例えば1000Å厚程度の金属膜を被着し、この金属膜をフ
ォトリソグラフィ法等でパターニングすることによっ
て、ゲート電極14及び走査線（ゲート線、第２図及び第
４図参照）４を形成する。絶縁基板２としてはガラス、
石英、サファイア等を用いることができ、またゲート電
極14及び走査線４としてはクロム、チタン、タングステ
ン、タンタル、銅等の金属を用いることができる。
透明な絶縁基板２上に、スパッタリング或いは蒸着等で
例えば1000Å厚程度の金属膜を被着し、この金属膜をフ
ォトリソグラフィ法等でパターニングすることによっ
て、ゲート電極14及び走査線（ゲート線、第２図及び第
４図参照）４を形成する。絶縁基板２としてはガラス、
石英、サファイア等を用いることができ、またゲート電
極14及び走査線４としてはクロム、チタン、タングステ
ン、タンタル、銅等の金属を用いることができる。
その後、第３図（ｂ）に示すように、ゲート電極14及
び走査線（ゲート線）４を覆って、絶縁基板２の一面に
絶縁層（ゲート絶縁膜）11を、プラズマCVD法等により
例えば3000Å厚に形成する。絶縁層11としては窒化シリ
コン（SiN）又は酸化シリコン（SiO2）等を使用でき
る。続いて、第３図（ｃ）に示すように、絶縁層11上に
アモルファスシリコン（ａ−ｉ−Si）等からなる半導体
層16と高濃度のアモルファスシリコン（ａ−n+−Si）等
からなるコンタクト層15をプラズマCVD法等によりそれ
ぞれ例えば1000Å,500Å厚に積層形成し、ゲート電極14
の上方及びその近辺だけを覆うようにフォトリソグラフ
ィ法等を用いてパターニングする。半導体層16及びコン
タクト層15としては、上述したアモルファスシリコン以
外にも、アモルファスの炭化シリコン（SiC）、テル
ル、セレン、ゲルマニウム、硫化カドミウム（CdS）、
カドミウムセレン（CdSe）等を用いることができる。
び走査線（ゲート線）４を覆って、絶縁基板２の一面に
絶縁層（ゲート絶縁膜）11を、プラズマCVD法等により
例えば3000Å厚に形成する。絶縁層11としては窒化シリ
コン（SiN）又は酸化シリコン（SiO2）等を使用でき
る。続いて、第３図（ｃ）に示すように、絶縁層11上に
アモルファスシリコン（ａ−ｉ−Si）等からなる半導体
層16と高濃度のアモルファスシリコン（ａ−n+−Si）等
からなるコンタクト層15をプラズマCVD法等によりそれ
ぞれ例えば1000Å,500Å厚に積層形成し、ゲート電極14
の上方及びその近辺だけを覆うようにフォトリソグラフ
ィ法等を用いてパターニングする。半導体層16及びコン
タクト層15としては、上述したアモルファスシリコン以
外にも、アモルファスの炭化シリコン（SiC）、テル
ル、セレン、ゲルマニウム、硫化カドミウム（CdS）、
カドミウムセレン（CdSe）等を用いることができる。
次に、コンタクト層15及び絶え層11を覆うように蒸着
もしくはスパッタリング等で例えば1000Å厚程度の金属
膜を形成し、この金属膜及びコンタクト層15をフォトリ
ソグラフィ法等でパターニングすることにより、第３図
（ｄ）に示すようにゲート電極14の両端部の上方にドレ
イン電極12及びソース電極13を形成する。この際、ドレ
イン電極12から延びた信号線（ドレイン線、第２図及び
第４図参照）３をも同時に形成する。ドレイン電極12、
ソース電極13及び信号線３としては、クロム、チタン、
タングステン、タンタル、銅等の金属を用いることがで
きる。
もしくはスパッタリング等で例えば1000Å厚程度の金属
膜を形成し、この金属膜及びコンタクト層15をフォトリ
ソグラフィ法等でパターニングすることにより、第３図
（ｄ）に示すようにゲート電極14の両端部の上方にドレ
イン電極12及びソース電極13を形成する。この際、ドレ
イン電極12から延びた信号線（ドレイン線、第２図及び
第４図参照）３をも同時に形成する。ドレイン電極12、
ソース電極13及び信号線３としては、クロム、チタン、
タングステン、タンタル、銅等の金属を用いることがで
きる。
以上の工程により、絶縁基板２上にトランジスタ領域
17が形成される。次に、上記トランジスタ領域17、走査
線（ゲート線）４及び信号線（ドレイン線）３の形成さ
れた絶縁層11上を覆って、第３図（ｅ）に示す様に、表
面の平坦化された透明絶縁層18をスピンコート法等によ
り形成する。透明絶縁層18としてはポリイミド、アクリ
ル、あるいはシラノール系化合物の塗布、焼成によって
形成された絶縁膜（SOG膜）等の透明な絶縁膜を使用で
き、その上面からソース及びドレイン電極13,12までの
厚さが例えば3000Å程度となるようにする。続いて、通
常のエッチングもしくはプラズマエッチング等を利用し
て、透明絶縁層18の上面からソース電極12にかけてコン
タクトホール19を形成する。
17が形成される。次に、上記トランジスタ領域17、走査
線（ゲート線）４及び信号線（ドレイン線）３の形成さ
れた絶縁層11上を覆って、第３図（ｅ）に示す様に、表
面の平坦化された透明絶縁層18をスピンコート法等によ
り形成する。透明絶縁層18としてはポリイミド、アクリ
ル、あるいはシラノール系化合物の塗布、焼成によって
形成された絶縁膜（SOG膜）等の透明な絶縁膜を使用で
き、その上面からソース及びドレイン電極13,12までの
厚さが例えば3000Å程度となるようにする。続いて、通
常のエッチングもしくはプラズマエッチング等を利用し
て、透明絶縁層18の上面からソース電極12にかけてコン
タクトホール19を形成する。
次に、透明絶縁層18上及びコンタクトホール19内に透
明電極材料と金属材料とを順次蒸着もしくはスパッタリ
ングすることにより２層構造を形成し、これをパターニ
ングすることによって、第３図（ｆ）に示すように各画
素領域毎に透明画素電極５及び金属層20を形成する。こ
の際、透明画素電極５は例えば500〜1000Å程度の厚さ
とし、一方、金属層20の厚さは例えばコンタクトホール
19の深さの約２倍である6000Å程度とする。透明電極材
料としては酸化錫（SnO2）、酸化インジウム（InO2）、
ITO等を使用でき、金属材料としてはクロム、銅、アル
ミニウム等を使用できる。
明電極材料と金属材料とを順次蒸着もしくはスパッタリ
ングすることにより２層構造を形成し、これをパターニ
ングすることによって、第３図（ｆ）に示すように各画
素領域毎に透明画素電極５及び金属層20を形成する。こ
の際、透明画素電極５は例えば500〜1000Å程度の厚さ
とし、一方、金属層20の厚さは例えばコンタクトホール
19の深さの約２倍である6000Å程度とする。透明電極材
料としては酸化錫（SnO2）、酸化インジウム（InO2）、
ITO等を使用でき、金属材料としてはクロム、銅、アル
ミニウム等を使用できる。
続いて、第３図（ｇ）に示すように、トランジスタ領
域の上方のみを覆うようにフォトレジスト21を形成す
る。そして最後い、金属層20のフォトレジスト21によて
覆われていない領域をエッチングで除去し、その後にフ
ォトレジスト21を除去することにより、第３図（ｈ）に
示すような本実施例のTFT構造が得られる。
域の上方のみを覆うようにフォトレジスト21を形成す
る。そして最後い、金属層20のフォトレジスト21によて
覆われていない領域をエッチングで除去し、その後にフ
ォトレジスト21を除去することにより、第３図（ｈ）に
示すような本実施例のTFT構造が得られる。
上述した製造工程を採用すれば、絶縁基板２上に複数
形成されたすべてのTFTの電気的特性は、第３図（ｅ）
の行程の後、透明画素電極５及び金属層20の形成が終了
した時点で能率良く測定することができる。即ち、透明
画素電極５及び金属層20が形成された状態では、すべて
の透明画素電極５が共通接続されているので、TFTのソ
ース電極に接続させるための外部取り出し用接触子を金
属層20のみに接続すれば良く、測定が容易になるという
利点がある。
形成されたすべてのTFTの電気的特性は、第３図（ｅ）
の行程の後、透明画素電極５及び金属層20の形成が終了
した時点で能率良く測定することができる。即ち、透明
画素電極５及び金属層20が形成された状態では、すべて
の透明画素電極５が共通接続されているので、TFTのソ
ース電極に接続させるための外部取り出し用接触子を金
属層20のみに接続すれば良く、測定が容易になるという
利点がある。
また、透明絶縁層18の形成工程後は高温を必要とする
工程が存在せず、透明絶縁層18としては高々スパッタリ
ングの温度（150℃程度）に耐えうるものであればよい
ので、上述したポリイミドやアクリル等のような耐熱性
の低い材料も使用できる。
工程が存在せず、透明絶縁層18としては高々スパッタリ
ングの温度（150℃程度）に耐えうるものであればよい
ので、上述したポリイミドやアクリル等のような耐熱性
の低い材料も使用できる。
以上説明したように、本発明によれば、ドレイン電極
と透明画素電極とを透明絶縁層を介して互いに別平面に
形成したことにより、透明画素電極とドレイン電極（信
号線）との短絡をなくすことができ、しかも透明画素電
極のドレイン線に沿う一辺を前記透明絶縁層を介して前
記ドレイン線と平面的に重ねて配設したので、透明画素
電極の面積の割合が大きくなり、開口率を向上するとい
う効果を奏する。
と透明画素電極とを透明絶縁層を介して互いに別平面に
形成したことにより、透明画素電極とドレイン電極（信
号線）との短絡をなくすことができ、しかも透明画素電
極のドレイン線に沿う一辺を前記透明絶縁層を介して前
記ドレイン線と平面的に重ねて配設したので、透明画素
電極の面積の割合が大きくなり、開口率を向上するとい
う効果を奏する。
第１図は本発明の一実施例の構成を示す断面図、 第２図は第１図に示したTFT及びその近傍における電極
及び配線の配置状態を示す平面図、 第３図（ａ）〜（ｈ）は同実施例の薄膜トランジスタ
（TFT）の製造工程図、 第４図は従来のアクティブマトリクスディスプレイの概
念図、 第５図は第４図のマトリクスパネル1a内の任意のTFT及
びその近傍における電極及び配線の配置状態を示す平面
図、 第６図は第５図に示したTFT及びその近傍のＡ−Ａ拡大
断面図である。 ２……絶縁基板、 ３……信号線（ドレイン線）、 ４……走査線（ゲート線）、 ５……透明画素電極、 11……絶縁層（ゲート絶縁膜）、 12……ドレイン電極、 13……ソース電極、 14……ゲート電極、 15……コンタクト層、 16……半導体層、 17……トランジスタ領域、 18……透明絶縁層、 19……コンタクトホール、 20……金属層．
及び配線の配置状態を示す平面図、 第３図（ａ）〜（ｈ）は同実施例の薄膜トランジスタ
（TFT）の製造工程図、 第４図は従来のアクティブマトリクスディスプレイの概
念図、 第５図は第４図のマトリクスパネル1a内の任意のTFT及
びその近傍における電極及び配線の配置状態を示す平面
図、 第６図は第５図に示したTFT及びその近傍のＡ−Ａ拡大
断面図である。 ２……絶縁基板、 ３……信号線（ドレイン線）、 ４……走査線（ゲート線）、 ５……透明画素電極、 11……絶縁層（ゲート絶縁膜）、 12……ドレイン電極、 13……ソース電極、 14……ゲート電極、 15……コンタクト層、 16……半導体層、 17……トランジスタ領域、 18……透明絶縁層、 19……コンタクトホール、 20……金属層．
Claims (1)
- 【請求項１】複数の透明画素電極と、これら透明画素電
極間を交差して形成されている複数のドレイン線及びゲ
ート線と、前記各透明画素電極に対応して配設された複
数のトランジスタ領域を有する薄膜トランジスタパネル
において、 透明絶縁基板上に形成され、少なくともゲート電極、ゲ
ート絶縁層、半導体層、ドレイン電極及びソース電極よ
り成るトランジスタ領域と、 前記透明絶縁基板上に前記トランジスタ領域を覆って形
成された透明絶縁層と、 該透明絶縁層のソース電極上に形成されたコンタクトホ
ールと、 該コンタクトホール内及び前記透明絶縁層上に形成さ
れ、前記ソース電極に接続されると共に、少なくとも前
記ドレイン線に沿う一辺が前記透明絶縁層を介して前記
ドレイン線と平面的に重なって配設された透明画素電極
とを備えたことを特徴とする薄膜トランジスタパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62225821A JP2594971B2 (ja) | 1987-09-09 | 1987-09-09 | 薄膜トランジスタパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62225821A JP2594971B2 (ja) | 1987-09-09 | 1987-09-09 | 薄膜トランジスタパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6468728A JPS6468728A (en) | 1989-03-14 |
| JP2594971B2 true JP2594971B2 (ja) | 1997-03-26 |
Family
ID=16835329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62225821A Expired - Lifetime JP2594971B2 (ja) | 1987-09-09 | 1987-09-09 | 薄膜トランジスタパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594971B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68921567T2 (de) * | 1988-11-30 | 1995-07-06 | Nec Corp | Flüssigkristallanzeigetafel mit verminderten Pixeldefekten. |
| JP2978176B2 (ja) * | 1989-03-23 | 1999-11-15 | 松下電器産業株式会社 | アクティブマトリクス基板の製造方法及び表示装置の製造方法 |
| US7154147B1 (en) | 1990-11-26 | 2006-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| US6975296B1 (en) | 1991-06-14 | 2005-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| US6778231B1 (en) | 1991-06-14 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device |
| JP2845303B2 (ja) * | 1991-08-23 | 1999-01-13 | 株式会社 半導体エネルギー研究所 | 半導体装置とその作製方法 |
| JPH1187721A (ja) * | 1997-09-08 | 1999-03-30 | Advanced Display:Kk | 薄膜トランジスタおよびこれを備えた液晶表示装置並びにｔｆｔアレイ基板の製造方法 |
| JP3719939B2 (ja) * | 2000-06-02 | 2005-11-24 | シャープ株式会社 | アクティブマトリクス基板およびその製造方法ならびに表示装置および撮像装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4239346A (en) * | 1979-05-23 | 1980-12-16 | Hughes Aircraft Company | Compact liquid crystal display system |
| JPS5882623A (ja) * | 1981-11-06 | 1983-05-18 | Nachi Fujikoshi Corp | シエ−ビングカツタ |
| JPS58190063A (ja) * | 1982-04-30 | 1983-11-05 | Seiko Epson Corp | 透過型液晶表示パネル用薄膜トランジスタ |
| JPS60112089A (ja) * | 1983-11-22 | 1985-06-18 | 松下電器産業株式会社 | 画像表示装置およびその製造方法 |
| JPS61235816A (ja) * | 1985-04-11 | 1986-10-21 | Asahi Glass Co Ltd | 薄膜能動素子 |
| JP2549840B2 (ja) * | 1986-03-25 | 1996-10-30 | セイコーエプソン株式会社 | 液晶パネル |
| JP2521752B2 (ja) * | 1987-05-11 | 1996-08-07 | 沖電気工業株式会社 | 液晶表示装置 |
-
1987
- 1987-09-09 JP JP62225821A patent/JP2594971B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6468728A (en) | 1989-03-14 |
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