JP2592463B2 - 薄膜トランジスタパネル - Google Patents
薄膜トランジスタパネルInfo
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- G02—OPTICS
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、薄膜トランジスタが複数マトリクス状に配
列され、アクティブマトリクス型のディスプレイ等に使
用される薄膜トランジスタのパネルに関するものであ
る。
列され、アクティブマトリクス型のディスプレイ等に使
用される薄膜トランジスタのパネルに関するものであ
る。
第７図は、テレビ等の画面表示装置として利用されて
いるアクティブマトリクス型のディスプレイの概念図で
ある。アクティブマトリクス型のディスプレイ１は、そ
の一方の側にマトリクスパネル1aを備えている。このマ
トリクスパネル1aは、ガラスの如き透明な絶縁基板２上
にマトリクス状に配列された各画素毎に設けられた透明
画素電極5aと、これら透明画素電極5a間を交差するよう
に走っている信号線（ドレイン線）３及び走査線（ゲー
ト線）４と、各透明画素電極5a毎に配設し形成された薄
膜トランジスタ（Thin Film Transistor、以下TFTと称
す）６とからなっている。また、マトリクスパネル1aと
対向する側には、一面に透明電極８の形成されたガラス
基板９を備え、マトリクスパネル1aと透明電極８との間
に液晶７を封入することによってアクティブマトリクス
型のディスプレイ１が構成されている。
いるアクティブマトリクス型のディスプレイの概念図で
ある。アクティブマトリクス型のディスプレイ１は、そ
の一方の側にマトリクスパネル1aを備えている。このマ
トリクスパネル1aは、ガラスの如き透明な絶縁基板２上
にマトリクス状に配列された各画素毎に設けられた透明
画素電極5aと、これら透明画素電極5a間を交差するよう
に走っている信号線（ドレイン線）３及び走査線（ゲー
ト線）４と、各透明画素電極5a毎に配設し形成された薄
膜トランジスタ（Thin Film Transistor、以下TFTと称
す）６とからなっている。また、マトリクスパネル1aと
対向する側には、一面に透明電極８の形成されたガラス
基板９を備え、マトリクスパネル1aと透明電極８との間
に液晶７を封入することによってアクティブマトリクス
型のディスプレイ１が構成されている。
第８図は、第７図に示したマトリクスパネル1a内の任
意のTFT6及びその近傍における電極及び配線の配置状態
を示した平面図である。第７図に示す如く、TFT6の形成
領域において、走査線４を信号線３との交差部分でわず
かに突出させ、その突出部をTFT6のゲート電極14とする
と共に、このゲート電極14上に後述する半導体層を介し
て位置する信号線３の一部をTFT6のドレイン電極12と
し、またゲード電極14上の半導体層16上から透明画素電
極5a上にかけて電極を形成し、これをTFT6のソース電極
13としている。
意のTFT6及びその近傍における電極及び配線の配置状態
を示した平面図である。第７図に示す如く、TFT6の形成
領域において、走査線４を信号線３との交差部分でわず
かに突出させ、その突出部をTFT6のゲート電極14とする
と共に、このゲート電極14上に後述する半導体層を介し
て位置する信号線３の一部をTFT6のドレイン電極12と
し、またゲード電極14上の半導体層16上から透明画素電
極5a上にかけて電極を形成し、これをTFT6のソース電極
13としている。
第９図は、第８図に示したTFT6及びその近傍のＡ−Ａ
線拡大断面図である。第９図に示す如く、絶縁基板２上
にゲート電極14が形成され、このゲート電極14上及び絶
縁基板２上を覆って酸化シリコン若しくは窒化シリコン
等の絶縁層（ゲート絶縁膜）11が形成される。ゲート電
極14の上方及びその近辺には、絶縁層11を介してアモル
ファスシリコン（ａ−Si）等からなる半導体層16が形成
される。さらに絶縁層11上には、半導体層16と近接した
位置に、ITO（Indium（In）−Tin（Sn）−Oxide）等か
らなる透明画素電極5aが形成される。半導体層16上であ
って、ゲート電極14の両端部の上方には、ハイドープの
コンタクト層15を介してドレイン電極12とソース電極13
が形成され、このソース電極13は、その一部が透明画素
電極5aに接続されている。また、上述のようにTFT6と透
明画素電極5aが形成された後、TFT6、信号線３、及び走
査線４の上にオーバーコート膜23が形成される。なお、
このような構造のTFT6は、ゲート電極14とドレイン及び
ソース電極12、13とが半導体層16に関して互いに異なる
平面上にあるもので、逆スタガ型と称されている。
線拡大断面図である。第９図に示す如く、絶縁基板２上
にゲート電極14が形成され、このゲート電極14上及び絶
縁基板２上を覆って酸化シリコン若しくは窒化シリコン
等の絶縁層（ゲート絶縁膜）11が形成される。ゲート電
極14の上方及びその近辺には、絶縁層11を介してアモル
ファスシリコン（ａ−Si）等からなる半導体層16が形成
される。さらに絶縁層11上には、半導体層16と近接した
位置に、ITO（Indium（In）−Tin（Sn）−Oxide）等か
らなる透明画素電極5aが形成される。半導体層16上であ
って、ゲート電極14の両端部の上方には、ハイドープの
コンタクト層15を介してドレイン電極12とソース電極13
が形成され、このソース電極13は、その一部が透明画素
電極5aに接続されている。また、上述のようにTFT6と透
明画素電極5aが形成された後、TFT6、信号線３、及び走
査線４の上にオーバーコート膜23が形成される。なお、
このような構造のTFT6は、ゲート電極14とドレイン及び
ソース電極12、13とが半導体層16に関して互いに異なる
平面上にあるもので、逆スタガ型と称されている。
第10図は、上述の構成のアクティブマトリクス型のデ
ィスプレイ１に用いられるTFTパネルの模式図であり、
同図に示す如く、前述したTFT6は、透明画素電極と共に
数10万〜100万個にも及ぶ数だけマトリクス状に配列さ
れ、これらの透明画素電極5a間には、信号線３及び走査
線４が交差するように走っている。そして、信号線３及
び走査線４の端部には、ドレイン端子3a及びゲート端子
4aが形成される。これらのドレイン端子3a及びゲート端
子4aは、外部回路に接続する端子であり、これら端子上
のオーバーコート膜23には、それぞれドレイン及びゲー
ト電極開孔部3b及び4bが設けられている。また透明画素
電極5a上には、オーバーコート膜が形成されていない。
ィスプレイ１に用いられるTFTパネルの模式図であり、
同図に示す如く、前述したTFT6は、透明画素電極と共に
数10万〜100万個にも及ぶ数だけマトリクス状に配列さ
れ、これらの透明画素電極5a間には、信号線３及び走査
線４が交差するように走っている。そして、信号線３及
び走査線４の端部には、ドレイン端子3a及びゲート端子
4aが形成される。これらのドレイン端子3a及びゲート端
子4aは、外部回路に接続する端子であり、これら端子上
のオーバーコート膜23には、それぞれドレイン及びゲー
ト電極開孔部3b及び4bが設けられている。また透明画素
電極5a上には、オーバーコート膜が形成されていない。
第７図乃至第９図で示したアクティブマトリクス型の
ディスプレイ１に使用されるTFTパネルでは、ドレイン
線と透明電極とが同一平面上に形成されるため、これら
のドレイン線と透明電極との間を大きく離して短絡を防
止する必要がある。そのため、画素となる透明電極の有
効面積が小さくなり、開口率が低下するという問題があ
った。
ディスプレイ１に使用されるTFTパネルでは、ドレイン
線と透明電極とが同一平面上に形成されるため、これら
のドレイン線と透明電極との間を大きく離して短絡を防
止する必要がある。そのため、画素となる透明電極の有
効面積が小さくなり、開口率が低下するという問題があ
った。
本発明は、上記従来の問題点等に鑑みなされたもの
で、開口率が高い薄膜トランジスタパネルを提供するこ
とを目的とする。
で、開口率が高い薄膜トランジスタパネルを提供するこ
とを目的とする。
透明基板上にマトリクス状に配列され、ゲート電極と
ドレイン電極とがそれぞれゲート線とドレイン線とによ
り列及び行毎にそれぞれ共通接続された複数の薄膜トラ
ンジスタと、前記ゲート線とドレイン線、および前記各
薄膜トランジスタを覆う透明絶縁層と、前記透明絶縁層
上に各画素毎にそれぞれ分離され、且つ周辺が前記透明
絶縁層を介して前記ゲート線およびドレイン線と平面的
に重なって形成され、それぞれが前記各薄膜トランジス
タのソース電極に接続された複数の透明画素電極とを備
えたことを要点とする。
ドレイン電極とがそれぞれゲート線とドレイン線とによ
り列及び行毎にそれぞれ共通接続された複数の薄膜トラ
ンジスタと、前記ゲート線とドレイン線、および前記各
薄膜トランジスタを覆う透明絶縁層と、前記透明絶縁層
上に各画素毎にそれぞれ分離され、且つ周辺が前記透明
絶縁層を介して前記ゲート線およびドレイン線と平面的
に重なって形成され、それぞれが前記各薄膜トランジス
タのソース電極に接続された複数の透明画素電極とを備
えたことを要点とする。
以下、本発明の実施例について、図面を参照しながら
説明する。
説明する。
第１図は、本発明の一実施例に係るTFTパネルの要部
構成を示す断面図である。なお、第１図の断面図は第８
図と同様の平面図の拡大断面図に相当し、従来例で説明
した第７図乃至第11図に対応する部分は同一符号を記
す。第１図に示す如く、透明な絶縁基板２上には、厚さ
1000Å程度のゲート電極14が形成され、さらに、このゲ
ート電極14に接続された走査線（ゲート線）４（従来例
を示す第８図参照）が長く延びて配設されている。これ
らゲート電極14及び走査線４は、厚さ3000Å程度の絶縁
層（ゲート絶縁層）11で覆われている。ゲート電極14の
上方及びその近辺には、絶縁層11を介して、アモルファ
スシリコン等からなる厚さ1000Å程度の半導体層16が形
成されている。
構成を示す断面図である。なお、第１図の断面図は第８
図と同様の平面図の拡大断面図に相当し、従来例で説明
した第７図乃至第11図に対応する部分は同一符号を記
す。第１図に示す如く、透明な絶縁基板２上には、厚さ
1000Å程度のゲート電極14が形成され、さらに、このゲ
ート電極14に接続された走査線（ゲート線）４（従来例
を示す第８図参照）が長く延びて配設されている。これ
らゲート電極14及び走査線４は、厚さ3000Å程度の絶縁
層（ゲート絶縁層）11で覆われている。ゲート電極14の
上方及びその近辺には、絶縁層11を介して、アモルファ
スシリコン等からなる厚さ1000Å程度の半導体層16が形
成されている。
この半導体層16上であって、ゲート電極14の両端部の
上方には、高濃度の不純物をドープしたn+アモルファス
シリコン等からなる厚さ500Å程度のコンタクト層15を
介して、それぞれ厚さ1000Å程度のドレイン電極12とソ
ース電極13が形成されている。また、絶縁層11上には、
従来例に示す如く、走査線４と交差して信号線（ドレイ
ン線）３が長く延びて配設され、その半導体層16上の領
域が上記ドレイン電極12となっている。すなわち、ドレ
イン電極12とソース電極13との間の半導体層16にチャン
ネル部17を有する薄膜トランジスタ（TFT）６が絶縁基
板２上に形成されている。これらのTFT6が形成された基
板上には、TFT6のソース電極13上の一部を除いて、少な
くともドレイン電極、ドレイン線３及びチャンネル部17
の上に絶縁層18が形成されている。すなわち、TFT6が形
成された基板上がこの透明絶縁層18によって平坦化され
ている。この透明絶縁層18の上面からドレイン電極12及
びソース電極13までの厚さは、例えば、3000Å程度であ
る。この透明絶縁層18上には、厚さ1000Å程度の透明電
極５が形成され、この透明電極５はコンタクトホール19
を介してTFT6のソース電極13に接続され各画素ごとに分
離されている。
上方には、高濃度の不純物をドープしたn+アモルファス
シリコン等からなる厚さ500Å程度のコンタクト層15を
介して、それぞれ厚さ1000Å程度のドレイン電極12とソ
ース電極13が形成されている。また、絶縁層11上には、
従来例に示す如く、走査線４と交差して信号線（ドレイ
ン線）３が長く延びて配設され、その半導体層16上の領
域が上記ドレイン電極12となっている。すなわち、ドレ
イン電極12とソース電極13との間の半導体層16にチャン
ネル部17を有する薄膜トランジスタ（TFT）６が絶縁基
板２上に形成されている。これらのTFT6が形成された基
板上には、TFT6のソース電極13上の一部を除いて、少な
くともドレイン電極、ドレイン線３及びチャンネル部17
の上に絶縁層18が形成されている。すなわち、TFT6が形
成された基板上がこの透明絶縁層18によって平坦化され
ている。この透明絶縁層18の上面からドレイン電極12及
びソース電極13までの厚さは、例えば、3000Å程度であ
る。この透明絶縁層18上には、厚さ1000Å程度の透明電
極５が形成され、この透明電極５はコンタクトホール19
を介してTFT6のソース電極13に接続され各画素ごとに分
離されている。
第３図は本発明のTFTパネルの電気的接続を示す回路
図である。第３図に示す如く、信号線３と走査線４の交
差部分に薄膜トランジスタ（TFT）６がマトリクス状に
配置され、それぞれ薄膜トランジスタ６のドレイン電極
12及びゲート電極14が信号線３及び走査線４に接続さ
れ、かつソース電極13が透明電極５に共通接続されてい
る。信号線３及び走査線４の端部にはドレイン端子3a及
びゲート端子4aが形成されている。なお、破線で示す部
分は、後述の第２図（ｈ）の工程で分離形成される透明
画素電極5a,・・・である。
図である。第３図に示す如く、信号線３と走査線４の交
差部分に薄膜トランジスタ（TFT）６がマトリクス状に
配置され、それぞれ薄膜トランジスタ６のドレイン電極
12及びゲート電極14が信号線３及び走査線４に接続さ
れ、かつソース電極13が透明電極５に共通接続されてい
る。信号線３及び走査線４の端部にはドレイン端子3a及
びゲート端子4aが形成されている。なお、破線で示す部
分は、後述の第２図（ｈ）の工程で分離形成される透明
画素電極5a,・・・である。
次に上記構成のTFTパネルの製造方法について説明す
る。
る。
第２図（ａ）〜（ｈ）は、本発明の一実施例に係るTF
Tパネルの製造工程を示す図である。なお、従来例で説
明した第７図乃至第11図に対応する部分は同一の符号を
記す。
Tパネルの製造工程を示す図である。なお、従来例で説
明した第７図乃至第11図に対応する部分は同一の符号を
記す。
まず、第２図（ａ）に示す如く、表面の清浄されたガ
ラス、石英等からなる透明な絶縁基板２上に蒸着法また
はスパッタリング法等で例えばアルミニウム、モリブデ
ン、金、クロム、銅、チタン等の金属膜を1000Å程度堆
積し、この金属膜をフォトリソグラフィー法によりパタ
ーニングすることによって、ゲート電極14及び走査線
（ゲート線、第７図または第８図参照）４を形成する。
ラス、石英等からなる透明な絶縁基板２上に蒸着法また
はスパッタリング法等で例えばアルミニウム、モリブデ
ン、金、クロム、銅、チタン等の金属膜を1000Å程度堆
積し、この金属膜をフォトリソグラフィー法によりパタ
ーニングすることによって、ゲート電極14及び走査線
（ゲート線、第７図または第８図参照）４を形成する。
次に、第２図（ｂ）に示す如く、ゲート電極14及び走
査線（ゲート線）４を覆って、絶縁基板２の一面に窒化
シリコン（SiN）または酸化シリコン（SiO2）等をプラ
ズマCVD等により例えば約3000Å程度堆積し、絶縁層
（ゲート絶縁膜）11を形成する。
査線（ゲート線）４を覆って、絶縁基板２の一面に窒化
シリコン（SiN）または酸化シリコン（SiO2）等をプラ
ズマCVD等により例えば約3000Å程度堆積し、絶縁層
（ゲート絶縁膜）11を形成する。
次に、第２図（ｃ）に示す如く、絶縁層11上にアモル
ファスシリコン（ａ−ｉ−Si）等からなる半導体層16と
高濃度の不純物をドープしたn+アモルファスシリコン
（ａ−n+−Si）等からなるコンタクト層15をプラズマCV
D法等により、それぞれ例えば1000Å、500Å厚程度に堆
積し、ゲート電極14の上方及びその近辺だけを覆うよう
にフォトリソグラフィー法等によりパターニングする。
上述したアモルファスシリコン以外にも、アモルファス
の炭化シリコン（SiC）、テルル、セレン、ゲルマニウ
ム、硫化カドミウム（CdS）、カドミウムセレン（CdS
e）等を用いることができる。
ファスシリコン（ａ−ｉ−Si）等からなる半導体層16と
高濃度の不純物をドープしたn+アモルファスシリコン
（ａ−n+−Si）等からなるコンタクト層15をプラズマCV
D法等により、それぞれ例えば1000Å、500Å厚程度に堆
積し、ゲート電極14の上方及びその近辺だけを覆うよう
にフォトリソグラフィー法等によりパターニングする。
上述したアモルファスシリコン以外にも、アモルファス
の炭化シリコン（SiC）、テルル、セレン、ゲルマニウ
ム、硫化カドミウム（CdS）、カドミウムセレン（CdS
e）等を用いることができる。
次に、第２図（ｄ）に示す如く、上記コンタクト層15
及び絶縁層11を覆うよう蒸着法またはスパッタリング法
等により、上記ゲート電極14と同様の金属からなる金属
膜を形成し、この金属膜及びコンタクト層15をフォトリ
ソグラフィー法等でパターニングすることにより、ゲー
ト電極14の両端部の上方にドレイン電極12及びソース電
極13を形成する。この際、ドレイン電極12から延びた信
号線（ドレイン線、第７図及び第８図参照）３をも同時
に形成する。以上の工程により、ドレイン電極とソース
電極13との間の半導体層16にチャンネル部17を有する薄
膜トランジスタ（TFT）６が絶縁基板２上に形成され
る。この薄膜トランジスタ（TFT）６は、信号線３及び
走査線４の交差部分に多数形成される。
及び絶縁層11を覆うよう蒸着法またはスパッタリング法
等により、上記ゲート電極14と同様の金属からなる金属
膜を形成し、この金属膜及びコンタクト層15をフォトリ
ソグラフィー法等でパターニングすることにより、ゲー
ト電極14の両端部の上方にドレイン電極12及びソース電
極13を形成する。この際、ドレイン電極12から延びた信
号線（ドレイン線、第７図及び第８図参照）３をも同時
に形成する。以上の工程により、ドレイン電極とソース
電極13との間の半導体層16にチャンネル部17を有する薄
膜トランジスタ（TFT）６が絶縁基板２上に形成され
る。この薄膜トランジスタ（TFT）６は、信号線３及び
走査線４の交差部分に多数形成される。
次に、第２図（ｅ）に示す如く、上記薄膜トランジス
タ６、信号線（ドレイン線）３及び絶縁層11上を覆っ
て、表面の平坦化された透明絶縁層18をスピンコート法
等により形成する。この透明絶縁層18は、ポリイミド、
アクリル、シラノール系化合物の塗布、焼成によって形
成された絶縁膜（SOG膜）等の透明な絶縁膜を使用で
き、その平坦化した上面からソール及びドレイン電極1
3、12までの厚さが例えば3000Å程度となるように形成
する。続いて、通常のエッチングまたはプラズマエッチ
ング等を利用して、透明絶縁層18の上面からソース電極
13にかけてコンタクトホール19を形成する。
タ６、信号線（ドレイン線）３及び絶縁層11上を覆っ
て、表面の平坦化された透明絶縁層18をスピンコート法
等により形成する。この透明絶縁層18は、ポリイミド、
アクリル、シラノール系化合物の塗布、焼成によって形
成された絶縁膜（SOG膜）等の透明な絶縁膜を使用で
き、その平坦化した上面からソール及びドレイン電極1
3、12までの厚さが例えば3000Å程度となるように形成
する。続いて、通常のエッチングまたはプラズマエッチ
ング等を利用して、透明絶縁層18の上面からソース電極
13にかけてコンタクトホール19を形成する。
次に、第２図（ｆ）に示す如く、透明絶縁層18上及び
コンタクトホール19内に、酸化錫（SnO2）、酸化インジ
ウム（InO2）、ITO等の透明電極材料を例えば1000Å厚
程度にスパッタリング法により堆積し、透明電極５を形
成する。これにより、透明絶縁層18上の透明電極５とソ
ース電極13がコンタクトホール19を介して電気的に接続
される。
コンタクトホール19内に、酸化錫（SnO2）、酸化インジ
ウム（InO2）、ITO等の透明電極材料を例えば1000Å厚
程度にスパッタリング法により堆積し、透明電極５を形
成する。これにより、透明絶縁層18上の透明電極５とソ
ース電極13がコンタクトホール19を介して電気的に接続
される。
第２図（ｇ）は、絶縁基板２上にマトリクス配列され
た複数の薄膜トランジスタ6,6′，・・・の電気的特性
を測定する状態を示した図である。各薄膜トランジスタ
6,6′，・・・のソース電極13,13′，・・・は、透明絶
縁層18に形成したコンタクトホール19,19′，・・・を
介して１つの透明電極５に共通接続される。
た複数の薄膜トランジスタ6,6′，・・・の電気的特性
を測定する状態を示した図である。各薄膜トランジスタ
6,6′，・・・のソース電極13,13′，・・・は、透明絶
縁層18に形成したコンタクトホール19,19′，・・・を
介して１つの透明電極５に共通接続される。
上記第２図（ｆ）のように形成された段階において、
同図（ｇ）に示すように、プローバーの針20を透明電極
５の表面の画素電極となる部分以外の１箇所に接触させ
れば、各薄膜トランジスタ6,6′，・・・のソース電極1
3,13′，・・・と電気的な導通をとることができる。こ
の状態で、各薄膜トランジスタのドレイン電極及びゲー
ト電極に測定用の電位を与えて各薄膜トランジスタ6,
6′，・・・毎の特性を測定、検査を行う。すなわち、
第11図に示す如く、ドレイン線３及びゲート線４の端部
には、従来例と同様にドレイン端子3aおよびゲート端子
4aが設けられ、それぞれにドレイン及びゲート電極開孔
部3b、4bが形成されている。これらドレイン及びゲート
電極開孔部3b、4bに、多数のプローバー針を配置したい
わゆるプローバーカードを用いて一括して接触させ、測
定、検査すべき薄膜トランジスタ６を測定用の電気信号
により選択して、ドレイン線３及びゲート線４を介して
ドレイン電極12及びゲート電極14に、また透明電極５を
介してソース電極13にそれぞれ所定の電位を与えること
により個々のトランジスタ特性の測定、検査を行うこと
ができる。
同図（ｇ）に示すように、プローバーの針20を透明電極
５の表面の画素電極となる部分以外の１箇所に接触させ
れば、各薄膜トランジスタ6,6′，・・・のソース電極1
3,13′，・・・と電気的な導通をとることができる。こ
の状態で、各薄膜トランジスタのドレイン電極及びゲー
ト電極に測定用の電位を与えて各薄膜トランジスタ6,
6′，・・・毎の特性を測定、検査を行う。すなわち、
第11図に示す如く、ドレイン線３及びゲート線４の端部
には、従来例と同様にドレイン端子3aおよびゲート端子
4aが設けられ、それぞれにドレイン及びゲート電極開孔
部3b、4bが形成されている。これらドレイン及びゲート
電極開孔部3b、4bに、多数のプローバー針を配置したい
わゆるプローバーカードを用いて一括して接触させ、測
定、検査すべき薄膜トランジスタ６を測定用の電気信号
により選択して、ドレイン線３及びゲート線４を介して
ドレイン電極12及びゲート電極14に、また透明電極５を
介してソース電極13にそれぞれ所定の電位を与えること
により個々のトランジスタ特性の測定、検査を行うこと
ができる。
尚、この場合、ソース電位を与えるプローバーの針20
は、透明電極５を共通電極としてその表面のどの部分に
接触させてもよく、また、針20を使用せず導電ペースト
等で透明電極５表面に接着したワイヤ21を引き出しても
よい。
は、透明電極５を共通電極としてその表面のどの部分に
接触させてもよく、また、針20を使用せず導電ペースト
等で透明電極５表面に接着したワイヤ21を引き出しても
よい。
次に、上記第２図（ｇ）の工程の段階で、１部の又は
すべての薄膜トランジスタ6,6′，・・・の特性を測
定、検査した後、第２図（ｈ）に示す如く、１つの透明
電極５をパターニングすることにより、各画素領域毎に
透明画素電極5a,・・・を分離形成する。以上の工程に
より、薄膜トランジスタパネル（TFTパネル）が製造さ
れる。
すべての薄膜トランジスタ6,6′，・・・の特性を測
定、検査した後、第２図（ｈ）に示す如く、１つの透明
電極５をパターニングすることにより、各画素領域毎に
透明画素電極5a,・・・を分離形成する。以上の工程に
より、薄膜トランジスタパネル（TFTパネル）が製造さ
れる。
以上のような本実施例のTFTパネルでは、TFT6の上
に、ソース電極13を除いて絶縁膜18が形成され、その絶
縁膜18上及びソース電極13上に透明電極５を形成してい
る。そのため透明電極５を形成した状態では、各TFT6の
ソース電極13が前記透明電極５によって共通接続され、
各ソース電極３は１つのプローバーによって測定用電位
が与えられる構造が得られる。従って、本実施例のTFT
パネルは、個々のトランジスタの特性を検査するのに適
した構造である。すなわち、透明電極５のいずれかの部
分にプローバーの針20またはワイヤ21を接触させてソー
ス電位を与え、またドレイン端子3a及びゲート端子4aに
プローバーカードを接続し、そして、各ドレイン端子3a
及びゲート端子4aに順次測定用信号を供給することによ
り、個々の薄膜トランジスタ6,6′，・・・の選択が電
気的に行える。従って、従来のようにプローバーの針の
複雑な移動機構や位置合せが必要なくなるとともに、透
明画素電極5aを針で損傷させることがなくなり、各薄膜
トランジスタ6,6′，・・・の特性の測定、検査が高速
度で、かつ容易に行える。
に、ソース電極13を除いて絶縁膜18が形成され、その絶
縁膜18上及びソース電極13上に透明電極５を形成してい
る。そのため透明電極５を形成した状態では、各TFT6の
ソース電極13が前記透明電極５によって共通接続され、
各ソース電極３は１つのプローバーによって測定用電位
が与えられる構造が得られる。従って、本実施例のTFT
パネルは、個々のトランジスタの特性を検査するのに適
した構造である。すなわち、透明電極５のいずれかの部
分にプローバーの針20またはワイヤ21を接触させてソー
ス電位を与え、またドレイン端子3a及びゲート端子4aに
プローバーカードを接続し、そして、各ドレイン端子3a
及びゲート端子4aに順次測定用信号を供給することによ
り、個々の薄膜トランジスタ6,6′，・・・の選択が電
気的に行える。従って、従来のようにプローバーの針の
複雑な移動機構や位置合せが必要なくなるとともに、透
明画素電極5aを針で損傷させることがなくなり、各薄膜
トランジスタ6,6′，・・・の特性の測定、検査が高速
度で、かつ容易に行える。
また、ドレイン電極12（及びこれに接続されて延びて
いる信号線３）と透明電極５とが透明絶縁層18を介して
互いに異なる平面上に形成されている。このことから、
第９図に示したように各電極を同一平面上に形成した従
来のTFTの構造と比較して、上記信号線３と透明電極５
間の距離（上下方向の距離）を大きくとることができ、
よってその間の短絡を大幅に減少させることができる。
いる信号線３）と透明電極５とが透明絶縁層18を介して
互いに異なる平面上に形成されている。このことから、
第９図に示したように各電極を同一平面上に形成した従
来のTFTの構造と比較して、上記信号線３と透明電極５
間の距離（上下方向の距離）を大きくとることができ、
よってその間の短絡を大幅に減少させることができる。
また、上述したように透明電極５が透明絶縁層18を介
して他の電極及び配線とは別平面上にあって短絡を防止
できることから、信号線（ドレイン線）３及び走査線
（ゲート線）４に囲まれた全ての領域に透明電極５を配
設することができる。そればかりでなく、平面的に視
て、透明電極５を信号線３及び走査線４上に重ねるよう
に配設することもできる。このようにすることにより、
不透明領域（TFT領域及び配線領域）を除くすべての領
域を有効表示エリアとすることができるので、有効表示
面積はとりうる最大の値となる。本実施例によれば、開
口率70％以上（従来は50％以下）を実現できる。
して他の電極及び配線とは別平面上にあって短絡を防止
できることから、信号線（ドレイン線）３及び走査線
（ゲート線）４に囲まれた全ての領域に透明電極５を配
設することができる。そればかりでなく、平面的に視
て、透明電極５を信号線３及び走査線４上に重ねるよう
に配設することもできる。このようにすることにより、
不透明領域（TFT領域及び配線領域）を除くすべての領
域を有効表示エリアとすることができるので、有効表示
面積はとりうる最大の値となる。本実施例によれば、開
口率70％以上（従来は50％以下）を実現できる。
第４図は、本発明の他の実施例に係るTFTパネルの要
部構成を示す断面図である。なお、前記実施例に対応す
る部分は同一の符号を記す。第４図に示す如く、前記実
施例と同様に、透明は絶縁基板２上に、ゲート電極14、
走査線４、絶縁層11、半導体層16、コンタクト層15、ド
レイン電極12、ソース電極13が形成されている。すなわ
ち、ドレイン電極12とソース電極13との間の半導体層16
にチャンネル部17を有する薄膜トランジスタ（TFT）６
が絶縁基板２上に形成されている。そして、ドレイン線
３、ドレイン電極12、チャンネル17上には、絶縁層22が
形成されている。さらに、絶縁層12が形成されたTFT6上
及び他の絶縁層11上に1000Å程度の透明電極５が形成さ
れている。すなわち、この透明電極５は露出しているTF
T6のソース電極13に接続されている。
部構成を示す断面図である。なお、前記実施例に対応す
る部分は同一の符号を記す。第４図に示す如く、前記実
施例と同様に、透明は絶縁基板２上に、ゲート電極14、
走査線４、絶縁層11、半導体層16、コンタクト層15、ド
レイン電極12、ソース電極13が形成されている。すなわ
ち、ドレイン電極12とソース電極13との間の半導体層16
にチャンネル部17を有する薄膜トランジスタ（TFT）６
が絶縁基板２上に形成されている。そして、ドレイン線
３、ドレイン電極12、チャンネル17上には、絶縁層22が
形成されている。さらに、絶縁層12が形成されたTFT6上
及び他の絶縁層11上に1000Å程度の透明電極５が形成さ
れている。すなわち、この透明電極５は露出しているTF
T6のソース電極13に接続されている。
次に、上記構成のTFTパネルの製造方法について説明
する。
する。
第５図（ａ）〜（ｈ）は、本発明の他の実施例に係る
TFTパネルの製造工程を示す図である。なお、前記実施
例に対応する部分は同一の符号を記す。
TFTパネルの製造工程を示す図である。なお、前記実施
例に対応する部分は同一の符号を記す。
第５図（ａ）〜（ｄ）は、第２図（ａ）〜（ｄ）と同
一工程であるので詳細の説明を省略する。次に、第５図
（ｅ）に示す如く、絶縁基板２上に形成された薄膜トラ
ンジスタ６、信号線（ドレイン線）３及び絶縁層11上を
覆って、例えばプラズマCVD法により窒化シリコン（Si
N）等を堆積し、絶縁層22を形成する。
一工程であるので詳細の説明を省略する。次に、第５図
（ｅ）に示す如く、絶縁基板２上に形成された薄膜トラ
ンジスタ６、信号線（ドレイン線）３及び絶縁層11上を
覆って、例えばプラズマCVD法により窒化シリコン（Si
N）等を堆積し、絶縁層22を形成する。
次に、第５図（ｆ）及び第６図に示す如く、ドレイン
端子3a及びゲート端子4a部分のドレイン電極開孔部3bと
ゲート電極開孔部4b及びソース電極13部分を除去し、ド
レイン線３、ドレイン電極12、チャンネル部17を残し
て、例えばプラズマエッチング法により窒化シリコン等
の絶縁層22をパターニングする。
端子3a及びゲート端子4a部分のドレイン電極開孔部3bと
ゲート電極開孔部4b及びソース電極13部分を除去し、ド
レイン線３、ドレイン電極12、チャンネル部17を残し
て、例えばプラズマエッチング法により窒化シリコン等
の絶縁層22をパターニングする。
次に、第５図（ｇ）に示す如く、絶縁層22が形成され
た薄膜トランジスタ６上及び絶縁層11上に、ITO等の透
明電極材料を例えば、1000Å厚程度スパッタリング法に
より堆積し、透明電極５を形成する。このとき、透明電
極５が、ドレイン開孔部3b、ゲート開孔部4bの内側に形
成されないようマスクを用いてスパッタしてもよく、透
明電極５をスパッタした後、フォトリソグラフィー法に
よりパターニングしてもよい。そして、上記のように形
成された段階で第２図（ｇ）で示す如く、プローバーの
針20を透明電極５表面の１箇所に接続させるか、導電ペ
ーストで透明電極５表面にワイヤ21を接着し、またドレ
イン及びゲート電極開孔部3b,4bにプローバーカードを
用い、薄膜トランジスタ６の各電極に所定の電位を与え
トランジスタ特性を測定、検査を行う。
た薄膜トランジスタ６上及び絶縁層11上に、ITO等の透
明電極材料を例えば、1000Å厚程度スパッタリング法に
より堆積し、透明電極５を形成する。このとき、透明電
極５が、ドレイン開孔部3b、ゲート開孔部4bの内側に形
成されないようマスクを用いてスパッタしてもよく、透
明電極５をスパッタした後、フォトリソグラフィー法に
よりパターニングしてもよい。そして、上記のように形
成された段階で第２図（ｇ）で示す如く、プローバーの
針20を透明電極５表面の１箇所に接続させるか、導電ペ
ーストで透明電極５表面にワイヤ21を接着し、またドレ
イン及びゲート電極開孔部3b,4bにプローバーカードを
用い、薄膜トランジスタ６の各電極に所定の電位を与え
トランジスタ特性を測定、検査を行う。
次に、上記第５図（ｇ）の工程の段階ですべての薄膜
トランジスタ6,6′，・・・の特性を測定、検査した
後、第５図（ｈ）に示す如く、透明電極５をパターニン
グすることにより、各画素領域毎に透明画素電極5a,・
・・を分離形成することによりTETパネルが製造され
る。
トランジスタ6,6′，・・・の特性を測定、検査した
後、第５図（ｈ）に示す如く、透明電極５をパターニン
グすることにより、各画素領域毎に透明画素電極5a,・
・・を分離形成することによりTETパネルが製造され
る。
以上のようなTFTパネルでは、第１図で示す実施例と
同様に、ゲート電極とゲート線、及びドレイン電極とド
レイン線は、いずれもゲート絶縁膜または絶縁膜で覆わ
れており、これらの絶縁層の上に形成される透明電極と
は短絡することがないので、画素となる透明電極をゲー
ト線およびドレイン線と平面的に重ねて形成することが
でき、透明電極の有効面積を大きくすることができる。
同様に、ゲート電極とゲート線、及びドレイン電極とド
レイン線は、いずれもゲート絶縁膜または絶縁膜で覆わ
れており、これらの絶縁層の上に形成される透明電極と
は短絡することがないので、画素となる透明電極をゲー
ト線およびドレイン線と平面的に重ねて形成することが
でき、透明電極の有効面積を大きくすることができる。
透明基板上にマトリクス状に配列され、ゲート電極と
ドレイン電極とがそれぞれゲート線とドレイン線とによ
り列及び行毎にそれぞれ共通接続された複数の薄膜トラ
ンジスタと、前記ゲート線とドレイン線、および前記各
薄膜トランジスタを覆う透明絶縁層と、前記透明絶縁層
上に各画素毎にそれぞれ分離され、且つ周辺が前記透明
絶縁層を介して前記ゲート線およびドレイン線と平面的
に重なって形成され、それぞれが前記各薄膜トランジス
タのソース電極に接続された複数の透明画素電極とを具
備するので、透明画素電極の有効面積を大きくすること
ができ、画素の開口率を高くすることができる。
ドレイン電極とがそれぞれゲート線とドレイン線とによ
り列及び行毎にそれぞれ共通接続された複数の薄膜トラ
ンジスタと、前記ゲート線とドレイン線、および前記各
薄膜トランジスタを覆う透明絶縁層と、前記透明絶縁層
上に各画素毎にそれぞれ分離され、且つ周辺が前記透明
絶縁層を介して前記ゲート線およびドレイン線と平面的
に重なって形成され、それぞれが前記各薄膜トランジス
タのソース電極に接続された複数の透明画素電極とを具
備するので、透明画素電極の有効面積を大きくすること
ができ、画素の開口率を高くすることができる。
第１図は本発明の一実施例に係るTFTパネルの断面図、 第２図（ａ）〜（ｈ）は第１図のTFTパネルの製造方法
を示す製造工程図、 第３図は第１図のTFTパネルの電気的な接続を示す回路
図、 第４図は本発明の他の実施例に係るTFTパネルの断面
図、 第５図（ａ）〜（ｈ）は第４図のTFTパネルの製造方法
を示す製造工程図、 第６図は第５図のTFTパネルのドレイン端子及びゲート
端子部分を示す図、 第７図は従来のアクティブマトリクス型のディスプレイ
の概念図、 第８図は第７図のマトリクスパネル内の任意のTFTおよ
びその近傍における電極および配線の配置状態を示す平
面図、 第９図は第８図のTFT及びその近傍のＡ−Ａ線拡大断面
図、 第10図は第７図のアクティブマトリクス型のディスプレ
イの模式図、 第11図は第10図のTFTパネルのドレイン端子及びゲート
端子部分を示す図である。 ２……絶縁基板、 ３……信号線（ドレイン線）、 ４……走査線（ゲート線）、 ５……透明電極、 ６……薄膜トランジスタ（TFT）、 11……絶縁層（ゲート絶縁膜）、 12……ドレイン電極、 13……ソース電極、 14……ゲート電極、 15……コンタクト層、 16……半導体層、 17……チャンネル部、 18……絶縁層、 19……コンタクトホール、 20……針、 21……ワイヤ、 22……絶縁層．
を示す製造工程図、 第３図は第１図のTFTパネルの電気的な接続を示す回路
図、 第４図は本発明の他の実施例に係るTFTパネルの断面
図、 第５図（ａ）〜（ｈ）は第４図のTFTパネルの製造方法
を示す製造工程図、 第６図は第５図のTFTパネルのドレイン端子及びゲート
端子部分を示す図、 第７図は従来のアクティブマトリクス型のディスプレイ
の概念図、 第８図は第７図のマトリクスパネル内の任意のTFTおよ
びその近傍における電極および配線の配置状態を示す平
面図、 第９図は第８図のTFT及びその近傍のＡ−Ａ線拡大断面
図、 第10図は第７図のアクティブマトリクス型のディスプレ
イの模式図、 第11図は第10図のTFTパネルのドレイン端子及びゲート
端子部分を示す図である。 ２……絶縁基板、 ３……信号線（ドレイン線）、 ４……走査線（ゲート線）、 ５……透明電極、 ６……薄膜トランジスタ（TFT）、 11……絶縁層（ゲート絶縁膜）、 12……ドレイン電極、 13……ソース電極、 14……ゲート電極、 15……コンタクト層、 16……半導体層、 17……チャンネル部、 18……絶縁層、 19……コンタクトホール、 20……針、 21……ワイヤ、 22……絶縁層．
Claims (1)
- 【請求項１】透明基板上にマトリクス状に配列され、ゲ
ート電極とドレイン電極とがそれぞれゲート線とドレイ
ン線とにより列及び行毎にそれぞれ共通接続された複数
の薄膜トランジスタと、 前記ゲート線とドレイン線、および前記各薄膜トランジ
スタを覆う透明絶縁層と、前記透明絶縁層上に各画素毎
にそれぞれ分離され、且つ周辺が前記透明絶縁層を介し
て前記ゲート線およびドレイン線と平面的に重なって形
成され、それぞれが前記各薄膜トランジスタのソース電
極に接続された複数の透明画素電極とを備えたことを特
徴とする薄膜トランジスタパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23336787A JP2592463B2 (ja) | 1987-09-17 | 1987-09-17 | 薄膜トランジスタパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23336787A JP2592463B2 (ja) | 1987-09-17 | 1987-09-17 | 薄膜トランジスタパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6476036A JPS6476036A (en) | 1989-03-22 |
| JP2592463B2 true JP2592463B2 (ja) | 1997-03-19 |
Family
ID=16954022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23336787A Expired - Lifetime JP2592463B2 (ja) | 1987-09-17 | 1987-09-17 | 薄膜トランジスタパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2592463B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2851305B2 (ja) * | 1989-06-07 | 1999-01-27 | 株式会社日立製作所 | 液晶表示装置 |
| JP2794499B2 (ja) * | 1991-03-26 | 1998-09-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5414442A (en) * | 1991-06-14 | 1995-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| US6975296B1 (en) | 1991-06-14 | 2005-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| US6778231B1 (en) | 1991-06-14 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device |
| JP2907629B2 (ja) * | 1992-04-10 | 1999-06-21 | 松下電器産業株式会社 | 液晶表示パネル |
| KR100809440B1 (ko) * | 2007-03-09 | 2008-03-05 | 한국전자통신연구원 | ｎ-형 및 ｐ-형 ＣＩＳ를 포함하는 박막트랜지스터 및 그제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4239346A (en) * | 1979-05-23 | 1980-12-16 | Hughes Aircraft Company | Compact liquid crystal display system |
| JPS5862623A (ja) * | 1981-10-09 | 1983-04-14 | Seiko Instr & Electronics Ltd | 液晶表示装置 |
| JPS60112089A (ja) * | 1983-11-22 | 1985-06-18 | 松下電器産業株式会社 | 画像表示装置およびその製造方法 |
| JPS61235816A (ja) * | 1985-04-11 | 1986-10-21 | Asahi Glass Co Ltd | 薄膜能動素子 |
| JP2549840B2 (ja) * | 1986-03-25 | 1996-10-30 | セイコーエプソン株式会社 | 液晶パネル |
-
1987
- 1987-09-17 JP JP23336787A patent/JP2592463B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6476036A (en) | 1989-03-22 |
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