JP2851305B2 - 液晶表示装置 - Google Patents
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- JP2851305B2 JP2851305B2 JP14294489A JP14294489A JP2851305B2 JP 2851305 B2 JP2851305 B2 JP 2851305B2 JP 14294489 A JP14294489 A JP 14294489A JP 14294489 A JP14294489 A JP 14294489A JP 2851305 B2 JP2851305 B2 JP 2851305B2
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Description
この発明は液晶表示装置、特に薄膜トランジスタ等を
使用したアクティブ・マトリクス方式の液晶表示装置に
関する。
使用したアクティブ・マトリクス方式の液晶表示装置に
関する。
アクティブ・マトリクス方式の液晶表示装置は、マト
リクス状に配列された複数の画素電極の各々に対応して
非線形素子（スイッチング素子）を設けたものである。
各画素における液晶は論理的には常時駆動（デューティ
比1.0）されているので、時分割駆動方式を採用してい
る。いわゆる単純マトリクス方式と比べてアクティブ方
式はコントラストが良く特にカラーでは欠かせない技術
となりつつある。スイッチング素子として代表的なもの
としては薄膜トランジスタ（TFT）がある。 従来のアクティブ・マトリクス方式の液晶表示装置に
おいては、透明画素電極を一方の電極とし、隣りの不透
明金属膜からなる走査信号線を他方の電極とし、薄膜ト
ランジスタのゲート絶縁膜として使用される絶縁膜と同
一層の膜を誘電体膜とする保持容量素子を形成してい
る。 この液晶表示装置においては、保持容量素子が設けら
れているから、液晶に加わる直流成分の値を小さくする
ことができるので、液晶の寿命を向上し、液晶表示画面
の切り替え時に前の画像が残るいわゆる焼き付きを低減
することができ、また保持容量素子は放電時間を長くす
る作用もあるので、薄膜トランジスタたオフした後の映
像情報を長く蓄積することができる。 なお、薄膜トランジスタを使用したアクティブ・マト
リクス方式の液晶表示装置は、たとえば「冗長構成を採
用した12.5型アクティブ・マトリクス方式カラー液晶デ
ィスプレイ」、日経エレクトロニクス、頁193〜210、19
86年12月15日、日経マグロウヒル社発行、で知られてい
る。 また、薄膜トランジスタのチャネル部を覆う保護膜の
上に画素電極を形成する公知例としては特開昭61−1560
25、特開昭62−278537、特開昭63−170682、特開昭63−
208896、特開平１−86113、特表平１−501100、特開昭5
9−22029、特開平１−76036および特開平１−113731号
公報であるが、何れの公知例にも、薄膜トランジスタの
ソースおよびドレイン電極の一方の電極を画素電極と同
じ透明導電膜で構成する構成の記載はない。 また、データ線と画素電極とをITOで形成し、データ
線および画素電極を直接薄膜トランジスタの半導体層に
接続した公知例には特開昭63−121886号公報があるが、
該公報にも、薄膜トランジスタの半導体層上にソースお
よびドレイン電極を透明導電膜で形成し、該ソースおよ
びドレイン電極の一方の電極の上に保護膜のスルーホー
ルを形成する構成の記載はない。 また、上記公知例はゲート電極とソース・ドレイン電
極との層関係が、本発明が対象とする液晶表示装置とは
逆である点でも、本発明と構成が異なっている。 さらに、保護膜の上に画素電極を形成する先行技術に
は特開平２−48639号公報があるが、該先行技術にも、
ドレイン電極を画素電極と同じ透明電極で形成する構成
の記載はない。
リクス状に配列された複数の画素電極の各々に対応して
非線形素子（スイッチング素子）を設けたものである。
各画素における液晶は論理的には常時駆動（デューティ
比1.0）されているので、時分割駆動方式を採用してい
る。いわゆる単純マトリクス方式と比べてアクティブ方
式はコントラストが良く特にカラーでは欠かせない技術
となりつつある。スイッチング素子として代表的なもの
としては薄膜トランジスタ（TFT）がある。 従来のアクティブ・マトリクス方式の液晶表示装置に
おいては、透明画素電極を一方の電極とし、隣りの不透
明金属膜からなる走査信号線を他方の電極とし、薄膜ト
ランジスタのゲート絶縁膜として使用される絶縁膜と同
一層の膜を誘電体膜とする保持容量素子を形成してい
る。 この液晶表示装置においては、保持容量素子が設けら
れているから、液晶に加わる直流成分の値を小さくする
ことができるので、液晶の寿命を向上し、液晶表示画面
の切り替え時に前の画像が残るいわゆる焼き付きを低減
することができ、また保持容量素子は放電時間を長くす
る作用もあるので、薄膜トランジスタたオフした後の映
像情報を長く蓄積することができる。 なお、薄膜トランジスタを使用したアクティブ・マト
リクス方式の液晶表示装置は、たとえば「冗長構成を採
用した12.5型アクティブ・マトリクス方式カラー液晶デ
ィスプレイ」、日経エレクトロニクス、頁193〜210、19
86年12月15日、日経マグロウヒル社発行、で知られてい
る。 また、薄膜トランジスタのチャネル部を覆う保護膜の
上に画素電極を形成する公知例としては特開昭61−1560
25、特開昭62−278537、特開昭63−170682、特開昭63−
208896、特開平１−86113、特表平１−501100、特開昭5
9−22029、特開平１−76036および特開平１−113731号
公報であるが、何れの公知例にも、薄膜トランジスタの
ソースおよびドレイン電極の一方の電極を画素電極と同
じ透明導電膜で構成する構成の記載はない。 また、データ線と画素電極とをITOで形成し、データ
線および画素電極を直接薄膜トランジスタの半導体層に
接続した公知例には特開昭63−121886号公報があるが、
該公報にも、薄膜トランジスタの半導体層上にソースお
よびドレイン電極を透明導電膜で形成し、該ソースおよ
びドレイン電極の一方の電極の上に保護膜のスルーホー
ルを形成する構成の記載はない。 また、上記公知例はゲート電極とソース・ドレイン電
極との層関係が、本発明が対象とする液晶表示装置とは
逆である点でも、本発明と構成が異なっている。 さらに、保護膜の上に画素電極を形成する先行技術に
は特開平２−48639号公報があるが、該先行技術にも、
ドレイン電極を画素電極と同じ透明電極で形成する構成
の記載はない。
従来の液晶表示装置においては、薄膜トランジスタを
覆う保護膜の下に、画素電極を設けているから、液晶に
作用する電界を大きくすることができず、液晶表示装置
の駆動電圧を下げることができなかった。 また、保護膜の上に画素電極を設けたとしても、薄膜
トランジスタのソースあるいはドレイン電極と画素電極
との接続部分には保護膜にスルーホールを形成する必要
があるため、薄膜トランジスタと画素電極とが接続不良
を起こし、画素欠陥を生じる等の課題があった。 この発明は上述の課題を解決するためになされたもの
で、薄膜トランジスタと画素電極との接続を改良するこ
とで、保護膜の上に画素電極を設け、液晶表示装置の駆
動を容易にすることを目的とする。
覆う保護膜の下に、画素電極を設けているから、液晶に
作用する電界を大きくすることができず、液晶表示装置
の駆動電圧を下げることができなかった。 また、保護膜の上に画素電極を設けたとしても、薄膜
トランジスタのソースあるいはドレイン電極と画素電極
との接続部分には保護膜にスルーホールを形成する必要
があるため、薄膜トランジスタと画素電極とが接続不良
を起こし、画素欠陥を生じる等の課題があった。 この発明は上述の課題を解決するためになされたもの
で、薄膜トランジスタと画素電極との接続を改良するこ
とで、保護膜の上に画素電極を設け、液晶表示装置の駆
動を容易にすることを目的とする。
この目的を達成するため、この発明においては、絶縁
性の基板上に形成された薄膜トランジスタのゲート電極
と、上記ゲート電極の上に形成された上記薄膜トランジ
スタのゲート絶縁膜と、上記ゲート絶縁膜の上に形成さ
れた上記薄膜トランジスタの半導体層と、上記ゲート絶
縁膜および上記半導体層の上に形成された上記薄膜トラ
ンジスタのソースおよびドレイン電極と、上記ソースお
よびドレイン電極上に形成されるとともに、上記ソース
およびドレイン電極以外の上記ゲート絶縁膜上に形成さ
れた保護絶縁膜と、上記保護絶縁膜上に形成された透明
導電膜からなる画素電極とを有し、上記ソースおよびド
レイン電極の一方の電極上の上記保護絶縁膜にスルーホ
ールを設け、該スルーホールを介して、上記一方の電極
と上記画素電極とを電気的に接続するとともに、上記画
素電極および上記一方の電極は透明導電膜からなること
を特徴とする。 この場合、上記半導体層と上記一方の電極との間に、
不純物をドープした半導体からなる、オーミックコンタ
クト層を設ける方がよい。 また、ガラス基板上に形成された第１電極と、上記第
１電極を覆う第１絶縁膜と、上記第１絶縁膜の上に形成
された薄膜トランジスタの半導体層と、上記半導体層の
上で間隔を設けて対向する第２および第３電極と、上記
第２および第３電極上に形成されるとともに、上記第２
および第３電極以外の上記第１絶縁膜上に形成された第
２絶縁膜と、上記第２絶縁膜上に形成された第１画素電
極と、上記第１画素電極の上に設けられた液晶層と、上
記液晶層の上に設けられた透明な第２画素電極とを有
し、上記第２電極は、上記第２絶縁膜に設けられた開口
部を介して、上記第１画素電極と電気的に接続し、上記
第１画素電極および上記第２電極は透明導電膜からな
り、上記液晶層よりも上層に、上記半導体層を遮光する
遮光膜を設けるとさらによい。
性の基板上に形成された薄膜トランジスタのゲート電極
と、上記ゲート電極の上に形成された上記薄膜トランジ
スタのゲート絶縁膜と、上記ゲート絶縁膜の上に形成さ
れた上記薄膜トランジスタの半導体層と、上記ゲート絶
縁膜および上記半導体層の上に形成された上記薄膜トラ
ンジスタのソースおよびドレイン電極と、上記ソースお
よびドレイン電極上に形成されるとともに、上記ソース
およびドレイン電極以外の上記ゲート絶縁膜上に形成さ
れた保護絶縁膜と、上記保護絶縁膜上に形成された透明
導電膜からなる画素電極とを有し、上記ソースおよびド
レイン電極の一方の電極上の上記保護絶縁膜にスルーホ
ールを設け、該スルーホールを介して、上記一方の電極
と上記画素電極とを電気的に接続するとともに、上記画
素電極および上記一方の電極は透明導電膜からなること
を特徴とする。 この場合、上記半導体層と上記一方の電極との間に、
不純物をドープした半導体からなる、オーミックコンタ
クト層を設ける方がよい。 また、ガラス基板上に形成された第１電極と、上記第
１電極を覆う第１絶縁膜と、上記第１絶縁膜の上に形成
された薄膜トランジスタの半導体層と、上記半導体層の
上で間隔を設けて対向する第２および第３電極と、上記
第２および第３電極上に形成されるとともに、上記第２
および第３電極以外の上記第１絶縁膜上に形成された第
２絶縁膜と、上記第２絶縁膜上に形成された第１画素電
極と、上記第１画素電極の上に設けられた液晶層と、上
記液晶層の上に設けられた透明な第２画素電極とを有
し、上記第２電極は、上記第２絶縁膜に設けられた開口
部を介して、上記第１画素電極と電気的に接続し、上記
第１画素電極および上記第２電極は透明導電膜からな
り、上記液晶層よりも上層に、上記半導体層を遮光する
遮光膜を設けるとさらによい。
この液晶表示装置においては、画素電極を保護膜上に
設けているから、画素電極が形成する電界が保護膜によ
り弱められることがない。したがって、液晶層に作用す
る電界を大きくすることができる。 また、透明導電膜で形成したソースおよびドレイン電
極の一方の電極上に保護膜のスルーホールを設けて、上
記一方の電極と画素電極とを電気的に接続するので、保
護膜のスルーホールの部分で、半導体層や、絶縁膜が除
去される問題もない。 さらに、ソースおよびドレイン電極を画素電極と同じ
透明導電膜で形成しているので、画素電極とソースおよ
びドレイン電極の一方の電極とを接続しても、接触抵抗
が大きくなる問題もない。したがって、ソースおよびド
レイン電極の一方の電極と画素電極との接触抵抗のばら
つきによる表示むらをなくすことができる。 また、ソースおよびドレイン電極を透明導電膜で形成
した場合は、ｉ型半導体層とソースおよびドレイン電極
との間に不純物をドープした半導体層を設けることによ
り、ソースおよびドレイン電極とｉ型半導体層とのオー
ミックコンタクトを取ることができる。 また、ソース・ドレイン電極を透明導電膜で形成した
場合は、外部光が薄膜トランジスタの半導体層に当たり
易くなり、薄膜トランジスタの誤動作の要因になるが、
ソース・ドレイン電極の上層に半導体層を覆う遮光膜を
設けることにより、ソース・ドレイン電極を透明導電膜
で形成したことによる外部光の影響をなくすことができ
る。
設けているから、画素電極が形成する電界が保護膜によ
り弱められることがない。したがって、液晶層に作用す
る電界を大きくすることができる。 また、透明導電膜で形成したソースおよびドレイン電
極の一方の電極上に保護膜のスルーホールを設けて、上
記一方の電極と画素電極とを電気的に接続するので、保
護膜のスルーホールの部分で、半導体層や、絶縁膜が除
去される問題もない。 さらに、ソースおよびドレイン電極を画素電極と同じ
透明導電膜で形成しているので、画素電極とソースおよ
びドレイン電極の一方の電極とを接続しても、接触抵抗
が大きくなる問題もない。したがって、ソースおよびド
レイン電極の一方の電極と画素電極との接触抵抗のばら
つきによる表示むらをなくすことができる。 また、ソースおよびドレイン電極を透明導電膜で形成
した場合は、ｉ型半導体層とソースおよびドレイン電極
との間に不純物をドープした半導体層を設けることによ
り、ソースおよびドレイン電極とｉ型半導体層とのオー
ミックコンタクトを取ることができる。 また、ソース・ドレイン電極を透明導電膜で形成した
場合は、外部光が薄膜トランジスタの半導体層に当たり
易くなり、薄膜トランジスタの誤動作の要因になるが、
ソース・ドレイン電極の上層に半導体層を覆う遮光膜を
設けることにより、ソース・ドレイン電極を透明導電膜
で形成したことによる外部光の影響をなくすことができ
る。
以下、この発明の構成について、アクティブ・マトリ
クス方式のカラー液晶表示装置にこの発明を適用した実
施例とともに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付し、その繰り返しの説明
は省略する。 第１図はこの発明が適用されるアクティブ・マトリク
ス方式カラー液晶表示装置の一画素とその周辺を示す平
面図、第2A図は第１図の一部拡大図、第2B図は第１図、
第2A図のII B−II B切断線における断面と表示パネルの
シール部付近の断面を示す図、第2C図は第１図のII C−
II C切断線における断面図、第3A図は第１図に示す画素
を複数配置したときの平面図、第3B図は第１図の第１導
電膜d1のみを描いた平面図である。 《画素配置》 第１図に示すように、各画素は隣接する２本の走査信
号線（ゲート信号線または水平信号線）GLとし、隣接す
る２本の映像信号線（ドレイン信号線または垂直信号
線）DLとの交差領域内（４本の信号線で囲まれた領域
内）に配置されている。各画素は薄膜トランジスタTF
T、透明画素電極ITO1bおよび保持容量素子Caddを含む。
走査信号線GLは列方向に延在し、行方向に複数本配置さ
れている。映像信号DLは行方向に延在し、列方向に複数
本配置されている。 《表示部断面全体構造》 第2B図に示すように、液晶LCを基準に下部透明ガラス
基板SUB1側には薄膜トランジスタTFTおよび透明画素電
極ITO1bが形成され、上部透明ガラス基板SUB2側にはカ
ラーフィルタFIL、遮光用ブラックマトリクスパターン
を形成する遮光膜BMが形成されている。下部透明ガラス
基板SUB1はたとえば1.1［mm］程度の厚さで構成されて
いる。 第2B図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板SUB1,SUB2の左側縁部分で外部引
出配線の存在する部分の断面を示しており、右側は透明
ガラス基板SUB1、SUB2の右側縁部分で外部引出配線の存
在しない部分の断面を示している。 第2B図の左側、右側のそれぞれに示すシール材SLは液
晶LCを封止するように構成されており、液晶封入口（図
示していない）を除く透明ガラス基板SUB1、SUB2の縁周
囲全体に沿って形成されている。シール材SLはたとえば
エポキシ樹脂で形成されている。 上部透明ガラス基板SUB2側の共通透明画素電極ITO2
は、少なくと一個所において、銀ペースト材SILによっ
て下部透明ガラス基板SUB1側に形成された外部引出配線
に接続されている。この外部引出配線はゲート電極GT、
ソース電極SD1、ドレイン電極SD2のそれぞれと同一製造
工程で形成される。 配向膜ORI1、ORI2、透明画素電極ITO1b、共通透明画
素電極ITO2、保護膜PSV1、PSV2、絶縁膜GIのそれぞれの
層は、シール材SLの内側に形成される。遮光板POL1、PO
L2はそれぞれ下部透明ガラス基板SUB1、上部透明ガラス
基板SUB2の外側の表面に形成されている。 液晶LCは液晶分子の向きを設定する下部配向膜OR11と
上部配向膜ORI2との間に封入され、シール部SLよってシ
ールされている。 下部配向膜ORI1は下部透明ガラス基板SUB1側の保護膜
PSV1の上部に形成される。 上部透明ガラス基板SUB2の内側（液晶LC側）の表面に
は、遮光膜BM、カラーフィルタFIL、保護膜PSV2、共通
透明画素電極ITO2（COM）および上部配向膜ORI2が順次
積層して設けられている。 この液晶表示装置は下部透明ガラス基板SUB1側、上部
透明ガラス基板SUB2側のそれぞれの層を別々に形成し、
その後上下透明ガラス基板SUB1、SUB2を重ね合わせて、
両者間に液晶LCを封入することによって組み立てられ
る。 《薄膜トランジスタTFT》 薄膜トランジスタTFTは、ゲート電極GTに正のバイア
スを印加すると、ソース−ドレイン間のチャネル抵抗が
小さくなり、バイアスを零にすると、チャネル抵抗は大
きくなるように動作する。 各画素の薄膜トランジスタTFTは、画素内において３
つの（複数）に分割され、薄膜トランジスタ（分割薄膜
トランジスタ）TFT1、TFT2およびTFT3で構成されてい
る。薄膜トランジスタTFT1〜TFT3のそれぞれは実質的に
同一サイズ（チャンネル長と幅が同じ）で構成されてい
る。この分割された薄膜トランジスタTFT1〜TFT3のそれ
ぞれは、主にゲート電極GT、ゲート絶縁膜GI、ｉ型（真
性、intrinsic、導電型決定不純物がドープされていな
い）非晶質シリコン（Si）からなるｉ型半導体層AS、一
対のソース電極SD1およびドレイン電極SD2で構成されて
いる。なお、ソース・ドレインは本来その間のバイアス
極性によって決まり、この液晶表示装置の回路ではその
極性は動作中反転するので、ソース・ドレインは動作中
入れ替わると理解されたい。しかし、以下の説明でも、
便宜上一方をソース、他方をドレインと固定して表現す
る。 《ゲート電極GT》 ゲート電極GTは第４図（第１図の第１導電膜g1、第２
導電膜g2およびｉ型半導体層ASのみを描いた平面図）に
詳細に示すように、走査信号線GLから垂直方向（第１図
および第４図において上方向）に突出する形状で構成さ
れている（Ｔ字形状に分岐されている）。ゲート電極GT
は薄膜トランジスタTFT1〜TFT3のそれぞれの形成領域ま
で突出するように構成されている。薄膜トランジスタTF
T1〜TFT3のそれぞれのゲート電極GTは、一体に（共通ゲ
ート電極として）構成されており、走査信号線GLに連続
して形成されている。ゲート電極GTは、薄膜トランジス
タTFTの形成領域において大きい段差を作らないよう
に、単層の第１導電膜g1で構成する。第１導電膜g1はた
とえばスパッタで形成されたクロム（Cr）膜を用い、10
00［Å］程度の膜厚で形成する。 このゲート電極GTは第１図、第2B図および第４図に示
されているように、ｉ型半導体層ASを完全に覆うよう
（下方からみて）それより大き目に形成される。したが
って、下部透明ガラス基板SUB1の下方に蛍光灯等のバッ
クライトBLを取り付けた場合、この不透明なクロムから
なるゲート電極GTが影となって、ｉ型半導体層ASにはバ
ックライト光が当たらず、光照射による導電現象すなわ
ち薄膜トランジスタTFTのオフ特性劣化は起きにくくな
る。なお，ゲート電極GTの本来の大きさは、ソース電極
SD1とドレイン電極SD2との間をまたがるに最低限必要な
（ゲート電極GTとソース電極SD1、ドレイン電極SD2との
位置合わせ余裕分も含めて）幅を持ち、チャンネル幅Ｗ
を決めるその奥行き長さはソース電極SD1とドレイン電
極SD2との間の距離（チャンネル長）Ｌとの比、すなわ
ち相互コンダクタンスgmを決定するファクタW/Lをいく
つにするかによって決められる。 この液晶表示装置におけるゲート電極GTの大きさはも
ちろん、上述した本来の大きさよりも大きくされる。 なお、ゲート電極GTのゲートおよび遮光の機能面から
だけで考えれば、ゲート電極GTおよび走査信号線GLは単
一の層で一体に形成してもよく、この場合不透明導電材
料としてシリコンを含有させたアルミニウム（Al）、純
アルミニウム、パラジウム（Pd）を含有させたアルミニ
ウム等を選ぶことができる。 《走査信号線GL》 走査信号線GLは第１導電膜g1およびその上部に設けら
れた第２導電膜g2からなる複合膜で構成されている。こ
の走査信号線GLの第１導電膜g1はゲート電極GTの第１導
電膜g1と同一製造工程で形成され、かつ一体に構成され
ている。第２導電膜g2はたとえばスパッタで形成された
アルミニウム膜を用い、1000〜5500［Å］程度の膜厚で
形成する。第２導電膜厚g2は走査信号線GLの抵抗値を低
減し、信号伝達速度の高速化（画素の情報の書込特性向
上）を図ることができるように構成されている。 また、走査信号線GLは第１導電膜g1の幅寸法に比べて
第２導電膜厚g2の幅寸法を小さく構成している。すなわ
ち、走査信号線GLはその側壁の段差形状がゆるやかにな
っている。 《絶縁膜GI》 絶縁膜GIは薄膜トランジスタTFT1〜TFT3のそれぞれの
ゲート絶縁膜として使用される。絶縁膜GIはゲート電極
GTおよび走査信号線GLの上層に形成されている。絶縁膜
GIはたとえばプラズマCVDで形成された窒化シリコン膜
を用い、3000［Å］程度の膜厚で形成する。 《ｉ型半導体層AS》 ｉ型半導体層ASは、第４図に示すように、複数に分割
された薄膜トランジスタTFT1〜TFT3のそれぞれのチャン
ネル形成領域として使用される。ｉ型半導体層ASは非晶
質シリコン膜または多結晶シリコン膜で形成し、約1800
［Å］程度の膜厚で形成する。 このｉ型半導体層ASは、供給ガスの成分を変えてSi3N
4からなるゲート絶縁膜として使用される絶縁膜GIの形
成に連続して、同じプラズマCVD装置で、しかもそのプ
ラズマCVD装置から外部に露出することなく形成され
る。また、オーミックコンタクト用のＰのドープしたN+
型半導体層d0（第2B図）も同様に連続して約400［Å］
の厚さに形成される。しかる後、下部透明ガラス基板SU
B1はCVD装置から外に取り出され、写真処理技術によ
り、N+型半導体層d0およびｉ型半導体層ASは第１図、第
2B図および第４図に示すように独立した島状にパターニ
ングされる。 ｉ型半導体層ASは、第１図および第４図に詳細に示す
ように、走査信号線GLと映像信号線DLとの交差部（クロ
スオーバ部）の両者間にも設けられている。この交差部
のｉ型半導体層ASは交差部における走査信号線GLと映像
信号線DLとの短絡を低減するように構成されている。 《保護膜PSV1》 薄膜トランジスタTFT上には保護膜PSV1が設けられて
いる。保護膜PSV1は主に薄膜トランジスタTFTを湿気等
から保護するために形成されており、透明性が高くしか
も耐湿性の良いものを使用する。保護膜PSV1はたとえば
プラズマCVD装置で形成した酸化シリコン膜や窒化シリ
コン膜で形成されており、8000［Å］程度の膜厚で形成
する。 《ソース電極SD1、ドレイン電極SD2》 複数に分割された薄膜トランジスタTFT1〜TFT3のそれ
ぞれのソース電極SD1とドレイン電極SD2とは、第１図、
第2A図、第2B図および第５図（第１図の第２導電膜d2〜
第４導電膜d4のみを描いた平面図）で詳細に示すよう
に、ｉ型半導体層AS上にそれぞれ離隔して設けられてい
る。 ソース電極SD1は、N+型半導体層d0に接触した第１導
電膜d1と、保護膜PSV1に設けられたスルーホールCONTを
介して第１導電膜d1と接続された第４導電膜d4とで構成
されており、ドレイン電極SD2は，第１導電膜d1と、保
護膜PSV1に設けられたスルーホールCONTを介して第１導
電膜d1と接続された第４導電膜d4と、第４導電膜d4上に
重ね合わされた第２導電膜d2、第３導電膜d3とで構成さ
れている。 第１導電膜d1、第４導電膜d4はスパッタリングで形成
された透明導電膜（Induim−Tin−Oxide ITO:ネサ膜）
からなり、1000〜2000［Å］の膜厚（この液晶表示装置
では、1200［Å］程度の膜厚）で形成される。この第１
導電膜d1はソース電極SD1、ドレイン電極SD2を構成する
とともに、第3B図にも示すような格子状の透明補助電極
ITO1aを構成しており、第４導電膜d4はソース電極SD1、
ドレイン電極SD2および映像信号線DLを構成するととも
に、透明画素電極ITO1bを構成している。また、第２導
電膜d2はスパッタで形成したクロム膜を用い、500〜100
0［Å］の膜厚（この液晶表示装置では、600［Å］程度
の膜厚）で形成する。クロム膜は膜厚を厚く形成すると
ストレスが大きくなるので、2000［Å］程度の膜厚を越
えない範囲で形成する。なお、第２導電膜d2としては、
クロム膜の他に高融点金属（Mo、Ti、Ta、Ｗ）膜、高融
点金属シリサイド（MoSi2、TiSi2、TaSi2、WSi2）膜で
形成してもよい。さらに、第３導電膜d3はスパッタリン
グで形成されたアルミニウムからなり、3000〜5500
［Å］の膜厚（この液晶表示装置では、3500［Å］程度
の膜厚）に形成される。アルミニウム膜はクロム膜に比
べてストレスが小さく、厚い膜厚に形成することが可能
で、ドレイン電極SD2および映像信号線DLの抵抗値を低
減するように構成されている。第３導電膜d3としてはア
ルミニウム膜の他にシリコンや銅（Cu）を添加物として
含有させたアルミニウム膜で形成してもよい。 第１導電膜d1を写真処理でパターニングした後、同じ
写真処理用マスクを用いて、あるいは第１導電膜d1をマ
スクとして、N+型半導体層d0が除去される。つまり、ｉ
型半導体層AS上に残っていたN+型半導体層d0は第１導電
膜d1以外の部分がセルフアラインで除去される。このと
き、N+型半導体層d0はその厚さ分に全て除去されるよう
にエッチされるので、ｉ型半導体層ASも若干その表面部
分でエッチされるが、その程度はエッチ時間で制御すれ
ばよい。 ソース電極SD1は透明画素電極ITO1bに接続されてい
る。ソース電極SD1は、ｉ型半導体層ASの段差形状（第
１導電膜g1の膜厚、N+型半導体層d0の膜厚およびｉ型半
導体層ASの膜厚を加算した膜厚に相当する段差）に沿っ
て構成されている。 《透明画素電極ITO1b》 透明画素電極ITO1bは各画素毎に設けられており、液
晶表示部の画素電極の一方を構成する。透明画素電極IT
O1bは画素の複数に分割された薄膜トランジスタTFT1〜T
FT3のそれぞれに対応して３つの分割透明画素電極E1、E
2、E3に分割されている。分割透明画素電極E1〜E3は各
々薄膜トランジスタTFTのソース電極SD1に接続されてい
る。 分割透明画素電極E1〜E3のそれぞれは実質的に同一面
積となるようにパターニングされている。 このように、１画素の薄膜トランジスタTFTを複数の
薄膜トランジスタTFT1〜TFT3に分割し、この複数に分割
された薄膜トランジスタTFT1〜TFT3のそれぞれに分割透
明画素電極E1〜E3のそれぞれを接続することにより、分
割された一部分（たとえば、薄膜トランジスタTFT1）が
点欠陥になっても、画素全体でみれば点欠陥でなくなる
（薄膜トランジスタTFT2および薄膜トランジスタTFT3が
欠陥でない）ので、点欠陥の確率を低減することがで
き、また欠陥を見にくくすることができる。 また、分割透明画素電極E1〜E3のそれぞれを実質的に
同一面積で構成することにより、分割透明画素電極E1〜
E3のそれぞれと共通透明画素電極ITO2とで構成されるそ
れぞれの液晶容量Cpixを均一にすることができる。 《遮光膜BM》 上部透明ガラス基板SUB2側には、外部光（第2B図では
上方からの光）がチャネル形成領域として使用されるｉ
型半導体層ASに入射されないように、遮蔽膜BMが設けら
れ、遮蔽膜BMは第６図のハッチングに示すようなパター
ンとされている。なお、第６図は第１図におけるITO膜
からなる第４導電膜d4、カラーフィルタFILおよび遮光
膜BMのみを描いた平面図である。遮光膜BMは光に対する
遮蔽性が高いたとえばアルミニウム膜やクロム膜等で形
成されており、この液晶表示装置ではクロム膜がスパッ
タリングで1300［Å］程度の膜厚に形成される。 したがって、薄膜トランジスタTFT1〜TFT3のｉ型半導
体層ASは上下にある遮光膜BMおよび大き目のゲート電極
GTによってサンドイッチにされ、その部分は外部の自然
光やバックライト光が当たらなくなる。遮光膜BMは第６
図のハッチング部分で示すように、画素の周囲に形成さ
れ、つまり遮光膜BMは格子状に形成され（ブラックマト
リクス）、この格子で１画素の有効表示領域が仕切られ
ている。したがって、各画素の輪郭が遮光膜BMによって
はっきりとし、コントラストが向上する。つまり、遮光
膜BMはｉ型半導体層ASに対する遮光とブラックマトリク
スとの２つの機能をもつ。 なお、バックライトを上部透明ガラス基板SUB2側に取
り付け、下部透明ガラス基板SUB1を観察側（外部露出
側）とすることもできる。 《共通透明画素電極ITO2》 共通透明画素電極ITO2は、下部透明ガラス基板SUB1側
に画素毎に設けられた透明画素電極ITO1bに対向し、液
晶LCの光学的な状態は各画素電極ITO1bと共通透明画素
電極ITO2との間の電位差（電界）に応答して変化する。
この共通透明画素電極ITO2にはコモン電圧Vcomが印加さ
れるように構成されている。コモン電圧Vcomは映像信号
線DLに印加されるロウレベルの駆動電圧Vdminとハイレ
ベルの駆動電圧Vdmaxとの中間電位である。 《カラーフィルタFIL》 カラーフィルタFILはアクリル樹脂等の樹脂材料で形
成される染色基材に染料を着色して構成されている。カ
ラーフィルタFILは画素に対向する位置に各画素毎にド
ット状に形成され（第７図），染め分けられている（第
７図は第3A図の第４導電膜層d4とカラーフィルタFILの
みを描いたもので、Ｒ、Ｇ、Ｂの各カラーフィルターFI
Lはそれぞれ、45°、135°、クロスのハッチを施してあ
る）。カラーフィルタFILは第６図に示すように透明画
素電極ITO1b（E1〜E3）の全てを覆うように大き目に形
成され、遮光膜BMはカラーフィルタFILおよび透明画素
電極ITO1bのエッジ部分と重なるよう透明画素電極ITO1b
の周縁部より内側に形成されている。 カラーフィルタFILは次のように形成することができ
る。まず、上部透明ガラス基板SUB2の表面に染色基材を
形成し、フォトリンググラフィ技術で赤色フィルタ形成
領域以外の染色基材を除去する。この後、染色基材を赤
色染料で染め、固着処理を施し、赤色フィルタＲを形成
する。つぎに、同様な工程を施すことによって、緑色フ
ィルタＧ、青色フィルタＢを順次形成する。 《保護膜PSV2》 保護膜PSV2はカラーフィルタFILを異なる色に染め分
けた染料が液晶LCに漏れることを防止するために設けら
れている。保護膜PSV2はたとえばアクリル樹脂、エポキ
シ樹脂等の透明樹脂材料で形成されている。 《画素配列》 液晶表面部の各画素は、第3A図および第７図に示すよ
うに、走査信号線GLが延在する方向と同一列方向に複数
配置され、画素列X1,X2,X3,X4,…のそれぞれを構成して
いる。各画素列X1,X2,X3,X4,…のそれぞれの画素は、薄
膜トランジスタTFT1〜TFT3および分割透明画素電極E1〜
E3の配置位置を同一に構成している。つまり、奇数画素
列X1,X3,…のそれぞれの画素は、薄膜トランジスタTFT1
〜TFT3の配置位置を左側、分割透明画素電極E1〜E3の配
置位置を右側に構成している。 奇数画素列X1,X3,…のそれぞれの行方向の隣りの偶数
画素列X2,X4,…のそれぞれの画素は、奇数画素列X1,X3,
…のそれぞれの画素を映像信号線DLの延在方向を基準に
して線対称でひっくり返した画素で構成されている。す
なわち、画素列X2,X4,…のそれぞれの画素は、薄膜トラ
ンジスタTFT1〜TFT3の配置位置を右側、透明画素電極E1
〜E3の配置位置を左側に構成している。そして、画素列
X2,X4,…のそれぞれの画素は、画素列X1,X3,…のそれぞ
れの画素に対し、列方向に半画素間隔移動させて（ずら
して）配置されている。つまり、画素列Ｘの各画素間隔
を1.0（1.0ピッチ）とすると、次段の画素列Ｘは、各画
素間隔を1.0とし、前段の画素列Ｘに対して列方向に0.5
画素間隔（0.5ピッチ）ずれている。各画素間を行方向
に延在する映像信号線DLは、各画素列Ｘ間において、半
画素間隔分（0.5ピッチ分）列方向に延在するように構
成されている。 その結果、第７図に示すように、前段の画素列Ｘの所
定色フィルタが形成された画素（たとえば、画素列X3の
赤色フィルタＲが形成された画素）と次段の画素列Ｘの
同一色フィルタが形成された画素（たとえば、画素列X4
の赤色フィルタＲが形成された画素）とが1.5画素間隔
（1.5ピッチ）離隔され、またRGBのカラーフィルタFIL
は三角形配置となる。カラーフィルタFILのRGBの三角形
配置構造は、各色の混色を良くすることができるので、
カラー画像の解像度を向上することができる。 また、映像信号線DLは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したがって、映像信号線DLの
引き回しをなくしその占有面積を低減することができ、
また映像信号線DLの迂回をなくし、多層配線構造を廃止
することができる。 《表示装置全体等価回路》 この液晶表示装置の等価回路を第８図に示す。XiG,Xi
＋1G,…は、緑色フィルタＧが形成される画素に接続さ
れた映像信号線DLである。XiG,Xi＋1B,…は、青色フィ
ルタＢが形成される画素に接続された映像信号線DLであ
る。Xi＋1R,Xi＋2R,…は、赤色フィルタＲが形成される
画素に接続された映像信号線DLである。これらの映像信
号線DLは、映像信号駆動回路で選択される。Yiは第3A図
および第７図に示す画素列X1を選択する走査信号線GLで
ある。同様に、Yi＋1,Yi＋2,…のそれぞれは、画素列X
2,X3,…のそれぞれを選択する走査信号線GLである。こ
れらの走査信号線GLは垂直走査回路に接続されている。 《保持容量素子Caddの構造》 分割透明画素電極E1〜E3のそれぞれは、薄膜トランジ
スタTFTと接続される端部と反対側の端部において、絶
縁膜GI上に形成された透明補助電極ITO1aと重なるよ
う、Ｌ字状に屈折して形成されている。この重ね合わせ
は、第2C図からも明らかなように、分割透明画素電極E1
〜E3のそれぞれを一方の電極PL2とし、透明補助電極ITO
1aを他方の電極PL1とする保持容量素子（静電容量素
子）Caddを構成している。透明補助電極ITO1aは銀ペー
スト材SLを介して共通透明画素電極ITO2（Vcom）に接続
されており、保持容量素子Caddの誘電体膜は、保護膜PS
V1と同一層で構成されている。このように、保持容量素
子Caddの電極PL1、PL2が透明補助電極ITO1a、分割透明
画素電極E1〜E3から構成されているから、保持容量素子
Caddの保持容量を大きくしたとしても、開口率が小さく
なることはないので、画面が明るくなり、しかも透明補
助電極ITO1aは共通透明画素電極ITO2（Vcom）に接続さ
れており、走査信号線GLには接続されていないから、ゲ
ート駆動装置に大きな負荷が作用することがないので、
ゲート駆動電圧を大きくする必要がない。また、透明補
助電極ITO1aが格子状であるから、透明補助電極ITO1aの
抵抗が小さくなるので、保持容量素子Caddの作用が確実
となる。さらに、透明補助電極ITO1aとソース電極SD1、
ドレイン電極SD2を構成する導電膜とを同一の第１導電
膜d1で構成するから、製造工程が簡単であるので、製造
コストが安価であるとともに、保護膜PSV1にスルーホー
ルCONTを設けるときに、保護膜PSV1とともにN+型半導体
層d0が除去されるのを防止することができる。すなわ
ち、N+型半導体層d0上に第１導電膜d1を設けないときに
は、保護膜PSV1とN+型半導体層d0との選択エッチングを
行なうことができないので（保護膜PSV1の窒化シリコン
のエッチング液は非晶質シリコンも溶かしてしまう。選
択比が良くない。）、保護膜PSV1にスルーホールCONTを
設けるときに、保護膜PSV1とともにN+型半導体層d0が除
去されてしまうが、N+型半導体層d0上に第１導電膜d1を
設けたときには、N+型半導体層d0が除去されるのを防止
することができる。また、保持容量素子Caddの誘電体膜
を保護膜PSV1と同一膜で構成するから、製造工程が簡単
であるので、製造コストが安価である。さらに、分割透
明画素電極E1〜E3とソース電極SD1とを保護膜PSV1に設
けられたスルーホールCONTを介して接続して、分割透明
画素電極E1〜E3を保護膜PSV1上に設けているから、分割
透明画素電極E1〜E3と共通透明画素電極ITO2との間に保
護膜PSV1は存在しないから、液晶LCに作用する電界を大
きくすることができるので、言い換えればゲート駆動電
圧を下げることができる。 また、上述のスルーホールCONTの形成は、表示マトリ
クス周辺の外部接続端子部を露出する工程と同時にでき
るので、そのために工程数やフォトマスクの枚数を増や
さなくともよい。 また、ソース電極SD1の第１導電膜d1を画素電極ITO1b
（d4）と同じ透明導電膜で形成しているので、画素電極
ITO1b（d4）とソース電極SD1の第１導電膜d1との間の接
触抵抗が大きくなる問題もない。 すなわち、ソース電極SD1の第１導電膜d1を金属膜で
形成した場合は、その上に透明導電膜からなる画素電極
ITO1b（d4）を形成すると、画素電極ITO1b（d4）とソー
ス電極SD1の第１導電膜d1との接触抵抗が高くなる。 そして、金属膜と透明導電膜との接触抵抗をコントロ
ールするのは困難なので、画素電極とソース電極との接
触抵抗が、画素毎に大きくばらつくと、表示むらを生じ
る。 しかし、本実施例のように、ソース電極SD1の第１導
電膜d1を透明導電膜で形成すれば、画素電極ITO1b（d
4）とソース電極SD1の第１導電膜d1との間の接触抵抗が
高くなることはなく、表示むらを生じる心配がない。 また、ソースおよびドレイン電極を透明導電膜で形成
した場合は、ｉ型半導体層と直接接続するとオーミック
コンタクトが取れなくなる可能性がある。 しかし、本実施例のように、ソース電極SD1の第１導
電膜d1とｉ型半導体層ASとの間に不純物をドープしたN+
型半導体層d0を設けることにより、ソース電極SD1の第
１導電膜d1とｉ型半導体層ASとのオーミックコンタクト
を確実に取ることができる。 また、本実施例では保護膜PSV1とゲート絶縁膜GIとを
シリコンの化合物で形成しているが、第１図および第2B
図に示すように、スルーホールCONTをソース電極SD1の
第１導電膜d1が存在する領域上のみに設けるので、保護
膜PSV1にスルーホールCONTを形成するときに、透明導電
膜からなるソース電極SD1の第１導電膜d1がゲート絶縁
膜GIを保護するので、ゲート絶縁膜GIがスルーホールCO
NTの部分で除去されることがない。 また、ソース電極SD1およびドレイン電極SD2を透明導
電膜で形成した場合は、外部光が薄膜トランジスタのｉ
型半導体層ASに当たり易くなり、薄膜トランジスタの誤
動作の要因になるが、第１図および第2B図に示すよう
に、ソース電極SD1およびドレイン電極SD2の上層にｉ型
半導体層ASを覆う斜交膜BMを設けているので、本実施例
ではソース電極SD1およびドレイン電極SD2を透明導電膜
で形成したことにより外部光の影響は問題ない。 また、第１図および第2B図に示すように、ソース電極
SD1の第１導電膜d1をｉ型半導体層ASが存在しない領域
まで延在し、ソース電極SD1の第１導電膜d1がｉ型半導
体層ASと重ならない部分にも保護膜PSV1のスルーホール
CONTを設けて画素電極ITO1b（d4）とソース電極SD1の第
１導電膜d1とを電気的に接続するので、ｉ型半導体層AS
の領域に制限されずにスルーホールCONTを大きく形成す
ることができ、画素電極ITO1b（d4）とソース電極SD1の
第１導電膜d1とを確実に接続することができる。したが
って、スルーホールCONTの開口不良による画素欠陥をな
くすことができる。 さらに、ソース電極SD1の第１導電膜d1は透明導電膜
からなるので、第１図および第2B図に示すように、スル
ーホールCONTを拡大するためにソース電極SD1の第１導
電膜d1をｉ型半導体層ASが存在しない部分まで延在して
も、画素電極ITO1b（d4）の開口率を低下させることが
ない。 《保持容量素子Caddの等価回路とその動作》 第１図に示される画素の等価回路を第９図に示す。第
９図において、Cgsは薄膜トランジスタTFTのゲート電極
GTとソース電極SD1との間に形成される寄生容量であ
る。寄生容量Cgsの誘電体膜は絶縁膜GIである。Cpixは
透明画素電極ITO1b（PIX）と共通透明画素電極ITO2（CO
M）との間に形成される液晶容量である。液晶容量Cpix
の誘電体膜は液晶LCおよび配向膜ORI1、ORI2である。Vl
cは中点電位である。 保持容量素子Caddは、薄膜トランジスタTFTがスイッ
チングするとき、中点電位（画素電極電位）Vlcに対す
るゲート電位変化ΔVgの影響を低減するように働く。こ
の様子を式で表すと、次式のようになる。 ΔVlc＝｛Cgs/（Cgs＋Cadd＋Cpix）｝×ΔVg ここで、ΔVlcはΔVgによる中点電位の変化分を表わ
す。この変化分ΔVlcは液晶LCに加わる直流成分の原因
となるが、保持容量Caddを大きくすればする程、その値
を小さくすることができる。また、保持容量素子Caddは
放電時間を長くする作用もあり、薄膜トランジスタTFT
がオフした後の映像情報を長く蓄積する。液晶LCに印加
される直流成分の低減は、液晶LCの寿命を向上し、液晶
表示画面の切り替え時に前の画像が残るいわゆる焼き付
きを低減することができる。 前述したように、ゲート電極GTはｉ型半導体層ASを完
全に覆うよう大きくされている分、ソース電極SD1、ド
レイン電極SD2とのオーバラップ面積が増え、したがっ
て寄生容量Cgsが大きくなり、中点電位Vlcはゲート（走
査）信号Vgの影響を受け易くなるという逆効果が生じ
る。しかし、保持容量素子Caddを設けることによりこの
デメリットも解消することができる。 保持容量素子Caddの保持容量は、画素の書込特性か
ら、液晶容量Cpixに対して４〜８倍（４・Cpix＜Cadd＜
８・Cpix）、重ね合わせ容量Cgsに対して８〜32倍（８
・Cgs＜Cadd＜32・Cgs）程度の値に設定する。 つぎに、第10図により第１図〜第９図に示した液晶表
示装置の製造方法について説明する。まず、第10図
（ａ）に示すように、7059ガラス（商品名）からなる下
部透明ガラス基板SUB1上に膜厚が1100［Å］のクロムか
らなる第１導電膜g1をスパッタリングにより設ける。つ
ぎに、第１フォト（フォトレジスト塗布、露光等の写真
処理）を行なったのち、エッチング液として硝酸第２セ
リウムアンモニウム溶液を使用して、第１導電膜g1を選
択的にエッチングすることによって、走査信号線GLの第
１層、ゲート電極GTをパターニングする。つぎに、レジ
ストを剥離液S502（商品名）で除去したのち、O2アッシ
ャーを１分間行なう。つぎに、膜厚が1000［Å］のアル
ミニウム−パラジウム、アルミニウム−シリコン、アル
ミニウム−シリコン−チタン、アルミニウム−シリコン
−銅等からなる第２導電膜g2をスパッタリングにより設
ける。つぎに、第２フォトを行なったのち、エッチング
液としてリン酸と硝酸と酢酸との混酸を使用して、第２
導電膜g2を選択的にエッチングすることにより、走査信
号線GLの第２層をパターニングする。つぎに、ドライエ
ッチング装置にSF6ガスを導入して、シリコン等の残渣
を除去したのち、レジストを除去する。つぎに、第10図
（ｂ）に示すように、プラズマCVD装置にアンモニアガ
ス、シランガス、窒素ガスを導入して、膜厚が3500
［Å］の窒化シリコン膜GIを設け、プラズマCVD装置に
シランガス、水素ガスを導入して、膜厚が2100［Å］の
ｉ型非晶質シリコン膜ASを設けたのち、プラズマCVD装
置に水素ガス、ホスフィンガスを導入して、膜厚が、30
0［Å］のN+シリコン膜d0を連続的に成長させる。つぎ
に、第10図（ｃ）に示すように、第３フォトを行なった
のち、ドライエッチングガスとしてSF6、CCl4を使用し
て、N+型シリコン膜、ｉ型非晶質シリコン膜を選択的に
エッチングすることにより、ｉ型半導体層ASをパターニ
ングする。つぎに、レジストを除去し、第４フォトを行
なったのち、ドライエッチングガスとしてSF6を使用し
て、マトリクス周辺の外部接続端子部（ゲート端子部）
等の窒化シリコン膜を選択的にエッチングすることによ
って、絶縁膜GIをパターニングする。つぎに、第10図
（ｄ）に示すように、レジストを除去したのち、膜厚が
1200［Å］のITO膜からなる第１導電膜d1をスパッタリ
ングにより設ける。つぎに、第５フォトを行なったの
ち、エッチング液として塩酸と硝酸との混酸を使用し
て、第１導電膜d1を選択的にエッチングすることによ
り、ソース電極SD1、ドレイン電極SD2の第１層および透
明補助電極ITO1aをパターニングする。このとき、第10
図（ｄ）に示すように、ソース電極SD1となる第１導電
膜d1を、ゲート絶縁膜GI上でｉ型半導体層ASが存在しな
い領域まで、延在して設ける。つぎに、レジストを除去
する前に、ドライエッチング装置にCCl4、SF6を導入し
て、N+型シリコン膜を選択的にエッチングすることによ
り、N+型半導体層d0をパターニングする。つぎに、第10
図（ｅ）に示すように、レジストを除去したのち、プラ
ズマCVD装置にアンモニアガス、シランガス、窒素ガス
を導入して、膜厚が１［μｍ］の窒化シリコン膜PSV1を
設ける。つぎに、第６フォトを行なったのち、ドライエ
ッチングガスとしてSF6を使用して、窒化シリコン膜を
選択的にエッチングすることによって、保護膜PSV1をパ
ターニングするとともに、保護膜PSV1にスルーホールCO
NTを設ける。このとき、N+型非晶質シリコン層は透明導
電膜d1で保護されているため、エッチングされることは
ない。また、第10図（ｅ）に示すように、ソース電極SD
1となる第１導電膜d1は、ゲート絶縁膜GI上でｉ型半導
体層ASが存在しない領域まで、延在して設けられている
ので、ゲート絶縁膜GI上にスルーホールCONTを設けて
も、透明導電膜からなる第１導電膜d1が設けられた部分
では、窒化シリコン膜からなるゲート絶縁膜GIがエッチ
ングされることがない。 したがって、ｉ型半導体層ASが存在する領域に制限さ
れずにスルーホールCONTを設けることができるので、ス
ルーホールCONTを大きくすることができ、スルーホール
CONTの部分の保護膜PSV1を確実に除去することができ
る。つぎに、第10図（ｆ）に示すように、レジストを除
去したのち、膜厚が1200［Å］のITO膜からなる第４導
電膜d4をスパッタリングにより設ける。つぎに、第７フ
ォトを行なったのち、エッチング液として塩酸と硝酸と
の混酸を使用して、第４導電膜d4を選択的にエッチング
することにより、映像信号線DLの第１層、ソース電極SD
1、ドレイン電極SD2の第２層および透明画素電極ITO1b
をパターニングする。つぎに、第10図（ｇ）に示すよう
に、レジストを除去したのち、膜厚が600［Å］のクロ
ムからなる第２導電膜d2をスパッタリングにより形成す
る。つぎに、第８フォトを行なったのち、エッチング液
として硝酸第２セリウムアンモニウム溶液を使用して、
第２導電膜d2を選択的にエッチングすることにより、映
像信号線DLの第２層、ドレイン電極SD2の第３層をパタ
ーニングする。つぎに、レジストを除去したのち、O2ア
ッシャーを１分間行なう。つぎに、第10図（ｈ）に示す
ように、膜厚が3500［Å］のアルミニウム−パラジウ
ム、アルミニウム−シリコン、アルミニウム−シリコン
−チタン、アルミニウム−シリコン−銅等からなる第３
導電膜d3をスパッタリングにより形成する。つぎに、第
９フォトを行なったのち、エッチング液としてリン酸と
硝酸と酢酸との混酸を使用して、第３導電膜d3を選択的
にエッチングすることにより、映像信号線DLの第３層、
ソース電極SD1の第４層をパターニングする。つぎに、
レジストを除去したのち、O2アッシャーを１分間行な
う。 第11A図はこの発明が適用される他のアクティブ・マ
トリクス方式カラー液晶表示装置の一画素とその周辺を
示す平面図、第11B図は第11A図の一部拡大図である。こ
の液晶表示装置においては、走査信号線GLが第１導電膜
g1のみから構成されている。また、ソース電極SD1、ド
レイン電極SD2は、保護膜PSV1、第１導電膜d1に設けら
れたスルーホールCONTを介してN+型半導体層d0と接続さ
れた第２導電膜d2と、第２導電膜d2上に重ね合わされた
第３導電膜d3、第４導電膜d4とで構成されている。 つぎに、第12図により第11A図、第11B図に示した液晶
表示装置の製造方法について説明する。まず、第12図
（ａ）に示すように、下部透明ガラス基板SUB1上に第１
導電膜g1をスパッタリングにより設ける。つぎに、第１
フォトを行なったのち、第１導電膜g1を選択的にエッチ
ングすることによって、走査信号線GL、ゲート電極GTを
パターニングする。つぎに、第12図（ｂ）に示すよう
に、プラズマCVD装置により窒化シリコン膜、ｉ型非晶
質シリコン膜、N+型シリコン膜を連続して設ける。つぎ
に、第12図（ｃ）に示すように、第２フォトを行なった
のち、N+型シリコン膜、ｉ型非晶質シリコン膜を選択的
にエッチングすることにより、ｉ型半導体層ASをパター
ニングする。つぎに、第３フォトを行なったのち、窒化
シリコン膜を選択的にエッチングすることによって、絶
縁膜GIをパターニングする。つぎに、第12図（ｄ）に示
すように、第１導電膜d1をスパッタリングにより設け
る。つぎに、第４フォトを行なったのち、第１導電膜d1
を選択的にエッチングすることにより、透明補助電極IT
O1aをパターニングするとともに、第１導電膜d1をソー
ス電極SD1、ドレイン電極SD2部に残すようにパターニン
グする。つぎに、レジストを除去する前に、N+型シリコ
ン膜を選択的にエッチングすることにより、N+型半導体
層d0をパターニングする。つぎに、第12図（ｅ）に示す
ように、プラズマCVD装置により窒化シリコン膜を設け
る。つぎに、第５フォトを行なったのち、窒化シリコン
膜を選択的にエッチングすることによって、保護膜PSV1
をパターニングするとともに、保護膜PSV1にスルーホー
ルCONTを設け、さらに保護膜PSV1のパターンをマスクに
して第１導電膜d1を選択的にエッチングすることによっ
て、スルーホール部CONTの第１導電膜d1を除去する。つ
ぎに、第12図（ｆ）に示すように、第２導電膜d2をスパ
ッタリングにより形成する。つぎに、第６フォトを行な
ったのち、第２導電膜d2を選択的にエッチングすること
により、映像信号線DL、ソース電極SD1、ドレイン電極S
D2の第１層をパターニングする。つぎに、第12図（ｇ）
に示すように、第３導電膜d3をスパッタリングにより設
ける。つぎに、第７フォトを行なったのち、第３導電膜
d3を選択的にエッチングすることにより、映像信号線D
L、ソース電極SD1、ドレイン電極SD2の第２層をパター
ニングする。つぎに、第12図（ｈ）に示すように、第４
導電膜d4をスパッタリングにより設ける。つぎに、第８
フォトを行なったのち、第４導電膜d4を選択的にエッチ
ングすることにより、映像信号線DL、ソース電極SD1、
ドレイン電極SD2の第３層および透明画素電極ITO1bをパ
ターニングする。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、この発明は、前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
において種々変更可能であることは勿論である。
クス方式のカラー液晶表示装置にこの発明を適用した実
施例とともに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付し、その繰り返しの説明
は省略する。 第１図はこの発明が適用されるアクティブ・マトリク
ス方式カラー液晶表示装置の一画素とその周辺を示す平
面図、第2A図は第１図の一部拡大図、第2B図は第１図、
第2A図のII B−II B切断線における断面と表示パネルの
シール部付近の断面を示す図、第2C図は第１図のII C−
II C切断線における断面図、第3A図は第１図に示す画素
を複数配置したときの平面図、第3B図は第１図の第１導
電膜d1のみを描いた平面図である。 《画素配置》 第１図に示すように、各画素は隣接する２本の走査信
号線（ゲート信号線または水平信号線）GLとし、隣接す
る２本の映像信号線（ドレイン信号線または垂直信号
線）DLとの交差領域内（４本の信号線で囲まれた領域
内）に配置されている。各画素は薄膜トランジスタTF
T、透明画素電極ITO1bおよび保持容量素子Caddを含む。
走査信号線GLは列方向に延在し、行方向に複数本配置さ
れている。映像信号DLは行方向に延在し、列方向に複数
本配置されている。 《表示部断面全体構造》 第2B図に示すように、液晶LCを基準に下部透明ガラス
基板SUB1側には薄膜トランジスタTFTおよび透明画素電
極ITO1bが形成され、上部透明ガラス基板SUB2側にはカ
ラーフィルタFIL、遮光用ブラックマトリクスパターン
を形成する遮光膜BMが形成されている。下部透明ガラス
基板SUB1はたとえば1.1［mm］程度の厚さで構成されて
いる。 第2B図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板SUB1,SUB2の左側縁部分で外部引
出配線の存在する部分の断面を示しており、右側は透明
ガラス基板SUB1、SUB2の右側縁部分で外部引出配線の存
在しない部分の断面を示している。 第2B図の左側、右側のそれぞれに示すシール材SLは液
晶LCを封止するように構成されており、液晶封入口（図
示していない）を除く透明ガラス基板SUB1、SUB2の縁周
囲全体に沿って形成されている。シール材SLはたとえば
エポキシ樹脂で形成されている。 上部透明ガラス基板SUB2側の共通透明画素電極ITO2
は、少なくと一個所において、銀ペースト材SILによっ
て下部透明ガラス基板SUB1側に形成された外部引出配線
に接続されている。この外部引出配線はゲート電極GT、
ソース電極SD1、ドレイン電極SD2のそれぞれと同一製造
工程で形成される。 配向膜ORI1、ORI2、透明画素電極ITO1b、共通透明画
素電極ITO2、保護膜PSV1、PSV2、絶縁膜GIのそれぞれの
層は、シール材SLの内側に形成される。遮光板POL1、PO
L2はそれぞれ下部透明ガラス基板SUB1、上部透明ガラス
基板SUB2の外側の表面に形成されている。 液晶LCは液晶分子の向きを設定する下部配向膜OR11と
上部配向膜ORI2との間に封入され、シール部SLよってシ
ールされている。 下部配向膜ORI1は下部透明ガラス基板SUB1側の保護膜
PSV1の上部に形成される。 上部透明ガラス基板SUB2の内側（液晶LC側）の表面に
は、遮光膜BM、カラーフィルタFIL、保護膜PSV2、共通
透明画素電極ITO2（COM）および上部配向膜ORI2が順次
積層して設けられている。 この液晶表示装置は下部透明ガラス基板SUB1側、上部
透明ガラス基板SUB2側のそれぞれの層を別々に形成し、
その後上下透明ガラス基板SUB1、SUB2を重ね合わせて、
両者間に液晶LCを封入することによって組み立てられ
る。 《薄膜トランジスタTFT》 薄膜トランジスタTFTは、ゲート電極GTに正のバイア
スを印加すると、ソース−ドレイン間のチャネル抵抗が
小さくなり、バイアスを零にすると、チャネル抵抗は大
きくなるように動作する。 各画素の薄膜トランジスタTFTは、画素内において３
つの（複数）に分割され、薄膜トランジスタ（分割薄膜
トランジスタ）TFT1、TFT2およびTFT3で構成されてい
る。薄膜トランジスタTFT1〜TFT3のそれぞれは実質的に
同一サイズ（チャンネル長と幅が同じ）で構成されてい
る。この分割された薄膜トランジスタTFT1〜TFT3のそれ
ぞれは、主にゲート電極GT、ゲート絶縁膜GI、ｉ型（真
性、intrinsic、導電型決定不純物がドープされていな
い）非晶質シリコン（Si）からなるｉ型半導体層AS、一
対のソース電極SD1およびドレイン電極SD2で構成されて
いる。なお、ソース・ドレインは本来その間のバイアス
極性によって決まり、この液晶表示装置の回路ではその
極性は動作中反転するので、ソース・ドレインは動作中
入れ替わると理解されたい。しかし、以下の説明でも、
便宜上一方をソース、他方をドレインと固定して表現す
る。 《ゲート電極GT》 ゲート電極GTは第４図（第１図の第１導電膜g1、第２
導電膜g2およびｉ型半導体層ASのみを描いた平面図）に
詳細に示すように、走査信号線GLから垂直方向（第１図
および第４図において上方向）に突出する形状で構成さ
れている（Ｔ字形状に分岐されている）。ゲート電極GT
は薄膜トランジスタTFT1〜TFT3のそれぞれの形成領域ま
で突出するように構成されている。薄膜トランジスタTF
T1〜TFT3のそれぞれのゲート電極GTは、一体に（共通ゲ
ート電極として）構成されており、走査信号線GLに連続
して形成されている。ゲート電極GTは、薄膜トランジス
タTFTの形成領域において大きい段差を作らないよう
に、単層の第１導電膜g1で構成する。第１導電膜g1はた
とえばスパッタで形成されたクロム（Cr）膜を用い、10
00［Å］程度の膜厚で形成する。 このゲート電極GTは第１図、第2B図および第４図に示
されているように、ｉ型半導体層ASを完全に覆うよう
（下方からみて）それより大き目に形成される。したが
って、下部透明ガラス基板SUB1の下方に蛍光灯等のバッ
クライトBLを取り付けた場合、この不透明なクロムから
なるゲート電極GTが影となって、ｉ型半導体層ASにはバ
ックライト光が当たらず、光照射による導電現象すなわ
ち薄膜トランジスタTFTのオフ特性劣化は起きにくくな
る。なお，ゲート電極GTの本来の大きさは、ソース電極
SD1とドレイン電極SD2との間をまたがるに最低限必要な
（ゲート電極GTとソース電極SD1、ドレイン電極SD2との
位置合わせ余裕分も含めて）幅を持ち、チャンネル幅Ｗ
を決めるその奥行き長さはソース電極SD1とドレイン電
極SD2との間の距離（チャンネル長）Ｌとの比、すなわ
ち相互コンダクタンスgmを決定するファクタW/Lをいく
つにするかによって決められる。 この液晶表示装置におけるゲート電極GTの大きさはも
ちろん、上述した本来の大きさよりも大きくされる。 なお、ゲート電極GTのゲートおよび遮光の機能面から
だけで考えれば、ゲート電極GTおよび走査信号線GLは単
一の層で一体に形成してもよく、この場合不透明導電材
料としてシリコンを含有させたアルミニウム（Al）、純
アルミニウム、パラジウム（Pd）を含有させたアルミニ
ウム等を選ぶことができる。 《走査信号線GL》 走査信号線GLは第１導電膜g1およびその上部に設けら
れた第２導電膜g2からなる複合膜で構成されている。こ
の走査信号線GLの第１導電膜g1はゲート電極GTの第１導
電膜g1と同一製造工程で形成され、かつ一体に構成され
ている。第２導電膜g2はたとえばスパッタで形成された
アルミニウム膜を用い、1000〜5500［Å］程度の膜厚で
形成する。第２導電膜厚g2は走査信号線GLの抵抗値を低
減し、信号伝達速度の高速化（画素の情報の書込特性向
上）を図ることができるように構成されている。 また、走査信号線GLは第１導電膜g1の幅寸法に比べて
第２導電膜厚g2の幅寸法を小さく構成している。すなわ
ち、走査信号線GLはその側壁の段差形状がゆるやかにな
っている。 《絶縁膜GI》 絶縁膜GIは薄膜トランジスタTFT1〜TFT3のそれぞれの
ゲート絶縁膜として使用される。絶縁膜GIはゲート電極
GTおよび走査信号線GLの上層に形成されている。絶縁膜
GIはたとえばプラズマCVDで形成された窒化シリコン膜
を用い、3000［Å］程度の膜厚で形成する。 《ｉ型半導体層AS》 ｉ型半導体層ASは、第４図に示すように、複数に分割
された薄膜トランジスタTFT1〜TFT3のそれぞれのチャン
ネル形成領域として使用される。ｉ型半導体層ASは非晶
質シリコン膜または多結晶シリコン膜で形成し、約1800
［Å］程度の膜厚で形成する。 このｉ型半導体層ASは、供給ガスの成分を変えてSi3N
4からなるゲート絶縁膜として使用される絶縁膜GIの形
成に連続して、同じプラズマCVD装置で、しかもそのプ
ラズマCVD装置から外部に露出することなく形成され
る。また、オーミックコンタクト用のＰのドープしたN+
型半導体層d0（第2B図）も同様に連続して約400［Å］
の厚さに形成される。しかる後、下部透明ガラス基板SU
B1はCVD装置から外に取り出され、写真処理技術によ
り、N+型半導体層d0およびｉ型半導体層ASは第１図、第
2B図および第４図に示すように独立した島状にパターニ
ングされる。 ｉ型半導体層ASは、第１図および第４図に詳細に示す
ように、走査信号線GLと映像信号線DLとの交差部（クロ
スオーバ部）の両者間にも設けられている。この交差部
のｉ型半導体層ASは交差部における走査信号線GLと映像
信号線DLとの短絡を低減するように構成されている。 《保護膜PSV1》 薄膜トランジスタTFT上には保護膜PSV1が設けられて
いる。保護膜PSV1は主に薄膜トランジスタTFTを湿気等
から保護するために形成されており、透明性が高くしか
も耐湿性の良いものを使用する。保護膜PSV1はたとえば
プラズマCVD装置で形成した酸化シリコン膜や窒化シリ
コン膜で形成されており、8000［Å］程度の膜厚で形成
する。 《ソース電極SD1、ドレイン電極SD2》 複数に分割された薄膜トランジスタTFT1〜TFT3のそれ
ぞれのソース電極SD1とドレイン電極SD2とは、第１図、
第2A図、第2B図および第５図（第１図の第２導電膜d2〜
第４導電膜d4のみを描いた平面図）で詳細に示すよう
に、ｉ型半導体層AS上にそれぞれ離隔して設けられてい
る。 ソース電極SD1は、N+型半導体層d0に接触した第１導
電膜d1と、保護膜PSV1に設けられたスルーホールCONTを
介して第１導電膜d1と接続された第４導電膜d4とで構成
されており、ドレイン電極SD2は，第１導電膜d1と、保
護膜PSV1に設けられたスルーホールCONTを介して第１導
電膜d1と接続された第４導電膜d4と、第４導電膜d4上に
重ね合わされた第２導電膜d2、第３導電膜d3とで構成さ
れている。 第１導電膜d1、第４導電膜d4はスパッタリングで形成
された透明導電膜（Induim−Tin−Oxide ITO:ネサ膜）
からなり、1000〜2000［Å］の膜厚（この液晶表示装置
では、1200［Å］程度の膜厚）で形成される。この第１
導電膜d1はソース電極SD1、ドレイン電極SD2を構成する
とともに、第3B図にも示すような格子状の透明補助電極
ITO1aを構成しており、第４導電膜d4はソース電極SD1、
ドレイン電極SD2および映像信号線DLを構成するととも
に、透明画素電極ITO1bを構成している。また、第２導
電膜d2はスパッタで形成したクロム膜を用い、500〜100
0［Å］の膜厚（この液晶表示装置では、600［Å］程度
の膜厚）で形成する。クロム膜は膜厚を厚く形成すると
ストレスが大きくなるので、2000［Å］程度の膜厚を越
えない範囲で形成する。なお、第２導電膜d2としては、
クロム膜の他に高融点金属（Mo、Ti、Ta、Ｗ）膜、高融
点金属シリサイド（MoSi2、TiSi2、TaSi2、WSi2）膜で
形成してもよい。さらに、第３導電膜d3はスパッタリン
グで形成されたアルミニウムからなり、3000〜5500
［Å］の膜厚（この液晶表示装置では、3500［Å］程度
の膜厚）に形成される。アルミニウム膜はクロム膜に比
べてストレスが小さく、厚い膜厚に形成することが可能
で、ドレイン電極SD2および映像信号線DLの抵抗値を低
減するように構成されている。第３導電膜d3としてはア
ルミニウム膜の他にシリコンや銅（Cu）を添加物として
含有させたアルミニウム膜で形成してもよい。 第１導電膜d1を写真処理でパターニングした後、同じ
写真処理用マスクを用いて、あるいは第１導電膜d1をマ
スクとして、N+型半導体層d0が除去される。つまり、ｉ
型半導体層AS上に残っていたN+型半導体層d0は第１導電
膜d1以外の部分がセルフアラインで除去される。このと
き、N+型半導体層d0はその厚さ分に全て除去されるよう
にエッチされるので、ｉ型半導体層ASも若干その表面部
分でエッチされるが、その程度はエッチ時間で制御すれ
ばよい。 ソース電極SD1は透明画素電極ITO1bに接続されてい
る。ソース電極SD1は、ｉ型半導体層ASの段差形状（第
１導電膜g1の膜厚、N+型半導体層d0の膜厚およびｉ型半
導体層ASの膜厚を加算した膜厚に相当する段差）に沿っ
て構成されている。 《透明画素電極ITO1b》 透明画素電極ITO1bは各画素毎に設けられており、液
晶表示部の画素電極の一方を構成する。透明画素電極IT
O1bは画素の複数に分割された薄膜トランジスタTFT1〜T
FT3のそれぞれに対応して３つの分割透明画素電極E1、E
2、E3に分割されている。分割透明画素電極E1〜E3は各
々薄膜トランジスタTFTのソース電極SD1に接続されてい
る。 分割透明画素電極E1〜E3のそれぞれは実質的に同一面
積となるようにパターニングされている。 このように、１画素の薄膜トランジスタTFTを複数の
薄膜トランジスタTFT1〜TFT3に分割し、この複数に分割
された薄膜トランジスタTFT1〜TFT3のそれぞれに分割透
明画素電極E1〜E3のそれぞれを接続することにより、分
割された一部分（たとえば、薄膜トランジスタTFT1）が
点欠陥になっても、画素全体でみれば点欠陥でなくなる
（薄膜トランジスタTFT2および薄膜トランジスタTFT3が
欠陥でない）ので、点欠陥の確率を低減することがで
き、また欠陥を見にくくすることができる。 また、分割透明画素電極E1〜E3のそれぞれを実質的に
同一面積で構成することにより、分割透明画素電極E1〜
E3のそれぞれと共通透明画素電極ITO2とで構成されるそ
れぞれの液晶容量Cpixを均一にすることができる。 《遮光膜BM》 上部透明ガラス基板SUB2側には、外部光（第2B図では
上方からの光）がチャネル形成領域として使用されるｉ
型半導体層ASに入射されないように、遮蔽膜BMが設けら
れ、遮蔽膜BMは第６図のハッチングに示すようなパター
ンとされている。なお、第６図は第１図におけるITO膜
からなる第４導電膜d4、カラーフィルタFILおよび遮光
膜BMのみを描いた平面図である。遮光膜BMは光に対する
遮蔽性が高いたとえばアルミニウム膜やクロム膜等で形
成されており、この液晶表示装置ではクロム膜がスパッ
タリングで1300［Å］程度の膜厚に形成される。 したがって、薄膜トランジスタTFT1〜TFT3のｉ型半導
体層ASは上下にある遮光膜BMおよび大き目のゲート電極
GTによってサンドイッチにされ、その部分は外部の自然
光やバックライト光が当たらなくなる。遮光膜BMは第６
図のハッチング部分で示すように、画素の周囲に形成さ
れ、つまり遮光膜BMは格子状に形成され（ブラックマト
リクス）、この格子で１画素の有効表示領域が仕切られ
ている。したがって、各画素の輪郭が遮光膜BMによって
はっきりとし、コントラストが向上する。つまり、遮光
膜BMはｉ型半導体層ASに対する遮光とブラックマトリク
スとの２つの機能をもつ。 なお、バックライトを上部透明ガラス基板SUB2側に取
り付け、下部透明ガラス基板SUB1を観察側（外部露出
側）とすることもできる。 《共通透明画素電極ITO2》 共通透明画素電極ITO2は、下部透明ガラス基板SUB1側
に画素毎に設けられた透明画素電極ITO1bに対向し、液
晶LCの光学的な状態は各画素電極ITO1bと共通透明画素
電極ITO2との間の電位差（電界）に応答して変化する。
この共通透明画素電極ITO2にはコモン電圧Vcomが印加さ
れるように構成されている。コモン電圧Vcomは映像信号
線DLに印加されるロウレベルの駆動電圧Vdminとハイレ
ベルの駆動電圧Vdmaxとの中間電位である。 《カラーフィルタFIL》 カラーフィルタFILはアクリル樹脂等の樹脂材料で形
成される染色基材に染料を着色して構成されている。カ
ラーフィルタFILは画素に対向する位置に各画素毎にド
ット状に形成され（第７図），染め分けられている（第
７図は第3A図の第４導電膜層d4とカラーフィルタFILの
みを描いたもので、Ｒ、Ｇ、Ｂの各カラーフィルターFI
Lはそれぞれ、45°、135°、クロスのハッチを施してあ
る）。カラーフィルタFILは第６図に示すように透明画
素電極ITO1b（E1〜E3）の全てを覆うように大き目に形
成され、遮光膜BMはカラーフィルタFILおよび透明画素
電極ITO1bのエッジ部分と重なるよう透明画素電極ITO1b
の周縁部より内側に形成されている。 カラーフィルタFILは次のように形成することができ
る。まず、上部透明ガラス基板SUB2の表面に染色基材を
形成し、フォトリンググラフィ技術で赤色フィルタ形成
領域以外の染色基材を除去する。この後、染色基材を赤
色染料で染め、固着処理を施し、赤色フィルタＲを形成
する。つぎに、同様な工程を施すことによって、緑色フ
ィルタＧ、青色フィルタＢを順次形成する。 《保護膜PSV2》 保護膜PSV2はカラーフィルタFILを異なる色に染め分
けた染料が液晶LCに漏れることを防止するために設けら
れている。保護膜PSV2はたとえばアクリル樹脂、エポキ
シ樹脂等の透明樹脂材料で形成されている。 《画素配列》 液晶表面部の各画素は、第3A図および第７図に示すよ
うに、走査信号線GLが延在する方向と同一列方向に複数
配置され、画素列X1,X2,X3,X4,…のそれぞれを構成して
いる。各画素列X1,X2,X3,X4,…のそれぞれの画素は、薄
膜トランジスタTFT1〜TFT3および分割透明画素電極E1〜
E3の配置位置を同一に構成している。つまり、奇数画素
列X1,X3,…のそれぞれの画素は、薄膜トランジスタTFT1
〜TFT3の配置位置を左側、分割透明画素電極E1〜E3の配
置位置を右側に構成している。 奇数画素列X1,X3,…のそれぞれの行方向の隣りの偶数
画素列X2,X4,…のそれぞれの画素は、奇数画素列X1,X3,
…のそれぞれの画素を映像信号線DLの延在方向を基準に
して線対称でひっくり返した画素で構成されている。す
なわち、画素列X2,X4,…のそれぞれの画素は、薄膜トラ
ンジスタTFT1〜TFT3の配置位置を右側、透明画素電極E1
〜E3の配置位置を左側に構成している。そして、画素列
X2,X4,…のそれぞれの画素は、画素列X1,X3,…のそれぞ
れの画素に対し、列方向に半画素間隔移動させて（ずら
して）配置されている。つまり、画素列Ｘの各画素間隔
を1.0（1.0ピッチ）とすると、次段の画素列Ｘは、各画
素間隔を1.0とし、前段の画素列Ｘに対して列方向に0.5
画素間隔（0.5ピッチ）ずれている。各画素間を行方向
に延在する映像信号線DLは、各画素列Ｘ間において、半
画素間隔分（0.5ピッチ分）列方向に延在するように構
成されている。 その結果、第７図に示すように、前段の画素列Ｘの所
定色フィルタが形成された画素（たとえば、画素列X3の
赤色フィルタＲが形成された画素）と次段の画素列Ｘの
同一色フィルタが形成された画素（たとえば、画素列X4
の赤色フィルタＲが形成された画素）とが1.5画素間隔
（1.5ピッチ）離隔され、またRGBのカラーフィルタFIL
は三角形配置となる。カラーフィルタFILのRGBの三角形
配置構造は、各色の混色を良くすることができるので、
カラー画像の解像度を向上することができる。 また、映像信号線DLは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したがって、映像信号線DLの
引き回しをなくしその占有面積を低減することができ、
また映像信号線DLの迂回をなくし、多層配線構造を廃止
することができる。 《表示装置全体等価回路》 この液晶表示装置の等価回路を第８図に示す。XiG,Xi
＋1G,…は、緑色フィルタＧが形成される画素に接続さ
れた映像信号線DLである。XiG,Xi＋1B,…は、青色フィ
ルタＢが形成される画素に接続された映像信号線DLであ
る。Xi＋1R,Xi＋2R,…は、赤色フィルタＲが形成される
画素に接続された映像信号線DLである。これらの映像信
号線DLは、映像信号駆動回路で選択される。Yiは第3A図
および第７図に示す画素列X1を選択する走査信号線GLで
ある。同様に、Yi＋1,Yi＋2,…のそれぞれは、画素列X
2,X3,…のそれぞれを選択する走査信号線GLである。こ
れらの走査信号線GLは垂直走査回路に接続されている。 《保持容量素子Caddの構造》 分割透明画素電極E1〜E3のそれぞれは、薄膜トランジ
スタTFTと接続される端部と反対側の端部において、絶
縁膜GI上に形成された透明補助電極ITO1aと重なるよ
う、Ｌ字状に屈折して形成されている。この重ね合わせ
は、第2C図からも明らかなように、分割透明画素電極E1
〜E3のそれぞれを一方の電極PL2とし、透明補助電極ITO
1aを他方の電極PL1とする保持容量素子（静電容量素
子）Caddを構成している。透明補助電極ITO1aは銀ペー
スト材SLを介して共通透明画素電極ITO2（Vcom）に接続
されており、保持容量素子Caddの誘電体膜は、保護膜PS
V1と同一層で構成されている。このように、保持容量素
子Caddの電極PL1、PL2が透明補助電極ITO1a、分割透明
画素電極E1〜E3から構成されているから、保持容量素子
Caddの保持容量を大きくしたとしても、開口率が小さく
なることはないので、画面が明るくなり、しかも透明補
助電極ITO1aは共通透明画素電極ITO2（Vcom）に接続さ
れており、走査信号線GLには接続されていないから、ゲ
ート駆動装置に大きな負荷が作用することがないので、
ゲート駆動電圧を大きくする必要がない。また、透明補
助電極ITO1aが格子状であるから、透明補助電極ITO1aの
抵抗が小さくなるので、保持容量素子Caddの作用が確実
となる。さらに、透明補助電極ITO1aとソース電極SD1、
ドレイン電極SD2を構成する導電膜とを同一の第１導電
膜d1で構成するから、製造工程が簡単であるので、製造
コストが安価であるとともに、保護膜PSV1にスルーホー
ルCONTを設けるときに、保護膜PSV1とともにN+型半導体
層d0が除去されるのを防止することができる。すなわ
ち、N+型半導体層d0上に第１導電膜d1を設けないときに
は、保護膜PSV1とN+型半導体層d0との選択エッチングを
行なうことができないので（保護膜PSV1の窒化シリコン
のエッチング液は非晶質シリコンも溶かしてしまう。選
択比が良くない。）、保護膜PSV1にスルーホールCONTを
設けるときに、保護膜PSV1とともにN+型半導体層d0が除
去されてしまうが、N+型半導体層d0上に第１導電膜d1を
設けたときには、N+型半導体層d0が除去されるのを防止
することができる。また、保持容量素子Caddの誘電体膜
を保護膜PSV1と同一膜で構成するから、製造工程が簡単
であるので、製造コストが安価である。さらに、分割透
明画素電極E1〜E3とソース電極SD1とを保護膜PSV1に設
けられたスルーホールCONTを介して接続して、分割透明
画素電極E1〜E3を保護膜PSV1上に設けているから、分割
透明画素電極E1〜E3と共通透明画素電極ITO2との間に保
護膜PSV1は存在しないから、液晶LCに作用する電界を大
きくすることができるので、言い換えればゲート駆動電
圧を下げることができる。 また、上述のスルーホールCONTの形成は、表示マトリ
クス周辺の外部接続端子部を露出する工程と同時にでき
るので、そのために工程数やフォトマスクの枚数を増や
さなくともよい。 また、ソース電極SD1の第１導電膜d1を画素電極ITO1b
（d4）と同じ透明導電膜で形成しているので、画素電極
ITO1b（d4）とソース電極SD1の第１導電膜d1との間の接
触抵抗が大きくなる問題もない。 すなわち、ソース電極SD1の第１導電膜d1を金属膜で
形成した場合は、その上に透明導電膜からなる画素電極
ITO1b（d4）を形成すると、画素電極ITO1b（d4）とソー
ス電極SD1の第１導電膜d1との接触抵抗が高くなる。 そして、金属膜と透明導電膜との接触抵抗をコントロ
ールするのは困難なので、画素電極とソース電極との接
触抵抗が、画素毎に大きくばらつくと、表示むらを生じ
る。 しかし、本実施例のように、ソース電極SD1の第１導
電膜d1を透明導電膜で形成すれば、画素電極ITO1b（d
4）とソース電極SD1の第１導電膜d1との間の接触抵抗が
高くなることはなく、表示むらを生じる心配がない。 また、ソースおよびドレイン電極を透明導電膜で形成
した場合は、ｉ型半導体層と直接接続するとオーミック
コンタクトが取れなくなる可能性がある。 しかし、本実施例のように、ソース電極SD1の第１導
電膜d1とｉ型半導体層ASとの間に不純物をドープしたN+
型半導体層d0を設けることにより、ソース電極SD1の第
１導電膜d1とｉ型半導体層ASとのオーミックコンタクト
を確実に取ることができる。 また、本実施例では保護膜PSV1とゲート絶縁膜GIとを
シリコンの化合物で形成しているが、第１図および第2B
図に示すように、スルーホールCONTをソース電極SD1の
第１導電膜d1が存在する領域上のみに設けるので、保護
膜PSV1にスルーホールCONTを形成するときに、透明導電
膜からなるソース電極SD1の第１導電膜d1がゲート絶縁
膜GIを保護するので、ゲート絶縁膜GIがスルーホールCO
NTの部分で除去されることがない。 また、ソース電極SD1およびドレイン電極SD2を透明導
電膜で形成した場合は、外部光が薄膜トランジスタのｉ
型半導体層ASに当たり易くなり、薄膜トランジスタの誤
動作の要因になるが、第１図および第2B図に示すよう
に、ソース電極SD1およびドレイン電極SD2の上層にｉ型
半導体層ASを覆う斜交膜BMを設けているので、本実施例
ではソース電極SD1およびドレイン電極SD2を透明導電膜
で形成したことにより外部光の影響は問題ない。 また、第１図および第2B図に示すように、ソース電極
SD1の第１導電膜d1をｉ型半導体層ASが存在しない領域
まで延在し、ソース電極SD1の第１導電膜d1がｉ型半導
体層ASと重ならない部分にも保護膜PSV1のスルーホール
CONTを設けて画素電極ITO1b（d4）とソース電極SD1の第
１導電膜d1とを電気的に接続するので、ｉ型半導体層AS
の領域に制限されずにスルーホールCONTを大きく形成す
ることができ、画素電極ITO1b（d4）とソース電極SD1の
第１導電膜d1とを確実に接続することができる。したが
って、スルーホールCONTの開口不良による画素欠陥をな
くすことができる。 さらに、ソース電極SD1の第１導電膜d1は透明導電膜
からなるので、第１図および第2B図に示すように、スル
ーホールCONTを拡大するためにソース電極SD1の第１導
電膜d1をｉ型半導体層ASが存在しない部分まで延在して
も、画素電極ITO1b（d4）の開口率を低下させることが
ない。 《保持容量素子Caddの等価回路とその動作》 第１図に示される画素の等価回路を第９図に示す。第
９図において、Cgsは薄膜トランジスタTFTのゲート電極
GTとソース電極SD1との間に形成される寄生容量であ
る。寄生容量Cgsの誘電体膜は絶縁膜GIである。Cpixは
透明画素電極ITO1b（PIX）と共通透明画素電極ITO2（CO
M）との間に形成される液晶容量である。液晶容量Cpix
の誘電体膜は液晶LCおよび配向膜ORI1、ORI2である。Vl
cは中点電位である。 保持容量素子Caddは、薄膜トランジスタTFTがスイッ
チングするとき、中点電位（画素電極電位）Vlcに対す
るゲート電位変化ΔVgの影響を低減するように働く。こ
の様子を式で表すと、次式のようになる。 ΔVlc＝｛Cgs/（Cgs＋Cadd＋Cpix）｝×ΔVg ここで、ΔVlcはΔVgによる中点電位の変化分を表わ
す。この変化分ΔVlcは液晶LCに加わる直流成分の原因
となるが、保持容量Caddを大きくすればする程、その値
を小さくすることができる。また、保持容量素子Caddは
放電時間を長くする作用もあり、薄膜トランジスタTFT
がオフした後の映像情報を長く蓄積する。液晶LCに印加
される直流成分の低減は、液晶LCの寿命を向上し、液晶
表示画面の切り替え時に前の画像が残るいわゆる焼き付
きを低減することができる。 前述したように、ゲート電極GTはｉ型半導体層ASを完
全に覆うよう大きくされている分、ソース電極SD1、ド
レイン電極SD2とのオーバラップ面積が増え、したがっ
て寄生容量Cgsが大きくなり、中点電位Vlcはゲート（走
査）信号Vgの影響を受け易くなるという逆効果が生じ
る。しかし、保持容量素子Caddを設けることによりこの
デメリットも解消することができる。 保持容量素子Caddの保持容量は、画素の書込特性か
ら、液晶容量Cpixに対して４〜８倍（４・Cpix＜Cadd＜
８・Cpix）、重ね合わせ容量Cgsに対して８〜32倍（８
・Cgs＜Cadd＜32・Cgs）程度の値に設定する。 つぎに、第10図により第１図〜第９図に示した液晶表
示装置の製造方法について説明する。まず、第10図
（ａ）に示すように、7059ガラス（商品名）からなる下
部透明ガラス基板SUB1上に膜厚が1100［Å］のクロムか
らなる第１導電膜g1をスパッタリングにより設ける。つ
ぎに、第１フォト（フォトレジスト塗布、露光等の写真
処理）を行なったのち、エッチング液として硝酸第２セ
リウムアンモニウム溶液を使用して、第１導電膜g1を選
択的にエッチングすることによって、走査信号線GLの第
１層、ゲート電極GTをパターニングする。つぎに、レジ
ストを剥離液S502（商品名）で除去したのち、O2アッシ
ャーを１分間行なう。つぎに、膜厚が1000［Å］のアル
ミニウム−パラジウム、アルミニウム−シリコン、アル
ミニウム−シリコン−チタン、アルミニウム−シリコン
−銅等からなる第２導電膜g2をスパッタリングにより設
ける。つぎに、第２フォトを行なったのち、エッチング
液としてリン酸と硝酸と酢酸との混酸を使用して、第２
導電膜g2を選択的にエッチングすることにより、走査信
号線GLの第２層をパターニングする。つぎに、ドライエ
ッチング装置にSF6ガスを導入して、シリコン等の残渣
を除去したのち、レジストを除去する。つぎに、第10図
（ｂ）に示すように、プラズマCVD装置にアンモニアガ
ス、シランガス、窒素ガスを導入して、膜厚が3500
［Å］の窒化シリコン膜GIを設け、プラズマCVD装置に
シランガス、水素ガスを導入して、膜厚が2100［Å］の
ｉ型非晶質シリコン膜ASを設けたのち、プラズマCVD装
置に水素ガス、ホスフィンガスを導入して、膜厚が、30
0［Å］のN+シリコン膜d0を連続的に成長させる。つぎ
に、第10図（ｃ）に示すように、第３フォトを行なった
のち、ドライエッチングガスとしてSF6、CCl4を使用し
て、N+型シリコン膜、ｉ型非晶質シリコン膜を選択的に
エッチングすることにより、ｉ型半導体層ASをパターニ
ングする。つぎに、レジストを除去し、第４フォトを行
なったのち、ドライエッチングガスとしてSF6を使用し
て、マトリクス周辺の外部接続端子部（ゲート端子部）
等の窒化シリコン膜を選択的にエッチングすることによ
って、絶縁膜GIをパターニングする。つぎに、第10図
（ｄ）に示すように、レジストを除去したのち、膜厚が
1200［Å］のITO膜からなる第１導電膜d1をスパッタリ
ングにより設ける。つぎに、第５フォトを行なったの
ち、エッチング液として塩酸と硝酸との混酸を使用し
て、第１導電膜d1を選択的にエッチングすることによ
り、ソース電極SD1、ドレイン電極SD2の第１層および透
明補助電極ITO1aをパターニングする。このとき、第10
図（ｄ）に示すように、ソース電極SD1となる第１導電
膜d1を、ゲート絶縁膜GI上でｉ型半導体層ASが存在しな
い領域まで、延在して設ける。つぎに、レジストを除去
する前に、ドライエッチング装置にCCl4、SF6を導入し
て、N+型シリコン膜を選択的にエッチングすることによ
り、N+型半導体層d0をパターニングする。つぎに、第10
図（ｅ）に示すように、レジストを除去したのち、プラ
ズマCVD装置にアンモニアガス、シランガス、窒素ガス
を導入して、膜厚が１［μｍ］の窒化シリコン膜PSV1を
設ける。つぎに、第６フォトを行なったのち、ドライエ
ッチングガスとしてSF6を使用して、窒化シリコン膜を
選択的にエッチングすることによって、保護膜PSV1をパ
ターニングするとともに、保護膜PSV1にスルーホールCO
NTを設ける。このとき、N+型非晶質シリコン層は透明導
電膜d1で保護されているため、エッチングされることは
ない。また、第10図（ｅ）に示すように、ソース電極SD
1となる第１導電膜d1は、ゲート絶縁膜GI上でｉ型半導
体層ASが存在しない領域まで、延在して設けられている
ので、ゲート絶縁膜GI上にスルーホールCONTを設けて
も、透明導電膜からなる第１導電膜d1が設けられた部分
では、窒化シリコン膜からなるゲート絶縁膜GIがエッチ
ングされることがない。 したがって、ｉ型半導体層ASが存在する領域に制限さ
れずにスルーホールCONTを設けることができるので、ス
ルーホールCONTを大きくすることができ、スルーホール
CONTの部分の保護膜PSV1を確実に除去することができ
る。つぎに、第10図（ｆ）に示すように、レジストを除
去したのち、膜厚が1200［Å］のITO膜からなる第４導
電膜d4をスパッタリングにより設ける。つぎに、第７フ
ォトを行なったのち、エッチング液として塩酸と硝酸と
の混酸を使用して、第４導電膜d4を選択的にエッチング
することにより、映像信号線DLの第１層、ソース電極SD
1、ドレイン電極SD2の第２層および透明画素電極ITO1b
をパターニングする。つぎに、第10図（ｇ）に示すよう
に、レジストを除去したのち、膜厚が600［Å］のクロ
ムからなる第２導電膜d2をスパッタリングにより形成す
る。つぎに、第８フォトを行なったのち、エッチング液
として硝酸第２セリウムアンモニウム溶液を使用して、
第２導電膜d2を選択的にエッチングすることにより、映
像信号線DLの第２層、ドレイン電極SD2の第３層をパタ
ーニングする。つぎに、レジストを除去したのち、O2ア
ッシャーを１分間行なう。つぎに、第10図（ｈ）に示す
ように、膜厚が3500［Å］のアルミニウム−パラジウ
ム、アルミニウム−シリコン、アルミニウム−シリコン
−チタン、アルミニウム−シリコン−銅等からなる第３
導電膜d3をスパッタリングにより形成する。つぎに、第
９フォトを行なったのち、エッチング液としてリン酸と
硝酸と酢酸との混酸を使用して、第３導電膜d3を選択的
にエッチングすることにより、映像信号線DLの第３層、
ソース電極SD1の第４層をパターニングする。つぎに、
レジストを除去したのち、O2アッシャーを１分間行な
う。 第11A図はこの発明が適用される他のアクティブ・マ
トリクス方式カラー液晶表示装置の一画素とその周辺を
示す平面図、第11B図は第11A図の一部拡大図である。こ
の液晶表示装置においては、走査信号線GLが第１導電膜
g1のみから構成されている。また、ソース電極SD1、ド
レイン電極SD2は、保護膜PSV1、第１導電膜d1に設けら
れたスルーホールCONTを介してN+型半導体層d0と接続さ
れた第２導電膜d2と、第２導電膜d2上に重ね合わされた
第３導電膜d3、第４導電膜d4とで構成されている。 つぎに、第12図により第11A図、第11B図に示した液晶
表示装置の製造方法について説明する。まず、第12図
（ａ）に示すように、下部透明ガラス基板SUB1上に第１
導電膜g1をスパッタリングにより設ける。つぎに、第１
フォトを行なったのち、第１導電膜g1を選択的にエッチ
ングすることによって、走査信号線GL、ゲート電極GTを
パターニングする。つぎに、第12図（ｂ）に示すよう
に、プラズマCVD装置により窒化シリコン膜、ｉ型非晶
質シリコン膜、N+型シリコン膜を連続して設ける。つぎ
に、第12図（ｃ）に示すように、第２フォトを行なった
のち、N+型シリコン膜、ｉ型非晶質シリコン膜を選択的
にエッチングすることにより、ｉ型半導体層ASをパター
ニングする。つぎに、第３フォトを行なったのち、窒化
シリコン膜を選択的にエッチングすることによって、絶
縁膜GIをパターニングする。つぎに、第12図（ｄ）に示
すように、第１導電膜d1をスパッタリングにより設け
る。つぎに、第４フォトを行なったのち、第１導電膜d1
を選択的にエッチングすることにより、透明補助電極IT
O1aをパターニングするとともに、第１導電膜d1をソー
ス電極SD1、ドレイン電極SD2部に残すようにパターニン
グする。つぎに、レジストを除去する前に、N+型シリコ
ン膜を選択的にエッチングすることにより、N+型半導体
層d0をパターニングする。つぎに、第12図（ｅ）に示す
ように、プラズマCVD装置により窒化シリコン膜を設け
る。つぎに、第５フォトを行なったのち、窒化シリコン
膜を選択的にエッチングすることによって、保護膜PSV1
をパターニングするとともに、保護膜PSV1にスルーホー
ルCONTを設け、さらに保護膜PSV1のパターンをマスクに
して第１導電膜d1を選択的にエッチングすることによっ
て、スルーホール部CONTの第１導電膜d1を除去する。つ
ぎに、第12図（ｆ）に示すように、第２導電膜d2をスパ
ッタリングにより形成する。つぎに、第６フォトを行な
ったのち、第２導電膜d2を選択的にエッチングすること
により、映像信号線DL、ソース電極SD1、ドレイン電極S
D2の第１層をパターニングする。つぎに、第12図（ｇ）
に示すように、第３導電膜d3をスパッタリングにより設
ける。つぎに、第７フォトを行なったのち、第３導電膜
d3を選択的にエッチングすることにより、映像信号線D
L、ソース電極SD1、ドレイン電極SD2の第２層をパター
ニングする。つぎに、第12図（ｈ）に示すように、第４
導電膜d4をスパッタリングにより設ける。つぎに、第８
フォトを行なったのち、第４導電膜d4を選択的にエッチ
ングすることにより、映像信号線DL、ソース電極SD1、
ドレイン電極SD2の第３層および透明画素電極ITO1bをパ
ターニングする。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、この発明は、前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
において種々変更可能であることは勿論である。
以上説明したように、この発明によって提供される液
晶表示装置においては、画素電極を保護膜上に設けるこ
とができるので、画素電極が発生する電界を大きくする
ことができる。 したがって、液晶表示装置の駆動を容易にすることが
できる。 このように、この発明の効果は顕著である。
晶表示装置においては、画素電極を保護膜上に設けるこ
とができるので、画素電極が発生する電界を大きくする
ことができる。 したがって、液晶表示装置の駆動を容易にすることが
できる。 このように、この発明の効果は顕著である。
第１図はこの発明が適用されるアクティブ・マトリクス
方式のカラー液晶表示装置の液晶表示部の一画素を示す
要部平面図、第2A図は第１図の一部拡大図、第2B図は第
１図、第2A図のIIB−IIB切断線で切った部分とシール部
周辺部の断面図、第2C図は第１図のIIC−IIC切断線にお
ける断面図、第3A図は第１図に示す画素を複数配置した
液晶表示部の要部平面図、第3B図は第１図の第１導電膜
d1のみを描いた平面図、第４図〜第６図は第１図に示す
画素の所定の層のみを描いた平面図、第７図は第3A図に
示す画素電極層とカラーフィルタ層のみを描いた要部平
面図、第８図はアクティブ・マトリクス方式のカラー液
晶表示装置の液晶表示部を示す等価回路図、第９図は第
１図に記載される画素の等価回路図、第10図は第１図〜
第９図に示した液晶表示装置の製造方法の説明図、第11
A図はこの発明が適用される他のアクティブ・マトリク
ス方式のカラー液晶表示装置の液晶表示部の一画素を示
す要部平面図、第11B図は第11A図の一部拡大図、第12図
は第11A図、第11B図に示した液晶表示装置の製造方法の
説明図（第11A図、第11B図の12T−12T断面、第11A図の1
2C−12C断面）である。 SUB…透明ガラス基板 GL…走査信号線 DL…映像信号線 GI…絶縁膜 GT…ゲート電極 AS…ｉ型半導体層 SD…ソース電極またはドレイン電極 PSV…保護膜 BM…遮光膜 LC…液晶 TFT…薄膜トランジスタ ITO…透明画素電極 ｇ、ｄ…導電膜 Cadd…保持容量素子 Cgs…寄生容量 Cpix…液晶容量
方式のカラー液晶表示装置の液晶表示部の一画素を示す
要部平面図、第2A図は第１図の一部拡大図、第2B図は第
１図、第2A図のIIB−IIB切断線で切った部分とシール部
周辺部の断面図、第2C図は第１図のIIC−IIC切断線にお
ける断面図、第3A図は第１図に示す画素を複数配置した
液晶表示部の要部平面図、第3B図は第１図の第１導電膜
d1のみを描いた平面図、第４図〜第６図は第１図に示す
画素の所定の層のみを描いた平面図、第７図は第3A図に
示す画素電極層とカラーフィルタ層のみを描いた要部平
面図、第８図はアクティブ・マトリクス方式のカラー液
晶表示装置の液晶表示部を示す等価回路図、第９図は第
１図に記載される画素の等価回路図、第10図は第１図〜
第９図に示した液晶表示装置の製造方法の説明図、第11
A図はこの発明が適用される他のアクティブ・マトリク
ス方式のカラー液晶表示装置の液晶表示部の一画素を示
す要部平面図、第11B図は第11A図の一部拡大図、第12図
は第11A図、第11B図に示した液晶表示装置の製造方法の
説明図（第11A図、第11B図の12T−12T断面、第11A図の1
2C−12C断面）である。 SUB…透明ガラス基板 GL…走査信号線 DL…映像信号線 GI…絶縁膜 GT…ゲート電極 AS…ｉ型半導体層 SD…ソース電極またはドレイン電極 PSV…保護膜 BM…遮光膜 LC…液晶 TFT…薄膜トランジスタ ITO…透明画素電極 ｇ、ｄ…導電膜 Cadd…保持容量素子 Cgs…寄生容量 Cpix…液晶容量
Claims (3)
- 【請求項１】絶縁性の基板上に形成された薄膜トランジ
スタのゲート電極と、 上記ゲート電極の上に形成された上記薄膜トランジスタ
のゲート絶縁膜と、 上記ゲート絶縁膜の上に形成された上記薄膜トランジス
タの半導体層と、 上記ゲート絶縁膜および上記半導体層の上に形成された
上記薄膜トランジスタのソースおよびドレイン電極と、 上記ソースおよいドレイン電極上に形成されるととも
に、上記ソースおよびドレイン電極以外の上記ゲート絶
縁膜上に形成された保護絶縁膜と、 上記保護絶縁膜上に形成された透明導電膜からなる画素
電極とを有し、 上記ソースおよびドレイン電極の一方の電極上の上記保
護絶縁膜にスルーホールを設け、該スルーホールを介し
て、上記一方の電極と上記画素電極とを電気的に接続す
るとともに、 上記画素電極および上記一方の電極は透明導電膜からな
ることを特徴とする液晶表示装置。 - 【請求項２】上記半導体層と上記一方の電極との間に、
不純物をドープした半導体からなる、オーミックコンタ
クト層を設けたことを特徴とする請求項１記載の液晶表
示装置。 - 【請求項３】ガラス基板上に形成された第１電極と、 上記第１電極を覆う第１絶縁膜と、 上記第１絶縁膜の上に形成された薄膜トランジスタの半
導体層と、 上記半導体層の上で間隔を設けて対向する第２および第
３電極と、 上記第２および第３電極上に形成されるとともに、上記
第２および第３電極以外の上記第１絶縁膜上に形成され
た第２絶縁膜と、 上記第２絶縁膜上に形成された第１画素電極と、 上記第１画素電極の上に設けられた液晶層と、 上記液晶層の上に設けられた透明な第２画素電極とを有
し、 上記第２電極は、上記第２絶縁膜に設けられた開口部を
介して、上記第１画素電極と電気的に接続し、 上記第１画素電極および上記第２電極は透明導電膜から
なり、 上記液晶層よりも上層に、上記半導体層を遮光する遮光
膜を設けたことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14294489A JP2851305B2 (ja) | 1989-06-07 | 1989-06-07 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14294489A JP2851305B2 (ja) | 1989-06-07 | 1989-06-07 | 液晶表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9333098A Division JP2968252B2 (ja) | 1998-04-06 | 1998-04-06 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH039328A JPH039328A (ja) | 1991-01-17 |
| JP2851305B2 true JP2851305B2 (ja) | 1999-01-27 |
Family
ID=15327280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14294489A Expired - Fee Related JP2851305B2 (ja) | 1989-06-07 | 1989-06-07 | 液晶表示装置 |
Country Status (1)
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|---|---|
| JP (1) | JP2851305B2 (ja) |
Families Citing this family (2)
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|---|---|---|---|---|
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Family Cites Families (3)
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|---|---|---|---|---|
| JPS5922029A (ja) * | 1982-07-28 | 1984-02-04 | Matsushita Electric Ind Co Ltd | マトリクス表示パネルの製造方法 |
| JP2592463B2 (ja) * | 1987-09-17 | 1997-03-19 | カシオ計算機株式会社 | 薄膜トランジスタパネル |
| JPH01113731A (ja) * | 1987-10-27 | 1989-05-02 | Hitachi Ltd | 薄膜半導体装置の製造方法 |
-
1989
- 1989-06-07 JP JP14294489A patent/JP2851305B2/ja not_active Expired - Fee Related
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|---|---|
| JPH039328A (ja) | 1991-01-17 |
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