JPH09230373A - 液晶表示パネルおよびその製造方法 - Google Patents
液晶表示パネルおよびその製造方法Info
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- JPH09230373A JPH09230373A JP3186596A JP3186596A JPH09230373A JP H09230373 A JPH09230373 A JP H09230373A JP 3186596 A JP3186596 A JP 3186596A JP 3186596 A JP3186596 A JP 3186596A JP H09230373 A JPH09230373 A JP H09230373A
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Abstract
(57)【要約】
【課題】 選択エッチングの際の残存物による電気的短
絡等を防止する。 【解決手段】 透明基板上に形成された、ゲートライ
ン、このゲートラインと絶縁膜を介して交差して形成さ
れたデータライン、前記ゲートラインの一部領域にて前
記絶縁膜をゲート絶縁膜とする薄膜トランジスタ、この
薄膜トランジスタを介して前記データラインからの映像
信号が供給される画素電極を少なくとも備える液晶表示
パネルにおいて、データラインと画素電極との間の半導
体を形成した後に、前記絶縁膜あるいは透明基板上で少
なくとも２回以上のエッチング除去がなされる工程を備
える。
絡等を防止する。 【解決手段】 透明基板上に形成された、ゲートライ
ン、このゲートラインと絶縁膜を介して交差して形成さ
れたデータライン、前記ゲートラインの一部領域にて前
記絶縁膜をゲート絶縁膜とする薄膜トランジスタ、この
薄膜トランジスタを介して前記データラインからの映像
信号が供給される画素電極を少なくとも備える液晶表示
パネルにおいて、データラインと画素電極との間の半導
体を形成した後に、前記絶縁膜あるいは透明基板上で少
なくとも２回以上のエッチング除去がなされる工程を備
える。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示パネルお
よびその製造方法に係り、いわゆるアクティブマトリッ
クス型と称される液晶表示パネルおよびその製造方法に
関する。
よびその製造方法に係り、いわゆるアクティブマトリッ
クス型と称される液晶表示パネルおよびその製造方法に
関する。
【０００２】
【従来の技術】アクティブマトリックス型液晶表示パネ
ルは、液晶層を介して互いに対向配置される透明基板の
うち、一方の透明基板の液晶側の面に、そのｘ方向に延
在しかつｙ方向に並設されるゲートラインと、これらゲ
ートラインに絶縁されてｙ方向に延在しかつｘ方向に並
設されるデータラインとが形成され、これら各ラインで
囲まれた領域において単位画素領域を構成し、この各画
素領域にそれぞれスイッチング素子および画素電極（透
明電極）が備えられている。
ルは、液晶層を介して互いに対向配置される透明基板の
うち、一方の透明基板の液晶側の面に、そのｘ方向に延
在しかつｙ方向に並設されるゲートラインと、これらゲ
ートラインに絶縁されてｙ方向に延在しかつｘ方向に並
設されるデータラインとが形成され、これら各ラインで
囲まれた領域において単位画素領域を構成し、この各画
素領域にそれぞれスイッチング素子および画素電極（透
明電極）が備えられている。
【０００３】これら各画素領域の画素電極は、ゲートラ
インからの走査信号（電圧）の供給によってオンされる
スイッチング素子を介してデータラインからの映像信号
（電圧）が供給され、これにより、対向する側の透明基
板に形成された共通電極（透明電極）との間に電界を生
じせしめ、この電界によって、画素電極と共通電極との
間に介在された液晶層の光透過を変調させるようにして
いる。
インからの走査信号（電圧）の供給によってオンされる
スイッチング素子を介してデータラインからの映像信号
（電圧）が供給され、これにより、対向する側の透明基
板に形成された共通電極（透明電極）との間に電界を生
じせしめ、この電界によって、画素電極と共通電極との
間に介在された液晶層の光透過を変調させるようにして
いる。
【０００４】そして、これらゲートライン、データライ
ン、スイッチング素子、および画素電極等は、異なる材
料層をそれぞれフォトリソグラフィ技術を用いた選択エ
ッチング方法によって所定のパターンに形成して順次積
層させることによって形成されるようになっている。
ン、スイッチング素子、および画素電極等は、異なる材
料層をそれぞれフォトリソグラフィ技術を用いた選択エ
ッチング方法によって所定のパターンに形成して順次積
層させることによって形成されるようになっている。
【０００５】なお、このような液晶表示パネルは、たと
えば特開昭６２−３２６５１号公報に詳述されている。
えば特開昭６２−３２６５１号公報に詳述されている。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな液晶表示パネルにおいて、そのスイッチング素子を
備える側の透明基板（以下、ＴＦＴ基板と称す）は、６
回以上のフォトリソグラィ工程を経て完成するのが通常
であり、製造工程の増大をもたらすことが指摘されてい
た。
うな液晶表示パネルにおいて、そのスイッチング素子を
備える側の透明基板（以下、ＴＦＴ基板と称す）は、６
回以上のフォトリソグラィ工程を経て完成するのが通常
であり、製造工程の増大をもたらすことが指摘されてい
た。
【０００７】また、このようにフォトリソグラフィ工程
が多いことによって、選択エッチングの際の不要な残存
物が基板上に付着し、その残存物が導電性の材料であっ
た場合に配線間の電気的短絡を引き起こすという問題が
あった。
が多いことによって、選択エッチングの際の不要な残存
物が基板上に付着し、その残存物が導電性の材料であっ
た場合に配線間の電気的短絡を引き起こすという問題が
あった。
【０００８】さらに、データラインおよび画素電極とが
同層にあり、これらをそれぞれフォトリソグラフィ技術
で形成した場合に、そのマスクずれによって、データラ
インと画素電極との間が所定距離に離間されず、距離が
短くなった部分においてこれらの間の寄生容量が増加し
て表示品質を低下させてしまうという問題があった。
同層にあり、これらをそれぞれフォトリソグラフィ技術
で形成した場合に、そのマスクずれによって、データラ
インと画素電極との間が所定距離に離間されず、距離が
短くなった部分においてこれらの間の寄生容量が増加し
て表示品質を低下させてしまうという問題があった。
【０００９】本発明は、このような事情に基づいてなさ
れたものであり、その目的は製造工数の低減を図った液
晶表示パネルの製造方法を提供することにある。
れたものであり、その目的は製造工数の低減を図った液
晶表示パネルの製造方法を提供することにある。
【００１０】また、本発明の他の目的は、選択エッチン
グの際の不要な残存物による電気的短絡等を防止できる
液晶表示パネルの製造方法を提供することにある。
グの際の不要な残存物による電気的短絡等を防止できる
液晶表示パネルの製造方法を提供することにある。
【００１１】さらに、本発明の他の目的は、表示品質の
向上を図った液晶表示パネルを提供することにある。
向上を図った液晶表示パネルを提供することにある。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、透明基板上に形成された、ゲー
トライン、このゲートラインと絶縁膜を介して交差して
形成されたデータライン、前記ゲートラインの一部領域
にて前記絶縁膜をゲート絶縁膜とする薄膜トランジス
タ、この薄膜トランジスタを介して前記データラインか
らの映像信号が供給される画素電極を少なくとも備える
液晶表示パネルの製造方法において、データラインと画
素電極との間の半導体を形成した後に、前記絶縁膜ある
いは透明基板上で少なくとも２回以上のエッチング除去
がなされる工程を備えることを特徴とするものである。
トライン、このゲートラインと絶縁膜を介して交差して
形成されたデータライン、前記ゲートラインの一部領域
にて前記絶縁膜をゲート絶縁膜とする薄膜トランジス
タ、この薄膜トランジスタを介して前記データラインか
らの映像信号が供給される画素電極を少なくとも備える
液晶表示パネルの製造方法において、データラインと画
素電極との間の半導体を形成した後に、前記絶縁膜ある
いは透明基板上で少なくとも２回以上のエッチング除去
がなされる工程を備えることを特徴とするものである。
【００１４】このような構成によれば、データラインと
画素電極の間隙に半導体層やデータラインを構成金属が
残ることがなくなることから、点欠陥歩留まりが向上す
るようになる。
画素電極の間隙に半導体層やデータラインを構成金属が
残ることがなくなることから、点欠陥歩留まりが向上す
るようになる。
【００１５】
【発明の実施の形態】以下、本発明による液晶表示パネ
ルおよびその製造方法の各実施例について説明する。
ルおよびその製造方法の各実施例について説明する。
【００１６】実施例１．まず、図３は本発明による液晶
表示パネルの一実施例を示す断面図である。
表示パネルの一実施例を示す断面図である。
【００１７】同図において、液晶表示パネルは、互いに
対向配置されるいわゆるＴＦＴ基板ＴＦＴＳＵＢと対向
基板ＯＰＳＵＢとを外囲器とし、このＴＦＴ基板ＴＦＴ
ＳＵＢと対向基板ＯＰＳＵＢとの間に液晶ＬＣが介在さ
れている。
対向配置されるいわゆるＴＦＴ基板ＴＦＴＳＵＢと対向
基板ＯＰＳＵＢとを外囲器とし、このＴＦＴ基板ＴＦＴ
ＳＵＢと対向基板ＯＰＳＵＢとの間に液晶ＬＣが介在さ
れている。
【００１８】ＴＦＴ基板ＴＦＴＳＵＢの液晶ＬＣ側の面
には、薄膜トランジスタＴＦＴ、画素電極ＩＴＯ１、お
よびゲートラインＧＬ、データラインＤＬ等が形成さ
れ、また、対向基板ＯＰＳＵＢの液晶ＬＣ側の面には、
共通電極ＩＴＯ２、カラーフィルタＦＩＬ、ブラックマ
トリックスＢＭが形成されている。
には、薄膜トランジスタＴＦＴ、画素電極ＩＴＯ１、お
よびゲートラインＧＬ、データラインＤＬ等が形成さ
れ、また、対向基板ＯＰＳＵＢの液晶ＬＣ側の面には、
共通電極ＩＴＯ２、カラーフィルタＦＩＬ、ブラックマ
トリックスＢＭが形成されている。
【００１９】同図では明らかにされていないが、その単
位画素（カラー表示では隣接する３つの単位画素によっ
て一画素が構成される）において、その薄膜トランジス
タＴＦＴがゲートラインＧＬからの走査信号によってオ
ンされ、このオンされた薄膜トランジスタを介してデー
タラインからの映像信号が画素電極ＩＴＯに供給され、
この画素電極ＩＴＯ１と共通電極ＩＴＯ２との間にそれ
らに印加される電圧に応じた電界を生じせしめる。
位画素（カラー表示では隣接する３つの単位画素によっ
て一画素が構成される）において、その薄膜トランジス
タＴＦＴがゲートラインＧＬからの走査信号によってオ
ンされ、このオンされた薄膜トランジスタを介してデー
タラインからの映像信号が画素電極ＩＴＯに供給され、
この画素電極ＩＴＯ１と共通電極ＩＴＯ２との間にそれ
らに印加される電圧に応じた電界を生じせしめる。
【００２０】これによって、画素電極ＩＴＯ１と共通電
極ＩＴＯ２との間の液晶ＬＣが変調し、その光透過率が
変化するようになる。
極ＩＴＯ２との間の液晶ＬＣが変調し、その光透過率が
変化するようになる。
【００２１】そして、たとえばＴＦＴ基板ＴＦＴＳＵＢ
の外側に配置されている図示しないバックライトからの
光が前記液晶ＬＣおよびカラーフィルタＦＩＬを介し
て、対向基板ＯＰＳＵＢの外側、すなわち表示観察側に
透過するようになっている。
の外側に配置されている図示しないバックライトからの
光が前記液晶ＬＣおよびカラーフィルタＦＩＬを介し
て、対向基板ＯＰＳＵＢの外側、すなわち表示観察側に
透過するようになっている。
【００２２】以下、上述した各構成部材を順次それぞれ
説明する。
説明する。
【００２３】〔ＴＦＴ基板ＴＦＴＳＵＢ〕図１は、ＴＦ
Ｔ基板ＴＦＴＳＵＢの液晶ＬＣ側から観た単位画素とそ
の周辺の領域の平面パターンを示す図である。同図の２
−２線における断面図を図２に、３−３線における断面
図を図３に、４−４線における断面図を図４に、それぞ
れ示している。
Ｔ基板ＴＦＴＳＵＢの液晶ＬＣ側から観た単位画素とそ
の周辺の領域の平面パターンを示す図である。同図の２
−２線における断面図を図２に、３−３線における断面
図を図３に、４−４線における断面図を図４に、それぞ
れ示している。
【００２４】各図において、まず、ＴＦＴ基板ＴＦＴＳ
ＵＢの液晶ＬＣ側の面には互いに平行に離間された複数
のゲートラインＧＬと、これらゲートラインＧＬと交差
（絶縁されている）して互いに平行に離間された複数の
データラインＤＬとが形成されている。
ＵＢの液晶ＬＣ側の面には互いに平行に離間された複数
のゲートラインＧＬと、これらゲートラインＧＬと交差
（絶縁されている）して互いに平行に離間された複数の
データラインＤＬとが形成されている。
【００２５】互いに隣接する２本のゲートラインＧＬと
やはり互いに隣接する２本のデータラインＤＬとで囲ま
れた領域によってそれぞれ画素領域が形成され、これら
各画素領域には、それぞれその領域のほぼ全域にわたっ
て画素電極ＩＴＯ１が形成されている。
やはり互いに隣接する２本のデータラインＤＬとで囲ま
れた領域によってそれぞれ画素領域が形成され、これら
各画素領域には、それぞれその領域のほぼ全域にわたっ
て画素電極ＩＴＯ１が形成されている。
【００２６】スイッチング素子として機能する薄膜トラ
ンジスタＴＦＴ（図中破線に示す）は、各画素電極ＩＴ
Ｏ１毎に対応してゲートラインＧＬ上に形成され、その
ソース電極ＳＤ１が画素電極ＩＴＯ１に接続されてい
る。
ンジスタＴＦＴ（図中破線に示す）は、各画素電極ＩＴ
Ｏ１毎に対応してゲートラインＧＬ上に形成され、その
ソース電極ＳＤ１が画素電極ＩＴＯ１に接続されてい
る。
【００２７】ゲートラインＧＬに供給される走査信号
（電圧）は、該ゲートラインＧＬの一部領域で構成され
る薄膜トランジスタＴＦＴのケート電極に印加されて該
薄膜トランジスタＴＦＴがＯＮ状態となり、この時デー
タラインＤＬに供給された画像信号がソース電極ＳＤ１
を介して画素電極ＩＴＯ１に書き込まれるようになって
いる。
（電圧）は、該ゲートラインＧＬの一部領域で構成され
る薄膜トランジスタＴＦＴのケート電極に印加されて該
薄膜トランジスタＴＦＴがＯＮ状態となり、この時デー
タラインＤＬに供給された画像信号がソース電極ＳＤ１
を介して画素電極ＩＴＯ１に書き込まれるようになって
いる。
【００２８】〔膜膜トランジスタＴＦＴ〕図２に示すよ
うに、透明ガラス基板ＳＵＢ１上にはゲートラインＧＬ
が形成され、その一部の表面に絶縁膜ＧＩ、半導体層Ａ
Ｓなどが形成され薄膜トランジスタＴＦＴが構成され
る。薄膜トランジスタＴＦＴは、たとえばゲートライン
ＧＬ上にバイアス電圧を印加すると、ソース−ドレイン
（データラインＤＬ）間のチャンネル抵抗が小さくな
り、バイアス電圧をゼロにすると、チャンネル抵抗は大
きくなるように動作するようになっている。
うに、透明ガラス基板ＳＵＢ１上にはゲートラインＧＬ
が形成され、その一部の表面に絶縁膜ＧＩ、半導体層Ａ
Ｓなどが形成され薄膜トランジスタＴＦＴが構成され
る。薄膜トランジスタＴＦＴは、たとえばゲートライン
ＧＬ上にバイアス電圧を印加すると、ソース−ドレイン
（データラインＤＬ）間のチャンネル抵抗が小さくな
り、バイアス電圧をゼロにすると、チャンネル抵抗は大
きくなるように動作するようになっている。
【００２９】ゲートラインＧＬの一領域であるゲート電
極上に窒化シリコンからなるゲート絶縁膜ＧＩを設け、
その上に意図的に不純物を添加していない非晶質シリコ
ンからなるｉ型半導体層ＡＳおよび不純物を添加した非
晶質シリコンからなるＮ型半導体層ｄ０を形成する。さ
らに、その上にソース電極ＳＤ１、ドレイン電極（デー
タラインＤＬがその役目をはたし、以下特に明記しない
限り、ドレイン電極はデータラインＤＬとする）を形成
し、薄膜トランジスタＴＦＴとしている。
極上に窒化シリコンからなるゲート絶縁膜ＧＩを設け、
その上に意図的に不純物を添加していない非晶質シリコ
ンからなるｉ型半導体層ＡＳおよび不純物を添加した非
晶質シリコンからなるＮ型半導体層ｄ０を形成する。さ
らに、その上にソース電極ＳＤ１、ドレイン電極（デー
タラインＤＬがその役目をはたし、以下特に明記しない
限り、ドレイン電極はデータラインＤＬとする）を形成
し、薄膜トランジスタＴＦＴとしている。
【００３０】ゲート絶縁膜ＧＩとしては、たとえばプラ
ズマＣＶＤによって形成された窒化シリコンが選択さ
れ、２０００〜５０００Åの厚さ（本実施例では３５０
０Å程度）に形成されている。
ズマＣＶＤによって形成された窒化シリコンが選択さ
れ、２０００〜５０００Åの厚さ（本実施例では３５０
０Å程度）に形成されている。
【００３１】ｉ型半導体層ＡＳは、５００〜２５００Å
の厚さ（本実施例では２０００Å程度）で形成されてい
る。Ｎ型半導体層ｄ０はｉ型半導体層ＡＳとオーミック
コンタクトを形成するために設けられ、リン（Ｐ）をド
ープした非晶質シリコン半導体層で形成されている。
の厚さ（本実施例では２０００Å程度）で形成されてい
る。Ｎ型半導体層ｄ０はｉ型半導体層ＡＳとオーミック
コンタクトを形成するために設けられ、リン（Ｐ）をド
ープした非晶質シリコン半導体層で形成されている。
【００３２】なお、本実施例の液晶表示パネルでは、便
宜上一方をソース電極、他方をドレイン電極と固定して
呼ぶことにする。ソース電極、ドレイン電極の称呼は本
来その間のバイアスの特性によって決められるが、動作
中にその極性が反転し、ソース電極、ドレイン電極が入
れ替わってしまうからである。
宜上一方をソース電極、他方をドレイン電極と固定して
呼ぶことにする。ソース電極、ドレイン電極の称呼は本
来その間のバイアスの特性によって決められるが、動作
中にその極性が反転し、ソース電極、ドレイン電極が入
れ替わってしまうからである。
【００３３】〔ソース電極〕ソース電極ＳＤ１はＮ型半
導体層ｄ０およびガラス基板ＳＵＢ１上に形成され、第
１導電層ｄ１、第２導電層ｄ２の積層膜により構成され
ている。第１導電層ｄ１は厚さ１０００〜２０００Å
（本実施例では１２００Å程度）のクロム（Ｃｒ）膜、
第２導電層ｄ２は酸化インジウム錫（Indium-Tin-Oxid
e:ITO）などの透明導電膜ＩＴＯ１でそれぞれ形成され
る。
導体層ｄ０およびガラス基板ＳＵＢ１上に形成され、第
１導電層ｄ１、第２導電層ｄ２の積層膜により構成され
ている。第１導電層ｄ１は厚さ１０００〜２０００Å
（本実施例では１２００Å程度）のクロム（Ｃｒ）膜、
第２導電層ｄ２は酸化インジウム錫（Indium-Tin-Oxid
e:ITO）などの透明導電膜ＩＴＯ１でそれぞれ形成され
る。
【００３４】第１導電膜は、Ｃｒ以外の高融点金属（Ｔ
ｉ、Ｔａ、Ｗ、Ｍｏ）で形成されてもよいし、さらに
は、これらの金属の合金で形成されてもよい。
ｉ、Ｔａ、Ｗ、Ｍｏ）で形成されてもよいし、さらに
は、これらの金属の合金で形成されてもよい。
【００３５】前記ソース電極ＳＤ１は、図１に示すよう
に、隣接するゲートラインＧＬおよび隣接するデータラ
インＤＬに囲まれた一画素領域の内側に形成されたゲー
ト絶縁膜ＧＩの開口部の内部に延在するように形成され
ている。したがって、その断面構成は、図２に示すよう
に、ソース電極ＳＤ１を形成する第１導電膜ｄ１および
その上層の第２導電膜ｄ２は、画素領域内で、少なくと
もその一部はガラス基板ＳＵＢ１上に形成されている。
に、隣接するゲートラインＧＬおよび隣接するデータラ
インＤＬに囲まれた一画素領域の内側に形成されたゲー
ト絶縁膜ＧＩの開口部の内部に延在するように形成され
ている。したがって、その断面構成は、図２に示すよう
に、ソース電極ＳＤ１を形成する第１導電膜ｄ１および
その上層の第２導電膜ｄ２は、画素領域内で、少なくと
もその一部はガラス基板ＳＵＢ１上に形成されている。
【００３６】このようなゲート絶縁膜ＧＩの開口部は、
一般的なコンタクトホールの形状をもっているが、明ら
かに上記ホールとは異なる作用をもっている。コンタク
トホールは、通常、このホールの下部の導電膜と絶縁膜
ＧＩ上部の導電膜との接続の目的に使用されるが、本実
施例ではソース電極ＳＤ１のパターン端部が絶縁性の透
明ガラス基板ＳＵＢ１上に接触している。
一般的なコンタクトホールの形状をもっているが、明ら
かに上記ホールとは異なる作用をもっている。コンタク
トホールは、通常、このホールの下部の導電膜と絶縁膜
ＧＩ上部の導電膜との接続の目的に使用されるが、本実
施例ではソース電極ＳＤ１のパターン端部が絶縁性の透
明ガラス基板ＳＵＢ１上に接触している。
【００３７】〔画素電極〕画素電極ＩＴＯ１は透明導電
膜で形成され、薄膜トランジスタＴＦＴのソース電極Ｓ
Ｄ１に接続され、このソース電極ＳＤ１を構成する第２
導電膜ｄ２と一体的に形成されている。透明導電膜はＩ
ＴＯのスパッタリング膜によって形成され、その厚さは
３００〜３０００Å（本実施例では１４００Å程度）で
ある。
膜で形成され、薄膜トランジスタＴＦＴのソース電極Ｓ
Ｄ１に接続され、このソース電極ＳＤ１を構成する第２
導電膜ｄ２と一体的に形成されている。透明導電膜はＩ
ＴＯのスパッタリング膜によって形成され、その厚さは
３００〜３０００Å（本実施例では１４００Å程度）で
ある。
【００３８】〔ゲートラインＧＬ〕図２に示すように、
ゲートラインＧＬは、単層の導電膜ｇ１で形成されてい
る。導電膜ｇ１としては厚さ６００〜１５００Å（本実
施例では１２００Å程度）のスパッタリングで形成され
たクロム（Ｃｒ）膜が用いられる。これも、第１導電膜
ｄ１と同様に他の高融点金属あるいはそれらの合金であ
ってもよい。
ゲートラインＧＬは、単層の導電膜ｇ１で形成されてい
る。導電膜ｇ１としては厚さ６００〜１５００Å（本実
施例では１２００Å程度）のスパッタリングで形成され
たクロム（Ｃｒ）膜が用いられる。これも、第１導電膜
ｄ１と同様に他の高融点金属あるいはそれらの合金であ
ってもよい。
【００３９】〔データラインＤｌ〕図３に示すように、
データラインＤＬは、透明ガラス基板ＳＵＢ１上に第１
導電膜ｄ１、さらに第２導電膜ｄ２である透明導電膜の
ほぼ同一平面パターンを有する積層構造となっている。
図１の平面形状における本実施例の一つの特徴は、ゲー
ト絶縁膜ＧＩとデータラインＤＬの関係にあり、これが
点欠陥不良を低減させる効果を奏している。
データラインＤＬは、透明ガラス基板ＳＵＢ１上に第１
導電膜ｄ１、さらに第２導電膜ｄ２である透明導電膜の
ほぼ同一平面パターンを有する積層構造となっている。
図１の平面形状における本実施例の一つの特徴は、ゲー
ト絶縁膜ＧＩとデータラインＤＬの関係にあり、これが
点欠陥不良を低減させる効果を奏している。
【００４０】すなわち、点欠陥不良の原因としては、特
にデータラインＤＬと画素電極ＩＴＯ１との間の電気的
ショートが大半を占める。これは、ゲートラインＧＬは
図２の断面図に示すように、ゲート絶縁膜ＧＩで被覆さ
れているため、ショートの原因となる半導体（ｄ０、Ａ
Ｓ）、透明画素電極ＩＴＯ１、データラインＤＬを構成
する第１導電膜ｄ１が絶縁分離され、ゲートラインＧＬ
と画素電極ＩＴＯ１がショートしないのに対して、デー
タラインＤＬと画素電極ＩＴＯ１は図３に示すように、
同一平面上形成されているためショートが発生しやす
い。
にデータラインＤＬと画素電極ＩＴＯ１との間の電気的
ショートが大半を占める。これは、ゲートラインＧＬは
図２の断面図に示すように、ゲート絶縁膜ＧＩで被覆さ
れているため、ショートの原因となる半導体（ｄ０、Ａ
Ｓ）、透明画素電極ＩＴＯ１、データラインＤＬを構成
する第１導電膜ｄ１が絶縁分離され、ゲートラインＧＬ
と画素電極ＩＴＯ１がショートしないのに対して、デー
タラインＤＬと画素電極ＩＴＯ１は図３に示すように、
同一平面上形成されているためショートが発生しやす
い。
【００４１】本実施例は、このような点欠陥不良の解析
結果をもとに生み出されたものである。異物解析を行っ
た結果、データラインＤＬと画素電極ＩＴＯ１のショー
トは、フォトレジスト工程におけるゴミ等のパーチクル
がレジスト上に付着し、露光工程において、いわゆるフ
ォトマスクの働きをして、これがデータラインＤＬと画
素電極ＩＴＯをショートさせるものである。しかし、こ
のゴミおよびゴミの下部にあるレジストはエッチング後
のレジスト除去工程でほとんど除去され、最終的な表示
パネルにおいては、レジストとその下部にある前述のシ
ョートの原因となる導電物のみが、データラインＤＬと
透明電極ＩＴＯ１をショートしていた。
結果をもとに生み出されたものである。異物解析を行っ
た結果、データラインＤＬと画素電極ＩＴＯ１のショー
トは、フォトレジスト工程におけるゴミ等のパーチクル
がレジスト上に付着し、露光工程において、いわゆるフ
ォトマスクの働きをして、これがデータラインＤＬと画
素電極ＩＴＯをショートさせるものである。しかし、こ
のゴミおよびゴミの下部にあるレジストはエッチング後
のレジスト除去工程でほとんど除去され、最終的な表示
パネルにおいては、レジストとその下部にある前述のシ
ョートの原因となる導電物のみが、データラインＤＬと
透明電極ＩＴＯ１をショートしていた。
【００４２】このことより、少なくとも、データライン
ＤＬと画素電極ＩＴＯ１の間隙となるＬＳ領域（図１参
照）において、一度成膜した前述の半導体（ｄ０、Ａ
Ｓ）あるいは第１導電膜ｄ１を、ＬＳ領域において、異
なるフォトレジストパターンでエッチングおよびレジス
ト除去を２回以上行うことで、成膜後の一回目のフォト
レジストパターン形成、エッチング、レジスト剥離の一
連の工程で、該ＬＳ領域においてレジスト残りが原因で
導電物がショートしたとしても、前述の２回目のエッチ
ングで完全除去されて点欠陥が生じなくなる。
ＤＬと画素電極ＩＴＯ１の間隙となるＬＳ領域（図１参
照）において、一度成膜した前述の半導体（ｄ０、Ａ
Ｓ）あるいは第１導電膜ｄ１を、ＬＳ領域において、異
なるフォトレジストパターンでエッチングおよびレジス
ト除去を２回以上行うことで、成膜後の一回目のフォト
レジストパターン形成、エッチング、レジスト剥離の一
連の工程で、該ＬＳ領域においてレジスト残りが原因で
導電物がショートしたとしても、前述の２回目のエッチ
ングで完全除去されて点欠陥が生じなくなる。
【００４３】上記効果を得るためには、たとえば、半導
体（ｄ０、ＡＳ）の一回目のフォトエッチング工程を行
う平面パターンが少なくともＬＳ領域に残さず除去する
パターンである必要がある。そうでなければ、２回フォ
トエッチングしても点欠陥は低減できない。
体（ｄ０、ＡＳ）の一回目のフォトエッチング工程を行
う平面パターンが少なくともＬＳ領域に残さず除去する
パターンである必要がある。そうでなければ、２回フォ
トエッチングしても点欠陥は低減できない。
【００４４】このような観点から、図１のゲート絶縁膜
ＧＩのパターンは隣合うゲートラインＧＬ間をゲートラ
インＧＬにほぼ平行な平面パターンで構成し、ゲート絶
縁膜ＧＩの開口部が形成され、データラインＤＬ下部の
半導体とゲート絶縁膜ＧＩを主領域を除去するパターン
となっている。製造方法は後述するが、半導体とゲート
絶縁膜ＧＩは同じパターンで一度フォトエッチングさ
れ、再度データラインＤＬの材料である第１導電膜ｄ０
のパターンで半導体をエッチングするので点欠陥の原因
の一つとなる半導体がＬＳ領域に残ることはなくなる。
ＧＩのパターンは隣合うゲートラインＧＬ間をゲートラ
インＧＬにほぼ平行な平面パターンで構成し、ゲート絶
縁膜ＧＩの開口部が形成され、データラインＤＬ下部の
半導体とゲート絶縁膜ＧＩを主領域を除去するパターン
となっている。製造方法は後述するが、半導体とゲート
絶縁膜ＧＩは同じパターンで一度フォトエッチングさ
れ、再度データラインＤＬの材料である第１導電膜ｄ０
のパターンで半導体をエッチングするので点欠陥の原因
の一つとなる半導体がＬＳ領域に残ることはなくなる。
【００４５】〔保持容量Ｃａｄｄ〕図２に示すように、
保持容量Ｃａｄｄは薄膜トランジスタＴＦＴが形成され
た側のゲートラインＧＬとは異なる側のゲートラインＧ
Ｌ上に形成され、このゲートラインＧＬ上に絶縁膜ＧＩ
を挟んで延在された画素電極ＩＴＯ１（ｄ２）との重畳
領域の容量で構成されている。この保持容量Ｃａｄｄは
液晶層ＬＣの容量の減衰や薄膜トランジスタＴＦＴのオ
フ時の電圧低下を防止する機能を有する。
保持容量Ｃａｄｄは薄膜トランジスタＴＦＴが形成され
た側のゲートラインＧＬとは異なる側のゲートラインＧ
Ｌ上に形成され、このゲートラインＧＬ上に絶縁膜ＧＩ
を挟んで延在された画素電極ＩＴＯ１（ｄ２）との重畳
領域の容量で構成されている。この保持容量Ｃａｄｄは
液晶層ＬＣの容量の減衰や薄膜トランジスタＴＦＴのオ
フ時の電圧低下を防止する機能を有する。
【００４６】〔保護膜ＰＳＶ〕図２、図３に示すよう
に、ＴＦＴ基板ＴＦＴＳＵＢの薄膜トランジスタＴＦＴ
を形成した側の表面は、画素電極ＩＴＯの中央部、およ
び後述のようにＴＦＴ基板ＴＦＴＳＵＢの周辺部に設け
られたゲート端子部およびドレイン端子部の形成領域を
除いて保護膜ＰＳＶ１で被われる。画素電極ＩＴＯ１上
部の保護膜ＰＳＶ１を開口させることにより、前記ゲー
ト絶縁膜ＧＩを開口させたことと同様に表示パネルの透
過率すなわち明るさを向上させる効果を有する。
に、ＴＦＴ基板ＴＦＴＳＵＢの薄膜トランジスタＴＦＴ
を形成した側の表面は、画素電極ＩＴＯの中央部、およ
び後述のようにＴＦＴ基板ＴＦＴＳＵＢの周辺部に設け
られたゲート端子部およびドレイン端子部の形成領域を
除いて保護膜ＰＳＶ１で被われる。画素電極ＩＴＯ１上
部の保護膜ＰＳＶ１を開口させることにより、前記ゲー
ト絶縁膜ＧＩを開口させたことと同様に表示パネルの透
過率すなわち明るさを向上させる効果を有する。
【００４７】保護膜ＰＳＶ１は主に薄膜トランジスタＴ
ＦＴを湿気等から保護する目的で形成され、たとえばプ
ラズマＣＶＤ方法により、厚さ２０００Å〜８０００Å
の酸化シリコン膜や窒化シリコン膜で形成されている。
ＦＴを湿気等から保護する目的で形成され、たとえばプ
ラズマＣＶＤ方法により、厚さ２０００Å〜８０００Å
の酸化シリコン膜や窒化シリコン膜で形成されている。
【００４８】〔対向基板ＯＰＳＵＢ〕図３に示すよう
に、透明ガラス基板ＳＵＳ２によって構成され、ＴＦＴ
基板ＳＵＢ１に対向して配置されている。この基板ＳＵ
Ｂ２には遮光膜ＢＭ、赤、緑、青のカラーフィルタＦＩ
Ｌ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２および
配向膜ＯＰＲＩ２が順次積層して設けられている。ま
た、基板の他方の面上には遮光板ＰＯＬ２が貼り合わさ
れてあり、これとＴＦＴ基板ＴＦＴＳＵＢのＴＦＴが形
成されていない他方の面にある遮光板ＰＯＬ１で透過光
を偏光するようになっている。
に、透明ガラス基板ＳＵＳ２によって構成され、ＴＦＴ
基板ＳＵＢ１に対向して配置されている。この基板ＳＵ
Ｂ２には遮光膜ＢＭ、赤、緑、青のカラーフィルタＦＩ
Ｌ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２および
配向膜ＯＰＲＩ２が順次積層して設けられている。ま
た、基板の他方の面上には遮光板ＰＯＬ２が貼り合わさ
れてあり、これとＴＦＴ基板ＴＦＴＳＵＢのＴＦＴが形
成されていない他方の面にある遮光板ＰＯＬ１で透過光
を偏光するようになっている。
【００４９】上記遮光膜ＢＭはＣｒのスパッタリング
膜、有機膜あるいは黒鉛等で形成され、遮光同様、額縁
状に光を分離し、コントラストを向上させるブラックマ
トリックスの役目も果たすようになっている。
膜、有機膜あるいは黒鉛等で形成され、遮光同様、額縁
状に光を分離し、コントラストを向上させるブラックマ
トリックスの役目も果たすようになっている。
【００５０】〔ＴＦＴ基板ＴＦＴＳＵＢの製造方法〕次
に、上述した液晶表示パネルのＴＦＴ基板ＴＦＴＳＵＢ
の製造方法を図５から図１２を用いて説明する。図５は
製造工程の流れを各工程の名称を用いてフローチャート
としてまとめたものである。各工程をあるサブ単位でま
とめて、それに英字をつけてある。同図のＡからＨまで
のそれぞれのサブ工程の最終断面構造が図６から図１２
に対応する。各図は、ＴＦＴ基板のゲートラインとデー
タラインの交差部からデータラインに沿いさらにこれと
画素電極を横切る断面図（図４の断面図と対応）であ
る。なお、図５のＨの最終工程での対応する断面構造は
図４である。
に、上述した液晶表示パネルのＴＦＴ基板ＴＦＴＳＵＢ
の製造方法を図５から図１２を用いて説明する。図５は
製造工程の流れを各工程の名称を用いてフローチャート
としてまとめたものである。各工程をあるサブ単位でま
とめて、それに英字をつけてある。同図のＡからＨまで
のそれぞれのサブ工程の最終断面構造が図６から図１２
に対応する。各図は、ＴＦＴ基板のゲートラインとデー
タラインの交差部からデータラインに沿いさらにこれと
画素電極を横切る断面図（図４の断面図と対応）であ
る。なお、図５のＨの最終工程での対応する断面構造は
図４である。
【００５１】図６、図８、図９、図１１、およびＨサブ
工程に対応する工程にはそれぞれフォト処理工程が含ま
れている。ここで、フォト処理工程は本実施例ではフォ
トレジストの塗布からマスクを使用した選択露光を経て
それを現像するまでの一連の作業を示すものとなる。こ
れらの図から明らかなように、本実施例ではＴＦＴ基板
を５回のフォト処理工程を経て製造することができる。
工程に対応する工程にはそれぞれフォト処理工程が含ま
れている。ここで、フォト処理工程は本実施例ではフォ
トレジストの塗布からマスクを使用した選択露光を経て
それを現像するまでの一連の作業を示すものとなる。こ
れらの図から明らかなように、本実施例ではＴＦＴ基板
を５回のフォト処理工程を経て製造することができる。
【００５２】以下、各工程を順を追って説明する。
【００５３】工程１．透明ガラス基板ＳＵＢ１を準備
し、その一方の表面上にＣｒ膜をスパッタリングにより
形成する。このＣｒ膜上にフォト処理（第１フォト）に
よって所定パターンのマスクを形成した後、Ｃｒ膜を選
択的にエッチングし、所定パターンの導電膜ｇｌを形成
する（図６）。
し、その一方の表面上にＣｒ膜をスパッタリングにより
形成する。このＣｒ膜上にフォト処理（第１フォト）に
よって所定パターンのマスクを形成した後、Ｃｒ膜を選
択的にエッチングし、所定パターンの導電膜ｇｌを形成
する（図６）。
【００５４】工程２．次に、透明ガラス基板ＳＵＢ１上
に、前記導電膜ｇｌをも含んで、たとえばプラズマＣＶ
Ｄ方法により窒化Ｓｉ膜ＧＩ、ｉ型非晶質Ｓｉ膜ＡＳ、
Ｎ型の非晶質Ｓｉ膜ｄ０を順次形成する（図７）。
に、前記導電膜ｇｌをも含んで、たとえばプラズマＣＶ
Ｄ方法により窒化Ｓｉ膜ＧＩ、ｉ型非晶質Ｓｉ膜ＡＳ、
Ｎ型の非晶質Ｓｉ膜ｄ０を順次形成する（図７）。
【００５５】工程３．フォト処理（第２フォト）によっ
てマスクを形成した後、ＳＦ6ガスを用い、画素領域お
よび後の工程でデータラインと画素電極の問題となるＬ
Ｓ領域（図１参照）におけるＮ型半導体層ｄ０（Ｎ型非
晶質Ｓｉ）、ｉ型半導体層ＡＳ（ｉ型非晶質）、ゲート
絶縁膜ＧＩ（窒化Ｓｉ）をエッチング除去する（図
８）。
てマスクを形成した後、ＳＦ6ガスを用い、画素領域お
よび後の工程でデータラインと画素電極の問題となるＬ
Ｓ領域（図１参照）におけるＮ型半導体層ｄ０（Ｎ型非
晶質Ｓｉ）、ｉ型半導体層ＡＳ（ｉ型非晶質）、ゲート
絶縁膜ＧＩ（窒化Ｓｉ）をエッチング除去する（図
８）。
【００５６】工程４．次に、Ｃｒ膜をスパッタリングに
よりその上部に形成する。その後、このＣｒ膜上にフォ
ト処理（第３フォト）によって所定のパターンの導電膜
ｄ１を形成する（図９）。
よりその上部に形成する。その後、このＣｒ膜上にフォ
ト処理（第３フォト）によって所定のパターンの導電膜
ｄ１を形成する（図９）。
【００５７】工程５．次に、前記工程で形成された第１
導電膜ｄ１のマスクを利用して、Ｎ型半導体層ｄ０とｉ
型半導体層ＡＳをＳＦ6とＢＣ１３の混合ガスで選択的
にドライエッチング除去する（図１０）。
導電膜ｄ１のマスクを利用して、Ｎ型半導体層ｄ０とｉ
型半導体層ＡＳをＳＦ6とＢＣ１３の混合ガスで選択的
にドライエッチング除去する（図１０）。
【００５８】この場合、データラインと画素電極の間隙
のＬＳ領域の半導体層ＡＳとｄ０が２回目のエッチング
が行われたことになる。これにより、図８の工程（図５
のＣ）で、仮に、ＬＳ領域にフォトレジストの残りがあ
り、半導体（ＡＳ、ｄ０）が残っても、本工程で少なく
とも、前記半導体残りは除去され、図１のＬＳ部でデー
タラインＤＬと画素電極ＩＴＯを半導体が連結し発生す
る点欠陥は防止できる。この工程では、もちろん、図８
の工程で半導体（ＡＳ、ｄ０）の下部に残された、ゲー
ト絶縁膜は、本工程では、除去されないが、ゲート絶縁
膜ＧＩはＳｉＮであり、絶縁膜であり、仮に連結された
としても点欠陥には至らない。
のＬＳ領域の半導体層ＡＳとｄ０が２回目のエッチング
が行われたことになる。これにより、図８の工程（図５
のＣ）で、仮に、ＬＳ領域にフォトレジストの残りがあ
り、半導体（ＡＳ、ｄ０）が残っても、本工程で少なく
とも、前記半導体残りは除去され、図１のＬＳ部でデー
タラインＤＬと画素電極ＩＴＯを半導体が連結し発生す
る点欠陥は防止できる。この工程では、もちろん、図８
の工程で半導体（ＡＳ、ｄ０）の下部に残された、ゲー
ト絶縁膜は、本工程では、除去されないが、ゲート絶縁
膜ＧＩはＳｉＮであり、絶縁膜であり、仮に連結された
としても点欠陥には至らない。
【００５９】工程６．次に、ＩＴＯ膜からなる第２導電
膜ｄ２をスパッタリングにより設ける。フォト処理（第
４フォト）によってマスク形成後、第２導電膜ｄ２をＨ
Ｂｒ溶液により選択的にエッチングし、透明導電膜ＩＴ
Ｏ１などにＩＴＯパターンを残す（図１１）。
膜ｄ２をスパッタリングにより設ける。フォト処理（第
４フォト）によってマスク形成後、第２導電膜ｄ２をＨ
Ｂｒ溶液により選択的にエッチングし、透明導電膜ＩＴ
Ｏ１などにＩＴＯパターンを残す（図１１）。
【００６０】工程７．次に、パターンニングされた透明
導電膜ｄ２をマスクとして、再度第１導電膜ｄ１を選択
エッチングし、さらにＮ型非晶質Ｓをエッチングするこ
とにより、ソース電極ＳＤ１とデータラインＤＬを分離
する（図１２）。
導電膜ｄ２をマスクとして、再度第１導電膜ｄ１を選択
エッチングし、さらにＮ型非晶質Ｓをエッチングするこ
とにより、ソース電極ＳＤ１とデータラインＤＬを分離
する（図１２）。
【００６１】この際も、前述の半導体同様、Ｃｒで構成
された第１導電膜ｄ１は、図９の工程（図５のＤ）で、
一度、画素電極ＩＴＯ１とデータラインの間隙ＬＳを加
工除去しており、本工程により、たとえ図９の工程でＣ
ｒがＬＳ領域で残っても、この残りは除去され、点欠陥
には至らない。
された第１導電膜ｄ１は、図９の工程（図５のＤ）で、
一度、画素電極ＩＴＯ１とデータラインの間隙ＬＳを加
工除去しており、本工程により、たとえ図９の工程でＣ
ｒがＬＳ領域で残っても、この残りは除去され、点欠陥
には至らない。
【００６２】また、本発明の構造、製造方法を使用する
ことにより、表示品質向上が図れる。本発明のデータラ
インＤＬと画素電極ＩＴＯ１の断面構造上の関係は図３
に示してある。これは、データラインＤＬがＣｒの第１
導電膜ｄ１と画素電極ＩＴＯ１と同一工程、同一材料で
形成されたＩＴＯの第２導電膜ｄ１で構成されている。
上述の製造方法で示すように、第１導電膜ｄ１は、一
端、フォト工程を経て加工され（図５のＤ）、再度、画
素電極ＩＴＯ２や第２導電膜ｄ２のフォト工程で、第１
導電膜ｄ１のＣｒは再度エッチングされる。このこと
は、点欠陥を低減させるのみならず、仮に、第１回目の
第１導電膜ｄ１の形成（図５のＤ）に対して、第２回目
のｄ２のフォト工程の合わせ（図５のＦ）が位置ずれし
ても、データラインＤＬのｄ２と透明電極ＩＴＯ１の距
離は常に一定であるため、位置ずれして露出した第１導
電膜ｄ１は上記再エッチで除去されることになる。
ことにより、表示品質向上が図れる。本発明のデータラ
インＤＬと画素電極ＩＴＯ１の断面構造上の関係は図３
に示してある。これは、データラインＤＬがＣｒの第１
導電膜ｄ１と画素電極ＩＴＯ１と同一工程、同一材料で
形成されたＩＴＯの第２導電膜ｄ１で構成されている。
上述の製造方法で示すように、第１導電膜ｄ１は、一
端、フォト工程を経て加工され（図５のＤ）、再度、画
素電極ＩＴＯ２や第２導電膜ｄ２のフォト工程で、第１
導電膜ｄ１のＣｒは再度エッチングされる。このこと
は、点欠陥を低減させるのみならず、仮に、第１回目の
第１導電膜ｄ１の形成（図５のＤ）に対して、第２回目
のｄ２のフォト工程の合わせ（図５のＦ）が位置ずれし
ても、データラインＤＬのｄ２と透明電極ＩＴＯ１の距
離は常に一定であるため、位置ずれして露出した第１導
電膜ｄ１は上記再エッチで除去されることになる。
【００６３】したがって、いかなる場合もデータライン
ＤＬとＩＴＯ１の距離は一定であり、そのために上記距
離間の寄生容量も一定になる。これにより、画面で背景
に中間表示し、黒色のウインドゥ表示した時に、背景色
に縦に発生する不良が発生しなくなる。これは、通常、
フォト工程の合わせずれで、データラインＤＬとＩＴＯ
の一方の距離が縮まり発生する。本発明の構造とその製
造方法でこれは防止できる。
ＤＬとＩＴＯ１の距離は一定であり、そのために上記距
離間の寄生容量も一定になる。これにより、画面で背景
に中間表示し、黒色のウインドゥ表示した時に、背景色
に縦に発生する不良が発生しなくなる。これは、通常、
フォト工程の合わせずれで、データラインＤＬとＩＴＯ
の一方の距離が縮まり発生する。本発明の構造とその製
造方法でこれは防止できる。
【００６４】工程８．次に、プラズマＣＶＤ方法により
窒化Ｓｉ膜を設ける。フォト処理（第５フォト）によっ
てマスク形成後、窒化ＳＩ膜をエッチングし、画素電極
の中央部などの領域以外に保護膜ＰＳＶ１を形成する
（図４）。
窒化Ｓｉ膜を設ける。フォト処理（第５フォト）によっ
てマスク形成後、窒化ＳＩ膜をエッチングし、画素電極
の中央部などの領域以外に保護膜ＰＳＶ１を形成する
（図４）。
【００６５】以上のように、本実施例の構造、製造方法
をとることにより、データラインと画素電極間の導電物
のショートによる点欠陥を著しく低減できる。
をとることにより、データラインと画素電極間の導電物
のショートによる点欠陥を著しく低減できる。
【００６６】また、フォト工程によるアライメントずれ
が発生しても、データラインと画素電極間の寄生容量が
増加せず表示不良が発生しない。このような、高歩留ま
りのＴＦＴ基板を５回のフォトレジスト工程で形成し、
簡略な構造として、安価な液晶表示装置を提供すること
をも可能にしている。
が発生しても、データラインと画素電極間の寄生容量が
増加せず表示不良が発生しない。このような、高歩留ま
りのＴＦＴ基板を５回のフォトレジスト工程で形成し、
簡略な構造として、安価な液晶表示装置を提供すること
をも可能にしている。
【００６７】実施例２．本発明の第２の実施例を図１
３、図１４で説明する。図１３は一画素の平面図であ
り、図１４は図１３の１４−１４線における断面図であ
る。
３、図１４で説明する。図１３は一画素の平面図であ
り、図１４は図１３の１４−１４線における断面図であ
る。
【００６８】本実施例が実施例１と異なる点は、図１３
の平面構造においては、ゲート絶縁膜ＧＩのパターンが
データラインＤＬと画素電極ＩＴＯ１の間隙のＬＳ領域
にパターン端部があり、さらにデータラインＤＬの平面
パターンが半導体層（ｄ０、ＡＳ）と第１導電膜ｄ１お
よび第２導電膜ｄ２がほぼ同じ平面パターンを構成して
いる点である。図４の断面構造に示すように、半導体層
（ｄ０、ＡＳ）と第１導電膜ｄ１および第２導電膜ｄ２
はほぼ、同一段差にあり、実施例１の図４では、データ
ラインＤＬがゲートラインＧＬと半導体層（ｄ０、Ａ
Ｓ）、ゲート絶縁膜ＧＩの段差を第１導電膜ｄ１および
第２導電膜ｄ２で乗り越えて形成されるのに対して、本
実施例の図１４ではゲートラインＧＬの段差のみを載り
超えればよく、データラインＤＬの断線不良を低減でき
るという新たな効果を奏する。
の平面構造においては、ゲート絶縁膜ＧＩのパターンが
データラインＤＬと画素電極ＩＴＯ１の間隙のＬＳ領域
にパターン端部があり、さらにデータラインＤＬの平面
パターンが半導体層（ｄ０、ＡＳ）と第１導電膜ｄ１お
よび第２導電膜ｄ２がほぼ同じ平面パターンを構成して
いる点である。図４の断面構造に示すように、半導体層
（ｄ０、ＡＳ）と第１導電膜ｄ１および第２導電膜ｄ２
はほぼ、同一段差にあり、実施例１の図４では、データ
ラインＤＬがゲートラインＧＬと半導体層（ｄ０、Ａ
Ｓ）、ゲート絶縁膜ＧＩの段差を第１導電膜ｄ１および
第２導電膜ｄ２で乗り越えて形成されるのに対して、本
実施例の図１４ではゲートラインＧＬの段差のみを載り
超えればよく、データラインＤＬの断線不良を低減でき
るという新たな効果を奏する。
【００６９】もちろん、製造工程は実施例と全く同一で
あるため、ゲート絶縁膜ＧＩのパターン端部がＬＳ領域
にあり、実施例１と同様に点欠陥を低減する効果は全く
損なわれることはない。
あるため、ゲート絶縁膜ＧＩのパターン端部がＬＳ領域
にあり、実施例１と同様に点欠陥を低減する効果は全く
損なわれることはない。
【００７０】実施例３．図１５は、一画素の平面図であ
り、図１６は図１５の１６−１６線における断面図であ
る。
り、図１６は図１５の１６−１６線における断面図であ
る。
【００７１】第１の実施例と異なるのは遮光電極ＳＫＤ
が配置されている点である。この遮光電極ＳＫＤは導電
膜ｇと同一の金属で導電層ｇと同時に加工される。この
遮光電極ＳＫＤと第１導電膜ｄ１が同一の金属の場合、
第１導電膜ｄ１のエッチングの際に遮光電極ＳＫＤが除
去されないよう遮光電極ＳＫＤを絶縁膜ＧＩで被覆する
必要がある。
が配置されている点である。この遮光電極ＳＫＤは導電
膜ｇと同一の金属で導電層ｇと同時に加工される。この
遮光電極ＳＫＤと第１導電膜ｄ１が同一の金属の場合、
第１導電膜ｄ１のエッチングの際に遮光電極ＳＫＤが除
去されないよう遮光電極ＳＫＤを絶縁膜ＧＩで被覆する
必要がある。
【００７２】遮光電極ＳＫＤと第１導電膜ｄ１が異なる
金属の場合でも、データラインＤＬと透明導電膜ＩＴＯ
１の短絡不良を防ぐために遮光電極ＳＫＤを絶縁膜等で
被覆するのが望ましい。
金属の場合でも、データラインＤＬと透明導電膜ＩＴＯ
１の短絡不良を防ぐために遮光電極ＳＫＤを絶縁膜等で
被覆するのが望ましい。
【００７３】本実施例の特徴はゲート絶縁膜ＧＩの端部
がデータラインＤＬと遮光電極ＳＫＤの間によるような
形状に加工した点にある。これにより、ゲート絶縁膜Ｇ
Ｉのパターン端部がＬＳ領域にあるため、実施例１と同
様に点欠陥を低減させる効果は損なわれることがない。
がデータラインＤＬと遮光電極ＳＫＤの間によるような
形状に加工した点にある。これにより、ゲート絶縁膜Ｇ
Ｉのパターン端部がＬＳ領域にあるため、実施例１と同
様に点欠陥を低減させる効果は損なわれることがない。
【００７４】また、遮光電極ＳＫＤの配置が簡単である
ため、開口部の大きな液晶表示パネルの構成が可能とな
る。すなわち、この遮光電極ＳＫＤは対向基板ＯＰＳＵ
Ｂ側に形成される遮光膜ＢＭの一部を負担するために設
けられるものであり、このような遮光電極ＳＫＤを形成
することにより、ＴＦＴ基板ＴＦＴＳＵＢと対向基板Ｏ
ＰＳＵＢとの位置合わせが容易になることから、開口部
の向上を図ることができるようになる。
ため、開口部の大きな液晶表示パネルの構成が可能とな
る。すなわち、この遮光電極ＳＫＤは対向基板ＯＰＳＵ
Ｂ側に形成される遮光膜ＢＭの一部を負担するために設
けられるものであり、このような遮光電極ＳＫＤを形成
することにより、ＴＦＴ基板ＴＦＴＳＵＢと対向基板Ｏ
ＰＳＵＢとの位置合わせが容易になることから、開口部
の向上を図ることができるようになる。
【００７５】さらに、導電膜ｄ１と遮光電極ＳＫＤが同
一の金属の場合でも、遮光電極ＳＫＤはゲート絶縁膜Ｇ
Ｉで被覆されており、導電膜ｄ１のエッチング時にも除
去されることなく保持することができる。
一の金属の場合でも、遮光電極ＳＫＤはゲート絶縁膜Ｇ
Ｉで被覆されており、導電膜ｄ１のエッチング時にも除
去されることなく保持することができる。
【００７６】また、データラインＤＬと透明導電膜ＩＴ
Ｏ１はほぼ同一平面上にある。そのためにデータライン
ＤＬと透明導電膜ＩＴＯ１に縦方向の間隙がある場合と
比較してデータラインＤｌと透明導電膜ＩＴＯ１間の寄
生容量は原理的に小さくなる。これにより、画面で背景
に中間表示し、黒色のウインドゥ表示したとき、背景色
に縦に発生する不良が低減されるという新たな効果を奏
する。
Ｏ１はほぼ同一平面上にある。そのためにデータライン
ＤＬと透明導電膜ＩＴＯ１に縦方向の間隙がある場合と
比較してデータラインＤｌと透明導電膜ＩＴＯ１間の寄
生容量は原理的に小さくなる。これにより、画面で背景
に中間表示し、黒色のウインドゥ表示したとき、背景色
に縦に発生する不良が低減されるという新たな効果を奏
する。
【００７７】なお、この製造工程は実施例１と同じであ
る。
る。
【００７８】
【発明の効果】以上説明したことから明らかなように、
本発明による液晶表示パネルおよびその製造方法によれ
ば、製造工数の低減を図ることができるようになる。ま
た、選択エッチングの際の不要な残存物による電気的短
絡等を防止できるようになる。さらに、表示品質の向上
を図ることができるようになる。
本発明による液晶表示パネルおよびその製造方法によれ
ば、製造工数の低減を図ることができるようになる。ま
た、選択エッチングの際の不要な残存物による電気的短
絡等を防止できるようになる。さらに、表示品質の向上
を図ることができるようになる。
【図１】本発明の実施例１におけるＴＦＴ基板の単位画
素とその周辺を示す平面図である。
素とその周辺を示す平面図である。
【図２】図１の２−２線における断面図である。
【図３】図１の３−３線における断面図である。
【図４】図１の４−４線における断面図である。
【図５】本発明による液晶表示パネルの製造方法の一実
施例を示すフローチャートである。
施例を示すフローチャートである。
【図６】図５の工程Ａに対応する断面図である。
【図７】図５の工程Ｂに対応する断面図である。
【図８】図５の工程Ｃに対応する断面図である。
【図９】図５の工程Ｄに対応する断面図である。
【図１０】図５の工程Ｅに対応する断面図である。
【図１１】図５の工程Ｆに対応する断面図である。
【図１２】図５の工程Ｇに対応する断面図である。
【図１３】本発明の実施例２におけるＴＦＴ基板の単位
画素とその周辺を示す平面図である。
画素とその周辺を示す平面図である。
【図１４】図１３における１４−１４線の断面図であ
る。
る。
【図１５】本発明の実施例３におけるＴＦＴ基板の単位
画素とその周辺を示す平面図である。
画素とその周辺を示す平面図である。
【図１６】図１３における１６−１６線の断面図であ
る。
る。
ＳＵＢ１、ＳＵＢ２……透明ガラス基板、ＧＬ……ゲー
トライン、ＤＬ……データライン、ＧＩ……ゲート絶縁
膜、ＡＳ……ｉ型半導体層、ｄ０……Ｎ型半導体層、Ｓ
Ｄ１……ソース電極、ＩＴＯ１……透明導電層、ｇ……
導電膜、ｄ１……第１導電膜、ｄ２……第２導電膜、Ｔ
ＦＴ……薄膜トランジスタ、ＳＫＤ……遮光電極。
トライン、ＤＬ……データライン、ＧＩ……ゲート絶縁
膜、ＡＳ……ｉ型半導体層、ｄ０……Ｎ型半導体層、Ｓ
Ｄ１……ソース電極、ＩＴＯ１……透明導電層、ｇ……
導電膜、ｄ１……第１導電膜、ｄ２……第２導電膜、Ｔ
ＦＴ……薄膜トランジスタ、ＳＫＤ……遮光電極。
Claims (8)
- 【請求項１】 透明基板上に形成された、ゲートライ
ン、このゲートラインと絶縁膜を介して交差して形成さ
れたデータライン、前記ゲートラインの一部領域にて前
記絶縁膜をゲート絶縁膜とする薄膜トランジスタ、この
薄膜トランジスタを介して前記データラインからの映像
信号が供給される画素電極を少なくとも備える液晶表示
パネルにおいて、 ゲートラインを被覆するゲート絶縁膜の平面パターンが
ゲートラインより幅広く、ゲートラインに対してほぼ平
行な形状であることを特徴とする液晶表示パネル。 - 【請求項２】 透明基板上に形成された、ゲートライ
ン、このゲートラインと絶縁膜を介して交差して形成さ
れたデータライン、前記ゲートラインの一部領域にて前
記絶縁膜をゲート絶縁膜とする薄膜トランジスタ、この
薄膜トランジスタを介して前記データラインからの映像
信号が供給される画素電極を少なくとも備える液晶表示
パネルにおいて、 ゲートラインラインを被覆するゲート絶縁膜の平面パタ
ーンがデータラインより幅広く、データラインと画素電
極の間隙にパターンを構成することを特徴とする液晶表
示パネル。 - 【請求項３】 データラインが少なくとも高融点金属上
に透明導電層を形成した積層構造からなり、かつこれら
はほぼ同一のパターンからなることを特徴とする請求項
１および２のうちいずれか記載の液晶表示パネル。 - 【請求項４】 透明基板上に形成された、ゲートライ
ン、このゲートラインと絶縁膜を介して交差して形成さ
れたデータライン、前記ゲートラインの一部領域にて前
記絶縁膜をゲート絶縁膜とする薄膜トランジスタ、この
薄膜トランジスタを介して前記データラインからの映像
信号が供給される画素電極を少なくとも備える液晶表示
パネルにおいて、 データラインと画素電極との間の半導体を形成した後
に、前記絶縁膜あるいは透明基板上で少なくとも２回以
上のエッチング除去がなされる工程を備えることを特徴
とする液晶表示パネルの製造方法。 - 【請求項５】 透明基板上に形成された、ゲートライ
ン、このゲートラインと絶縁膜を介して交差して形成さ
れたデータライン、前記ゲートラインの一部領域にて前
記絶縁膜をゲート絶縁膜とする薄膜トランジスタ、この
薄膜トランジスタを介して前記データラインからの映像
信号が供給される画素電極、この画素電極と前記データ
ラインとの間に該データラインに沿った遮光電極を少な
くとも備える液晶表示パネルにおいて、 前記ゲートラインを被覆する前記絶縁膜の端部が前記デ
ータラインと遮光電極との間に位置づけられていること
を特徴とする液晶表示パネル。 - 【請求項６】 透明基板上に形成された、ゲートライ
ン、このゲートラインと絶縁膜を介して交差して形成さ
れたデータライン、前記ゲートラインの一部領域にて前
記絶縁膜をゲート絶縁膜とする薄膜トランジスタ、この
薄膜トランジスタを介して前記データラインからの映像
信号が供給される画素電極を少なくとも備える液晶表示
パネルにおいて、 データラインと画素電極の平面的な間隙部のデータライ
ン用の金属材料を形成後、絶縁膜あるいは透明基板上で
少なくとも２回以上のエッチング除去がなされる工程を
備えることを特徴とする液晶表示パネルの製造方法。 - 【請求項７】 透明基板上に形成された、ゲートライ
ン、このゲートラインと絶縁膜を介して交差して形成さ
れたデータライン、前記ゲートラインの一部領域にて前
記絶縁膜をゲート絶縁膜とする薄膜トランジスタ、この
薄膜トランジスタを介して前記データラインからの映像
信号が供給される画素電極を少なくとも備える液晶表示
パネルにおいて、 データラインと画素電極の平面的な間隙部のデータライ
ン用の金属材料および半導体層を形成後、絶縁膜あるい
は透明基板上で少なくとも２回以上のエッチング除去が
なされる工程を備えることを特徴とする液晶表示パネル
の製造方法。 - 【請求項８】 透明基板上に形成された、ゲートライ
ン、このゲートラインと絶縁膜を介して交差して形成さ
れたデータライン、前記ゲートラインの一部領域にて前
記絶縁膜をゲート絶縁膜とする薄膜トランジスタ、この
薄膜トランジスタを介して前記データラインからの映像
信号が供給される画素電極、この画素電極と前記データ
ラインとの間に該データラインに沿った遮光電極を少な
くとも備える液晶表示パネルにおいて、 データラインの断面的な下部およびデータラインと遮光
電極の平面的間隙部の半導体層をデータライン用の金属
材料形成前と形成後にそれぞれエッチング除去がなされ
る工程を備えることを特徴とする液晶表示パネルの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186596A JPH09230373A (ja) | 1996-02-20 | 1996-02-20 | 液晶表示パネルおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186596A JPH09230373A (ja) | 1996-02-20 | 1996-02-20 | 液晶表示パネルおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09230373A true JPH09230373A (ja) | 1997-09-05 |
Family
ID=12342952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3186596A Pending JPH09230373A (ja) | 1996-02-20 | 1996-02-20 | 液晶表示パネルおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09230373A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000162647A (ja) * | 1998-11-26 | 2000-06-16 | Samsung Electronics Co Ltd | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 |
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-
1996
- 1996-02-20 JP JP3186596A patent/JPH09230373A/ja active Pending
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