JP2014149410A - 薄膜トランジスタアレイ基板およびその製造方法 - Google Patents
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Abstract
【課題】液晶表示装置において、ゲート絶縁膜と層間絶縁膜との間の密着性を改善すると共に、シリコン層のパターン残によるショート不良を防止する
【解決手段】第１の透明導電膜６ａをパターニングして画素電極６を形成するエッチング工程と、金属膜をエッチングしてソース電極４およびドレイン電極５を形成する共にＴＦＴのチャネル領域となる半導体膜２を露出させるエッチング工程とは別々に行われる。画素電極６を形成するエッチング工程では、第１の透明導電膜６ａの下から露出したパターン残部１０１の金属膜、オーミックコンタクト膜３、半導体膜２を除去可能なドライエッチングも行われる。このとき露出していたゲート絶縁膜１１の部分は上面が削られ、薄膜部１１ａ，１１ｂが形成される。
【選択図】図１４
【解決手段】第１の透明導電膜６ａをパターニングして画素電極６を形成するエッチング工程と、金属膜をエッチングしてソース電極４およびドレイン電極５を形成する共にＴＦＴのチャネル領域となる半導体膜２を露出させるエッチング工程とは別々に行われる。画素電極６を形成するエッチング工程では、第１の透明導電膜６ａの下から露出したパターン残部１０１の金属膜、オーミックコンタクト膜３、半導体膜２を除去可能なドライエッチングも行われる。このとき露出していたゲート絶縁膜１１の部分は上面が削られ、薄膜部１１ａ，１１ｂが形成される。
【選択図】図１４
Description
本発明は、例えば液晶表示装置に用いられる薄膜トランジスタアレイ基板に関し、特に、フリンジフィールドスイッチングモードの液晶表示装置に用いられる薄膜トランジスタアレイ基板およびその製造方法に関する。
フリンジフィールドスイッチング（Fringe Field Switching：ＦＦＳ）モードの液晶表示装置は、対向する２枚の基板間に狭持された液晶にフリンジ電界を印加して表示を行う表示装置である。ＦＦＳモードの液晶表示装置では、画素電極と対向電極（共通電極）とを透明導電膜で形成しているため、インプレーンスイッチング（In-Plane Switching：ＩＰＳ）モードの液晶表示装置よりも開口率および透過率を高くすることができる。
従来のＦＦＳモードの液晶表示装置では、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）アレイ基板を製造するのに、（１）対向電極、（２）ゲート電極、（３）半導体膜、（４）ソース／ドレイン電極、（５）コンタクトホール、（６）画素電極、の各パターンを転写する少なくとも６回の写真製版（フォトリソグラフィ）工程が必要とされており、５回のフォトリソグラフィ工程でＴＦＴアレイ基板を製造可能なＴＮ（Twisted Nematic）モードと比較して製造コストが高くなるという問題があった。一方、例えば下記の特許文献１〜２には、５回のフォトリソグラフィ工程でＦＦＳモードの液晶表示装置を形成する技術が提案されている。
特許文献１の液晶表示装置の製造方法では、ＦＦＳモードのＴＦＴアレイ基板の写真製版工程数を一般的なＴＮモードのＴＦＴアレイ基板と同数（５回）にするために、ソース配線となる金属膜パターン上に絶縁膜を介さずに透明導電膜を配置する構成を採用している。
詳細は後述するが、特許文献１の製造方法では、ゲート絶縁膜上に半導体シリコン層およびソース・ドレイン層を形成し、これらの不要部分をエッチング除去してゲート絶縁膜を露出させる工程と、その露出したゲート絶縁膜の上に、画素電極となる透明導電性膜を成膜し、その不要部分をエッチング除去して再びゲート絶縁膜を露出させる工程とが行われる。そして、露出したゲート絶縁膜の上に、窒化シリコンあるいは酸化シリコンなどの層間絶縁膜が形成される。そのため、ゲート絶縁膜と層間絶縁膜との間の密着性が悪く、膜剥がれによりパターン欠陥を生じやすくなるという問題が発生する。
膜剥がれによって層間絶縁膜が欠落すると、絶縁不良を引き起こすばかりでなく、剥がれる大きさや位置によっては断線やショートを生じさせる。また、層間絶縁膜がその上の対向電極ごと剥がれる場合もあり、本来の設計どおりの性能が発揮されず表示不良を生じさせる場合もある。さらに、剥がれた層間絶縁膜等の一部が異物となって、プロセス装置をパーティクル汚染し、その装置で処理したデバイスの歩留まり低下を引き起こすこともある。
また、特許文献１の手法では、ソース配線（データバスライン）はソース／ドレイン電極と同じ配線層で形成され、その底面にはソース／ドレイン電極と同じようにシリコン層が残る。例えば、ソース配線の近傍に異物が付着したことでソース配線にパターン残が生じた場合、そのパターン残の下にもシリコン層が残る。このシリコン層は、以降の製造工程でも除去されずに残り、ソース配線とその隣にある画素電極とをショートさせる原因となる。また、ソース配線と画素電極間以外の場所にパターン残が生じても、同じようにショート不良を引き起こす可能性がある。
本発明は以上のような課題を解決するためになされたものであり、ＦＦＳモードの液晶表示装置において、ゲート絶縁膜と層間絶縁膜との間の密着性を改善すると共に、シリコン層のパターン残によるショート不良を防止することを目的とする。
本発明に係る薄膜トランジスタアレイ基板は、基板上に形成された薄膜トランジスタを有する薄膜トランジスタアレイ基板であって、前記基板上に形成されたゲート電極および前記ゲート電極に接続するゲート配線と、前記ゲート電極および前記ゲート配線を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体膜と、前記ゲート電極の上方において、前記半導体膜上に形成されたソース電極およびドレイン電極と、前記半導体膜上に形成され、前記ソース電極に接続するソース配線と、前記ドレイン電極上に直接重ねて形成された画素電極と、前記ソース電極、前記ドレイン電極、前記ソース配線および前記画素電極を覆う層間絶縁膜と、前記層間絶縁膜を介して前記画素電極に対向配置された対向電極とを備え、前記半導体膜は、前記ソース電極とドレイン電極との間の領域を除いて、前記ソース電極、前記ドレイン電極および前記ソース配線と同様にパターニングされており、前記ゲート絶縁膜は、前記層間絶縁膜と接する領域に、他の部分よりも薄い薄膜部を有しているものである。
本発明によれば、ＦＦＳモードの液晶表示装置において、ゲート絶縁膜とその上の層間絶縁膜との間の密着性が改善される。また、異物などによるパターン残が生じても正常なパターンからパターン残が分離するため、ショート等の欠陥を抑制できるので、歩留まりが向上する。
以下の説明は、本発明の実施の形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載および図面は、適宜、省略および簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
＜実施の形態１＞
始めに、実施の形態１に係る液晶表示装置について説明する。実施の形態１に係る液晶表示装置は、画素電極と対向電極（共通電極）の両方がＴＦＴアレイ基板に形成されたＦＦＳモードの液晶表示装置である。なお、この液晶表示装置の全体構成については、以下に述べる実施形態２でも共通である。
始めに、実施の形態１に係る液晶表示装置について説明する。実施の形態１に係る液晶表示装置は、画素電極と対向電極（共通電極）の両方がＴＦＴアレイ基板に形成されたＦＦＳモードの液晶表示装置である。なお、この液晶表示装置の全体構成については、以下に述べる実施形態２でも共通である。
図１は、当該液晶表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。このＴＦＴアレイ基板は、ガラス等の基板１を用いて形成されている。基板１には、表示領域４１と、それを囲む額縁領域４２とに区分される。
表示領域４１には、複数のゲート配線（走査信号線）４３と、複数のソース配線（表示信号線）４４とが形成されている。複数のゲート配線４３はそれぞれ平行に設けられ、複数のソース配線４４もそれぞれ平行に設けられ、複数のゲート配線４３と複数のソース配線４４とは交差するように設けられる。隣り合う１組のゲート配線４３と１組のソース配線４４とで囲まれた領域が画素４７となる。従って、表示領域４１には、画素４７がマトリクス状に配列することになる。
基板１の額縁領域４２には、走査信号駆動回路４５と表示信号駆動回路４６とが設けられている。ゲート配線４３は、表示領域４１から額縁領域４２まで延設され、基板１の端部で、走査信号駆動回路４５に接続される。ソース配線４４も同様に、表示領域４１から額縁領域４２まで延設され、基板１の端部で、表示信号駆動回路４６と接続される。また、基板１の走査信号駆動回路４５の近傍には外部配線４８が接続され、表示信号駆動回路４６の近傍には外部配線４９が接続されている。外部配線４８、４９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
走査信号駆動回路４５および表示信号駆動回路４６には、外部からの各種信号が外部配線４８、４９を介して供給される。走査信号駆動回路４５は、外部からの制御信号に基づいて、ゲート信号（走査信号）を各ゲート配線４３に供給する。これにより、ゲート配線４３が順次選択される。表示信号駆動回路４６は、外部からの制御信号や表示データに基づいて、表示信号を各ソース配線４４に供給する。これにより、表示データに応じた表示電圧を各画素４７に供給することができる。
各画素４７には、スイッチング素子であるＴＦＴ５０が少なくとも１つ形成されている。ＴＦＴ５０は、ゲート配線４３とソース配線４４との交差点近傍に配置され、ゲート配線４３に接続したゲート電極と、ソース配線４４に接続したソース電極と、画素電極（不図示）に接続したドレイン電極とを有している。
ＴＦＴ５０は、ゲート配線４３から供給されるゲート信号に応じてオンし、このときソース配線４４に供給されている表示電圧（表示データ）を画素電極に印加する。画素電極は、スリットを有する対向電極と絶縁膜を介して対向配置されており、画素電極と対向電極との間に、表示電圧に応じたフリンジ電界が生じる。なお、図示は省略するが、基板１の表面（液晶との対向面）には配向膜が形成されている。画素４７の詳細な構成については、後述する。
ＴＦＴアレイ基板の前面側（視認側）には、対向基板が対向配置される。対向基板は、カラーフィルタ、ブラックマトリクス（ＢＭ）および配向膜等が形成された、いわゆる「カラーフィルタ基板」である。ＴＦＴアレイ基板と対向基板との間には液晶層が狭持される。即ち、基板１と対向基板との間には液晶が導入されている。更に、基板１と対向基板との外側の面には、偏光板、および位相差板等が設けられる。また、液晶表示パネルの背面側（反視認側）には、バックライトユニット等が配設される。
ＴＦＴアレイ基板と対向基板との間の液晶は、画素電極と対向電極との間に生じるフリンジ電界によって駆動される。つまり、フリンジ電界によって液晶の配向方向が変化し、バックライトから発せされて液晶層を通過する光の偏光状態が変化する。より具体的には、バックライトユニットからの光は、アレイ基板側（背面側）の偏光板によって直線偏光になり、この直線偏光が液晶層を通過すると、その偏光状態が変化する。
対向基板側（視認側）の偏光板を通過する光量は、液晶層を通過した光の偏光状態によって変化する。光の変更状態は液晶の配向方向によって決まり、液晶の配向方向は、画素電極に印加されてフリンジ電界を発生させる表示電圧に応じて変化する。従って、表示電圧を制御することにより、視認側の偏光板を通過する光量を変化させることができる。よって、画素ごとに表示電圧を変えることにより、所望の画像を表示できるのである。
続いて、実施の形態１に係る液晶表示装置の画素構成について、図２〜図５に基づいて説明する。図２は、実施の形態１に係るＴＦＴアレイ基板の画素構成を示した平面図である。図３は、当該ＴＦＴアレイ基板におけるＴＦＴの形成領域（以下「ＴＦＴ部」）の断面図であり、図２のＡ１−Ａ２線に沿った断面に対応している。図４は、当該ＴＦＴアレイ基板におけるソース配線と画素電極および対向電極の一部（以下「ソース配線・画素電極部」）の断面図であり、図２のＢ１−Ｂ２線に沿った断面に対応している。図５は、当該ＴＦＴアレイ基板における共通配線と対向電極とのコンタクトホールの形成領域（以下「コンタクトホール部」）の断面図であり、図２のＣ１−Ｃ２線に沿った断面に対応している。
例えばガラス基板などの絶縁性材料よりなる基板１の上に、ＴＦＴ５０のゲート電極に接続するゲート配線４３が複数個形成される。本実施の形態では、ゲート配線４３の一部がＴＦＴ５０のゲート電極として機能する。複数のゲート配線４３は、平行にそれぞれ直線的に配設される。また基板１上には、ゲート配線４３と同じ配線層を用いて形成された複数の共通配線４３ａが平行に形成されている。共通配線４３ａは、ゲート配線４３間に、ゲート配線４３とほぼ平行に配設される。
これらゲート配線４３（ゲート電極）および共通配線４３ａを構成する第１の金属膜は、例えばＣｒ，Ａｌ，Ｔａ，Ｔｉ，Ｍｏ，Ｗ，Ｎｉ，Ｃｕ，Ａｕ，Ａｇ等や、これらを主成分とする合金膜、またはこれらの積層膜によって形成される。
ゲート配線４３および共通配線４３ａ上には、第１の絶縁膜であるゲート絶縁膜１１が形成される。ゲート絶縁膜１１は、窒化シリコン、酸化シリコン等の絶縁膜により形成されている。
ゲート絶縁膜１１の上には半導体膜２が形成される。図４のように、半導体膜２は、ソース配線４４の下にも配設され、ソース電極４４の形成領域に合わせて、ゲート配線４３と交差する直線状に形成される（ソース配線４４下の半導体膜２のパターンは、ゲート配線４３に直交している）。半導体膜２は、非晶質シリコンや多結晶シリコンなどにより形成される。
この直線状の半導体膜２は、ソース配線４４の冗長配線としても機能する。即ち、ソース配線４４が断線した場合でも、半導体膜２がソース配線４４に沿って配設されていることにより、電気信号の途絶を防止することが可能になる。
また、直線状の半導体膜２の一部は、ゲート配線４３との交差部で分岐し、ゲート配線４３に沿って延び、さらに画素４７内へと延設される。ＴＦＴ５０は、ゲート配線４３との交差部から分岐した半導体膜２の部分を用いて形成される。即ち、分岐した半導体膜２のうち、ゲート配線４３（ゲート電極）と重複する部分が、ＴＦＴ５０を構成する活性領域となる。半導体膜２は、例えば、非晶質シリコン、多結晶ポリシリコン等により形成される。
半導体膜２の上には、導電性不純物がドーピングされたオーミックコンタクト膜３が形成される。オーミックコンタクト膜３は、半導体膜２上のほぼ全面に形成されるが、ＴＦＴ５０のチャネル領域となる部分（ソース電極４とドレイン電極５との間の領域）の上では除去されている。オーミックコンタクト膜３は、例えば、リン（Ｐ）などの不純物が高濃度にドーピングされたｎ型非晶質シリコンやｎ型多結晶シリコンなどにより形成される。
半導体膜２のゲート配線４３と重複する部分のうち、オーミックコンタクト膜３が形成された領域は、ソース・ドレイン領域となる。図３を参照すると、半導体膜２において、ゲート配線４３と重複する左側のオーミックコンタクト膜３の下の領域がソース領域となり、ゲート配線４３と重複する右側のオーミックコンタクト膜３の下の領域がドレイン領域となる。そして、半導体膜２におけるソース領域とドレイン領域とに挟まれた領域がチャネル領域となる。
オーミックコンタクト膜３の上には、ソース配線４４、ソース電極４およびドレイン電極５が、同一の配線層を用いて形成される。ＴＦＴ部においては、図３のように、ＴＦＴ５０のソース領域側のオーミックコンタクト膜３上にソース電極４が形成され、ドレイン領域側のオーミックコンタクト膜３上にドレイン電極５が形成される。このような構成のＴＦＴ５０は「チャネルエッチ型ＴＦＴ」と呼ばれる。ソース配線・画素電極部では、図４のように、ソース配線４４が、半導体膜２の上にオーミックコンタクト膜３を介して形成され、ゲート配線４３と交差する方向に直線的に延在するように配設される。
ＴＦＴ５０のソース電極４とドレイン電極５は分離しているが、ソース電極４はソース配線４４と繋がっている。即ち、ソース配線４４は、ゲート配線４３との交差部で分岐してゲート配線４３に沿って延設され、その延設された部分がソース電極４となる。ソース配線４４、ソース電極４およびドレイン電極５を構成する導電膜は、オーミックコンタクト膜３と同様に、半導体膜２上のほぼ全面に形成されるが、ＴＦＴ５０のチャネル領域となる部分の上では除去されている。
本実施の形態では、ソース配線４４、ソース電極４およびドレイン電極５を構成する第２の導電膜は、例えばＣｒ，Ａｌ，Ｔａ，Ｔｉ，Ｍｏ，Ｗ，Ｎｉ，Ｃｕ，Ａｕ，Ａｇ等や、これらを主成分とする合金膜、またはこれらの積層膜によって形成される。
以上の説明から分かるように、半導体膜２は、ソース配線４４、ソース電極４およびドレイン電極５の下のほぼ全領域と、ゲート配線４３上に位置するソース電極４とドレイン電極５の間の領域に配設されている。また、オーミックコンタクト膜３は、ソース配線４４、ソース電極４およびドレイン電極５と半導体膜２との間にそれぞれ配設されている。
ドレイン電極５は、画素４７の領域（ソース配線４４とゲート配線４３とに囲まれた領域）のほぼ全面に形成された画素電極６に電気的に接続される。画素電極６は、ＩＴＯ（Indium Tin Oxide）などの透明導電膜によって形成される。
図３に示すように、画素電極６は、ドレイン電極５上に直接重ねられた部分を有している。即ち、その部分では、画素電極６の下面が、ドレイン電極５の上面に直接接触する。また、画素電極６は、ドレイン電極５上のほぼ全面を覆っている。但し、画素電極６のチャネル領域側の端部は、ドレイン電極５のチャネル領域側の端部とほぼ同じ位置に配置される。よって、ドレイン電極５のチャネル領域側の端面は、画素電極６に覆われない。
このように、画素電極６の一部を、絶縁膜を介さずに、ドレイン電極５に直接重ねる構成をとることにより、画素電極６とドレイン電極５と電気的に接続するためのコンタクトホールが不要になり、写真製版工程を減らすことができる。また、当該コンタクトホールを配置するエリアを確保する必要がなくなるため、画素４７の開口率を高くできるという利点もある。
また、図３および図４に示すように、画素電極６と同層である第１の透明導電膜６ａは、ソース電極４およびソース配線４４上のほぼ全面にも直接重ねて形成される。ソース電極４上の第１の透明導電膜６ａにおけるチャネル領域側の端部は、ソース電極４のチャネル領域側の端部とほぼ同じ位置に配置される。よって、ソース電極４のチャネル領域側の端部は、第１の透明導電膜６ａには覆われていない。
このように画素電極６と同層の第１の透明導電膜６ａは、第１の金属膜を用いて形成したソース配線４４、ソース電極４およびドレイン電極５上のほぼ全面に形成されている。特に、ソース配線４４上の第１の透明導電膜６ａは、ソース配線４４の冗長配線としても機能する。即ち、ソース配線４４が断線した場合でも、第１の透明導電膜６ａがソース配線４４に沿って配設されていることにより、電気信号の途絶を防止することが可能になる。
ここで、ゲート絶縁膜１１において、図３で符号１１ａを用いて示す部分と、図４で符号１１ｂを用いて示す部分は、画素電極６、半導体膜２、オーミックコンタクト膜３、ソース配線４４、ソース電極４、ドレイン電極５およびそれらの同層膜の何れにも覆われていない部分である。本発明に係るＴＦＴアレイ基板では、ゲート絶縁膜１１の部分１１ａ，１１ｂは、他の部分（画素電極６、半導体膜２、オーミックコンタクト膜３、ソース配線４４、ソース電極４、ドレイン電極５およびそれらの同層膜の何れかに覆われた部分）よりも薄くなっている。以下、ゲート絶縁膜１１の部分１１ａ，１１ｂを「薄膜部」と称する。
なお、図３及び図４に現れていない領域でも、画素電極６、半導体膜２、オーミックコンタクト膜３、ソース配線４４、ソース電極４、ドレイン電極５およびそれらの同層膜の何れにも覆われていないゲート絶縁膜１１の部分は、同様に薄くなる。本実施の形態では、ゲート絶縁膜１１の薄膜部は、平面視で、画素電極６および第１の透明導電膜６ａが存在しない領域とほぼ同じパターンで形成されている。
画素電極６（第１の透明導電膜６ａ）の上は、第２の絶縁膜である層間絶縁膜１２で覆われる。層間絶縁膜１２は、窒化シリコン、酸化シリコン等により形成される。層間絶縁膜１２上には、ＩＴＯ等の第２の透明導電膜からなる対向電極８が形成される。層間絶縁膜１２は、ＴＦＴ５０の保護膜として機能すると共に、画素電極６と対向電極８との間の層間絶縁膜としても機能する。
対向電極８は、層間絶縁膜１２を介して画素電極６に対向配置され、画素電極６との間でフリンジ電界を発生させるためのスリットが設けられている。図２のように、対向電極８のスリットは、ソース配線４４とほぼ平行に複数設けられている。
図５に示すように、対向電極８は、層間絶縁膜１２およびゲート絶縁膜１１を貫通するコンタクトホール１３を介して、共通電位が供給される共通配線４３ａと電気的に接続されている。
また、対向電極８は、ゲート配線４３を挟んで隣接する他の画素４７の対向電極８に繋がるように一体的に形成されている。つまり、ゲート配線４３を挟んで隣接する画素４７の対向電極８の間は、それらと同層の対向電極連結部８ａにより連結されている。ここでは、対向電極連結部８ａは、ソース配線４４およびＴＦＴ５０と重複しない領域に、ゲート配線４３を跨ぐように形成されている。即ち、対向電極８は、ゲート配線４３と一部が重なり合うように形成されている。
続いて、実施の形態１に係る液晶表示装置の製造方法、特にＴＦＴアレイ基板の製造方法について説明する。
図６〜図２２は、実施の形態１に係るＴＦＴアレイ基板の製造工程図である。図６〜図２２の各図には、各工程におけるＴＦＴ部の断面（図２のＡ１−Ａ２断面）およびソース配線・画素電極部の断面を示すが、本発明の効果を説明するために、ソース配線・画素電極部の断面としては、正常な部分（図２のＢ１−Ｂ２断面）と、ソース配線４４のパターニングの際に異物１００が付着してパターン残が生じる部分（図２のＤ１−Ｄ２断面）の２つを示す。
まず、ガラス等の透明な絶縁性の基板１を用意し（図６）、その全面にＣｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜からなる第１の金属膜を、例えばスパッタ法や蒸着法などにより成膜する。
次に、第１の金属膜上にレジストを塗布し、当該レジストをフォトマスク上から露光し、レジストを感光させる。感光させたレジストを現像してパターニングし、レジストパターンを形成する。そして、このレジストパターンをマスクとするエッチングにより第１の金属膜をパターニングしてゲート配線４３（ゲート電極）および共通配線４３ａを形成し、その後、レジストパターンを除去する（図７）。
以下では、このようなパターン形成プロセスにおける、レジストパターンを形成するための一連の工程を「フォトリソグラフィ工程」と称し、レジストパターンを用いたパターニングの工程を「エッチング工程」と称し、レジストパターンを除去する工程を「レジスト除去工程」と称する。上記の第１のフォトリソグラフィ工程、第１のエッチング工程および第１のレジスト除去工程により、図７のように、第１の金属膜からなるゲート配線４３（ゲート電極）および共通配線４３ａが、基板１上に形成される。
次に、ゲート配線４３および共通配線４３ａを覆うように、ゲート絶縁膜１１となる第１の絶縁膜と、半導体膜２と、オーミックコンタクト膜３とをこの順に成膜する。これらは、プラズマＣＶＤ（Chemical Vapor Deposition）、常圧ＣＶＤ、減圧ＣＶＤなどにより、基板１の全面に成膜する。
ゲート絶縁膜１１としては、窒化シリコン、酸化シリコン等を用いることができる。ゲート絶縁膜１１は、ピンホールなどの膜欠損発生による短絡を防止する目的で、複数回に分けて成膜することが好ましい。半導体膜２としては、非晶質シリコン、多結晶ポリシリコンなどを用いることができる。また、オーミックコンタクト膜３としては、リン（Ｐ）などの不純物を高濃度に添加したｎ型非晶質シリコンやｎ型多結晶シリコンなどを用いることができる。
さらに、オーミックコンタクト膜３の上に、Ｃｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜からなる第２の金属膜を、例えば、スパッタ法や蒸着法などで成膜する。
次に、第２のフォトリソグラフィ工程によりレジストパターンを形成し、それをマスクにする第２のエッチング工程により、第２の金属膜、オーミックコンタクト膜３、オーミックコンタクト膜３を順次エッチングする（図９）。
第２のエッチング工程では、第２の金属膜は、ソース配線４４と、当該ソース配線４４から分岐してＴＦＴ５０の形成領域へと延在する金属膜４０とからなる形状にパターニングされる。ソース配線４４から分岐した金属膜４０は、後の工程で２つに分離されて、ソース電極４およびドレイン電極５となる。即ち、この時点では、ＴＦＴ５０のチャネル領域となる部分には第２の金属膜（金属膜４０）が残存しており、ソース電極４とドレイン電極５とが繋がった状態となっている。つまり、第２のエッチング工程では、互いに繋がった状態のソース電極４およびドレイン電極５と、ソース電極４に接続するソース配線４４とが形成される。
また、オーミックコンタクト膜３および半導体膜２も、第２の金属膜のパターニングと同じマスクを用いてエッチングされる（実質的には、パターニングされた第２の金属膜がマスクとなる）。これにより、オーミックコンタクト膜３および半導体膜２が、第２の金属膜と同じ形状にパターニングされる。
このように、第２の金属膜のパターニングと、オーミックコンタクト膜３および半導体膜２のパターニングは、同じマスクを用いるため、１回のエッチング工程（第２のエッチング工程）に統合できる。その後、第２のフォトリソグラフィ工程で形成したレジストパターンを除去する第２のレジスト除去工程を行う。
ここで、異物１００が付着した領域では、図９に示すように、第２の金属膜、オーミックコンタクト膜３および半導体膜２は正常にパターニングされず、パターン残部１０１となる。このパターン残部１０１は、正常なソース配線４４の部分と同様に、半導体膜２、オーミックコンタクト膜３および第２の金属膜の３層構造である。そのため、パターン残部１０１が発生した部分は、ソース配線４４とその下のオーミックコンタクト膜３および半導体膜２が、正常な部分よりも広くなる。
次に、画素電極６となる第１の透明導電膜６ａを、スパッタ法などにより基板１の全面に成膜する（図１０）。第１の透明導電膜６ａとしては、ＩＴＯ等を用いることができる。
そして、第３のフォトリソグラフィ工程により、第１の透明導電膜６ａを除去する領域（但し、ＴＦＴ５０のチャネル領域を除く）に開口部を有するレジストパターン１０３を形成し（図１１）、それをマスクにした第３のエッチング工程により、第１の透明導電膜６ａをパターニングする（図１２）。
実施の形態１では、レジストパターン１０３は、画素電極６の形成領域上と、残存する第２の金属膜（即ち、ソース配線４４およびそれから分岐した金属膜４０）の上を覆うように形成される。但し、パターン残部１０１は、本来、第２の金属が除去されるべき部分なので、レジストパターン１０３の開口部は、パターン残部１０１をソース配線４４の延在方向に横断するように形成される。レジストパターン１０３の開口部に露出したパターン残部１０１上の第１の透明導電膜６ａは、第３のエッチング工程により除去される。
第３のエッチング工程では、第１の透明導電膜６ａがパターニングされて画素電極６が形成される。また、ソース配線４４およびそれから分岐した金属膜４０上に第１の透明導電膜６ａが残る（第１の透明導電膜６ａはチャネル領域の上方にも残る）。
第３のエッチング工程では、さらに、第１の透明導電膜６ａをパターニングしたことでレジストパターン１０３の開口部に露出した第２の金属膜のエッチングも行われる（図１３）。このとき、パターン残部１０１の第２の金属膜が除去される。
さらに、第３のエッチング工程では、レジストパターン１０３をマスクとするドライエッチングも行われる。これにより、レジストパターン１０３の開口部に露出したゲート絶縁膜１１の表面が削られて堆積物等が除去されているため、ゲート絶縁膜１１の表面状態が良好になり、この後形成される層間絶縁膜１２との密着性が向上する。このドライエッチングでは、レジストパターン１０３から露出したパターン残部１０１のオーミックコンタクト膜３および半導体膜２も除去される（図１４）。つまり、パターン残部１０１の導通部分が正常なソース配線４４から完全に分離される。これにより、パターン残部１０１を介して画素電極６とソース配線４４が短絡してショート欠陥が発生するのを防止できる。また、このような画素間の部分（画素電極６とソース配線４４の間の部分）のみならず、同様の層構成を有する周辺端子部においても、特にパターン密度が高い部分において同様にショート欠陥が防止できる。
上記のドライエッチングは、塩化水素（ＨＣｌ）と六フッ化硫黄（ＳＦ６）とヘリウム（Ｈｅ）の混合ガスもしくは、塩化水素（ＨＣｌ）と六フッ化硫黄（ＳＦ６）の混合ガスを使用して行うのが好ましい。この場合、オーミックコンタクト膜３および半導体膜２であるシリコン（Ｓｉ）と、ゲート絶縁膜１１である窒化シリコン（ＳｉＮ）とのエッチングレート比が、Ｓｉ：ＳｉＮ＝６：１〜１０：１程度となり、パターン残部１０１のオーミックコンタクト膜３および半導体膜２を除去するのに効果的である。
より望ましくは、上記ドライエッチングの後、露出したゲート絶縁膜１１に対して、四フッ化メタン（ＣＦ４）と酸素（Ｏ２）の混合ガスを使用してさらにドライエッチングを行う。このドライエッチングは、シリコン（Ｓｉ）と窒化シリコン（ＳｉＮ）とのエッチングレート比が、Ｓｉ：ＳｉＮ＝１：２程度となるので、ゲート絶縁膜１１の表面が効果的に削られ、ゲート絶縁膜１１の表面状態がさらに良好になり、層間絶縁膜１２との密着性がさらに向上する。
また、第３のエッチング工程において上記のドライエッチングが行われると、第２のエッチング工程（図９）でオーミックコンタクト膜３および半導体膜２が既に除去され、且つ、レジストパターン１０３の開口部に露出した領域では、ゲート絶縁膜１１の表面がドライエッチングにより除去され、図１４に示すようにゲート絶縁膜１１が薄くなった薄膜部１１ａ，１１ｂが形成される。薄膜部１１ａ，１１ｂが形成される領域は、画素電極６、半導体膜２、オーミックコンタクト膜３、ソース配線４４、ソース電極４、ドレイン電極５およびそれらの同層膜の何れにも覆われない部分である。なお、本実施の形態では、ゲート絶縁膜１１の薄膜部１１ａ，１１ｂは、平面視で、画素電極６および第１の透明導電膜６ａが存在しない領域とほぼ同じパターンで形成されている（ドライエッチングの程度にもよるが、パターン残部１０１が存在した箇所には薄膜部は殆ど形成されない）。
ゲート絶縁膜１１の薄膜部が形成される領域をさらに詳細に説明すると、ゲート絶縁膜１１上に半導体膜２、オーミックコンタクト膜３、第２の金属膜を形成し、これらの不要部分を除去して露出した部分であり、なお且つ、ゲート絶縁膜１１の上に第１の透明導電膜６ａを成膜し、その不要部分を除去して露出した部分である領域である。つまり、ゲート絶縁膜１１上面に直接層間絶縁膜１２が成膜される箇所である。
先に述べたように、例えば特許文献１の製造方法では、層間絶縁膜１２を成膜する前のゲート絶縁膜１１の表面は度重なるエッチング除去の際のダメージや、微小残渣などにより、ゲート絶縁膜１１と層間絶縁膜１２との密着性が悪く、膜剥がれによってパターン欠陥を生じやすいという問題があった。実施の形態１では、その密着性が劣化する部分のゲート絶縁膜１１の表面をドライエッチング処理するため、その部分の膜厚が減少すると共に表面のダメージや、微小残渣などが除去される。それにより、ゲート絶縁膜１１の上に層間絶縁膜１２を直接成膜しても、それらの間の密着性を十分に確保できる。
第３のエッチング工程の後は、第３のレジスト除去工程でレジストパターン１０３を除去する（図１５）。
続いて、第４のフォトリソグラフィ工程により、レジストパターン１０４を形成する（図１６）。このレジストパターン１０４は、ＴＦＴ５０のチャネル領域を含む開口部を有するものとする。ここでは、第３のフォトリソグラフィ工程で形成したレジストパターン１０３と同じ開口部に加えて、ＴＦＴ５０のチャネル領域にも開口部を有するレジストパターン１０４を用いている。
そして、レジストパターン１０４をマスクにする第４のエッチング工程により、ＴＦＴ５０のチャネル領域上のオーミックコンタクト膜３、第２の金属膜および第１の透明導電膜６ａを除去する。
第４のエッチング工程では、まず、レジストパターン１０４の開口部に露出する第１の透明導電膜６ａが除去される（図１７）。続いて、第１の透明導電膜６ａが除去されたことでレジストパターン１０４の開口部に露出した第２金属膜（ソース配線４４から分岐した金属膜４０）が除去される（図１８）。これにより、ソース配線４４から分岐した金属膜４０が、ソース電極４とドレイン電極５とに分離される。さらに、第２の金属膜を除去することによってレジストパターン１０４の開口部に露出したオーミックコンタクト膜３を除去する（図１９）。その結果、ＴＦＴ５０のチャネル領域となる半導体膜２の部分が露出される。
その後、第４のレジスト除去工程により、第４のフォトリソグラフィ工程で形成したレジストパターン１０４を除去する（図２０）。
続いて、層間絶縁膜１２となる第２の絶縁膜を成膜する（図２１）。層間絶縁膜１２は、例えば窒化シリコン、酸化シリコン等の無機絶縁膜を、ＣＶＤ法などにより基板１全面に成膜する。これにより、画素電極６および第１の透明導電膜６ａが、層間絶縁膜１２に覆われる。また、半導体膜２のチャネル領域が層間絶縁膜１２に覆われる。
次に、第５のフォトリソグラフィ工程および第５のエッチング工程により、層間絶縁膜１２およびゲート絶縁膜１１を貫通するコンタクトホール１３を形成する。コンタクトホール１３は、図５に示したように、共通配線４３ａに達するように形成される。
図示は省略するが、額縁領域４２には、ゲート配線４３を走査信号駆動回路４５に接続させるための端子（ゲート端子）と、ソース配線４４を表示信号駆動回路４６に接続させるための端子（ソース端子）とが、ゲート配線４３と同層の配線層（第１の金属膜）またはソース配線４４と同層の配線層（第２の金属膜）を用いて形成されている。第４のフォトリソグラフィ工程および第４のエッチング工程では、それらの端子に達するコンタクトホールも形成される。
その後、第５のレジスト除去工程により、第５のフォトリソグラフィ工程で形成したレジストパターンを除去する。
次に、層間絶縁膜１２の上に、対向電極８となる第２の透明導電膜をスパッタ法等により基板１全面に成膜する。第２の透明導電膜としては、ＩＴＯ等を用いることができる。そして、第６のフォトリソグラフィ工程および第６のフォトリソグラフィ工程により、第２の透明導電膜をパターニングして、スリットを有する対向電極８を形成する（図２２）。図５に示したように、対向電極８は、共通配線４３ａに接続するように、コンタクトホール１３の内側にも形成される。
このとき、額縁領域４２では、コンタクトホールを介してゲート端子と接続するパッド（ゲート端子パッド）と、コンタクトホールを介してソース端子と接続するパッド（ソース端子パッド）とが形成される。
その後、第６のレジスト除去工程により、第６のフォトリソグラフィ工程で形成したレジストパターンを除去する。
以上の工程を経て、実施の形態１のＴＦＴアレイ基板が完成する。このように、実施の形態１では、少なくとも６回のフォトリソグラフィ工程を用いて、従来のＦＦＳモードの液晶表示装置と比較して、ゲート絶縁膜１１と層間絶縁膜１２との間で高い密着力が得られるＴＦＴアレイ基板を形成することができる。また、異物１００の影響でソース配線４４（第２の金属膜）にパターン残部１０１が発生しても、第３のエッチング工程で導通部分が正常なソース配線４４から分離されるので、その部分でのショート欠陥が発生するのを防止できる。また、このような画素間の部分のみならず、同様の層構成を有する周辺端子部においても、特にパターン密度が高い部分において同様にショート欠陥が防止できる。これらの効果により、液晶表示装置の製造における歩留まりが向上される。
ここで、パターン残部１０１でのショート欠陥の発生を防止する効果について具体的に説明する。例えば、特許文献１におけるＴＦＴアレイ基板の製造方法では、第１の透明導電膜６ａの不要部分を除去するエッチング（画素電極６のパターニング）と、ＴＦＴ５０のチャネル領域となる半導体膜２を露出させるエッチングとが、図２３のように、同じレジストパターン１０３ａを用いた１回のエッチング工程により行われる。このエッチング工程では、チャネル領域を残存させる必要があるため半導体膜２は除去されない。そのため、パターン残部１０１の導通部分（半導体膜２）はソース配線４４と繋がったままになる。パターン残部１０１の半導体膜２は、その後の工程でも除去されず、ＴＦＴアレイ基板が完成した状態でも、図２４のようにソース配線４４と画素電極６との間がパターン残部１０１の半導体膜２を介して接続され、ショート欠陥が生じる。また、このショート欠陥の問題は、画素間の部分のみならず、同様の層構成を有する周辺端子部においても、特にパターン密度が高い部分において同様に生じやすい。本発明ではこの問題を回避することができる。
このように作製したＴＦＴアレイ基板の上に、その後のセル工程において配向膜を形成する。また、別途作製された対向基板の上にも配向膜を同様に形成する。そして、各配向膜の液晶との接触面に、ラビングなどの手法を用いて一方向にミクロな傷をつける配向処理を施す。その後、基板周縁部にシール材を塗布して、ＴＦＴアレイ基板と対向基板とを、互いの配向膜が向き合うように所定の間隔で貼り合わせる。ＴＦＴアレイ基板と対向基板とを貼り合わせた後、真空注入法等により、ＴＦＴアレイ基板と対向基板との間に液晶を注入し、その注入口を封止する。それにより、液晶セルが完成する。
そして、液晶セルの両面に偏光板を貼り付け、駆動回路を接続した後、バックライトユニットを取り付けることで、液晶表示装置が完成する。
なお、上記説明では、第３のエッチング工程において、第１の透明導電膜６ａ、第２の金属膜、オーミックコンタクト膜３および半導体膜２の全てのエッチングに、第３のフォトリソグラフィ工程で形成したレジストパターンがマスクとなるように説明した。しかし、第２の金属膜、オーミックコンタクト膜３および半導体膜２のエッチングは、パターニング後の第１の透明導電膜６ａ（画素電極６を含む）をマスクにして行われてもよい。
同様に、第４のエッチング工程においても、第１の透明導電膜６ａ、第２の金属膜、オーミックコンタクト膜３の全てのエッチングに、第４のフォトリソグラフィ工程で形成したレジストパターンがマスクとなるように説明したが、第２の金属膜およびオーミックコンタクト膜３のエッチングは、パターニング後の第１の透明導電膜６ａ（画素電極６を含む）をマスクにして行われてもよい。
また、上記説明では、第４のフォトリソグラフィ工程で形成するレジストパターン１０４として、第３のフォトリソグラフィ工程で形成したレジストパターン１０３と同じ開口部に加えてＴＦＴ５０のチャネル領域にも開口部を有するものを用いた。しかし、レジストパターン１０４は、図２５のように、ＴＦＴ５０のチャネル領域のみに開口部を有するものであってもよい。ＴＦＴ５０のチャネル領域のみに開口部を有するレジストパターン１０４を用いる場合、第４のエッチング工程において、チャネル領域以外の、第１の透明導電膜６ａ、第２の金属膜、オーミックコンタクト膜３および半導体膜２の側壁が保護され、それらの側壁が庇構造となることを防止できる。それにより、その後に形成する層間絶縁膜１２のカバレージ不良を防止でき、歩留まりがさらに向上される効果を有する。
＜実施の形態２＞
実施の形態２では、実施の形態１よりも必要なフォトマスクの数を減らすことが可能なＴＦＴアレイ基板の製造方法を提案する。以下、当該製造方法を説明するが、実施の形態１の製造方法と重複する工程については説明を省略する。
実施の形態２では、実施の形態１よりも必要なフォトマスクの数を減らすことが可能なＴＦＴアレイ基板の製造方法を提案する。以下、当該製造方法を説明するが、実施の形態１の製造方法と重複する工程については説明を省略する。
まず、実施の形態１で図６〜図９を用いた説明したものと同様の処理により、基板１上に、ゲート配線４３およびゲート絶縁膜１１を形成し、半導体膜２、オーミックコンタクト膜３および第１の金属膜の形成およびパターニングを行う（第１〜２のフォトリソグラフィ工程、エッチング工程およびレジスト除去工程）。このとき異物１００が付着した部分では、パターン残部１０１が生じる。そして、図１０のように、基板１の前面に第１の透明導電膜６ａを形成する。
続いて、第３のフォトリソグラフィ工程により、第１の透明導電膜６ａをパターニングするためのレジストパターン１０３を形成する（図２６）。レジストパターン１０３は、画素電極６の形成領域上と、残存する第２の金属膜（即ち、ソース配線４４およびそれから分岐した金属膜４０）の上を覆うように形成される。
但し、本実施の形態では、第３のフォトリソグラフィ工程の露光処理では、ＴＦＴ５０のチャネル領域に対応する領域のレジストを、グレートーンマスクやハーフトーンマスクなどの半透過部を有するフォトマスクを用いて露光する。その結果、レジストパターン１０３は、図２６に示すように、ＴＦＴ５０のチャネル領域に対応する部分が他の部分よりも薄くなる。即ち、レジストパターン１０３は、ＴＦＴ５０のチャネル領域に対応する部分に、凹部１０３ｂを有する形状となる。なお、グレートーンマスクを用いる方が、ハーフトーンマスクを用いる場合に比べて、パターン設計汎用性、コスト面、マスク品質においてより好適である。
そして、レジストパターン１０３をマスクにする第３のエッチング工程により、第１の透明導電膜６ａをパターニングして、画素電極６を形成する（図２７）。このとき、ソース配線４４およびそれから分岐した金属膜４０上に第１の透明導電膜６ａが残る。
第３のエッチング工程では、第１の透明導電膜６ａのパターニングにより露出した第２の金属膜もエッチングされる（図２８）。このとき、パターン残部１０１の第２の金属膜が除去される。
さらに、第３のエッチング工程では、レジストパターン１０３をマスクとするドライエッチングも行われる。これにより、レジストパターン１０３の開口部に露出したゲート絶縁膜１１の表面が削られて、その表面状態が良好になり、この後形成される層間絶縁膜１２との密着性が向上する。このドライエッチングでは、レジストパターン１０３から露出したパターン残部１０１のオーミックコンタクト膜３および半導体膜２も除去される（図２９）。つまり、パターン残部１０１の導通部分が正常なソース配線４４から完全に分離される。これにより、パターン残部１０１を介して画素電極６とソース配線４４が短絡してショート欠陥が発生するのを防止できる。また、このような画素間の部分のみならず、同様の層構成を有する周辺端子部においても、特にパターン密度が高い部分において同様にショート欠陥が防止できる。
第３のエッチング工程で行うドライエッチングの条件は、実施の形態１と同様でよい。また、より望ましくは、当該ドライエッチングの後、露出したゲート絶縁膜１１に対して、四フッ化メタン（ＣＦ４）と酸素（Ｏ２）の混合ガスを使用してさらにドライエッチングを行うとよい。これにより、ゲート絶縁膜１１の表面が効果的に削られ、ゲート絶縁膜１１の表面状態がさらに良好になり、層間絶縁膜１２との密着性がさらに向上する。
実施の形態１と同様に、第３のエッチング工程において上記のドライエッチングが行われると、第２のエッチング工程（図９）でオーミックコンタクト膜３および半導体膜２が既に除去され、且つ、レジストパターン１０３の開口部に露出した領域では、ゲート絶縁膜１１の表面がドライエッチングにより除去され、図２９に示すようにゲート絶縁膜１１が薄くなった薄膜部１１ａ，１１ｂが形成される。薄膜部１１ａ，１１ｂが形成される領域は、画素電極６、半導体膜２、オーミックコンタクト膜３、ソース配線４４、ソース電極４、ドレイン電極５およびそれらの同層膜の何れにも覆われない部分である。
続いて、レジストパターン１０３の表面にアッシング処理（灰化処理）を行って、その膜厚を減じ、凹部１０３ｂの底を第１の透明導電膜６ａに到達させる（図３０）。それにより、レジストパターン１０３の凹部１０３ｂが開口部になる。その結果、アッシング処理後のレジストパターン１０３は、実施の形態１において第４のフォトリソグラフィ工程で形成したレジストパターン１０４（図１６）と同じパターン形状となる。よって、実施の形態１で行った第４のフォトリソグラフィ工程を省略でき、その分だけ必要なフォトマスクを少なくできる。
その後は、アッシング処理後のレジストパターン１０３をマスクにして、実施の形態１の第４のエッチング工程以降の処理（図１７〜図２２）を行うことにより、実施の形態１と同様の構造を有するＴＦＴアレイ基板が完成する。
このように、実施の形２では、少なくとも５回のフォトリソグラフィ工程を用いて、本発明に係るＴＦＴアレイ基板を形成できる。よって、従来と同様の生産性とコストを維持しつつ、ゲート絶縁膜１１と層間絶縁膜１２との間で高い密着力が得られるＴＦＴアレイ基板を形成することができる。また、実施の形態１と同様に、パターン残部１０１でのショート欠陥の発生を防止でき、液晶表示装置の製造における歩留まりが向上される。また、このような画素間の部分のみならず、同様の層構成を有する周辺端子部においても、特にパターン密度が高い部分において同様にショート欠陥が防止できる。
また、実施の形態１および２のＴＦＴアレイ基板では、ソース配線４４、ソース電極４およびドレイン電極５などを構成する第２の金属膜の下のほぼ全域（全面）に、オーミックコンタクト膜３を介して半導体膜２が存在する。また、当該第２の金属膜の上のほぼ全域（全面）に、画素電極６を構成する第１の透明導電膜６ａが存在する。これにより、第１の透明導電膜６ａがソース配線４４上に積層された構成となり、ソース配線４４の冗長配線となる。従って、ソース配線４４が断線したとしても、表示信号の途絶を防止することができる。
なお、実施の形態１および２では、画素電極６や対向電極８を構成する透明電極として、ＩＴＯを用いる例を示したが、例えばＩＺＯ（Indium Zinc Oxide）を用いてもよい。ＩＺＯは、それを除去するエッチングの際にゲート絶縁膜１１上に生じる微小残渣が少ないので、微小残渣による白濁を防止でき、液晶表示装置の表示品位が向上する。また、ゲート絶縁膜上の微小残渣が少ないことは、ゲート絶縁膜１１の表面をドライエッチングする際に、微小残渣を効率的に除去できるため、ゲート絶縁膜１１と層間絶縁膜１２との密着性向上にも有益である。同じ理由で、透明電極にＩＧＺＯ（Indium Gallium Zinc Oxygen）を用いてもよい。
また、図２においては、ゲート配線４３を挟んで隣り合う画素４７の対向電極８が繋がった構成を示したが、対向電極８の形状はこれに限定されるものではない。各画素４７の対向電極８は、コンタクトホール１３を介して共通配線４３ａと電気的に接続されているので、共通配線４３ａのそれぞれに同じ信号（電圧）を印加すれば、ゲート配線４３を挟んで隣り合う画素４７の対向電極８が互いに離間されていてもよい。
また、図２では、対向電極８のスリットの長さ方向がソース配線４４に平行な例を示したが、対向電極８のスリットの方向は任意の方向でよい。さらに、各対向電極８ごとにスリットの長さ方向が異なっていてもよい。対向電極８の形状は、例えば櫛歯状など、画素電極６との間でフリンジ電界を発生させることができるものであればよい。
また本発明の適用は、実施の形態１および２に示した構成のＴＦＴを有するＴＦＴアレイ基板に限定されるものではなく、各画素のＴＦＴのドレイン電極上に画素電極が直接重なり形成される構成を有するＴＦＴアレイ基板に対して広く適用可能である。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ 基板、２ 半導体膜、３ オーミックコンタクト膜、４ ソース電極、５ ドレイン電極、６ 画素電極、６ａ 第１の透明導電膜、８ 対向電極、１１ ゲート絶縁膜、１１ａ，１１ｂ 薄膜部、１２ 層間絶縁膜、１３ コンタクトホール、４１ 表示領域、４２ 額縁領域、４３ ゲート配線、４３ａ 共通配線、４４ ソース配線、４５ 走査信号駆動回路、４６ 表示信号駆動回路、４７ 画素、４８，４９ 外部配線、５０ ＴＦＴ、１００ 異物、１０１ パターン残部、１０３，１０４ レジストパターン、１０３ｂ 凹部、１０４ レジストパターン。
Claims (9)
- 基板上に形成された薄膜トランジスタを有する薄膜トランジスタアレイ基板であって、
前記基板上に形成されたゲート電極および前記ゲート電極に接続するゲート配線と、
前記ゲート電極および前記ゲート配線を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体膜と、
前記ゲート電極の上方において、前記半導体膜上に形成されたソース電極およびドレイン電極と、
前記半導体膜上に形成され、前記ソース電極に接続するソース配線と、
前記ドレイン電極上に直接重ねて形成された画素電極と、
前記ソース電極、前記ドレイン電極、前記ソース配線および前記画素電極を覆う層間絶縁膜と、
前記層間絶縁膜を介して前記画素電極に対向配置された対向電極とを備え、
前記半導体膜は、前記ソース電極とドレイン電極との間の領域を除いて、前記ソース電極、前記ドレイン電極および前記ソース配線と同様にパターニングされており、
前記ゲート絶縁膜は、前記層間絶縁膜と接する領域に、他の部分よりも薄い薄膜部を有している
ことを特徴とする薄膜トランジスタアレイ基板。 - 前記ソース電極および前記ソース配線の上には、前記画素電極と同層の透明導電膜が形成されており、
前記薄膜部は、前記画素電極および前記透明導電膜が存在しない領域とほぼ同じパターンで形成されている
請求項１記載の薄膜トランジスタアレイ基板。 - 前記画素電極は、ＩＺＯ（Indium Zinc Oxide）またはＩＧＺＯ（Indium Gallium Zinc Oxygen）で形成されている
請求項１または請求項２記載の薄膜トランジスタアレイ基板。 - 薄膜トランジスタを有する薄膜トランジスタアレイ基板の製造方法であって、
（ａ）基板上に第１の金属膜を成膜してパターニングすることで、ゲート電極および前記ゲート電極に接続するゲート配線を形成する工程と、
（ｂ）前記ゲート電極および前記ゲート配線を覆うゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に、半導体膜、オーミックコンタクト膜および第２の金属膜をこの順に成膜する工程と、
（ｄ）前記半導体膜、オーミックコンタクト膜および第２の金属膜をパターニングして、前記薄膜トランジスタのチャネル領域となる領域上で互いに接続した状態のソース電極およびドレイン電極と、前記ソース電極に接続するソース配線とを形成する工程と、
（ｅ）前記互いに接続した状態のソース電極およびドレイン電極、並びに前記ソース配線の上に第１の透明導電膜を成膜する工程と、
（ｆ）少なくとも前記チャネル領域となる領域上がマスクされたレジストパターンを用いるエッチングにより、前記第１の透明導電膜をパターニングして、前記ドレイン電極の上に直接重なる画素電極を形成する工程と、
（ｇ）前記工程（ｆ）と同じレジストパターンまたは前記工程（ｆ）でパターニングされた前記第１の透明導電膜をマスクにして、前記第１の透明導電膜をパターニングしたことで露出した前記第２の金属膜、前記オーミックコンタクト膜および前記半導体膜を除去可能なエッチングを行う工程と、
（ｈ）少なくとも前記チャネル領域となる領域上が開口されたレジストパターンを用いるエッチングにより、ソース電極とドレイン電極とを分離すると共に、前記チャネル領域となる領域の前記半導体膜を露出させる工程と、
（ｉ）前記画素電極を覆う層間絶縁膜を形成する工程と、
（ｊ）前記層間絶縁膜上に、第２の透明絶縁膜を成膜してパターニングすることで、前記画素電極と対向する位置に対向電極を形成する工程と、
を備えることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 薄膜トランジスタを有する薄膜トランジスタアレイ基板の製造方法であって、
（ａ）基板上に第１の金属膜を成膜してパターニングすることで、ゲート電極および前記ゲート電極に接続するゲート配線を形成する工程と、
（ｂ）前記ゲート電極および前記ゲート配線を覆うゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に、半導体膜、オーミックコンタクト膜および第２の金属膜をこの順に成膜する工程と、
（ｄ）前記半導体膜、オーミックコンタクト膜および第２の金属膜をパターニングして、前記薄膜トランジスタのチャネル領域となる領域上で互いに接続した状態のソース電極およびドレイン電極と、前記ソース電極に接続するソース配線とを形成する工程と、
（ｅ）前記互いに接続した状態のソース電極およびドレイン電極、並びに前記ソース配線の上に第１の透明導電膜を成膜する工程と、
（ｆ）前記チャネル領域に凹部を有するレジストパターンを用いるエッチングにより、前記第１の透明導電膜をパターニングして、前記ドレイン電極の上に直接重なる画素電極を形成する工程と、
（ｇ）前記工程（ｆ）と同じレジストパターンをマスクにして、前記第１の透明導電膜をパターニングしたことで露出した前記第２の金属膜、前記オーミックコンタクト膜および前記半導体膜を除去可能なエッチングを行う工程と、
（ｈ）前記レジストパターンの厚さを減じて前記凹部の底を前記第１の透明導電膜に到達させた後、当該レジストパターンを用いるエッチングにより、ソース電極とドレイン電極を分離すると共に、前記チャネル領域となる前記半導体膜を露出させる工程と、
（ｉ）前記画素電極を覆う層間絶縁膜を形成する工程と、
（ｊ）前記層間絶縁膜上に、第２の透明絶縁膜を成膜してパターニングすることで、前記画素電極と対向する位置に対向電極を形成する工程と、
を備えることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 前記レジストパターンの前記凹部は、半透過のフォトマスクを用いて露光することにより形成される
請求項５記載の薄膜トランジスタアレイ基板の製造方法。 - 前記工程（ｇ）で行われる前記エッチングは、ドライエッチングを含む
請求項４から請求項６のいずれか一項記載の薄膜トランジスタアレイ基板の製造方法。 - 前記工程（ｇ）では、前記工程（ｆ）で前記第１の透明導電膜をパターニングしたときに露出した前記ゲート絶縁膜は、その上面が削られる
請求項４から請求項７のいずれか一項記載の薄膜トランジスタアレイ基板の製造方法。 - 前記第１の透明導電膜は、ＩＺＯ（Indium Zinc Oxide）またはＩＧＺＯ（Indium Gallium Zinc Oxygen）である
請求項４から請求項８のいずれか一項記載の薄膜トランジスタアレイ基板の製造方法。
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