JP2009180981A - アクティブマトリックス基板及びその製造方法 - Google Patents

Abstract

【課題】優れた特性を有するアクティブマトリックス基板及びその製造方法を提供すること。
【解決手段】本発明にかかるアクティブマトリックス基板は、ＴＦＴ１０８を有するＴＦＴアレイ基板１００である。ＴＦＴ１０８のゲートと電気的に接続されたゲート信号線１０９と、ゲート信号線１０９上に形成された第１絶縁膜３と、第１絶縁膜３上に形成され、共通電位が供給される補助容量電極４と、補助容量電極４上に形成された第２絶縁膜５と、第２絶縁膜５上に形成され、ＴＦＴ１０８のソースと電気的に接続されたソース信号線１１０と、ソース信号線１１０上に形成された第３絶縁膜１１と、第３絶縁膜１１上に、補助容量電極４の一部と重なるように形成された画素電極１３とを有するものである。
【選択図】図３

Description

本発明は、アクティブマトリックス基板及びその製造方法に関する。

液晶や有機ＥＬ等の電気光学表示素子として、アクティブマトリックス型の表示素子が知られている。アクティブマトリックス型では、絶縁性基板の一主面上にＴＦＴ等のスイッチング素子が設けられ、各画素に独立した電圧や電界を印加する。

電気光学表示素子においては、明るく高い表示品質を得るために、各画素の表示面積ができるだけ大きい、すなわち開口率の高いアクティブマトリックス基板を実現することが重要である。
特開平１０−２６８３５３号公報

ここで、アクティブマトリックス基板であるＴＦＴアレイ基板の製造方法について図１１を参照して説明する。図１１は、ＴＦＴアレイ基板１００の構成を示す断面模式図である。まず、絶縁性基板１上に、導電性膜を成膜する。そして、フォトリソグラフィープロセスにより、導電性膜をパターニングする。これにより、ゲート電極２、ゲート信号線、及び補助容量電極４が絶縁性基板１上に形成される。次に、第１絶縁膜３、第２絶縁膜５を順次成膜する。続いて、半導体能動膜６、オーミックコンタクト膜７を順次成膜する。そして、フォトリソグラフィープロセスにより、半導体能動膜６及びオーミックコンタクト膜７をパターニングする。

次に、金属薄膜を成膜する。そして、フォトリソグラフィープロセスにより、金属薄膜をパターニングする。これにより、ソース電極９、ソース信号線１１０、及びドレイン電極１０がオーミックコンタクト膜７上に形成される。そして、ソース電極９、ソース信号線１１０、及びドレイン電極１０のパターンをマスクとして、オーミックコンタクト膜７をエッチングする。これにより、チャネル部８が形成される。次に、これらを覆うように、第３絶縁膜１１を成膜する。そして、フォトリソグラフィープロセスにより、第３絶縁膜１１をパターニングする。これにより、ドレイン電極１０上に、コンタクトホール１２を形成する。その後、導電性膜を成膜する。そして、フォトリソグラフィープロセスにより、導電性膜をパターニングする。これにより、コンタクトホール１２によってドレイン電極１０と接続された画素電極１３が形成される。以上の工程により、ＴＦＴアレイ基板１００が製造される。

このように、アクティブマトリックス基板を５回のフォトリソグラフィープロセスで形成する場合、ゲート電極２、ゲート信号線、及び補助容量電極４が同一のプロセスにより同時に形成される。これらを同時に形成する方法は、例えば特許文献１に開示されている。このような場合、ゲート電極２、ゲート信号線、及び補助容量電極４が同一材料の導電性膜によって形成される。ゲート電極２及びゲート信号線としては、ゲート信号を遅延させないように、低抵抗の材料を用いることが望ましい。このため、ゲート電極２及びゲート信号線としては、金属薄膜を用いなければならない。従って、ゲート電極２、ゲート信号線、及び補助容量電極４は金属薄膜によって形成される。金属薄膜は光を遮断するため、開口率を上げるには限界があった。また、上記の方法では、ゲート電極２、ゲート信号線、及び補助容量電極４が同一層に形成されるため、ショート不良が発生する恐れがあった。

本発明は、上記のような課題に対してなされたものであり、優れた特性を有するアクティブマトリックス基板及びその製造方法を提供することを目的とする。

本発明にかかるアクティブマトリックス基板は、ＴＦＴを有するアクティブマトリックス基板であって、前記ＴＦＴのゲートと電気的に接続されたゲート信号線と、前記ゲート信号線上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、共通電位が供給される共通電極と、前記共通電極上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、前記ＴＦＴのソースと電気的に接続されたソース信号線と、前記ソース信号線上に形成された第３絶縁膜と、前記第３絶縁膜上に、前記共通電極の一部と重なるように形成された画素電極とを有するものである。

本発明にかかるアクティブマトリックス基板の製造方法は、ＴＦＴを有するアクティブマトリックス基板の製造方法であって、前記ＴＦＴのゲートと電気的に接続されるゲート信号線を形成する工程と、前記ゲート信号線上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に、共通電位が供給される共通電極を形成する工程と、前記共通電極上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に、前記ＴＦＴのソースと電気的に接続されるソース信号線を形成する工程と、前記ソース信号線上に第３絶縁膜を形成する工程と、前記第３絶縁膜上に、前記共通電極の一部と重なるように画素電極を形成する工程とを有する方法である。

本発明によれば、優れた特性を有するアクティブマトリックス基板及びその製造方法を提供することを目的とする。

実施の形態１．
本実施の形態にかかるアクティブマトリックス基板について図１を参照して説明する。本実施の形態にかかるアクティブマトリックス基板は、スイッチング素子としてＴＦＴを用いたＴＦＴアレイ基板である。図１は、ＴＦＴアレイ基板１００の構成を示す平面模式図である。ＴＦＴアレイ基板１００は、液晶表示装置やＥＬ表示装置（電界発光型表示装置）等の電気光学表示素子に用いられる。また、ＥＬ表示装置には、例えば有機ＥＬ表示装置、無機ＥＬ表示装置がある。以下、液晶表示装置に用いられるＴＦＴアレイ基板１００について説明する。

ＴＦＴアレイ基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート信号線（走査信号配線）１０９、複数のソース信号線（表示信号配線）１１０、及び複数の補助容量電極４が形成されている。複数のゲート信号線１０９と補助容量電極４は平行に設けられている。同様に、複数のソース信号線１１０は平行に設けられている。なお、共通電極としての補助容量電極４は、隣接するゲート信号線１０９間にそれぞれ設けられている。すなわち、ゲート信号線１０９と補助容量電極４とは、交互に配置されている。

そして、ゲート信号線１０９及び補助容量電極４と、ソース信号線１１０とは、互いに交差するように形成されている。ゲート信号線１０９及び補助容量電極４と、ソース信号線１１０とは直交している。また、ここでは、図示を省略するが、補助容量電極４の一部は、ソース信号線１１０とは平行に延在するのが好ましい。この場合、ゲート信号線１０９と補助容量電極４とは、互いに交差するように形成される。そして、ゲート信号線１０９と補助容量電極４とは直交している。隣接するゲート信号線１０９及び補助容量電極４と、隣接するソース信号線１１０とで囲まれた領域が画素１０５となる。従って、ＴＦＴアレイ基板１００では、画素１０５がマトリクス状に配列される。

さらに、ＴＦＴアレイ基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられている。ゲート信号線１０９は、表示領域１０１から額縁領域１０２まで延設されている。そして、ゲート信号線１０９は、ＴＦＴアレイ基板１００の端部で、走査信号駆動回路１０３に接続される。ソース信号線１１０も同様に表示領域１０１から額縁領域１０２まで延設されている。そして、ソース信号線１１０は、ＴＦＴアレイ基板１００の端部で、表示信号駆動回路１０４と接続される。走査信号駆動回路１０３の近傍には、外部配線１０６が接続されている。また、表示信号駆動回路１０４の近傍には、外部配線１０７が接続されている。外部配線１０６、１０７は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。

外部配線１０６、１０７を介して走査信号駆動回路１０３、及び表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート信号線１０９に供給する。このゲート信号によって、ゲート信号線１０９が順次選択されていく。表示信号駆動回路１０４は外部からの制御信号や、表示データに基づいて表示信号（表示電圧）をソース信号線１１０に供給する。これにより、表示データに応じた表示電圧を各画素１０５に供給することができる。なお、走査信号駆動回路１０３と表示信号駆動回路１０４は、ＴＦＴアレイ基板１００上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。

また、ＴＦＴアレイ基板１００の額縁領域１０２には、共通配線としての補助容量配線１１１が設けられる。補助容量配線１１１は、ソース信号線１１０と平行に設けられる。補助容量電極４は、表示領域１０１から額縁領域１０２まで延設されている。そして、補助容量電極４は、補助容量配線１１１に接続される。そして、補助容量配線１１１を介して、補助容量電極４に共通電位が供給される。

画素内には、少なくとも１つのＴＦＴ１０８と補助容量（不図示）とが形成されている。そして、画素１０５内において、ＴＦＴ１０８と保持容量は直列に接続されている。ＴＦＴ１０８はソース信号線１１０とゲート信号線１０９の交差点近傍に配置される。補助容量は、対向配置される電極間に誘電体絶縁膜を形成して構成される。ここでは、共通電位が供給される補助容量電極４と、画素電極との間に絶縁膜を形成している。そして、補助容量によって画素電極に印加される電圧を一定時間保持することができる。例えば、このＴＦＴ１０８が画素電極に表示電圧を供給する。スイッチング素子であるＴＦＴ１０８のゲート電極はゲート信号線１０９に接続され、ゲート端子から入力される信号によってＴＦＴ１０８のＯＮとＯＦＦを制御している。ＴＦＴ１０８のソース電極はソース信号線１１０に接続されている。ゲート電極に電圧を印加するとソース信号線１１０から電流が流れるようになる。これにより、ソース信号線１１０から、ＴＦＴ１０８のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と、対向電極との間に、表示電圧に応じた電界が生じる。

ＴＦＴアレイ基板１００には、対向基板が対向して配置されている。対向基板は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、例えば、ＩＰＳ方式の液晶表示装置の場合、対向電極は、ＴＦＴアレイ基板１００側に配置される。そして、ＴＦＴアレイ基板１００と対向基板との間に液晶層が挟持される。すなわち、ＴＦＴアレイ基板１００と対向基板との間には液晶が注入されている。さらに、ＴＦＴアレイ基板１００と対向基板との外側の面には、偏光板、及び位相差板等などが設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。

画素電極と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。すなわち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光及び外部から入射した外光は、偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。

従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。

次に、図２、３を参照してＴＦＴアレイ基板１００の画素１０５の構成について説明する。図２は、ＴＦＴアレイ基板１００の画素１０５の構成を示す上面模式図である。図３は、図２のＩＩＩ−ＩＩＩ断面模式図である。ＴＦＴアレイ基板１００上には、各画素１０５を画定するためのゲート信号線１０９、ソース信号線１１０、及び補助容量電極４が形成されている。図２においては、ゲート信号線１０９が横方向に形成され、ソース信号線１１０が縦方向に形成されている。さらに、補助容量電極４は、ゲート信号線１０９と平行に形成されている。すなわち、ゲート信号線１０９と、補助容量電極４と、２本のソース信号線１１０とで囲まれた矩形状の領域に画素電極１３が形成される。この領域が画素１０５となる。

ガラス等からなる透明な絶縁性基板１上には、ゲート信号線１０９及びゲート電極２が形成される。ゲート信号線１０９は、ゲート電極２を有する。ゲート信号線１０９は、複数の画素１０５に亘って延在し、それぞれの画素１０５のゲート電極２にゲート信号を供給する。ゲート信号線１０９及びゲート電極２は、抵抗の低い金属薄膜によって形成される。そして、ゲート信号線１０９、ゲート電極２、及び補助容量配線１１１を覆うように、第１ゲート絶縁膜として第１絶縁膜３が形成される。

第１絶縁膜３上には、補助容量電極４が形成される。透過型の液晶表示装置に用いられる場合、補助容量電極４は、例えばＩＴＯ（Indium Tin Oxide）等の透明導電性膜によって形成される。補助容量電極４は、ゲート信号線１０９に沿って延在する。すなわち、補助容量電極４は、複数の画素１０５に亘って形成される。また、補助容量電極４は、表示領域の外側で補助容量配線１１１と電気的に接続される。そして、それぞれの画素１０５に形成された補助容量電極４には、補助容量配線１１１から共通電位が供給される。補助容量配線１１１は、ゲート電極２及びゲート信号線１０９と同一材料により、同一レイヤーに形成される。

また、補助容量電極４の一部は、ゲート信号線１０９と直交するように設けられたソース信号線１１０に沿って延設されている。ソース信号線１１０のＴＦＴ１０８とは反対側では、補助容量電極４は、複数の画素１０５に亘って延設される。すなわち、図２において、ソース信号線１１０の左側では、補助容量電極４が、ゲート信号線１０９を乗り越えるように形成される。換言すると、補助容量電極４は、格子状に形成される。このため、補助容量電極４は、ゲート信号線１０９と交差する。ソース信号線１１０のＴＦＴ１０８側では、補助容量電極４は、画素１０５の略中央部まで延設されている。すなわち、図２において、ソース信号線１１０の右側では、補助容量電極４は、画素１０５の略中央部まで延設されている。このように、補助容量電極４のゲート信号線１０９と平行に形成されている部分から、補助容量電極４の一部が下方向に延設している。

補助容量電極４は、上記のように、一般的に金属薄膜より高抵抗の透明導電性膜によって形成される。また、補助容量電極４をゲート信号線１０９と交差させて格子状に形成することにより、補助容量電極４への電圧供給が４箇所から行うことができる。具体的には、矩形状の画素１０５の４辺から、各画素１０５の補助容量電極４への電圧供給が可能となる。このため、補助容量電極４の抵抗を低くすることができる。

また、例えばゲート信号線１０９に沿って延在する補助容量電極４の幅と比べて、ソース信号線１１０に沿って延在する補助容量電極４の幅を狭くしてもよい。具体的には、補助容量電極４の抵抗を低くするために、補助容量電極４の一部を補助的に形成する。そして、この補助的に形成された補助容量電極４の部分を狭くしてもよい。なお、ゲート信号線１０９に沿って延在する補助容量電極４の幅は、ゲート信号線１０９の幅より若干狭くしてもよい。これにより、補助容量電極４とゲート信号線１０９との交差部を小さくすることができる。そして、この交差部によって生じる寄生容量を減らすことができる。そして、ゲート信号の遅延が低減する。もちろん、補助容量電極４とソース信号線１１０との交差部も小さいので、ソース信号の遅延も低減する。

また、補助容量電極４の更なる低抵抗化を望む場合、補助容量電極４の一部を、ゲート信号線１０９に沿って延在させてもよい。例えば、画素１０５の中央部において、補助容量電極４の一部を、ゲート信号線１０９に沿って延在させてもよい。これにより、補助容量電極４がソース信号線１１０と交差し、補助容量電極４の抵抗をさらに低くすることができる。

補助容量電極４を覆うように、第２ゲート絶縁膜として第２絶縁膜５が形成される。そして、第２絶縁膜５上には、半導体能動膜６が形成される。半導体能動膜６は、第１絶縁膜３及び第２絶縁膜５を介して、ゲート電極２と対向配置される。また、半導体能動膜６は、ソース信号線１１０の下にも形成される。半導体能動膜６は、ソース信号線１１０よりも大きくパターニングされる。また、半導体能動膜６上には、オーミックコンタクト膜７が形成される。オーミックコンタクト膜７は、不純物元素を含む半導体能動膜であり、導電性を有する。このように、ソース信号線１１０の下には、半導体能動膜６及びオーミックコンタクト膜７が形成される。これにより、ゲート信号線１０９パターンの段差が半導体能動膜６及びオーミックコンタクト膜７のパターンで緩和される。そして、ソース信号線１１０が段差部分で断線されることを抑制できる。オーミックコンタクト膜７は、半導体能動膜６よりも小さく形成される。ゲート電極２上では、オーミックコンタクト膜７は、半導体能動膜６の両端に形成される。すなわち、ゲート電極２上において、半導体能動膜６の中央部には、オーミックコンタクト膜７が形成されていない。このオーミックコンタクト膜７が形成されていない部分がチャネル部８である。

オーミックコンタクト膜７上には、ソース信号線１１０、ソース電極９、ドレイン電極１０が形成される。上記のように、ゲート電極２上では、オーミックコンタクト膜７は、半導体能動膜６の両端に形成される。補助容量電極４側のオーミックコンタクト膜７上には、ドレイン電極１０が形成される。ゲート信号線１０９側のオーミックコンタクト膜７上には、ソース電極９が形成される。すなわち、チャネル部８を挟んで、ソース電極９、ドレイン電極１０が形成される。ソース信号線１１０は、ソース電極９を有する。ソース信号線１１０は、複数の画素１０５に亘って延在し、それぞれの画素１０５のソース電極９にソース信号を供給する。ソース電極９及びソース信号線１１０と、その下に形成されたオーミックコンタクト膜７とは、略同じ大きさを有する。ドレイン電極１０は、その下に形成されたオーミックコンタクト膜７からはみ出すように形成される。また、ドレイン電極２０の一部は、ゲート信号線１０９に沿って延在する。

これらを覆うように、パッシベーション膜として第３絶縁膜１１が形成される。ドレイン電極１０上の第３絶縁膜１１には、画素コンタクトホール１２が形成される。すなわち、ドレイン電極１０上の一部では、第３絶縁膜１１が形成されない。そして、画素電極１３は、画素部の略全体に形成される。すなわち、画素電極１３は、隣接するゲート信号線１０９及び補助容量電極４と、隣接するソース信号線１１０に取り囲まれる領域に形成される。そして、画素電極１３は、ドレイン電極１０及び補助容量電極４の少なくとも一部と重なる。つまり、画素電極１３は、第２絶縁膜５、第３絶縁膜１１を介して下層の補助容量電極４とオーバーラップしている。これにより、補助容量電極４と画素電極１３との間に電荷が蓄えられる。そして、補助容量電極４は、画素電極１３に印加される電圧を一定時間保持するための補助容量を構成する。画素電極１３は、コンタクトホール１２に埋設される。そして、コンタクトホール１２を介して、画素電極１３とドレイン電極１０が接続される。

次に、補助容量電極４と補助容量配線１１１との接続部について図４を参照して説明する。図４は、補助容量電極４と補助容量配線１１１との接続部の構成を示す断面模式図である。この接続部は、図１に示される額縁領域１０２に形成される。

上記のように、補助容量配線１１１は、ゲート電極２及びゲート信号線１０９と同一レイヤーに形成される。また、補助容量電極４は、第１絶縁膜３上に形成される。すなわち、補助容量配線１１１と補助容量電極４は、異なるレイヤーに形成される。これらは、上層に形成されるブリッジ電極２０によって電気的に接続される。ブリッジ電極２０は、第３絶縁膜１１上に形成される。すなわち、ブリッジ電極２０は、画素電極１３と同一材料で、同一レイヤーに形成される。

具体的には、補助容量配線１１１上の第１絶縁膜３、第２絶縁膜５、第３絶縁膜１１にＣｓ端子部コンタクトホール２１が形成される。そして、補助容量電極４上の第２絶縁膜５、第３絶縁膜１１にＣｓ電極部コンタクトホール２２が形成される。ブリッジ電極２０は、これらのコンタクトホール２１、２２に埋設される。そして、Ｃｓ端子部コンタクトホール２１において、ブリッジ電極２０は補助容量配線１１１と接続される。また、Ｃｓ電極部コンタクトホール２２において、ブリッジ電極２０は補助容量電極４と接続される。これにより、ブリッジ電極２０を介して、補助容量配線１１１と補助容量電極４とが電気的に接続される。

接続部の構成は、上記の構成に限らない。例えば、補助容量電極４及び補助容量配線１１１を一部が重なるように形成する。そして、第１絶縁膜３にコンタクトホールを形成する。このコンタクトホールに補助容量電極４を埋設させることにより補助容量電極４及び補助容量配線１１１を接続してもよい。また、補助容量電極４と補助容量配線１１１とを同一材料で、同一レイヤーに形成してもよい。すなわち、補助容量電極４と補助容量配線１１１とを一体的に形成してもよい。しかし、補助容量電極４として高抵抗の透明導電性膜を用いる場合、上記の構成とすることが好ましい。すなわち、補助容量電極４と補助容量配線１１１とを異なる材料で、異なるレイヤーに形成することが好ましい。そして、補助容量配線１１１を金属配線や金属電極が形成されるレイヤー、例えばゲート信号線１０９と同一レイヤーに形成する。このように、補助容量配線１１１を透明導電性膜と比較して低抵抗の金属によって形成することが好ましい。

本実施の形態にかかるＴＦＴアレイ基板１００は、以上のように構成される。上記のＴＦＴアレイ基板１００では、補助容量電極４は、ゲート信号線１０９及びソース信号線１１０と異なるレイヤーに形成する。このため、補助容量電極４と、ゲート信号線１０９及びソース信号線１１０とが接続されることによるショート不良が抑制できる。また、構成を複雑にすることなく、補助容量電極４を所望の形状にすることができる。例えば、補助容量電極４とソース信号線１１０とを同一レイヤーに形成したとする。この場合、ソース信号線１１０と補助容量電極４とが交差する部分では、ソース信号線１１０と補助容量電極４とが接触しショートしてしまう。このため、この部分では、例えば補助容量電極４を分断して、上層でブリッジ接続する必要がある。ここで、本実施の形態のような構成とすることにより、上記のように複雑な構成にする必要がない。

また、透過型の液晶表示装置に用いる場合、透明導電性膜によって補助容量電極４が形成される。これにより、補助容量電極４が形成された領域でも、例えば液晶表示装置のバックライトユニットからの光が透過する。すなわち、光が透過する領域が多くなり、開口率を上げることができる。このように、本実施の形態によれば、特性の良好なＴＦＴアレイ基板１００を得ることができる。

次に、図５−８を参照してＴＦＴアレイ基板１００の製造方法を説明する。図５、６は、ＴＦＴアレイ基板１００の製造工程における画素１０５の構成を示す上面模式図である。図７は、ＴＦＴアレイ基板１００の製造工程における画素１０５の構成を示す断面模式図である。図８は、ＴＦＴアレイ基板１００の製造工程における補助容量配線１１１と補助容量電極４との接続部の構成を示す断面模式図である。

絶縁性基板１を洗浄して表面を清浄化する。ここでは、絶縁性基板１として、厚さ０．７ｍｍのガラス基板を用いる。透過型の液晶表示装置に用いる場合、ガラス基板などの透明な絶縁性基板を用いる。また、反射型の液晶表示装置に用いる場合、ガラス基板程度の絶縁性を有する絶縁性基板を用いることができる。すなわち、この場合、透明性を有しない絶縁性基板でも用いることができる。また、絶縁性基板１の厚さは、任意の厚さでよい。

そして、絶縁性基板１上に、ゲート電極２、ゲート信号線１０９、補助容量配線１１１を形成する。まず、絶縁性基板１上にスパッタリング法などの方法で第１の金属薄膜を成膜する。第１の金属薄膜としては、例えばクロム、モリブデン、タンタル、チタン、アルミニウム、及び銅のうち少なくとも１つ、またはこれらの金属単体のうち少なくとも１つに他の物質が微量に添加されてなる合金などを用いることができる。また、第１の金属薄膜としては、例えば１００ｎｍから５００ｎｍ程度の膜厚の薄膜を用いることができる。第１の金属薄膜上には、後述する工程でドライエッチングによりコンタクトホールが形成される。このため、第１の金属薄膜として、表面酸化が生じにくい金属薄膜や、酸化されてもなおかつ導電性を有する金属薄膜を用いることが好ましい。少なくとも、表面がクロム、チタン、タンタル、モリブデンで覆われていることが好ましい。また、第１の金属薄膜として、異種の金属薄膜を積層した金属薄膜や膜厚方向に組成の異なる金属薄膜を用いることもできる。

その後、第１の金属薄膜上に感光性樹脂であるフォトレジストをスピンコートによって塗布し、塗布したフォトレジストを露光、現像する第１回目の写真製版（フォトリソグラフィー）工程を行う。これにより、所望の形状にフォトレジストがパターニングされる。その後、第１の金属薄膜をエッチングし、パターニングして、フォトレジストパターンを除去する。これにより、ゲート電極２、ゲート信号線１０９、補助容量配線１１１が形成される。以上の工程により、図５（ａ）、図７（ａ）、図８（ａ）に示される構成となる。

その次に、プラズマＣＶＤ法により、第１絶縁膜３を成膜する。第１絶縁膜３としては、ＳｉＮ_ｘ膜、ＳｉＯ_ｙ膜、ＳｉＯ_ｚＮ_ｗ膜（なお、ｘ、ｙ、ｚ、ｗはそれぞれ正数である）や、またはこれらの積層膜が用いられる。第１絶縁膜３の膜厚は、１００ｎｍから３００ｎｍ程度とする。膜厚が薄い場合には、ゲート信号線１０９とソース信号線１１０の交差部で短絡を生じやすい。膜厚が厚い場合には、ＴＦＴ１０８のＯＮ電流が小さくなり、表示特性が悪化する。このため、上記の膜厚とすることが好ましい。

そして、スパッタリング法などの方法で、第１絶縁膜３上に補助容量電極４となる導電性薄膜を成膜する。透過型の液晶表示装置に用いる場合、導電性薄膜としては、透明導電性膜であるＩＴＯ（Indium Tin Oxide）、ＩＺＯなどを用いることができる。透過型の液晶表示装置に用いる場合、この透明導電性膜の膜厚は、４０ｎｍから２００ｎｍ程度とする。透過型の液晶表示装置での透明導電性薄膜の厚さは、対向基板を含めて光が透過する際の干渉による色付きが起きないように５０ｎｍから２００ｎｍ程度の範囲から選択する。膜厚が薄い場合には、所望する抵抗が得られず、表示特性が満足できないものになる。また、膜厚が厚い場合には、補助容量電極４上にソース信号線１１０がオーバーラップする際に、補助容量電極４による段差形状が歪になる。これにより、補助容量電極４とソース信号線１１０とが短絡する恐れがある。このため、透明導電性薄膜の厚さは、上記の範囲とすることが好ましい。

次に、第２のフォトリソグラフィー工程により、透明導電性膜をパターニングする。これにより、補助容量電極４が形成される。このとき、透明導電性膜は金属薄膜より一般的に高抵抗であるため、補助容量電極４をゲート信号線１０９と交差するように形成する。これにより、補助容量電極４の抵抗を低くすることができる。また、更なる低抵抗を望む場合、補助容量電極４をソース信号線１１０と交差するように形成すればよい。以上の工程により、図５（ｂ）、図７（ｂ）、図８（ｂ）に示される構成となる。

次に、絶縁性基板１上に、プラズマＣＶＤ法により第２絶縁膜５、半導体能動膜６、及びオーミックコンタクト膜７を順次連続して成膜する。第２絶縁膜５としては、ＳｉＮ_ｘ膜、ＳｉＯ_ｙ膜、ＳｉＯ_ｚＮ_ｗ膜（なお、ｘ、ｙ、ｚ、ｗはそれぞれ正数である）や、またはこれらの積層膜が用いられる。第２絶縁膜５の膜厚は、第１絶縁膜３と同様の理由により、１００ｎｍから３００ｎｍ程度とする。半導体能動膜６としては、アモルファスシリコン（ａ−Ｓｉ）膜や、ポリシリコン（ｐ−Ｓｉ）膜が用いられる。半導体能動膜６の膜厚は、１００ｎｍから３００ｎｍ程度とする。膜厚が薄い場合、後述するオーミックコンタクト膜７のドライエッチング時に、オーミックコンタクト膜７下層の半導体能動膜６の消失が発生する。また、膜厚が厚い場合、ＴＦＴ１０８のＯＮ電流が小さくなる。このため、オーミックコンタクト膜７のドライエッチング時のエッチングの深さの制御性を必要とするＴＦＴのＯＮ電流により、半導体能動膜６の膜厚を選択する。半導体能動膜６としてａ−Ｓｉ膜を用いる場合、第２絶縁膜５のａ−Ｓｉ膜との界面は、ＳｉＮ_ｘ膜又はＳｉＯ_ｚＮ_ｗ膜とすることが好ましい。これにより、ＴＦＴ１０８の閾値電圧（Ｖｔｈ）の制御性がよくなり、さらには信頼性を向上させることができる。

オーミックコンタクト膜７としては、ａ−Ｓｉ膜やｐ−Ｓｉ膜にリンを微量にドーピングしたｎ^＋ａ−Ｓｉ膜、ｎ^＋ｐ−Ｓｉ膜が用いられる。オーミックコンタクト膜７の膜厚は、２０ｎｍから７０ｎｍとすることができる。これらのＳｉＮ_ｘ膜、ＳｉＯ_ｙ膜、ＳｉＯ_ｚＮ_ｗ膜、ａ−Ｓｉ膜、ｐ−Ｓｉ膜、ｎ^＋ａ−Ｓｉ膜、ｎ^＋ｐ−Ｓｉ膜は、公知のガス（例えばＳｉＨ_４、ＮＨ_３、Ｈ_２、ＮＯ_２、ＰＨ_３、及びＮ_２ならびにこれらの混合ガス）を用いて成膜することが可能である。

次に、第３のフォトリソグラフィー工程により、半導体能動膜６及びオーミックコンタクト膜７をパターン形成する。これにより、半導体能動膜６及びオーミックコンタクト膜７が、表示画素のＴＦＴ１０８が形成される部分（以下、ＴＦＴ部という）及びソース信号線１１０が形成される部分（以下、ソース信号線部分という）に形成される。なお、補助容量配線１１１と補助容量電極４との接続部では、半導体能動膜６及びオーミックコンタクト膜７が全て除去される。また、半導体能動膜６及びオーミックコンタクト膜７は、ＴＦＴ部及びソース信号線部分よりも大きなパターンで、かつ連続した形状に形成される。ここでは、半導体能動膜６及びオーミックコンタクト膜７は、同一形状に形成される。半導体能動膜６及びオーミックコンタクト膜７のエッチングは、公知のガス（例えばＳＦ_６とＯ_２との混合ガス、又はＣＦ_４とＯ_２との混合ガス）を用いたドライエッチングにより行う。以上の工程により、図５（ｃ）、図７（ｃ）、図８（ｃ）に示される構成となる。

次に、スパッタリング法などの方法で、第２の金属薄膜を絶縁性基板１の全面に亘って成膜する。第２の金属薄膜としては、例えばクロム、モリブデン、タンタル、チタン、アルミニウム、及び銅のうち少なくとも１つ、又はこれらの金属単体のうちの少なくとも１つに他の物質が微量に添加されてなる合金などを用いることができる。第２の金属薄膜としては、１００ｎｍから５００ｎｍ程度の膜厚の薄膜を用いることができる。第１の金属薄膜と同様、第２の金属薄膜上には、後述の工程でドライエッチングによりコンタクトホールが形成され、さらに導電性薄膜が形成される。このため、第２の金属薄膜としては、表面酸化が生じにくい金属薄膜や、酸化されてもなおかつ導電性を有する金属薄膜を用いることが好ましい。

そして、第４のフォトリソグラフィー工程により、第２の金属薄膜をパターニングする。これにより、ＴＦＴ１０８のソース信号線１１０、ソース電極９、及びドレイン電極１０が形成される。そして、ソース信号線１１０、ソース電極９、及びドレイン電極１０のパターンをマスクとして、オーミックコンタクト膜７をエッチングする。これにより、オーミックコンタクト膜７のうち、ソース信号線１１０、ソース電極９、及びドレイン電極１０からはみ出した部分がエッチング除去される。そして、オーミックコンタクト膜７の中央部が除去され、半導体能動膜６が露出する。すなわち、ソース電極９とドレイン電極１０の間のオーミックコンタクト膜７が除去され、画素部のチャネル部８が形成される。なお、補助容量配線１１１と補助容量電極４との接続部では、第２の金属薄膜が全て除去される。

第２の金属薄膜のエッチングは、公知のエッチャントを用いてウェットエッチングを行う。例えば、第２の金属薄膜がクロムからなる場合には、第２硝酸セリウムアンモニウム及び硝酸が混合されてなる水溶液を用いてウェットエッチングを行う。また、第２の金属薄膜のエッチングでは、パターンエッジがテーパ形状となるようにエッチングするのが好ましい。これにより、上層に形成される導電性薄膜からなる電極パターンの断線を抑制することができる。オーミックコンタクト膜７のエッチングは、公知のガス（例えば、ＳＦ_６とＯ_２の混合ガス、又はＣＦ_４とＯ_２との混合ガス）を用いたドライエッチングにより行う。オーミックコンタクト膜７のエッチングでは、少なくともオーミックコンタクト膜７が除去され、下層の半導体能動膜６が消失しない深さでエッチングが制御される。下層の半導体能動膜６は、なるべく厚く残すことが好ましい。これにより、移動度の大きいＴＦＴ１０８が得られる。以上の工程により、図６（ｄ）、図７（ｄ）に示される構成となる。

次に、プラズマＣＶＤ法などにより、パッシベーション膜となる第３絶縁膜１１を成膜する。第３絶縁膜１１としては、ＳｉＮ_ｘ膜、ＳｉＯ_ｙ膜、ＳｉＯ_ｚＮ_ｗ膜が用いられる。第３絶縁膜１１の膜厚は、２００ｎｍ程度以上あればよい。また、第３絶縁膜１１の膜厚が厚すぎる場合、後述するコンタクトホール形成時のドライエッチングの際に、フォトレジストがなくなってしまうという不具合が発生する。このため、コンタクトホールをドライエッチングする際のフォトレジストと第２絶縁膜５との選択性により、第３絶縁膜１１の膜厚を選択する。また、第３絶縁膜１１の膜厚が厚すぎる場合、コンタクトホール上に形成される導電性薄膜による電極に段差切れが生じる。このため、導電性薄膜のステップカバレッジ性より、第３絶縁膜１１の膜厚の上限が決められる。なお、ステップガバレッジ性とは、表面における微細な段差部での膜の被着状態の良否をいう。このように、生産性、導電性薄膜のステップカバレッジ性、フォトレジストと第２絶縁膜５にコンタクトホールを形成するためのドライエッチングとの組み合わせの選択性などの点から膜厚は２００ｎｍから６００ｎｍ程度とすることが好ましい。

そして、第５のフォトリソグラフィー工程により、第１絶縁膜３、第２絶縁膜５、第３絶縁膜１１をパターニングしてコンタクトホールを形成する。ここで、形成されるコンタクトホールは、第１のコンタクトホール、第２のコンタクトホール、及び第３のコンタクトホールである。第１のコンタクトホールでは、第１の金属薄膜上の第１絶縁膜３、第２絶縁膜５、第３絶縁膜１１が除去される。これにより、第１の金属薄膜が露出する。第１のコンタクトホールとは、例えば補助容量配線１１１表面まで貫通するＣｓ端子部コンタクトホール２１のことである。また、その他にも、例えばトランスファ端子を形成する部分（以下、トランスファ端子部という）のコンタクトホールも形成される。このトランスファ端子部は、対向基板が対向電極を有する場合に、対向基板とＴＦＴアレイ基板１００との間を電気的に接続するために形成されるものである。なお、その接続には、導電性粒子を含む樹脂を介在させて用いることが多い。

第２のコンタクトホールでは、第２の金属薄膜上の第３絶縁膜１１が除去される。これにより、第２の金属薄膜が露出する。第２のコンタクトホールとは、例えばドレイン電極１０表面まで貫通する画素コンタクトホール１２である。第３のコンタクトホールでは、補助容量電極４上の第２絶縁膜５、第３絶縁膜１１が除去される。これにより、補助容量電極４が露出する。第３のコンタクトホールとは、補助容量電極４表面まで貫通するＣｓ電極部コンタクトホール２２である。このように、ＴＦＴアレイ基板１００を製造する上で必要な各種コンタクトホールが形成される。第１絶縁膜３、第２絶縁膜５、及び第３絶縁膜１１のエッチングは、公知のガス（例えば、ＳＦ_６とＯ_２との混合ガス、又はＣＦ_４とＯ_２との混合ガス）を用いたドライエッチングにより行う。以上の工程により、図６（ｅ）、図７（ｅ）、図８（ｄ）に示される構成となる。

次に、スパッタリング法などの方法で、第３絶縁膜１１上に、画素電極１３及びブリッジ電極２０となる導電性薄膜を成膜する。また、導電性薄膜は、画素コンタクトホール１２、Ｃｓ端子部コンタクトホール２１、及びＣｓ電極部コンタクトホール２２に埋設される。透過型の液晶表示装置に用いる場合、導電性薄膜としては、透明導電性膜であるＩＴＯ（Indium Tin Oxide）、ＳｎＯ_２などを用いることができる。この中でも、化学的安定性の点からＩＴＯが特に好ましい。また、反射型の液晶表示装置に用いる場合、導電性薄膜としてはシート抵抗が約５００Ω／□以下で、かつ、液晶材料と反応して液晶材料の劣化を引き起こさないものであれば、どのようなものを用いることも可能である。すなわち、この場合、透明性を有しない導電性薄膜でも用いることができる。透過型の液晶表示装置に用いる場合、導電性薄膜の膜厚は、５０ｎｍから２００ｎｍ程度とすることができる。反射型の液晶表示装置に用いる場合、導電性薄膜の膜厚は、５０ｎｍから５００ｎｍ程度とすることができる。透過型の液晶表示装置に用いる場合、透明導電性膜の厚さは、対向基板を含めて光が透過する際の干渉による色付きが起きないように、５０ｎｍから２００ｎｍ程度の範囲から選択する。

次に、第６のフォトリソグラフィー工程により、導電性薄膜をパターニングする。これにより、画素電極１３及びブリッジ電極２０が形成される。そして、画素コンタクトホール１２によって、ドレイン電極１０及び画素電極１３が電気的に接続される。また、Ｃｓ端子部コンタクトホール２１及びＣｓ電極部コンタクトホール２２にブリッジ電極２０が埋設されることにより、補助容量配線１１１及び補助容量電極４が電気的に接続される。導電性薄膜のエッチングは、使用する材料によって公知のウェットエッチングなどを用いて行う。例えば、導電性薄膜がＩＴＯの場合、塩酸及び硝酸が混合されてなる水溶液を用いてウェットエッチングを行う。また、導電性薄膜がＩＴＯの場合、公知のガス（例えばＣＨ_４）を用いたドライエッチングによりエッチングすることも可能である。また、この工程では、画素電極１３及びブリッジ電極２０が形成されることを説明したが、その他の電極も形成される。例えば、トランスファ端子部に、導電性薄膜からなる電極が形成される。以上の工程により、図６（ｆ）、図７（ｆ）、図８（ｅ）に示される構成となる。

このように、本実施の形態にかかるＴＦＴアレイ基板１００は、６回のフォトリソグラフィー工程によって製造される。また、補助容量電極４と補助容量配線１１１とを異なるレイヤーに形成する。このため、補助容量電極４とゲート信号線１０９とが接続されることによるショート不良が抑制できる。また、透過型の液晶表示装置の場合、透明導電性膜によって補助容量電極４が形成される。これにより、補助容量電極４が形成された領域でも、例えば液晶表示装置のバックライトユニットからの光が透過する。すなわち、光が透過する領域が多くなり、開口率を上げることができる。

また、上記のように、透明導電性膜から形成される補助容量電極４と、金属薄膜から形成される補助容量配線１１１とを異なるレイヤーに形成する。このため、ＩＴＯ等の透明導電性膜の腐食を抑制することができる。例えば、補助容量電極４としてＩＴＯ、補助容量配線１１１としてＡｌ系の材料を用いるとする。そして、補助容量電極４と補助容量配線１１１を同一レイヤーに形成する場合、まず補助容量電極４を形成する。その後、補助容量電極４に接触した状態で、補助容量配線１１１を写真製版法により形成する。この写真製版法に用いられる現像液により、補助容量電極４を形成するＩＴＯと、補助容量配線１１１を形成するＡｌとが電池反応を起こす。これにより、ＩＴＯが還元腐食されてしまう。一方、本実施の形態のように、これらを異なるレイヤーに形成することにより、上記の問題を抑制することができる。そして、補助容量配線１１１、ゲート信号線１０９、ゲート電極２等にＡｌ合金を用いることなく、Ａｌ単体での形成を行うことができる。

また、上記のように、透明導電性膜から形成される補助容量電極４と、ソース・ドレイン電極とを異なるレイヤーに形成する。すなわち、ソース・ドレイン電極のレイヤーには、透明導電性膜が形成されない。このため、第３絶縁膜１１の成膜時に、水素プラズマ処理を行うことができる。この水素プラズマ処理は、ＴＦＴ１０８のオフ特性を安定にするために用いられる方法である。しかし、例えば、ＩＴＯのような透明導電性膜に水素プラズマ処理を行った場合、ＩＴＯが還元されてしまい、透明性が劣化してしまうという問題が生じる。従って、もし、透明導電性膜から形成される補助容量電極４が、ソース・ドレイン電極と同層にある場合にも、同様の問題が生じることになる。本実施の形態においては、前述のように、補助容量電極４がソース・ドレイン電極とは異なる層に形成されているため、上記の問題を生じることなく、ＴＦＴ１０８の特性を向上できるという効果を奏する。また、ソース・ドレイン電極間のチャネル部８に、透明導電性膜のエッチング残が付着しない。このため、ＴＦＴ１０８の信頼性が向上する。以上のように、本実施の形態によれば、特性の良好なＴＦＴアレイ基板１００を得ることができる。

実施の形態２．
本実施の形態は、フリンジフィールド（ＦＦＳ）駆動の液晶表示装置に用いられるアクティブマトリックス基板（ＴＦＴアレイ基板１００）について説明する。具体的には、補助容量電極４及び画素電極１３の形状が実施の形態１と異なる。なお、それ以外の構成、製造方法等は、実施の形態１と同様であるため、説明を省略する。

まず、図９を参照して、本実施の形態にかかるＴＦＴアレイ基板１００について説明する。図９は、ＴＦＴアレイ基板１００の画素１０５の構成を示す上面模式図である。

本実施の形態にかかるＴＦＴアレイ基板１００は、補助容量電極４が画素部の略全体に形成される。ここでは、補助容量電極４が対向電極として機能する。すなわち、対向基板には、対向電極が形成されない。実施の形態１と同様、補助容量電極４は、画素１０５の端辺において、ゲート信号線１０９に沿って延在する。そして、補助容量電極４の一部は、ソース信号線１１０に沿って延在する。さらに、本実施の形態では、補助容量電極４の一部は、画素１０５の略中央部でゲート信号線１０９に沿って延在する。すなわち、補助容量電極４とソース信号線１１０とが交差する。図９においては、４箇所の交差部を有する。すなわち、１画素内において、補助容量電極４は片側２箇所でソース信号線１１０を乗り越えている。従って、ゲート信号線１０９の延在方向で隣接する画素１０５の補助容量電極４は、２箇所で接続されている。このように多くの交差部を有するので、補助容量電極４の抵抗をさらに低くすることができる。また、実施の形態１と同様、補助容量電極の抵抗を低くするために補助的に形成された補助容量電極４の部分を小さくしてもよい。例えば、図９においては、画素１０５の略中央部でソース信号線１１０と交差する。これにより、これらの交差部によって生じる寄生容量を減らすことができる。

画素電極１３は、櫛歯形状に形成される。具体的には、画素電極１３は、ソース信号線１１０に沿って形成された４本の櫛歯電極を有する。また、４本の櫛歯電極は、互いに平行に形成される。また、画素電極１３と補助容量電極４とは、絶縁膜を介して重なっている。ここでは、補助容量電極４の上方に画素電極１３が形成されている。そして、上面視において、補助容量電極４は、画素電極１３よりも大きく形成されている。すなわち、補助容量電極４は、画素電極１３からはみ出すように形成されている。従って、各櫛歯電極の間の領域にも、補助容量電極４が存在する。そして、画素電極１３のそれぞれの櫛歯電極の端部と補助容量電極４との間に、表示電圧に応じた電界が生じる。画素電極１３と、各櫛歯電極の両側で、画素電極１３から下方の補助容量電極４に向かって電界が発生する。具体的には、基板面に対して斜め方向のフリンジ電界が生じる。このフリンジ電界を利用して液晶分子を駆動して、表示を行なっている。

次に、図１０を参照して、本実施の形態にかかるＴＦＴアレイ基板１００について説明する。図１０は、ＴＦＴアレイ基板１００の画素１０５の他の構成を示す上面模式図である。

図１０では、補助容量電極４とソース信号線１１０との交差部が６箇所形成される。すなわち、１画素内において、補助容量電極４は片側３箇所でソース信号線１１０を乗り越えている。これにより、図９に示されるＴＦＴアレイ基板１００と比較して、補助容量電極４の抵抗をさらに低くすることができる。なお、それ以外の構成は、図９のＴＦＴアレイ基板１００と同一である。このように、補助容量電極４とソース信号線１１０との交差部の数は、必要に応じて、適宜変更可能である。

図９、１０に示されるように、本発明は、ＦＦＳ駆動の液晶表示装置にも、応用することが可能である。そして、本実施の形態でも、実施の形態１と同様の効果を得ることができる。また、実施の形態１と比較して、補助容量電極４の抵抗をさらに低くすることができる。

実施の形態１にかかるＴＦＴアレイ基板の構成を示す平面模式図である。 実施の形態１にかかるＴＦＴアレイ基板の画素の構成を示す上面模式図である。 図２のＩＩＩ−ＩＩＩ断面模式図である。 実施の形態１にかかる補助容量電極と補助容量配線との接続部の構成を示す断面模式図である。 実施の形態１にかかるＴＦＴアレイ基板の製造工程における画素の構成を示す上面模式図である。 実施の形態１にかかるＴＦＴアレイ基板の製造工程における画素の構成を示す上面模式図である。 実施の形態１にかかるＴＦＴアレイ基板の製造工程における画素の構成を示す断面模式図である。 実施の形態１にかかるＴＦＴアレイ基板の製造工程における補助容量配線と補助容量電極との接続部の構成を示す断面模式図である。 実施の形態２にかかるＴＦＴアレイ基板の画素の構成を示す上面模式図である。 実施の形態２にかかるＴＦＴアレイ基板の画素の他の構成を示す上面模式図である。 従来のＴＦＴアレイ基板の構成を示す断面模式図である。

符号の説明

１ 絶縁性基板、２ ゲート電極、３ 第１絶縁膜、４ 補助容量電極、
５ 第２絶縁膜、６ 半導体能動膜、７ オーミックコンタクト膜、８ チャネル部、
９ ソース電極、１０ ドレイン電極、１１ 第３絶縁膜、
１２ 画素コンタクトホール、１３ 画素電極、２０ ブリッジ電極、
２１ Ｃｓ端子部コンタクトホール、２２ Ｃｓ電極部コンタクトホール、
１００ ＴＦＴアレイ基板、１０１ 表示領域、１０２ 額縁領域、
１０３ 走査信号駆動回路、１０４ 表示信号駆動回路、１０５ 画素、
１０６ 外部配線、１０７ 外部配線、１０８ ＴＦＴ、１０９ ゲート信号線、
１１０ ソース信号線、１１１ 補助容量配線

Claims (10)

1. ＴＦＴを有するアクティブマトリックス基板であって、
   前記ＴＦＴのゲートと電気的に接続されたゲート信号線と、
   前記ゲート信号線上に形成された第１絶縁膜と、
   前記第１絶縁膜上に形成され、共通電位が供給される共通電極と、
   前記共通電極上に形成された第２絶縁膜と、
   前記第２絶縁膜上に形成され、前記ＴＦＴのソースと電気的に接続されたソース信号線と、
   前記ソース信号線上に形成された第３絶縁膜と、
   前記第３絶縁膜上に、前記共通電極の一部と重なるように形成された画素電極とを有するアクティブマトリックス基板。
2. 前記共通電極は、導電性透明材料によって形成される請求項１に記載のアクティブマトリックス基板。
3. 前記共通電極は、前記ゲート信号線と交差する請求項１又は２に記載のアクティブマトリックス基板。
4. 前記共通電極は、前記ソース信号線と交差する請求項１乃至３のいずれか１項に記載のアクティブマトリックス基板。
5. 前記共通電極と電気的に接続され、前記ゲート信号線と同一レイヤーに形成された共通配線をさらに有する請求項１乃至４のいずれか１項に記載のアクティブマトリックス基板。
6. ＴＦＴを有するアクティブマトリックス基板の製造方法であって、
   前記ＴＦＴのゲートと電気的に接続されるゲート信号線を形成する工程と、
   前記ゲート信号線上に第１絶縁膜を形成する工程と、
   前記第１絶縁膜上に、共通電位が供給される共通電極を形成する工程と、
   前記共通電極上に第２絶縁膜を形成する工程と、
   前記第２絶縁膜上に、前記ＴＦＴのソースと電気的に接続されるソース信号線を形成する工程と、
   前記ソース信号線上に第３絶縁膜を形成する工程と、
   前記第３絶縁膜上に、前記共通電極の一部と重なるように画素電極を形成する工程とを有するアクティブマトリックス基板の製造方法。
7. 前記共通電極は、導電性透明材料によって形成される請求項６に記載のアクティブマトリックス基板の製造方法。
8. 前記共通電極を形成する工程では、前記共通電極を前記ゲート信号線と交差するように形成する請求項６又は７に記載のアクティブマトリックス基板の製造方法。
9. 前記共通電極を形成する工程では、前記共通電極を前記ソース信号線と交差するように形成する請求項６乃至８のいずれか１項に記載のアクティブマトリックス基板の製造方法。
10. 前記ゲート信号線を形成する工程では、前記共通電極と電気的に接続される共通配線を形成する請求項６乃至９のいずれか１項に記載のアクティブマトリックス基板の製造方法。

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