JP2004177545A - 液晶表示装置 - Google Patents
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Abstract
容量素子の容量の増加と高画質化の両立。
【課題】画素の占有面積を小さくし、容量素子の信頼性を向上させる。
【解決手段】液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極を有し、
前記ドレイン信号線の一部の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と前記スイッチング素子を駆動させるゲート信号線と隣接する他のゲート信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっている。
【選択図】 図１
【課題】画素の占有面積を小さくし、容量素子の信頼性を向上させる。
【解決手段】液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極を有し、
前記ドレイン信号線の一部の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と前記スイッチング素子を駆動させるゲート信号線と隣接する他のゲート信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に係り、特に各画素領域に容量素子を備える液晶表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、少なくとも、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極を有するようになっている。
【０００３】
しかしながら、このような構成からなる液晶表示装置は、そのドレイン信号線の電圧は他の画素の信号の書き込みのため、薄膜トランジスタがＯＦＦとなる保持期間の大部分で画素に保持された電圧と無関係に変動している。
【０００４】
例えば、解像度がＸＧＡの液晶表示装置では、走査信号線は７６８本以上あり、１画素あたりの薄膜トランジスタのＯＮ期間は全体の１／７６８以下に過ぎない。すなわち、１画素にとってはほとんどの時間にて薄膜トランジスタがＯＦＦとなる保持期間であり、それゆえ保持期間中の電位変動は画質に極めて大きな影響を与えることになる。
【０００５】
従来例では、ドレイン信号線の下にゲート信号線と低抵抗化された半導体層を重畳させてこれらの間で保持容量の形成を図っている（特許文献１、２参照）。
【特許文献１】
特開平９−１４６１１７号公報
【特許文献２】
特開２００２−２２９０６７号公報
【０００６】
【発明が解決しようとする課題】
しかし、開示された構造を本願発明者が検証した結果、保持期間中の他の画素に信号を書き込むためのドレイン信号線の電位の変動により該保持容量素子の保持電位が影響を受けることが判明した。
【０００７】
本発明は、このような事情に基づいてなされたものであり、容量素子の容量の増加と高画質化を両立させた液晶表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
手段１．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極を有し、
前記ドレイン信号線の一部の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と前記スイッチング素子を駆動させるゲート信号線と隣接する他のゲート信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっていることを特徴とするものである。
【０００９】
手段２．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極を有し、
前記ドレイン信号線の一部の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と前記スイッチング素子を駆動させるゲート信号線と隣接する他のゲート信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記一方の透明基板側から、前記導体層の延在部、ゲート信号線の延在部、ドレイン信号の順にそれらの中心軸をほぼ一致させて積層されるとともに、それらの幅が順次小さくなっていることを特徴とするものである。
【００１０】
手段３．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、前記スイッチング素子を駆動するゲート信号線と当該画素領域を囲む他のゲート信号線と前記画素電極との間に設けられる容量素子とを備え、
この容量素子は、前記ドレイン信号線の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と当該画素領域内を横切る容量信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっていることを特徴とするものである。
【００１１】
手段４．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、前記スイッチング素子を駆動するゲート信号線と当該画素領域を囲む他のゲート信号線と前記画素電極との間に設けられる容量素子とを備え、
この容量素子は、前記ドレイン信号線の下層側にて形成され、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部を一方の電極とし、
前記他のゲート信号線の延在部と、当該画素領域内に前記ゲート信号線にほぼ平行に走行して形成される容量信号線の延在部とを他方の電極とすることを特徴とするものである。
【００１２】
手段５．
本発明による液晶表示装置は、たとえば、手段４の構成を前提とし、ゲート信号線の入力端に近い側と遠い側とで、前記他のゲート信号線の延在部と容量信号線の延在部との面積比が異なることを特徴とするものである。
【００１３】
手段６．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、該画素電極を間にし、かつ前記ドレイン信号線の上層側に該ドレイン信号線を被うようにして形成されるものを有する対向電極とを有し、
前記ドレイン信号線の一部の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と前記スイッチング素子を駆動させるゲート信号線と隣接する他のゲート信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっていることを特徴とするものである。
【００１４】
手段７．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、該画素電極を間にし、かつ前記ドレイン信号線の上層側に該ドレイン信号線を被うようにして形成されるものを有する対向電極とを有し、
前記ドレイン信号線の一部の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と当該画素領域を横切る容量信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっていることを特徴とするものである。
【００１５】
手段８．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、該画素電極を間にし、かつ前記ドレイン信号線の上層側に該ドレイン信号線を被うようにして形成されるものを有する対向電極とを有し、
前記ドレイン信号線の一部の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と前記スイッチング素子を駆動させるゲート信号線と隣接する他のゲート信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっており、
前記他のゲート信号線の延在部と導体層の延在部の電位差が、前記対向電極と導体層の延在部の電位差よりも大きく設定されることを特徴とするものである。
【００１６】
手段９．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極を有し、
前記ドレイン信号線の一部の下層側にて、当該画素領域に隣接する他の画素領域におけるスイッチング素子の画素電極と接続される部分と接続される導体層の延在部と当該画素領域のスイッチング素子を駆動させるゲート信号線と隣接する他のゲート信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっているとともに、
当該画素領域のドレイン信号線にはそのドレイン信号線と隣接する他のドレイン信号線に対して逆位相の電位が印加されるように動作されることを特徴とするものである。
【００１７】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【００１８】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明をする。
実施例１．
《全体の構成》
図１２は、本発明による液晶表示装置の一実施例を示す全体の平面図である。
同図において、液晶を介して互いに対向配置される一対の透明基板ＳＵＢ１、ＳＵＢ２があり、該液晶は一方の透明基板ＳＵＢ１に対する他方の透明基板ＳＵＢ２の固定を兼ねるシール材ＳＬによって封入されている。
【００１９】
シール材ＳＬによって囲まれた前記一方の透明基板ＳＵＢ１の液晶側の面には、そのｘ方向に延在しｙ方向に並設されたゲート信号線ＧＬとｙ方向に延在しｘ方向に並設されたドレイン信号線ＤＬとが形成されている。
【００２０】
各ゲート信号線ＧＬと各ドレイン信号線ＤＬとで囲まれた領域は画素領域を構成するとともに、これら各画素領域のマトリクス状の集合体は液晶表示部ＡＲを構成するようになっている。
【００２１】
各画素領域には、その片側のゲート信号線ＧＬからの走査信号によって作動される薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して片側のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸが形成されている。
【００２２】
この画素電極ＰＸは、他方の透明基板ＳＵＢ２の液晶側の面に各画素領域に共通に形成した対向電極（図示せず）との間に電界を発生させ、この電界によって液晶の光透過率を制御させるようになっている。
【００２３】
前記ゲート信号線ＧＬのそれぞれの一端は前記シール材ＳＬを超えて延在され、その延在端は走査信号駆動回路Ｖの出力端子が接続される端子を構成するようになっている。また、前記走査信号駆動回路Ｖの入力端子は液晶表示パネルの外部に配置されたプリント基板（図示せず）からの信号が入力されるようになっている。
【００２４】
走査信号駆動回路Ｖは複数個の半導体装置からなり、互いに隣接する複数のゲート信号線ＧＬどおしがグループ化され、これら各グループ毎に一個の半導体装置があてがわれるようになっている。
【００２５】
同様に、前記ドレイン信号線ＤＬのそれぞれの一端は前記シール材ＳＬを超えて延在され、その延在端は映像信号駆動回路Ｈｅの出力端子が接続される端子を構成するようになっている。また、前記映像信号駆動回路Ｈｅの入力端子は液晶表示パネルの外部に配置されたプリント基板（図示せず）からの信号が入力されるようになっている。
【００２６】
この映像信号駆動回路Ｈｅも複数個の半導体装置からなり、互いに隣接する複数のドレイン信号線ＤＬどおしがグループ化され、これら各グループ毎に一個の半導体装置があてがわれるようになっている。
【００２７】
前記各ゲート信号線ＧＬは、走査信号駆動回路Ｖからの走査信号によって、その一つが順次選択されるようになっている。
【００２８】
また、前記各ドレイン信号線ＤＬのそれぞれには、映像信号駆動回路Ｈｅによって、前記ゲート信号線ＧＬの選択のタイミングに合わせて映像信号が供給されるようになっている。
【００２９】
なお、上述した実施例では、走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅは透明基板ＳＵＢ１に搭載された半導体装置を示したものであるが、たとえば透明基板ＳＵＢ１とプリント基板との間を跨って接続されるいわゆるテープキャリア方式の半導体装置であってもよく、さらに、前記薄膜トランジスタＴＦＴの半導体層が多結晶シリコン（ｐ−Ｓｉ）から構成される場合、透明基板ＳＵＢ１面に前記多結晶シリコンからなる半導体素子を配線層等とともに形成されたものであってもよい。
【００３０】
《画素の構成》
図１は、前記画素の構成の一実施例を示す図で、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のｂ−ｂ線における断面図、図１（ｃ）は図１（ａ）のｃ−ｃ線における断面図を示している。
【００３１】
まず、透明基板ＳＵＢ１の液晶側の面にはＳｉＯあるいはＳｉＮ等からなる下地層ＩＮＳ１が形成されている。この下地層ＩＮＳ１は透明基板ＳＵＢ１に含まれるイオン性不純物が後述の薄膜トランジスタＴＦＴに影響を及ぼすのを回避するために形成されている。
【００３２】
そして、この下地層ＩＮＳ１の表面には、たとえばポリシリコン層からなる半導体層ＰＳＩが形成されている。この半導体層ＰＳＩはたとえばプラズマＣＶＤ装置によって成膜したアモルファスＳｉ膜をエキシマレーザによって多結晶化したものである。
【００３３】
この半導体層ＰＳＩは、後述するゲート信号線ＧＬ（たとえば当該画素領域を囲む１対のゲート信号線ＧＬのうち図中下側のゲート信号線）を２回横切るようにして形成されるとともに、当該画素領域側に延在された一端は後述するドレイン信号線ＤＬ（たとえば画素領域を囲む一対のドレイン信号線のうち図中左側のドレイン信号線ＤＬ）の下層に位置づけられるようにして形成されている。該ドレイン信号線ＤＬと接続させるためである。
【００３４】
また、当該画素領域側に延在された前記半導体層ＰＳＩの他端は、該画素領域内にて比較的面積の大きな部分を備えるとともに、前記ドレイン信号線ＤＬの下層に位置づけられるように延在し、この延在部はそのまま該ドレイン信号線ＤＬの下層にて該ドレイン信号線ＤＬに沿って延在されている。比較的面積の大きな部分は後述する画素電極ＰＸと接続させるための領域として形成され、また、ドレイン信号線ＤＬの下層にて延在する該半導体層ＰＳＩは、当該画素領域の図中上側のゲート信号線ＧＬ側に延在するように形成されている。
【００３５】
そして、このように半導体層ＰＳＩが形成された透明基板ＳＵＢ１の表面には、該半導体層ＰＳＩをも被ってたとえばＳｉＯ２あるいはＳｉＮ等からなる第１絶縁膜ＩＮＳ２が形成されている。
【００３６】
また、この第１絶縁膜ＩＮＳ２の表面には図中ｘ方向に延在しｙ方向に延在するゲート信号線ＧＩが形成されている。このゲート信号線ＧＩはその一部において前記半導体層ＰＳＩを２回横切る部分を有し、ここの部分において薄膜トランジスタＴＦＴが形成されるようになっている。
【００３７】
すなわち、該ゲート信号線ＧＩの前記半導体層ＰＳＩを横切る部分は薄膜トランジスタＴＦＴのゲート電極としての機能を有するようになる。また、前記半導体層ＰＳＩの該ゲート信号線ＧＬとの交差部以外の領域は、該ゲート信号線ＧＬをマスクとしてドーピングされた不純物によって低抵抗化された領域となり、薄膜トランジスタＴＦＴのソース領域あるいはドレイン領域およびそれらの延在部として構成される。さらに、前記ゲート電極として機能する部分のゲート信号線ＧＩの下層に存在する前記第１絶縁膜ＩＮＳ２は薄膜トランジスタＴＦＴのゲート絶縁膜として機能するようになる。
【００３８】
さらに、前記薄膜トランジスタＴＦＴ上に形成されるゲート信号線ＧＬと隣接される他のゲート信号線ＧＬ（図中上側のゲート信号線ＧＬ）は、その一部が後述するドレイン信号線ＤＬの下層にて該ドレイン信号線ＤＬに沿った延在部ＳＥが形成されている。
【００３９】
このため、このゲート信号線ＧＬの延在部ＳＥは、前記第１絶縁膜ＩＮＳ２を介して前記半導体層ＰＳＩの延在部と重畳されて形成されることになる。すなわち、これらゲート信号線ＧＬの延在部ＳＥおよび半導体層ＰＳＩの延在部は、第１絶縁膜ＩＮＳ２を誘電体膜とする容量素子Ｃａｄｄの各電極として機能するように構成される。
【００４０】
この場合、この実施例では、ゲート信号線ＧＬの延在部ＳＥは、その中心軸が半導体層ＰＳＩの延在部のそれとほぼ一致されて位置づけられるが、その幅は該半導体層ＰＳＩの延在部のそれよりも大きく形成されている。この理由については後述する。
【００４１】
このようにしてゲート信号線ＧＬが形成された透明基板ＳＵＢ１の表面には、該ゲート信号線ＧＬをも被ってたとえばＳｉＯ２あるいはＳｉＮ等からなる第２絶縁膜ＩＮＳ３が形成されている。この第２絶縁膜ＩＮＳ３はドレイン信号線ＤＬの前記ゲート信号線ＧＬに対する層間絶縁膜としての機能を有する。
【００４２】
従って、この第２絶縁膜ＩＮＳ３の上面には、図中ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。このドレイン信号線ＤＬは前記ゲート信号線ＧＬの延在部ＳＥと第２絶縁膜ＩＮＳ３を介して重畳されて形成される。このことから、前記容量素子Ｃａｄｄはドレイン信号線ＤＬの下層に形成され、これにより画素領域内にて容量素子Ｃａｄｄの形成領域を特別に設ける必要がない効果を奏するようになる。
【００４３】
ここで、この実施例では、ドレイン信号線ＤＬは、その中心軸を前記ゲート信号線ＧＬの延在部ＳＥのそれとほぼ一致づけるようにして形成されるが、その幅は該ゲート信号線ＧＬの延在部ＳＥのそれよりも小さく形成されている。この理由については後述する。
【００４４】
また、このドレイン信号線ＤＬの一部は、その下層の第２絶縁膜ＩＮＳ３および第１絶縁膜ＩＮＳ２を貫通させて形成したコンタクト孔ＴＨ１を通して半導体層ＰＳＩと接続されている。この半導体層ＰＳＩの該接続部は前記薄膜トランジスタＴＦＴのたとえばドレイン領域となるものである。
【００４５】
そして、このようにドレイン信号線ＤＬが形成された透明基板ＳＵＢ１の表面には該ドレイン信号線ＤＬをも被って第３絶縁膜ＩＮＳ４が形成されている。この第３絶縁膜ＩＮＳ４の材料としては、たとえば樹脂等の有機材料層が形成されている。
【００４６】
これにより、表面を平坦化でき、後述する画素電極ＰＸの形成の後に形成される配向膜の信頼性を向上させることができる。
【００４７】
さらに、第３絶縁膜ＩＮＳ４の表面には当該画素領域のほぼ全域にわたって画素電極ＰＸが形成されている。この画素電極ＰＸは、たとえばＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等の透光性の導電層から構成されている。
【００４８】
そして、この画素電極ＰＸは、その下層の第３絶縁膜ＩＮＳ４、第２絶縁膜ＩＮＳ３、および第１絶縁膜ＩＮＳ２を貫通させて形成したコンタクト孔ＴＨ２を通して半導体層ＰＳＩと接続されている。この半導体層ＰＳＩの該接続部は前記薄膜トランジスタＴＦＴのたとえばソース領域となるものである。
【００４９】
このように構成された液晶表示装置において、ドレイン信号線ＤＬの下層に形成された容量素子Ｃａｄｄは、その各電極のうち上層に位置づけられる電極、すなわちゲート信号線ＧＬの延在部ＳＥは、その幅がドレイン信号線ＤＬのそれよりも大きく形成されている。
【００５０】
このため、ドレイン信号線ＤＬから生じる電気力線は、前記ゲート信号線ＧＬの延在部ＳＥによって遮蔽され、前記容量素子Ｃａｄｄの各電極のうち下層に位置づけられる電極、すなわち半導体層ＰＳＩの延在部には終端しないようにすることができる。
【００５１】
このことは、前記ゲート信号線ＧＬの延在部ＳＥがドレイン信号線ＤＬに対してシールド電極として機能し、該半導体層ＰＳＩの延在部の電位変動を防止できるという効果とともに、該半導体層ＰＳＩの延在部と電気的に接続されている画素電極ＰＸの電位変動も防止できる効果を有する。
【００５２】
この場合、上述したように、前記半導体層ＰＳＩの延在部は、その中心軸がゲート信号線ＧＬの延在部ＳＥのそれとほぼ一致して位置づけられているとともに、その幅は該延在部のそれよりも小さく形成されていることから、ドレイン信号線ＤＬから生じる電気力線は該延在部ＳＥによって完全に遮蔽されるようになる。
【００５３】
実施例２．
図２は、本発明による液晶表示装置の画素の他の実施例を示す図で、図１に対応した図となっている。
【００５４】
図１の場合と比較して異なる構成は、容量素子Ｃａｄｄの一方の電極である半導体層ＰＳＩの延在部において、その幅が他方の電極であるゲート信号線ＧＬの延在部ＳＥの幅が大きく形成されていることにある。
【００５５】
このように構成された液晶表示装置は、その製造時における前記半導体層ＰＳＩのエッチングのばらつき、あるいは該半導体層ＰＳＩとゲート信号線ＧＬの延在部ＳＥのアライメントのばらつきが生じるようなことがあっても、常に容量素子Ｃａｄｄの容量値を均一なものとする効果を有する。
【００５６】
容量素子Ｃａｄｄの容量値は、半導体層ＰＳＩの延在部とゲート信号線ＧＬの延在部ＳＥとの重畳面積で定められるからである。
【００５７】
実施例３．
図３は、本発明による液晶表示装置の画素の他の実施例を示す構成図で、図２に対応した図となっている。なお、図３（ａ）のｄ−ｄ線における断面図を図３（ｄ）に示している。
【００５８】
図２の場合と異なる構成は、画素領域内に容量信号線ＣＬがゲート信号線ＧＬと平行に走行されて形成され、この容量信号線ＣＬからの延在部ＳＥを容量素子Ｃｓｔｇの一方の電極として構成していることにある。
【００５９】
すなわち、ゲート信号線ＧＬの延在部に替えて容量信号線ＣＬの延在部ＳＥを容量素子Ｃｓｔｇの一方の電極にしたことにある。
【００６０】
この場合、容量信号線ＣＬは、たとえばゲート信号線ＧＬの形成と同時に形成され、該ゲート信号線ＧＬと同層に形成されている。
【００６１】
この場合においても、図２に示した構成と同様な効果を奏するようになる。なお、図３において、半導体層ＰＳＩの幅を容量信号線ＣＬの延在部ＳＥのそれよりも大きく形成しているが、これに限らず小さく形成してもよいことはいうまでもない。
【００６２】
実施例４．
図４は、本発明による液晶表示装置の画素の他の実施例を示す構成図で、図３に対応した図となっている。なお、図４（ｅ）は、図４（ａ）のｅ−ｅ線における断面図を示している。
【００６３】
図３の場合と比較して異なる構成は、容量素子の一方の電極を容量信号線ＣＬの延在部ＳＥ１とゲート信号線ＧＬの延在部ＳＥ２とで構成していることにある。
【００６４】
すなわち、当該画素領域の薄膜トランジスタＴＦＴを駆動するゲート信号線ＧＬと隣接する他のゲート信号線ＧＬ（図中上側のゲート信号線ＧＬ）からはドレイン信号線ＤＬに沿って当該画素領域の途中まで延在された延在部ＳＥ２を有し、また、容量信号線ＣＬからは前記延在部ＳＥ２に電気的な分離がなされる程度にまで近接して延在される延在部ＳＥ１を有するように構成されている。
【００６５】
これにより、容量素子は、容量信号線ＣＬを一方の電極とする容量素子Ｃｓｔｇとゲート信号線ＧＬを一方の電極とする容量素子Ｃａｄｄの２つを備えた構成とでき、画素電極ＰＸへのいわゆる飛込み容量をそれら各容量の比によって制御することができる効果を奏する。
【００６６】
実施例５．
図５は、本発明による液晶表示装置の画素の他の実施例を示す構成図で、図４（ａ）に対応した図となっている。
【００６７】
図５において、その図５（ａ）は走査信号駆動回路Ｖに近い側に配置される画素を示し、図５（ｂ）は走査信号駆動回路Ｖに遠い側に配置される画素を示している。
【００６８】
すなわち、図５（ａ）に示すように、走査信号駆動回路Ｖに近い側では、ゲート信号線ＧＬの延在部ＳＥ２で形成される容量素子Ｃａｄｄの該延在部ＳＥ２の長さが小さく（これにともない、容量信号線ＣＬの延在部ＳＥ１で形成される容量素子Ｃｓｔｇの延在部ＳＥ１の長さは大きくなる）、走査信号駆動回路Ｖに遠い側では、該容量素子Ｃａｄｄの該延在部ＳＥ２の長さが大きく形成されている（これにともない、容量素子Ｃｓｔｇの延在部ＳＥ１の長さは小さくなる）。
【００６９】
換言すれば、走査信号駆動回路Ｖに近い側（入力側）から遠い側（出力側）にかけて、容量素子Ｃａｄｄの容量値は小さい値から大きな値に変化するとともに、容量素子Ｃｓｔｇの容量値は大きい値から小さな値に変化するように構成されている。
【００７０】
このように構成することによって、ゲート信号線ＧＬの波形の鈍りを補正し、画素に書き込まれる電位を入力側に近い側と遠い側でより均一に近づけることができるようになる。また、単純に容量素子Ｃａｄｄの面積自体を変える方式と異なり、全体の容量自体はほぼ一定に維持できるため、容量の変動による画質への影響を生じさせることなく、波形遅延の補正のみを実現させることができる効果を有する。
【００７１】
なお、この実施例は、入力端に遠い側で容量素子Ｃａｄｄの容量値を増大させるようにし、走査信号の波形の鈍りにより飛び込み電圧が低下する分、容量素子Ｃａｄｄの容量を増大させて飛び込み量を増大させ相殺し、画面内での画質の均一化を図ったものである。しかし、逆の場合の構成であっても本願の発明から除外するものではない。
【００７２】
実施例６．
図６は、本発明による液晶表示装置の画素の他の実施例を示す構成図で、図３に対応した図となっている。
【００７３】
図３に示す液晶表示装置がいわゆる縦電界方式と称されるのに対し、図６はいわゆる横電界方式と称される液晶表示装置を示している。
【００７４】
すなわち、第３絶縁膜ＩＮＳ４上に図中ｙ方向に延在する帯状の画素電極ＰＸと対向電極ＣＴとが交互に配置されて形成され、これら各電極の間に透明基板ＳＵＢ１の面とほぼ平行な方向に発生する電界によって液晶の光透過率を制御できるようになっている。
【００７５】
ここで、画素電極ＰＸは第３絶縁膜ＩＮＳ４、第２絶縁膜ＩＮＳ３、および第１絶縁膜ＩＮＳ２に貫通して形成されたコンタクト孔ＴＨ２を通して薄膜トランジスタＴＦＴのソース領域に電気的に接続されている。また、対向電極ＣＴはそれぞれ前記各絶縁膜に貫通して形成されたコンタクト孔ＴＨ３、ＴＨ４を通して容量信号線ＣＬに電気的に接続されている。
【００７６】
このように構成した場合でも、上述した実施例と同様な効果を奏するようになる。
なお、この実施例では、対向電極ＣＴをドレイン信号線ＤＬに隣接するように配置させることによって、該ドレイン信号線ＤＬからの電気力線を画素電極ＰＸに回り込むのを回避できるようにしている。
【００７７】
実施例７．
図７は、本発明による液晶表示装置の画素の他の実施例を示す構成図で、図６に対応した図となっている。
【００７８】
上述した図４の説明に示したように、ドレイン信号線ＤＬの下層に形成する容量素子を、その一方の電極を容量信号線ＣＬの延在部ＳＥ１とゲート信号線ＧＬの延在部ＳＥ２とで構成していることにある。
【００７９】
すなわち、容量素子は２個備えられ，その一方は容量素子Ｃａｄｄとして他方は容量素子Ｃｓｔｇとして形成されている。
【００８０】
実施例８．
図８は、本発明による液晶表示装置の画素の他の実施例を示す構成図で、図６に対応した図となっている。
【００８１】
図６の場合と比較して異なる構成は対向電極ＣＴにある。すなわち、画素電極ＰＸと同層に、ゲート信号線ＧＬおよびドレイン信号線ＤＬを充分に被うようにして形成された導電膜を備え、このうちドレイン信号線ＤＬを被う部分を対向電極ＣＴ（ＳＥ２）として機能させている。
【００８２】
そして、この対向電極ＣＴ（ＳＥ２）は、その中心軸がドレイン信号線ＤＬのそれとほぼ一致づけられているとともに、その幅はたとえば半導体層ＰＳＩの延在部のそれよりも大きく形成されている。
【００８３】
この対向電極ＣＴ（ＳＥ２）はドレイン信号線ＤＬからの電気力線を終端させるための機能をも有し、これにより、この電気力線を半導体層ＰＳＩの延在部はもちろんのこと画素電極ＰＸ側にも終端させるのを回避させている。
【００８４】
なお、前記対向電極ＣＴ（ＳＥ２）と一体に形成されてゲート信号線ＧＬを被う導電膜は、たとえば該対向電極ＣＴ（ＳＥ２）に映像信号に対して基準となる信号を供給させるための信号線としての機能をもたせることもできる。
【００８５】
この場合、前記第１のシールド電極と第２のシールド電極とを電気的に接続させるようにしてもよい。たとえば液晶表示部ＡＲの領域外で容量信号線ＣＬと対向電極ＣＴとを接続させるようにしてもよい。このようにした場合、同一電位でシールド電極を包み込むため、シールド効果を向上させることができる。
【００８６】
実施例９．
図９は、本発明による液晶表示装置の画素の他の実施例を示す構成図で、図８に対応した図となっている。
【００８７】
図８の場合と比較して異なる構成は、容量信号線ＣＬが形成されていない構成となっており、これにより、ゲート信号線ＧＬの延在部ＳＥ１（以下、第１のシールド電極という）を一方の電極とする容量素子Ｃａｄｄが備えられている。
【００８８】
この場合、図８に示したと同様にドレイン信号線ＤＬの上方には該ドレイン信号線ＤＬを充分に被うようにして対向電極ＣＴが形成され、この対向電極ＣＴは該ドレイン信号線ＤＬからの電気力線を終端させるシールド電極（以下、第２のシールド電極という）として機能するようになっている。
【００８９】
そして、第１のシールド電極の電位と半導体層ＰＳＩの電位差を、第２のシールド電極と半導体層ＰＳＩの電位差より大きくするように動作されるようになっている。
【００９０】
このように構成された液晶表示装置は、第１のシールド電極と半導体層の間の保持電荷を増加させることができるようになる（Ｑ＝ＣＶ）。これにより、特に精細度の高い液晶表示装置において、限られた空間で保持容量を増大させることができるようになる。
【００９１】
この場合、第２のシールド電極をゲート信号線ＧＬ以外、例えばコモン電位とすることで低消費電力化が実現するようになる。これは、ドレイン信号線ＤＬの電位により生じる消費電力は、該ドレイン信号線ＤＬが供給する電荷に比例することから、電荷を低減するには電位差を低減すればよい。そこで、保持電荷を増加させる必要の無い第２のシールド電極とドレイン信号線ＤＬの間の電位を、第１のシールド電極と半導体層の間の電位より小さくすることで、保持容量の確保と低消費電力化という２つの要求を両立することができる。
【００９２】
実施例１０．
図１０は、本発明による液晶表示装置の他の実施例を示す構成図で、図１に対応した図となっている。
【００９３】
図１の場合と比較して異なる構成は、まず、当該画素領域のドレイン信号線ＤＬには、それに隣接する他のドレイン信号線ＤＬとは逆位相の電位が印加されるように動作されるようになっている。ここで逆位相とは逆極性を意味し、いわゆるドット反転で動作させるようになっている。より詳述すれば、隣接するドレイン信号線ＤＬの位相が反転し、複数ゲート信号線ＧＬごとにドレイン信号線ＤＬの延在方向のいそう反転するいわゆるｎラインドット反転駆動を行なうようになっている。
【００９４】
そして、当該画素領域の容量素子Ｃａｄｄの一方の電極は、当該画素領域と隣接する（本実施例の場合、ｘ方向に隣接する各画素領域のうち一方の画素領域）他の画素領域の薄膜トランジスタＴＦＴの半導体層ＰＳＩのソース電極（画素電極ＰＸと接続される電極）と電気的に接続された導体層で形成されていることにある。
【００９５】
このように構成された液晶表示装置は、ドレイン信号線ＤＬより幅の広いシールド電極（ゲート信号線ＧＬの延在部ＳＥ）により該ドレイン信号線からの電界がシールドされるため、前記半導体層ＰＳＩに影響を及ぼすことがなくなり、画質の向上が図れるようになる。
【００９６】
そして、当該画素領域の図中左側のドレイン信号線ＤＬの近傍における他の電極の関係、および図中右側のドレイン信号線ＤＬの近傍における他の電極の関係を示す図１０（ｄ）から明らかなように、常時、各ドレイン信号線ＤＬとその下層側の半導体層ＰＳＩとが逆位相となるため、影響を相殺し、それらの中間に位置づけられるシールド電極の電位変動が抑制され、安定した書き込みが達成され、書き込まれる電位をより目的の値に近いものとすることができる効果を奏する。
【００９７】
ちなみに、図１０（ｅ）は、図１に示す画素において、図１０（ｄ）と対応した図であるが、書き込み時の各ドレイン信号線ＤＬとその下層側の半導体層ＰＳＩとが同位相となり、シールド電極の電位が変動し、書き込まれる値に影響を与えてしまうことになる。
【００９８】
実施例１１．
図１１は、本発明による液晶表示装置の他の実施例を示す構成図で、図８に対応した図となっている。
【００９９】
図８と比較して異なる構成は、まず、当該画素領域のドレイン信号線ＤＬには、それに隣接する他のドレイン信号線ＤＬとは逆位相の電位が印加されるように動作されるようになっている。
【０１００】
そして、当該画素領域の容量素子Ｃｓｔｇの一方の電極は、当該画素領域と隣接する（本実施例の場合、ｘ方向に隣接する各画素領域のうち一方の画素領域）他の画素領域の薄膜トランジスタＴＦＴの半導体層ＰＳＩのソース電極（画素電極ＰＸと接続される電極）と電気的に接続された導体層で形成されていることにある。
【０１０１】
すなわち、容量信号線ＣＬを備える画素においても、実施例１０に示した効果を有するように構成したものとなっている。
【０１０２】
上述した各実施例では、ドレイン信号線ＤＬの下層側の半導体層ＰＳＩは、イオンドーピングなどの手法で低抵抗化され導体状態となったものを示したものである。しかし、この半導体層ＰＳＩの替わりに、金属あるいは透明導電体のようないわゆる導電体であってもよいことはいうまでもない。しかし、半導体ＰＳＩを用いることで、金属層の成膜工程を回避できることから、実用上は該半導体層ＰＳＩを用いることが有利となる。
【０１０３】
また、上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【０１０４】
【発明の効果】
以上説明したことから明らかとなるように、本発明による液晶表示装置によれば、その容量素子の容量の増加と高画質化を両立させることができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の画素の一実施例を示す構成図である。
【図２】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図３】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図４】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図５】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図６】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図７】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図８】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図９】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図１０】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図１１】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図１２】本発明による液晶表示装置の全体一実施例を示す平面図である。
【符号の説明】
ＳＵＢ…基板、ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＣＬ…容量信号線、ＴＦＴ…薄膜トランジスタ、ＰＸ…画素電極、ＣＴ…対向電極、ＰＳＩ…半導体層。
【発明の属する技術分野】
本発明は液晶表示装置に係り、特に各画素領域に容量素子を備える液晶表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、少なくとも、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極を有するようになっている。
【０００３】
しかしながら、このような構成からなる液晶表示装置は、そのドレイン信号線の電圧は他の画素の信号の書き込みのため、薄膜トランジスタがＯＦＦとなる保持期間の大部分で画素に保持された電圧と無関係に変動している。
【０００４】
例えば、解像度がＸＧＡの液晶表示装置では、走査信号線は７６８本以上あり、１画素あたりの薄膜トランジスタのＯＮ期間は全体の１／７６８以下に過ぎない。すなわち、１画素にとってはほとんどの時間にて薄膜トランジスタがＯＦＦとなる保持期間であり、それゆえ保持期間中の電位変動は画質に極めて大きな影響を与えることになる。
【０００５】
従来例では、ドレイン信号線の下にゲート信号線と低抵抗化された半導体層を重畳させてこれらの間で保持容量の形成を図っている（特許文献１、２参照）。
【特許文献１】
特開平９−１４６１１７号公報
【特許文献２】
特開２００２−２２９０６７号公報
【０００６】
【発明が解決しようとする課題】
しかし、開示された構造を本願発明者が検証した結果、保持期間中の他の画素に信号を書き込むためのドレイン信号線の電位の変動により該保持容量素子の保持電位が影響を受けることが判明した。
【０００７】
本発明は、このような事情に基づいてなされたものであり、容量素子の容量の増加と高画質化を両立させた液晶表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
手段１．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極を有し、
前記ドレイン信号線の一部の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と前記スイッチング素子を駆動させるゲート信号線と隣接する他のゲート信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっていることを特徴とするものである。
【０００９】
手段２．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極を有し、
前記ドレイン信号線の一部の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と前記スイッチング素子を駆動させるゲート信号線と隣接する他のゲート信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記一方の透明基板側から、前記導体層の延在部、ゲート信号線の延在部、ドレイン信号の順にそれらの中心軸をほぼ一致させて積層されるとともに、それらの幅が順次小さくなっていることを特徴とするものである。
【００１０】
手段３．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、前記スイッチング素子を駆動するゲート信号線と当該画素領域を囲む他のゲート信号線と前記画素電極との間に設けられる容量素子とを備え、
この容量素子は、前記ドレイン信号線の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と当該画素領域内を横切る容量信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっていることを特徴とするものである。
【００１１】
手段４．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、前記スイッチング素子を駆動するゲート信号線と当該画素領域を囲む他のゲート信号線と前記画素電極との間に設けられる容量素子とを備え、
この容量素子は、前記ドレイン信号線の下層側にて形成され、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部を一方の電極とし、
前記他のゲート信号線の延在部と、当該画素領域内に前記ゲート信号線にほぼ平行に走行して形成される容量信号線の延在部とを他方の電極とすることを特徴とするものである。
【００１２】
手段５．
本発明による液晶表示装置は、たとえば、手段４の構成を前提とし、ゲート信号線の入力端に近い側と遠い側とで、前記他のゲート信号線の延在部と容量信号線の延在部との面積比が異なることを特徴とするものである。
【００１３】
手段６．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、該画素電極を間にし、かつ前記ドレイン信号線の上層側に該ドレイン信号線を被うようにして形成されるものを有する対向電極とを有し、
前記ドレイン信号線の一部の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と前記スイッチング素子を駆動させるゲート信号線と隣接する他のゲート信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっていることを特徴とするものである。
【００１４】
手段７．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、該画素電極を間にし、かつ前記ドレイン信号線の上層側に該ドレイン信号線を被うようにして形成されるものを有する対向電極とを有し、
前記ドレイン信号線の一部の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と当該画素領域を横切る容量信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっていることを特徴とするものである。
【００１５】
手段８．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、該画素電極を間にし、かつ前記ドレイン信号線の上層側に該ドレイン信号線を被うようにして形成されるものを有する対向電極とを有し、
前記ドレイン信号線の一部の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と前記スイッチング素子を駆動させるゲート信号線と隣接する他のゲート信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっており、
前記他のゲート信号線の延在部と導体層の延在部の電位差が、前記対向電極と導体層の延在部の電位差よりも大きく設定されることを特徴とするものである。
【００１６】
手段９．
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極を有し、
前記ドレイン信号線の一部の下層側にて、当該画素領域に隣接する他の画素領域におけるスイッチング素子の画素電極と接続される部分と接続される導体層の延在部と当該画素領域のスイッチング素子を駆動させるゲート信号線と隣接する他のゲート信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっているとともに、
当該画素領域のドレイン信号線にはそのドレイン信号線と隣接する他のドレイン信号線に対して逆位相の電位が印加されるように動作されることを特徴とするものである。
【００１７】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【００１８】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明をする。
実施例１．
《全体の構成》
図１２は、本発明による液晶表示装置の一実施例を示す全体の平面図である。
同図において、液晶を介して互いに対向配置される一対の透明基板ＳＵＢ１、ＳＵＢ２があり、該液晶は一方の透明基板ＳＵＢ１に対する他方の透明基板ＳＵＢ２の固定を兼ねるシール材ＳＬによって封入されている。
【００１９】
シール材ＳＬによって囲まれた前記一方の透明基板ＳＵＢ１の液晶側の面には、そのｘ方向に延在しｙ方向に並設されたゲート信号線ＧＬとｙ方向に延在しｘ方向に並設されたドレイン信号線ＤＬとが形成されている。
【００２０】
各ゲート信号線ＧＬと各ドレイン信号線ＤＬとで囲まれた領域は画素領域を構成するとともに、これら各画素領域のマトリクス状の集合体は液晶表示部ＡＲを構成するようになっている。
【００２１】
各画素領域には、その片側のゲート信号線ＧＬからの走査信号によって作動される薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して片側のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸが形成されている。
【００２２】
この画素電極ＰＸは、他方の透明基板ＳＵＢ２の液晶側の面に各画素領域に共通に形成した対向電極（図示せず）との間に電界を発生させ、この電界によって液晶の光透過率を制御させるようになっている。
【００２３】
前記ゲート信号線ＧＬのそれぞれの一端は前記シール材ＳＬを超えて延在され、その延在端は走査信号駆動回路Ｖの出力端子が接続される端子を構成するようになっている。また、前記走査信号駆動回路Ｖの入力端子は液晶表示パネルの外部に配置されたプリント基板（図示せず）からの信号が入力されるようになっている。
【００２４】
走査信号駆動回路Ｖは複数個の半導体装置からなり、互いに隣接する複数のゲート信号線ＧＬどおしがグループ化され、これら各グループ毎に一個の半導体装置があてがわれるようになっている。
【００２５】
同様に、前記ドレイン信号線ＤＬのそれぞれの一端は前記シール材ＳＬを超えて延在され、その延在端は映像信号駆動回路Ｈｅの出力端子が接続される端子を構成するようになっている。また、前記映像信号駆動回路Ｈｅの入力端子は液晶表示パネルの外部に配置されたプリント基板（図示せず）からの信号が入力されるようになっている。
【００２６】
この映像信号駆動回路Ｈｅも複数個の半導体装置からなり、互いに隣接する複数のドレイン信号線ＤＬどおしがグループ化され、これら各グループ毎に一個の半導体装置があてがわれるようになっている。
【００２７】
前記各ゲート信号線ＧＬは、走査信号駆動回路Ｖからの走査信号によって、その一つが順次選択されるようになっている。
【００２８】
また、前記各ドレイン信号線ＤＬのそれぞれには、映像信号駆動回路Ｈｅによって、前記ゲート信号線ＧＬの選択のタイミングに合わせて映像信号が供給されるようになっている。
【００２９】
なお、上述した実施例では、走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅは透明基板ＳＵＢ１に搭載された半導体装置を示したものであるが、たとえば透明基板ＳＵＢ１とプリント基板との間を跨って接続されるいわゆるテープキャリア方式の半導体装置であってもよく、さらに、前記薄膜トランジスタＴＦＴの半導体層が多結晶シリコン（ｐ−Ｓｉ）から構成される場合、透明基板ＳＵＢ１面に前記多結晶シリコンからなる半導体素子を配線層等とともに形成されたものであってもよい。
【００３０】
《画素の構成》
図１は、前記画素の構成の一実施例を示す図で、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のｂ−ｂ線における断面図、図１（ｃ）は図１（ａ）のｃ−ｃ線における断面図を示している。
【００３１】
まず、透明基板ＳＵＢ１の液晶側の面にはＳｉＯあるいはＳｉＮ等からなる下地層ＩＮＳ１が形成されている。この下地層ＩＮＳ１は透明基板ＳＵＢ１に含まれるイオン性不純物が後述の薄膜トランジスタＴＦＴに影響を及ぼすのを回避するために形成されている。
【００３２】
そして、この下地層ＩＮＳ１の表面には、たとえばポリシリコン層からなる半導体層ＰＳＩが形成されている。この半導体層ＰＳＩはたとえばプラズマＣＶＤ装置によって成膜したアモルファスＳｉ膜をエキシマレーザによって多結晶化したものである。
【００３３】
この半導体層ＰＳＩは、後述するゲート信号線ＧＬ（たとえば当該画素領域を囲む１対のゲート信号線ＧＬのうち図中下側のゲート信号線）を２回横切るようにして形成されるとともに、当該画素領域側に延在された一端は後述するドレイン信号線ＤＬ（たとえば画素領域を囲む一対のドレイン信号線のうち図中左側のドレイン信号線ＤＬ）の下層に位置づけられるようにして形成されている。該ドレイン信号線ＤＬと接続させるためである。
【００３４】
また、当該画素領域側に延在された前記半導体層ＰＳＩの他端は、該画素領域内にて比較的面積の大きな部分を備えるとともに、前記ドレイン信号線ＤＬの下層に位置づけられるように延在し、この延在部はそのまま該ドレイン信号線ＤＬの下層にて該ドレイン信号線ＤＬに沿って延在されている。比較的面積の大きな部分は後述する画素電極ＰＸと接続させるための領域として形成され、また、ドレイン信号線ＤＬの下層にて延在する該半導体層ＰＳＩは、当該画素領域の図中上側のゲート信号線ＧＬ側に延在するように形成されている。
【００３５】
そして、このように半導体層ＰＳＩが形成された透明基板ＳＵＢ１の表面には、該半導体層ＰＳＩをも被ってたとえばＳｉＯ２あるいはＳｉＮ等からなる第１絶縁膜ＩＮＳ２が形成されている。
【００３６】
また、この第１絶縁膜ＩＮＳ２の表面には図中ｘ方向に延在しｙ方向に延在するゲート信号線ＧＩが形成されている。このゲート信号線ＧＩはその一部において前記半導体層ＰＳＩを２回横切る部分を有し、ここの部分において薄膜トランジスタＴＦＴが形成されるようになっている。
【００３７】
すなわち、該ゲート信号線ＧＩの前記半導体層ＰＳＩを横切る部分は薄膜トランジスタＴＦＴのゲート電極としての機能を有するようになる。また、前記半導体層ＰＳＩの該ゲート信号線ＧＬとの交差部以外の領域は、該ゲート信号線ＧＬをマスクとしてドーピングされた不純物によって低抵抗化された領域となり、薄膜トランジスタＴＦＴのソース領域あるいはドレイン領域およびそれらの延在部として構成される。さらに、前記ゲート電極として機能する部分のゲート信号線ＧＩの下層に存在する前記第１絶縁膜ＩＮＳ２は薄膜トランジスタＴＦＴのゲート絶縁膜として機能するようになる。
【００３８】
さらに、前記薄膜トランジスタＴＦＴ上に形成されるゲート信号線ＧＬと隣接される他のゲート信号線ＧＬ（図中上側のゲート信号線ＧＬ）は、その一部が後述するドレイン信号線ＤＬの下層にて該ドレイン信号線ＤＬに沿った延在部ＳＥが形成されている。
【００３９】
このため、このゲート信号線ＧＬの延在部ＳＥは、前記第１絶縁膜ＩＮＳ２を介して前記半導体層ＰＳＩの延在部と重畳されて形成されることになる。すなわち、これらゲート信号線ＧＬの延在部ＳＥおよび半導体層ＰＳＩの延在部は、第１絶縁膜ＩＮＳ２を誘電体膜とする容量素子Ｃａｄｄの各電極として機能するように構成される。
【００４０】
この場合、この実施例では、ゲート信号線ＧＬの延在部ＳＥは、その中心軸が半導体層ＰＳＩの延在部のそれとほぼ一致されて位置づけられるが、その幅は該半導体層ＰＳＩの延在部のそれよりも大きく形成されている。この理由については後述する。
【００４１】
このようにしてゲート信号線ＧＬが形成された透明基板ＳＵＢ１の表面には、該ゲート信号線ＧＬをも被ってたとえばＳｉＯ２あるいはＳｉＮ等からなる第２絶縁膜ＩＮＳ３が形成されている。この第２絶縁膜ＩＮＳ３はドレイン信号線ＤＬの前記ゲート信号線ＧＬに対する層間絶縁膜としての機能を有する。
【００４２】
従って、この第２絶縁膜ＩＮＳ３の上面には、図中ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。このドレイン信号線ＤＬは前記ゲート信号線ＧＬの延在部ＳＥと第２絶縁膜ＩＮＳ３を介して重畳されて形成される。このことから、前記容量素子Ｃａｄｄはドレイン信号線ＤＬの下層に形成され、これにより画素領域内にて容量素子Ｃａｄｄの形成領域を特別に設ける必要がない効果を奏するようになる。
【００４３】
ここで、この実施例では、ドレイン信号線ＤＬは、その中心軸を前記ゲート信号線ＧＬの延在部ＳＥのそれとほぼ一致づけるようにして形成されるが、その幅は該ゲート信号線ＧＬの延在部ＳＥのそれよりも小さく形成されている。この理由については後述する。
【００４４】
また、このドレイン信号線ＤＬの一部は、その下層の第２絶縁膜ＩＮＳ３および第１絶縁膜ＩＮＳ２を貫通させて形成したコンタクト孔ＴＨ１を通して半導体層ＰＳＩと接続されている。この半導体層ＰＳＩの該接続部は前記薄膜トランジスタＴＦＴのたとえばドレイン領域となるものである。
【００４５】
そして、このようにドレイン信号線ＤＬが形成された透明基板ＳＵＢ１の表面には該ドレイン信号線ＤＬをも被って第３絶縁膜ＩＮＳ４が形成されている。この第３絶縁膜ＩＮＳ４の材料としては、たとえば樹脂等の有機材料層が形成されている。
【００４６】
これにより、表面を平坦化でき、後述する画素電極ＰＸの形成の後に形成される配向膜の信頼性を向上させることができる。
【００４７】
さらに、第３絶縁膜ＩＮＳ４の表面には当該画素領域のほぼ全域にわたって画素電極ＰＸが形成されている。この画素電極ＰＸは、たとえばＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等の透光性の導電層から構成されている。
【００４８】
そして、この画素電極ＰＸは、その下層の第３絶縁膜ＩＮＳ４、第２絶縁膜ＩＮＳ３、および第１絶縁膜ＩＮＳ２を貫通させて形成したコンタクト孔ＴＨ２を通して半導体層ＰＳＩと接続されている。この半導体層ＰＳＩの該接続部は前記薄膜トランジスタＴＦＴのたとえばソース領域となるものである。
【００４９】
このように構成された液晶表示装置において、ドレイン信号線ＤＬの下層に形成された容量素子Ｃａｄｄは、その各電極のうち上層に位置づけられる電極、すなわちゲート信号線ＧＬの延在部ＳＥは、その幅がドレイン信号線ＤＬのそれよりも大きく形成されている。
【００５０】
このため、ドレイン信号線ＤＬから生じる電気力線は、前記ゲート信号線ＧＬの延在部ＳＥによって遮蔽され、前記容量素子Ｃａｄｄの各電極のうち下層に位置づけられる電極、すなわち半導体層ＰＳＩの延在部には終端しないようにすることができる。
【００５１】
このことは、前記ゲート信号線ＧＬの延在部ＳＥがドレイン信号線ＤＬに対してシールド電極として機能し、該半導体層ＰＳＩの延在部の電位変動を防止できるという効果とともに、該半導体層ＰＳＩの延在部と電気的に接続されている画素電極ＰＸの電位変動も防止できる効果を有する。
【００５２】
この場合、上述したように、前記半導体層ＰＳＩの延在部は、その中心軸がゲート信号線ＧＬの延在部ＳＥのそれとほぼ一致して位置づけられているとともに、その幅は該延在部のそれよりも小さく形成されていることから、ドレイン信号線ＤＬから生じる電気力線は該延在部ＳＥによって完全に遮蔽されるようになる。
【００５３】
実施例２．
図２は、本発明による液晶表示装置の画素の他の実施例を示す図で、図１に対応した図となっている。
【００５４】
図１の場合と比較して異なる構成は、容量素子Ｃａｄｄの一方の電極である半導体層ＰＳＩの延在部において、その幅が他方の電極であるゲート信号線ＧＬの延在部ＳＥの幅が大きく形成されていることにある。
【００５５】
このように構成された液晶表示装置は、その製造時における前記半導体層ＰＳＩのエッチングのばらつき、あるいは該半導体層ＰＳＩとゲート信号線ＧＬの延在部ＳＥのアライメントのばらつきが生じるようなことがあっても、常に容量素子Ｃａｄｄの容量値を均一なものとする効果を有する。
【００５６】
容量素子Ｃａｄｄの容量値は、半導体層ＰＳＩの延在部とゲート信号線ＧＬの延在部ＳＥとの重畳面積で定められるからである。
【００５７】
実施例３．
図３は、本発明による液晶表示装置の画素の他の実施例を示す構成図で、図２に対応した図となっている。なお、図３（ａ）のｄ−ｄ線における断面図を図３（ｄ）に示している。
【００５８】
図２の場合と異なる構成は、画素領域内に容量信号線ＣＬがゲート信号線ＧＬと平行に走行されて形成され、この容量信号線ＣＬからの延在部ＳＥを容量素子Ｃｓｔｇの一方の電極として構成していることにある。
【００５９】
すなわち、ゲート信号線ＧＬの延在部に替えて容量信号線ＣＬの延在部ＳＥを容量素子Ｃｓｔｇの一方の電極にしたことにある。
【００６０】
この場合、容量信号線ＣＬは、たとえばゲート信号線ＧＬの形成と同時に形成され、該ゲート信号線ＧＬと同層に形成されている。
【００６１】
この場合においても、図２に示した構成と同様な効果を奏するようになる。なお、図３において、半導体層ＰＳＩの幅を容量信号線ＣＬの延在部ＳＥのそれよりも大きく形成しているが、これに限らず小さく形成してもよいことはいうまでもない。
【００６２】
実施例４．
図４は、本発明による液晶表示装置の画素の他の実施例を示す構成図で、図３に対応した図となっている。なお、図４（ｅ）は、図４（ａ）のｅ−ｅ線における断面図を示している。
【００６３】
図３の場合と比較して異なる構成は、容量素子の一方の電極を容量信号線ＣＬの延在部ＳＥ１とゲート信号線ＧＬの延在部ＳＥ２とで構成していることにある。
【００６４】
すなわち、当該画素領域の薄膜トランジスタＴＦＴを駆動するゲート信号線ＧＬと隣接する他のゲート信号線ＧＬ（図中上側のゲート信号線ＧＬ）からはドレイン信号線ＤＬに沿って当該画素領域の途中まで延在された延在部ＳＥ２を有し、また、容量信号線ＣＬからは前記延在部ＳＥ２に電気的な分離がなされる程度にまで近接して延在される延在部ＳＥ１を有するように構成されている。
【００６５】
これにより、容量素子は、容量信号線ＣＬを一方の電極とする容量素子Ｃｓｔｇとゲート信号線ＧＬを一方の電極とする容量素子Ｃａｄｄの２つを備えた構成とでき、画素電極ＰＸへのいわゆる飛込み容量をそれら各容量の比によって制御することができる効果を奏する。
【００６６】
実施例５．
図５は、本発明による液晶表示装置の画素の他の実施例を示す構成図で、図４（ａ）に対応した図となっている。
【００６７】
図５において、その図５（ａ）は走査信号駆動回路Ｖに近い側に配置される画素を示し、図５（ｂ）は走査信号駆動回路Ｖに遠い側に配置される画素を示している。
【００６８】
すなわち、図５（ａ）に示すように、走査信号駆動回路Ｖに近い側では、ゲート信号線ＧＬの延在部ＳＥ２で形成される容量素子Ｃａｄｄの該延在部ＳＥ２の長さが小さく（これにともない、容量信号線ＣＬの延在部ＳＥ１で形成される容量素子Ｃｓｔｇの延在部ＳＥ１の長さは大きくなる）、走査信号駆動回路Ｖに遠い側では、該容量素子Ｃａｄｄの該延在部ＳＥ２の長さが大きく形成されている（これにともない、容量素子Ｃｓｔｇの延在部ＳＥ１の長さは小さくなる）。
【００６９】
換言すれば、走査信号駆動回路Ｖに近い側（入力側）から遠い側（出力側）にかけて、容量素子Ｃａｄｄの容量値は小さい値から大きな値に変化するとともに、容量素子Ｃｓｔｇの容量値は大きい値から小さな値に変化するように構成されている。
【００７０】
このように構成することによって、ゲート信号線ＧＬの波形の鈍りを補正し、画素に書き込まれる電位を入力側に近い側と遠い側でより均一に近づけることができるようになる。また、単純に容量素子Ｃａｄｄの面積自体を変える方式と異なり、全体の容量自体はほぼ一定に維持できるため、容量の変動による画質への影響を生じさせることなく、波形遅延の補正のみを実現させることができる効果を有する。
【００７１】
なお、この実施例は、入力端に遠い側で容量素子Ｃａｄｄの容量値を増大させるようにし、走査信号の波形の鈍りにより飛び込み電圧が低下する分、容量素子Ｃａｄｄの容量を増大させて飛び込み量を増大させ相殺し、画面内での画質の均一化を図ったものである。しかし、逆の場合の構成であっても本願の発明から除外するものではない。
【００７２】
実施例６．
図６は、本発明による液晶表示装置の画素の他の実施例を示す構成図で、図３に対応した図となっている。
【００７３】
図３に示す液晶表示装置がいわゆる縦電界方式と称されるのに対し、図６はいわゆる横電界方式と称される液晶表示装置を示している。
【００７４】
すなわち、第３絶縁膜ＩＮＳ４上に図中ｙ方向に延在する帯状の画素電極ＰＸと対向電極ＣＴとが交互に配置されて形成され、これら各電極の間に透明基板ＳＵＢ１の面とほぼ平行な方向に発生する電界によって液晶の光透過率を制御できるようになっている。
【００７５】
ここで、画素電極ＰＸは第３絶縁膜ＩＮＳ４、第２絶縁膜ＩＮＳ３、および第１絶縁膜ＩＮＳ２に貫通して形成されたコンタクト孔ＴＨ２を通して薄膜トランジスタＴＦＴのソース領域に電気的に接続されている。また、対向電極ＣＴはそれぞれ前記各絶縁膜に貫通して形成されたコンタクト孔ＴＨ３、ＴＨ４を通して容量信号線ＣＬに電気的に接続されている。
【００７６】
このように構成した場合でも、上述した実施例と同様な効果を奏するようになる。
なお、この実施例では、対向電極ＣＴをドレイン信号線ＤＬに隣接するように配置させることによって、該ドレイン信号線ＤＬからの電気力線を画素電極ＰＸに回り込むのを回避できるようにしている。
【００７７】
実施例７．
図７は、本発明による液晶表示装置の画素の他の実施例を示す構成図で、図６に対応した図となっている。
【００７８】
上述した図４の説明に示したように、ドレイン信号線ＤＬの下層に形成する容量素子を、その一方の電極を容量信号線ＣＬの延在部ＳＥ１とゲート信号線ＧＬの延在部ＳＥ２とで構成していることにある。
【００７９】
すなわち、容量素子は２個備えられ，その一方は容量素子Ｃａｄｄとして他方は容量素子Ｃｓｔｇとして形成されている。
【００８０】
実施例８．
図８は、本発明による液晶表示装置の画素の他の実施例を示す構成図で、図６に対応した図となっている。
【００８１】
図６の場合と比較して異なる構成は対向電極ＣＴにある。すなわち、画素電極ＰＸと同層に、ゲート信号線ＧＬおよびドレイン信号線ＤＬを充分に被うようにして形成された導電膜を備え、このうちドレイン信号線ＤＬを被う部分を対向電極ＣＴ（ＳＥ２）として機能させている。
【００８２】
そして、この対向電極ＣＴ（ＳＥ２）は、その中心軸がドレイン信号線ＤＬのそれとほぼ一致づけられているとともに、その幅はたとえば半導体層ＰＳＩの延在部のそれよりも大きく形成されている。
【００８３】
この対向電極ＣＴ（ＳＥ２）はドレイン信号線ＤＬからの電気力線を終端させるための機能をも有し、これにより、この電気力線を半導体層ＰＳＩの延在部はもちろんのこと画素電極ＰＸ側にも終端させるのを回避させている。
【００８４】
なお、前記対向電極ＣＴ（ＳＥ２）と一体に形成されてゲート信号線ＧＬを被う導電膜は、たとえば該対向電極ＣＴ（ＳＥ２）に映像信号に対して基準となる信号を供給させるための信号線としての機能をもたせることもできる。
【００８５】
この場合、前記第１のシールド電極と第２のシールド電極とを電気的に接続させるようにしてもよい。たとえば液晶表示部ＡＲの領域外で容量信号線ＣＬと対向電極ＣＴとを接続させるようにしてもよい。このようにした場合、同一電位でシールド電極を包み込むため、シールド効果を向上させることができる。
【００８６】
実施例９．
図９は、本発明による液晶表示装置の画素の他の実施例を示す構成図で、図８に対応した図となっている。
【００８７】
図８の場合と比較して異なる構成は、容量信号線ＣＬが形成されていない構成となっており、これにより、ゲート信号線ＧＬの延在部ＳＥ１（以下、第１のシールド電極という）を一方の電極とする容量素子Ｃａｄｄが備えられている。
【００８８】
この場合、図８に示したと同様にドレイン信号線ＤＬの上方には該ドレイン信号線ＤＬを充分に被うようにして対向電極ＣＴが形成され、この対向電極ＣＴは該ドレイン信号線ＤＬからの電気力線を終端させるシールド電極（以下、第２のシールド電極という）として機能するようになっている。
【００８９】
そして、第１のシールド電極の電位と半導体層ＰＳＩの電位差を、第２のシールド電極と半導体層ＰＳＩの電位差より大きくするように動作されるようになっている。
【００９０】
このように構成された液晶表示装置は、第１のシールド電極と半導体層の間の保持電荷を増加させることができるようになる（Ｑ＝ＣＶ）。これにより、特に精細度の高い液晶表示装置において、限られた空間で保持容量を増大させることができるようになる。
【００９１】
この場合、第２のシールド電極をゲート信号線ＧＬ以外、例えばコモン電位とすることで低消費電力化が実現するようになる。これは、ドレイン信号線ＤＬの電位により生じる消費電力は、該ドレイン信号線ＤＬが供給する電荷に比例することから、電荷を低減するには電位差を低減すればよい。そこで、保持電荷を増加させる必要の無い第２のシールド電極とドレイン信号線ＤＬの間の電位を、第１のシールド電極と半導体層の間の電位より小さくすることで、保持容量の確保と低消費電力化という２つの要求を両立することができる。
【００９２】
実施例１０．
図１０は、本発明による液晶表示装置の他の実施例を示す構成図で、図１に対応した図となっている。
【００９３】
図１の場合と比較して異なる構成は、まず、当該画素領域のドレイン信号線ＤＬには、それに隣接する他のドレイン信号線ＤＬとは逆位相の電位が印加されるように動作されるようになっている。ここで逆位相とは逆極性を意味し、いわゆるドット反転で動作させるようになっている。より詳述すれば、隣接するドレイン信号線ＤＬの位相が反転し、複数ゲート信号線ＧＬごとにドレイン信号線ＤＬの延在方向のいそう反転するいわゆるｎラインドット反転駆動を行なうようになっている。
【００９４】
そして、当該画素領域の容量素子Ｃａｄｄの一方の電極は、当該画素領域と隣接する（本実施例の場合、ｘ方向に隣接する各画素領域のうち一方の画素領域）他の画素領域の薄膜トランジスタＴＦＴの半導体層ＰＳＩのソース電極（画素電極ＰＸと接続される電極）と電気的に接続された導体層で形成されていることにある。
【００９５】
このように構成された液晶表示装置は、ドレイン信号線ＤＬより幅の広いシールド電極（ゲート信号線ＧＬの延在部ＳＥ）により該ドレイン信号線からの電界がシールドされるため、前記半導体層ＰＳＩに影響を及ぼすことがなくなり、画質の向上が図れるようになる。
【００９６】
そして、当該画素領域の図中左側のドレイン信号線ＤＬの近傍における他の電極の関係、および図中右側のドレイン信号線ＤＬの近傍における他の電極の関係を示す図１０（ｄ）から明らかなように、常時、各ドレイン信号線ＤＬとその下層側の半導体層ＰＳＩとが逆位相となるため、影響を相殺し、それらの中間に位置づけられるシールド電極の電位変動が抑制され、安定した書き込みが達成され、書き込まれる電位をより目的の値に近いものとすることができる効果を奏する。
【００９７】
ちなみに、図１０（ｅ）は、図１に示す画素において、図１０（ｄ）と対応した図であるが、書き込み時の各ドレイン信号線ＤＬとその下層側の半導体層ＰＳＩとが同位相となり、シールド電極の電位が変動し、書き込まれる値に影響を与えてしまうことになる。
【００９８】
実施例１１．
図１１は、本発明による液晶表示装置の他の実施例を示す構成図で、図８に対応した図となっている。
【００９９】
図８と比較して異なる構成は、まず、当該画素領域のドレイン信号線ＤＬには、それに隣接する他のドレイン信号線ＤＬとは逆位相の電位が印加されるように動作されるようになっている。
【０１００】
そして、当該画素領域の容量素子Ｃｓｔｇの一方の電極は、当該画素領域と隣接する（本実施例の場合、ｘ方向に隣接する各画素領域のうち一方の画素領域）他の画素領域の薄膜トランジスタＴＦＴの半導体層ＰＳＩのソース電極（画素電極ＰＸと接続される電極）と電気的に接続された導体層で形成されていることにある。
【０１０１】
すなわち、容量信号線ＣＬを備える画素においても、実施例１０に示した効果を有するように構成したものとなっている。
【０１０２】
上述した各実施例では、ドレイン信号線ＤＬの下層側の半導体層ＰＳＩは、イオンドーピングなどの手法で低抵抗化され導体状態となったものを示したものである。しかし、この半導体層ＰＳＩの替わりに、金属あるいは透明導電体のようないわゆる導電体であってもよいことはいうまでもない。しかし、半導体ＰＳＩを用いることで、金属層の成膜工程を回避できることから、実用上は該半導体層ＰＳＩを用いることが有利となる。
【０１０３】
また、上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【０１０４】
【発明の効果】
以上説明したことから明らかとなるように、本発明による液晶表示装置によれば、その容量素子の容量の増加と高画質化を両立させることができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の画素の一実施例を示す構成図である。
【図２】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図３】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図４】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図５】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図６】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図７】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図８】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図９】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図１０】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図１１】本発明による液晶表示装置の画素の他の実施例を示す構成図である。
【図１２】本発明による液晶表示装置の全体一実施例を示す平面図である。
【符号の説明】
ＳＵＢ…基板、ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＣＬ…容量信号線、ＴＦＴ…薄膜トランジスタ、ＰＸ…画素電極、ＣＴ…対向電極、ＰＳＩ…半導体層。
Claims (9)
- 液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極を有し、
前記ドレイン信号線の一部の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と前記スイッチング素子を駆動させるゲート信号線と隣接する他のゲート信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっていることを特徴とする液晶表示装置。 - 液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極を有し、
前記ドレイン信号線の一部の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と前記スイッチング素子を駆動させるゲート信号線と隣接する他のゲート信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記一方の透明基板側から、前記導体層の延在部、ゲート信号線の延在部、ドレイン信号の順にそれらの中心軸をほぼ一致させて積層されるとともに、それらの幅が順次小さくなっていることを特徴とする液晶表示装置。 - 液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、前記スイッチング素子を駆動するゲート信号線と当該画素領域を囲む他のゲート信号線と前記画素電極との間に設けられる容量素子とを備え、
この容量素子は、前記ドレイン信号線の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と当該画素領域内を横切る容量信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっていることを特徴とする液晶表示装置。 - 液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、前記スイッチング素子を駆動するゲート信号線と当該画素領域を囲む他のゲート信号線と前記画素電極との間に設けられる容量素子とを備え、
この容量素子は、前記ドレイン信号線の下層側にて形成され、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部を一方の電極とし、
前記他のゲート信号線の延在部と、当該画素領域内に前記ゲート信号線にほぼ平行に走行して形成される容量信号線の延在部とを他方の電極とすることを特徴とする液晶表示装置。 - ゲート信号線の入力端に近い側と遠い側とで、前記他のゲート信号線の延在部と容量信号線の延在部との面積比が異なることを特徴とする請求項４に記載の液晶表示装置。
- 液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、該画素電極を間にし、かつ前記ドレイン信号線の上層側に該ドレイン信号線を被うようにして形成されるものを有する対向電極とを有し、
前記ドレイン信号線の一部の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と前記スイッチング素子を駆動させるゲート信号線と隣接する他のゲート信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっていることを特徴とする液晶表示装置。 - 液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、該画素電極を間にし、かつ前記ドレイン信号線の上層側に該ドレイン信号線を被うようにして形成されるものを有する対向電極とを有し、
前記ドレイン信号線の一部の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と当該画素領域を横切る容量信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっていることを特徴とする液晶表示装置。 - 液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極と、該画素電極を間にし、かつ前記ドレイン信号線の上層側に該ドレイン信号線を被うようにして形成されるものを有する対向電極とを有し、
前記ドレイン信号線の一部の下層側にて、前記スイッチング素子の前記画素電極と接続される部分と接続される導体層の延在部と前記スイッチング素子を駆動させるゲート信号線と隣接する他のゲート信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっており、
前記他のゲート信号線の延在部と導体層の延在部の電位差が、前記対向電極と導体層の延在部の電位差よりも大きく設定されることを特徴とする液晶表示装置。 - 液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、並設された複数のゲート信号線とこれらゲート信号線に交差して並設された複数のドレイン信号線とで囲まれた領域を画素領域とし、
該画素領域に、ゲート信号線からの走査信号によって駆動されるスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極を有し、
前記ドレイン信号線の一部の下層側にて、当該画素領域に隣接する他の画素領域におけるスイッチング素子の画素電極と接続される部分と接続される導体層の延在部と当該画素領域のスイッチング素子を駆動させるゲート信号線と隣接する他のゲート信号線の延在部とが絶縁膜を介して前記ドレイン信号線に沿って形成され、
前記ゲート信号線の前記延在部は、前記一方の基板に対して導体層の前記延在部よりも上層に位置づけられているとともに、平面的に観た場合前記ドレイン信号線よりはみ出すように幅広となっているとともに、
当該画素領域のドレイン信号線にはそのドレイン信号線と隣接する他のドレイン信号線に対して逆位相の電位が印加されるように動作されることを特徴とする液晶表示装置。
Priority Applications (1)
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| JP2002341875A JP2004177545A (ja) | 2002-11-26 | 2002-11-26 | 液晶表示装置 |
Applications Claiming Priority (1)
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| JP2002341875A JP2004177545A (ja) | 2002-11-26 | 2002-11-26 | 液晶表示装置 |
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| JP2002341875A Pending JP2004177545A (ja) | 2002-11-26 | 2002-11-26 | 液晶表示装置 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006317516A (ja) * | 2005-05-10 | 2006-11-24 | Mitsubishi Electric Corp | 液晶表示装置及びその製造方法 |
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-
2002
- 2002-11-26 JP JP2002341875A patent/JP2004177545A/ja active Pending
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