JP5667424B2 - 薄膜トランジスタ、アクティブマトリクス基板、およびそれらの製造方法 - Google Patents

Description

本発明は薄膜トランジスタ、アクティブマトリクス基板、およびそれらの製造方法に関する。

半導体装置の一例として、薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」という。）をスイッチング素子として用いたＴＦＴアクティブマトリクス基板（以下、単にＴＦＴ基板と称する）がある。このＴＦＴ基板は、ディスプレイ装置等の電気光学装置に利用される。半導体装置は、低消費電力及び薄型であるという特徴がある。このような半導体装置の特徴を活かして、ＣＲＴ（Cathode Ray Tube）に変わるフラットパネルディスプレイへの応用が盛んになされている。

ＴＦＴ基板を備えた液晶表示装置には、一般に、ＴＦＴ基板と対向する対向基板（カラーフィルタ基板）が設けられている。そして、ＴＦＴ基板と対向基板のあいだに液晶層が挟持されている。ＴＦＴ基板および対向基板の外側にはそれぞれ偏光板が設けられている。さらに、一方の基板側にはバックライトが配置される。このような構成によって良好なカラー表示が得られる。近年では屋外での高視認性や、表示品質の向上を図り、高輝度バックライトの液晶表示装置が注目されている。

液晶表示装置用のＴＦＴ基板のスイッチング素子には、バックチャネル型ＴＦＴが広く利用されている。液晶表示装置用のバックチャネル型ＴＦＴでは、一般的に、シリコンが半導体層として用いられており、逆スタガード構造が採用されている。また、逆スタガード構造のＴＦＴでは、ボトムゲート型のＴＦＴとなる。逆スタガード構造のバックチャネル型ＴＦＴの場合、半導体チャネル層や、ソース領域及びドレイン領域でのオーミック接合層の近傍に光が入射することがある。具体的には、外光が、ＴＦＴの上方側（ＴＦＴ基板の表面）から入射し、また、画像表示のためのバックライト光が、ＴＦＴの下方側（ＴＦＴ基板の裏面）から入射する。半導体チャネル層の近傍や、オーミック接合層の近傍に光が入射すると、ＴＦＴがオフ（ｏｆｆ）状態でも、光リーク電流（オフ電流）が発生する。この光リーク電流のために、コントラストの低下やクロストークなどの表示特性の劣化を引き起こすという問題がある。（特許文献１）

これらの問題点を解決するために、ブラックマトリックスと呼ばれる遮光膜をＴＦＴの上方に形成する方法が従来から知られている。ブラックマトリックスは、ＴＦＴ基板の表面から入射される外光を遮光する。

特開平７−１８１５１７号公報 特開平９−９７９０８号公報（図１）

上記のように、シリコンを半導体膜に用いたＴＦＴ基板の場合、ＴＦＴ基板の裏面からバックライト光が照射されることがある。半導体膜パターンの下にゲート電極パターンがあると、ゲート電極パターンによって半導体膜パターンに向かう光が遮光される。しかしながら、平面構造においてゲート電極パターンからはみ出た半導体膜パターンには、光が入射してしまう。すると、光が入射した部分に、フォトキャリアが発生する。このフォトキャリアによって、オフ電流を増大させ、クロストーク発生やコントラスト低下といった表示品質の劣化を招く問題がある。

従って、逆スタガード構造のＴＦＴにおいて、ＴＦＴ基板の裏面から入射されるバックライト光を遮光する構成が開示されている（特許文献２）。半導体膜の平面パターンを下層のゲート電極パターンからはみ出さないように、半導体膜のパターンをゲート電極パターンの内側に形成する。こうすることによって、ゲート電極を遮光膜として機能させることができる。

しかしながら、半導体膜をゲート電極パターンからはみ出さないようにしてバックライト光が直接半導体膜に照射されないようにした場合でも、表示不良の劣化を招くことがある。例えば、ＴＦＴ近傍においてソース電極やドレイン電極にバックライト光が入射すると、ソース電極やドレイン電極の裏面でバックライト光が散乱反射される。この散乱反射光によってシリコン半導体膜のチャネル近傍に光が入射してしまう。これによって、フォトキャリアが発生して表示不良の劣化を招く問題点がある。

本発明は、上記の問題を解決するためになされたものであり、半導体膜でのフォトキャリアの発生を防止して、高い表示品質を実現することができるＴＦＴ、アクティブマトリクス基板、およびそれらの製造方法を提供することを目的とする。

本発明にかかる薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆うように設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられ、前記ゲート電極の上方に設けられた半導体膜と、前記半導体膜の上に設けられ、前記半導体膜と電気的に接続されたソース電極と、前記半導体膜の上に設けられ、前記半導体膜と電気的に接続されたドレイン電極と、前記ソース電極又は前記ドレイン電極の少なくとも一方と前記ゲート絶縁膜との間に設けられ、前記半導体膜と分離して配置された低反射膜と、を備え、平面視における前記ゲート電極よりも外側において、前記低反射膜が、前記ソース電極及びドレイン電極の少なくとも一方のパターンと略同一形状、又は、前記パターンからはみ出している、ものである。

本発明にかかる薄膜トランジスタの製造方法は、基板上にゲート電極を形成するステップと、前記ゲート電極の上に、ゲート絶縁膜を形成するステップと、前記ゲート絶縁膜の上に、半導体膜と、前記半導体膜から分離された低反射膜と、を形成するステップと、前記半導体膜、及び前記低反射膜を形成した後、前記半導体膜の上にソース電極及びドレイン電極を形成するステップと、を備え、平面視における前記ゲート電極の外側において、前記低反射膜が、前記ソース電極及び前記ドレイン電極の少なくとも一方のパターンと、略同一形状、又は前記パターンからはみ出している、ものである。

本発明によれば、半導体膜でのフォトキャリアの発生を防止して、高い表示品質を実現することができるＴＦＴ、アクティブマトリクス基板、およびその製造方法を提供することができる。

実施の形態にかかるＴＦＴ基板の構成を示す平面図である。 実施の形態にかかるＴＦＴ基板の画素構成を示す平面図である。 実施の形態にかかるＴＦＴ基板の断面図である 実施の形態にかかるＴＦＴ基板の製造方法を示す工程断面図である。 実施の形態にかかるＴＦＴ基板における要部を拡大して示す工程断面図である 実施の形態にかかるＴＦＴ基板の反射率を説明する図である。 実施の形態にかかるＴＦＴ基板におけるフォトキャリアの挙動を示す図である。 ＴＦＴ基板におけるフォトキャリアの挙動を示す図である。 ＴＦＴ基板におけるフォトキャリアの挙動を示す図である。 実施の形態にかかるＴＦＴ基板の別の画素構成を示す平面図である。

実施の形態
本実施の形態にかかるＴＦＴ基板は、スイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が用いられたアクティブマトリクス基板である。ＴＦＴ基板は、液晶表示装置（ＬＣＤ）等の平面型表示装置（フラットパネルディスプレイ）に用いられる。始めに、図１を参照して、ＴＦＴ基板について説明する。図１は、ＴＦＴ基板の構成を示す平面図である。ここでは、ＬＣＤ用のＴＦＴ基板を例にとって詳しく説明する。

ＴＦＴ基板１００は、例えば、ＴＦＴ１０８がマトリクス状に配列されたＴＦＴアレイ基板である。ＴＦＴ基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート配線（走査信号線）２、及び複数のソース配線（表示信号線）４が形成されている。

複数のゲート配線２は、平行に設けられている。複数のソース配線４は平行に設けられている。図１では、ゲート配線２が横方向に形成され、ソース配線４が縦方向に形成されている。ゲート配線２とソース配線４とは、互いに交差するように形成されている。また、ゲート配線２とソース配線４とは直交している。そして、隣接するゲート配線２、及び隣接するソース配線４に囲まれた領域が画素１０５となる。ＴＦＴ基板１００では、画素１０５がマトリクス状に配列される。

さらに、ＴＦＴ基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられる。ゲート配線２は、表示領域１０１から額縁領域１０２まで延設されている。そして、ゲート配線２は、ＴＦＴ基板１００の端部で、走査信号駆動回路１０３に接続される。ソース配線４も同様に表示領域１０１から額縁領域１０２まで延設されている。そして、ソース配線４は、ＴＦＴ基板１００の端部で、表示信号駆動回路１０４と接続される。走査信号駆動回路１０３の近傍には、外部配線１０６が接続されている。また、表示信号駆動回路１０４の近傍には、外部配線１０７が接続されている。外部配線１０６、１０７は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。

外部配線１０６、１０７を介して走査信号駆動回路１０３、及び表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線２に供給する。このゲート信号によって、ゲート配線２が順次選択されていく。表示信号駆動回路１０４は外部からの制御信号や、表示データに基づいて表示信号をソース配線４に供給する。これにより、表示データに応じた表示電圧を各画素１０５に供給することができる。なお、走査信号駆動回路１０３と表示信号駆動回路１０４は、ＴＦＴ基板１００上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。

画素１０５内には、少なくとも１つのＴＦＴ１０８が形成されている。ＴＦＴ１０８はソース配線４とゲート配線２の交差点近傍に配置される。例えば、このＴＦＴ１０８が画素電極に表示電圧を供給するためのスイッチング素子となる。ＴＦＴ１０８のゲート電極はゲート配線２に接続され、ゲート端子から入力されるゲート信号によってＴＦＴ１０８のＯＮとＯＦＦを制御している。ＴＦＴ１０８のソース電極はソース配線４に接続されている。ゲート電極に電圧が印加され、ＴＦＴ１０８がＯＮされると、ソース配線４から電流が流れるようになる。これにより、ソース配線４から、ＴＦＴ１０８のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と、対向電極との間に、表示電圧に応じた電界が生じる。なお、ＴＦＴ基板１００の表面には、配向膜（不図示）が形成されていてもよい。ＴＦＴ基板１００は、以上のように構成される。

さらに、液晶表示装置の場合、ＴＦＴ基板１００には、対向基板が対向して配置されている。対向基板は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、例えば、ＩＰＳ方式の液晶表示装置の場合、対向電極は、ＴＦＴ基板１００側に配置される。ＴＦＴ基板１００と対向基板とは、一定の間隙（セルギャップ）を介して貼り合わされる。そして、この間隙に液晶が注入・封止される。すなわち、ＴＦＴ基板１００と対向基板との間に液晶層が挟持される。さらに、ＴＦＴ基板１００と対向基板との外側の面には、偏光板、位相差板等が設けられる。また、以上のように構成された液晶表示パネルの反視認側には、バックライトユニット等が配設される。ＴＦＴ基板１００が反視認側、対向基板が視認側に配置されるため、バックライトユニットは、ＴＦＴ基板１００の外側に配置される。

画素電極と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。すなわち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、ＴＦＴ基板１００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。

従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。

次に、図２、及び図３を参照して、ＴＦＴ基板１００の画素１０５の構成に付いて説明する。図２は、画素構成を模式的に示す平面図であり、図３は、図２のＩＩＩ−ＩＩＩ断面図である。

図２、図３において、１は基板、２はゲート配線、３はゲート絶縁膜、４はソース配線、５は半導体膜、６は低反射膜、７はソース電極、９はドレイン電極、１０はチャネル部、１１は層間絶縁膜、１２はコンタクトホール、１３は画素電極である。

基板１は、例えば、ガラス等の透明性絶縁基板である。基板１の上には、ゲート配線２が形成されている。図２において、ゲート配線２は、横方向に設けられている。ゲート配線２は、ＴＦＴ１０８のゲート電極２ａを有している。すなわち、ＴＦＴ１０８部分のゲート配線２がゲート電極２ａとなる。ゲート配線２の上には、ゲート絶縁膜３が設けられている。ゲート絶縁膜３は、ゲート配線２、及びゲート電極２ａを覆っている。

ゲート絶縁膜３の上には、半導体膜５と低反射膜６が設けられている。半導体膜５は、半導体能動膜５ａとオーミックコンタクト膜５ｂの２層構造からなる。同様に、低反射膜６は半導体能動膜６ａとオーミックコンタクト膜６ｂの二層構造となっている。半導体能動膜５ａ、６ａとしては、例えば、不純物を含まない真性アモルファスシリコン（ａ−Ｓｉ）膜を用いることができる。オーミックコンタクト膜５ｂ、６ｂとしては、例えば、不純物としてＰ（リン）を添加した低抵抗なａ−Ｓｉ（ｎ^＋ａ−Ｓｉ）膜を用いることができる。

半導体膜５は、ゲート電極２ａの上方に配置されている。従って、半導体膜５は、ゲート絶縁膜３を介して、ゲート電極２ａと対向配置されている。低反射膜６は、半導体膜５から分離して形成されている。すなわち、半導体膜５と低反射膜６は独立したパターンとして形成される。低反射膜６は、ゲート電極２ａの端部を乗り越えるように形成されている。すなわち、平面視において、低反射膜６は、ゲート電極２ａからはみ出して形成されている。

半導体膜５の上には、ソース電極７、及びドレイン電極９が設けられている。ソース電極７は、ソース配線４から延在している。図２では、ソース配線４が縦方向に設けられており、ソース電極７がソース配線４から右方向に延在している。半導体膜５は、ソース配線４の下に延在している。半導体膜５は、ソース配線４とソース電極７の直下のほぼ全体に形成されている。また、半導体膜５のパターンは、ソース配線４のパターンと略同じ形状から、外側にはみ出している。また、ゲート電極２ａの直上において、半導体膜５のパターンは、ソース電極７のパターンの外側にはみ出している。ソース電極７、及びドレイン電極９は、例えば、金属膜であり、低反射膜６よりも高い光反射率を有している。

ドレイン電極９は、半導体膜５及び低反射膜６の上に配置されている。すなわち、ドレイン電極９は、半導体膜５の上から、低反射膜６の上まで延在している。ドレイン電極９は、半導体膜５、ゲート絶縁膜３、及び低反射膜６と接触している。平面視におけるゲート電極２ａの外側部分で、低反射膜６は、ドレイン電極９のパターンと略同じ形状か、ドレイン電極９のパターンからはみ出すように形成されている。すなわち、ゲート電極２ａの外側部分において、低反射膜６のパターン端は、ドレイン電極９のパターン端と略同じ位置か、ドレイン電極９のパターンの外側に配置されている。

ソース電極７とドレイン電極９の上には、層間絶縁膜１１が形成されている。層間絶縁膜１１は、ドレイン電極９、ソース電極７等を覆うよう、基板全体に形成されている。また、層間絶縁膜１１は、後述するチャネル部１０を保護している。層間絶縁膜１１の上には、画素電極１３が設けられている。画素電極１３は、ドレイン電極９の上方に形成されて、ドレイン電極９の端部を乗り越えている。また、層間絶縁膜１１には、コンタクトホール１２が形成されている。コンタクトホール１２は、ドレイン電極９に到達している。従って、画素電極１３は、コンタクトホール１２を介して、ドレイン電極９と電気的に接続される。画素電極１３は、ソース配線４とゲート配線２で囲まれた矩形領域の略全体を覆うように形成されている。画素電極１３は、透光性導電膜によって形成されている。

さらに、ドレイン電極９とソース電極７の間の領域において、半導体膜５には、チャネル部１０が設けられている。このチャネル部１０において、ソース電極７とドレイン電極９が分離されている。換言すると、ソース電極７とドレイン電極９の間の領域が、チャネル部１０となる。また、チャネル部１０では、オーミックコンタクト膜５ｂが除去されている。従って、チャネル部１０において、層間絶縁膜１１と、半導体能動膜５ａが接触している。

次に、ＴＦＴの製造工程について、図４を用いて説明する。図４は、ＴＦＴ１０８の製造工程を示す工程断面図である。

まず、基板１を洗浄液、又は純水を用いて洗浄する。なお、ここでは厚さ０．６ｍｍのガラス基板を基板１として用いることができる。洗浄された基板１に第１の金属膜を成膜して、ゲート電極２ａを形成する（図４Ａ）。第１の金属膜としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）やこれらに他の元素を微量に添加した合金等を用いる。また、これらの金属、合金を２層以上形成した積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗膜を得ることができる。

本実施形態では第１の金属膜として３ｍｏｌ％のＮｉを添加したＡｌ−３ｍｏｌ％Ｎｉ合金膜を用いている。公知のＡｒガスを用いたスパッタリング法でＡｌ−３ｍｏｌ％Ｎｉ合金膜を２００ｎｍの厚さで成膜する。その後、第１回目の写真製版工程でフォトレジストパターンを形成する。フォトレジストパターンをマスクとして、エッチングする。ここでは、公知のリン酸＋硝酸＋酢酸を含む溶液でウエットエッチングを行う。エッチングした後にフォトレジストパターンを除去することで、図４Ａに示すようにゲート電極２ａが形成される。

次に、図４Ｂに示すように、ゲート絶縁膜３、半導体膜５、低反射膜６を形成する。この工程に付いて、図５を用いて詳細に説明する。なお、図５は、この工程を示す工程断面図である。また、図５では、ゲート電極２ａがテーパ状に形成されている。まず、図５Ａに示すように、ゲート電極２ａ上に、ゲート絶縁膜３とａ−Ｓｉ層２１とｎ＋ａ−Ｓｉ層２２とを順次成膜する。本実施形態では、まず化学的気相成膜（ＣＶＤ）法を用い、ゲート絶縁膜３として窒化シリコン（ＳｉＮ）膜を成膜する。例えば、約３００℃の基板加熱条件下で、厚さ４００ｎｍの窒化シリコン膜を成膜する。その後、アモルファスシリコンからなるａ−Ｓｉ層２１と、リン（Ｐ）を不純物として添加したｎ＋ａ−Ｓｉ層２２を順次成膜する。ここでは、半導体能動膜５ａ、６ａとなるａ−Ｓｉ層２１の厚さを１５０ｎｍとし、オーミックコンタクト膜５ｂ、６ｂとなるｎ＋ａ−Ｓｉ層２２の厚さを５０ｎｍとする。半導体膜５の半導体能動膜５ａとオーミックコンタクト膜５ｂが、低反射膜６の半導体能動膜６ａとオーミックコンタクト膜６ｂと同じ工程で成膜される。
このため、本実施例において低反射膜６の膜厚は、ａ−Ｓｉ層２１の１５０ｎｍ、ｎ＋ａ−Ｓｉ層２２の５０ｎｍとなっているが、これに限らず、一般的な半導体能動５ａおよびオーミックコンタクト膜５ｂ形成時の膜厚の範囲で、適宜変更することができる。このような構成であれば、後述するような低反射膜の効果を発揮することができる。

第２回目の写真製版工程でフォトレジストパターン２０を形成する（図５Ｂ）。ここではノボラック樹脂系のポジ型フォトレジストを用いることができる。このフォトレジストをスリットコータもしくはスピンコータにより約１．６μｍの厚さで塗布する。その後、フォトマスクを用いて露光を行う。ＴＭＡＨを含む有機アルカリ系の現像液を用いて現像を行う。これにより、ｎ＋ａ−Ｓｉ層２２の上に、フォトレジストパターン２０が形成される。このフォトレジストパターン２０は、半導体膜５のパターンと低反射膜６のパターンが分離されるようなパターン形状を有している。本実施形態では、半導体膜５と低反射膜６のパターンを、１μｍの幅で、かつ図２に示すように平面視において一直線状となるような分離パターン形状としている。

次に、フォトレジストパターン２０をマスクとして、エッチングを行う。ここでは、公知のフッ素系ガスを用いたドライエッチング法を用いることができる。ａ−Ｓｉ層２１とｎ＋ａ−Ｓｉ層２２とをエッチングすると、図５Ｃに示すように、半導体膜５と低反射膜６が分離される。さらにフォトレジストパターン２０をアミン系の剥離液を用いて剥離除去する。これにより、図５Ｄに示す構成となる。このように、ＴＦＴ１０８の構成要素となる半導体能動膜５ａ、およびオーミックコンタクト膜５ｂが形成される。同時に、低反射膜６を構成する半導体能動膜６ａとオーミックコンタクト膜６ｂが形成される。低反射膜６と半導体膜５とを同じ工程で成膜しているため、半導体膜５と低反射膜６が同一材料、同一膜厚によって形成される。
本実施形態では半導体膜５と低反射膜６とを１μｍ幅で分離した形状としたが、分離幅はこれに限らず、本発明の効果を発揮するためには少なくとも離れていればよい。ただし、本実施形態のように写真製版工程を用いて分離パターンを形成する場合は、加工精度を考慮すれば概略1μm以上離れていることが好ましい。1μｍ未満になると、フォトレジストパターンの形状不良などで、半導体膜５のパターンと低反射膜６のパターンとが完全に分離せず、一部つながっているような形状不良が発生して、本発明の効果を充分に発揮することができなくなる恐れがある。さらに異物による同様のパターン不良（半導体膜５と低反射膜６との分離パターンが一部つながってしまう不良）を考慮した場合は、本発明者らの検討によれば、レジストのパターン異常の原因となる異物の大きさに対する数の分布は、その平面視における長径が３μｍ以下のものが大部分を占め、長径が３μｍを超える異物の数は激減することがわかっている。したがって、半導体膜５のパターンと低反射膜６のパターンとの分離幅を３μｍ以上にすることがより好ましい。また本実施例では、パターンの分離幅の形状を一直線状としたが、これに限らず、ゲート電極２ａの形状にあわせて任意の形状にすることができる。なお、この段階では、チャネル部１０のオーミックコンタクト膜５ｂはエッチングされていない。

上記の工程によって、図４Ｂに示す構成となる。そして、第２の金属膜によって、ソース電極７、ソース配線４、及びドレイン電極９をゲート絶縁膜３、半導体膜５、及び低反射膜６の上に形成する（図４Ｃ）。まず、ゲート絶縁膜３、半導体膜５、及び低反射膜６の上に第２の金属膜を成膜する。そして、第３回目の写真製版工程で第２の金属膜の上に、フォトレジストパターンを形成する。フォトレジストパターンをマスクとして、第２の金属膜をエッチングする。ここでは、ＴＦＴのチャネル部１０となる部分等で第２の金属膜が除去される。よって、ソース電極７とドレイン電極９のパターンに分離することができる（図４Ｃ参照）。

第２の金属膜としては、例えばＡｌ合金を用いることが好ましい。Ａｌ合金は、他の金属に比べて材料コストが低い。さらに、Ａｌ合金は、比抵抗値が低いため、配線抵抗を低くすることができる。このように、液晶表示装置用のＴＦＴ基板用途として、Ａｌ合金をソース配線４等に用いることが好ましい。このとき、少なくともＦｅ、Ｃｏ、Ｎｉの８、９、１０族遷移元素を０．２〜６ｍｏｌ％の組成範囲で添加したＡｌ合金を用いることが好ましい。これにより、下層で接触するオーミックコンタクト膜５ｂとの界面において、良好な電気的コンタクトを得ることができる。また、上層で接触する画素電極１３としてＩＺＯやＩＴＯ等の酸化物導電膜が用いられる。上記の元素を添加したＡｌ合金を用いることで、酸化物導電膜との界面における良好な電気的コンタクト特性を得ることが可能になる。

本実施形態では、第２の金属膜として３ｍｏｌ％のＮｉを添加したＡｌ−３ｍｏｌ％Ｎｉ合金膜を用いている。公知のＡｒガスを用いたスパッタリング法で、２００ｎｍの厚さのＡｌ−３ｍｏｌ％Ｎｉ合金膜を成膜する。その後、第３回目の写真製版工程でフォトレジストパターンを形成する。フォトレジストパターンをマスクとしてＡｌ−３ｍｏｌ％Ｎｉ合金膜をエッチングする。ここでは、公知のリン酸＋硝酸＋酢酸を含む溶液でＡｌ−３ｍｏｌ％Ｎｉ合金膜をウエットエッチングする。このようにすることで、ソース電極７、ソース配線８、及びドレイン電極９のパターンを形成することができる。

その後、ソース電極７、ソース配線４、及びドレイン電極９上のフォトレジストパターンをマスクとして、チャネル部１０のオーミックコンタクト膜５ｂをエッチングする(バックチャネルエッチング)。このバックチャネルエッチングによって、図４Ｃに示すようチャネル部１０が形成される。このエッチングでは、例えば塩素（Ｃｌ）を含むガスを用いた公知のドライエッチング法が用いられる。このとき、チャネル部１０の半導体能動膜５ａの表面には、Ａｌ残渣物汚染が発生する。すなわち、ソース電極７およびドレイン電極９のパターン端部からエッチングダメージによって飛ばされたＡｌ原子が、チャネル部１０の半導体能動膜５ａに再付着する。このＡｌ残渣物汚染が導電体となり、チャネル部表面に導電経路として働く場合がある。この場合、ＴＦＴがオフ（ｏｆｆ）状態でもリーク電流（オフ電流）を発生させ、コントラストの低下やクロストークなどの表示特性の劣化を引き起こすという問題がある。

そこで、続けて、フォトレジストパターンをマスクとして、プラズマ処理を行う。例えば、フッ素（Ｆ）を含む例えば六フッ化硫黄（ＳＦ_６）ガス、もしくは四フッ化炭素（ＣＦ_４）ガスのプラズマを照射する。これにより、チャネル部１０の表面に、少なくともフッ化アルミニウム（ＡｌＦ）化合物を反応生成させ、Ａｌ残渣物汚染を不導体化させることができる。このとき、半導体能動膜５ａのＳｉ原子の一部がフッ化化合物（ＳｉＦｙ）として存在していてもよい。

プラズマ処理の後、ソース電極７、ソース配線８、及びドレイン電極９上のフォトレジストを除去する。このようにすることで、図４Ｃに示すように、ソース電極７、ソース配線８、ドレイン電極９、ＴＦＴ１０８のチャネル部１０を形成することができる。なお、本実施形態のプラズマ処理ではフッ素を含むガスとして、ＳＦ_６やＣＦ_４ガスを用いたが、これ以外のガスを用いてもよい。すなわち、フッ素を含む他のガス、例えばＦ_２ガス、ＨＦガス、ＮＦ_３ガス、ＣＨＦ_３ガスおよびＣ_２Ｆ_６ガス等のいずれか、またはこれらを混合したガスを用いることも可能である。あるいはその他のガスとして、上記フッ素を含むガスにさらに酸素（Ｏ_２）ガスを混合してもよいし、またＯ_２ガス単独でもよい。この場合は、酸化アルミニウム化合物を反応生成させ、Ａｌ残渣物汚染を不導体化させることができる。このとき、半導体能動膜５ａのＳｉ原子の一部が酸化化合物（ＳｉＯ_２）として存在していてもよい。

次に、層間絶縁膜１１として、窒化シリコン膜（ＳｉＮｘ膜）を形成する（図４Ｄ参照）。ソース電極７等の上に、例えば、窒化シリコン膜を２００℃以上の成膜温度で形成する。本実施形態では約３００℃の基板加熱条件下で、窒化シリコン膜を成膜する。窒化シリコン膜の成膜法として、化学的気相成膜（ＣＶＤ）法を用いることができる。また、窒化シリコン膜を３００ｎｍの厚さで成膜する。その後、第４回目の写真製版工程でフォトレジストパターンを形成する。そして、フォトレジストパターンをマスクとして、窒化シリコン膜をパターニングする。例えば、公知のフッ素系ガスを用いて、窒化シリコン膜をドライエッチングする。フォトレジストパターンを除去することで、図４Ｄに示すように、コンタクトホール１２を有する層間絶縁膜１１を形成することができる。

最後に、透明性導電膜を成膜して、液晶表示の画素電極１３を形成する（図４Ｅ）。本実施形態では、透明性導電膜として、ＩＺＯ（酸化インジウムＩｎ_２Ｏ_３＋酸化亜鉛ＺｎＯ）を用いている。そして、公知のＡｒガスを用いたスパッタリング法で厚さ１００ｎｍの透明性導電膜で成膜する。次いで、第５回目の写真製版工程でフォトレジストパターンを形成する。このフォトレジストパターンをマスクとして透明性導電膜をエッチングする。ここでは、公知のシュウ酸系溶液を用いて、透明性導電膜をウエットエッチングする。そして、フォトレジストパターンを除去することで、図４Ｅに示すように画素電極１３を形成することができる。画素電極１３は、コンタクトホール１２に埋設されている。従って、コンタクトホール１２を介して、ドレイン電極９と画素電極１３が接続される。このようにすることで、本実施形態に係る液晶表示装置用のＴＦＴ基板１００を完成させることができる。

５回の写真製版工程によって完成させたＴＦＴ基板１００の表面に、配向膜やスペーサを形成する。液晶を配列させる配向膜としては、ポリイミド等を用いることができる。また、配向膜やカラーフィルタを有する対向基板（カラーフィルタ基板）を用意する。そして、シール材などを用いて、ＴＦＴ基板１００と対向基板を貼り合わせる。このとき、ＴＦＴ基板と対向基板との間には、スペーサによって所定の隙間（セルギャップ）が形成されている。そして、ＴＦＴ基板１００と対向基板とシール材とで形成される空間に液晶を注入保持する。ＴＦＴ基板１００と対向基板の外側に偏光板、位相差板等を貼り付けることで、液晶パネルを得ることができる。そして、液晶パネルの裏面側にバックライトユニット等を配設する。ここでは、ＴＦＴ基板１００側にバックライトを配設する。こうすることによって液晶表示装置（液晶ディスプレイモジュール）を得ることができる。

低反射膜６は、シリコン膜で形成されているため、金属で形成されるソース電極７、及びドレイン電極９よりも光の反射率が低くなる。ここで、低反射膜６とソース電極７、及びドレイン電極９の反射率の違いを図６に示す。図６はソース電極７、及びドレイン電極９の直下に入射する入射光に対する反射率を示す。図６において、横軸は、光の波長、縦軸は、反射率になっている。図６では、ソース電極７、及びドレイン電極９の直下に低反射膜６が設けられていない構成を従来例（下層半導体膜なし）として示し、低反射膜６が設けられている構成を発明例（下層半導体膜あり）として示している。なお、ソース電極７、及びドレイン電極９は、上記の通り、Ａｌ合金膜である。また、ゲート絶縁膜３は、厚さ４００ｎｍの窒化シリコン（ＳｉＮ）膜であり、基板１は、厚さ０．６ｍｍのガラス基板である。

従来例では、ソース電極７及びドレイン電極９に入射した光の反射率は約８０％と高い反射率を示している。一方、発明例では、反射率を半分程度まで引き下げることができる。例えば、波長５５０ｎｍにおいては、反射率を２０％以下に抑制することができる。ゲート電極２ａの外側において、基板１側を通過して、ソース電極７、又はドレイン電極９に向かう光は、低反射膜６に入射する。よって、ソース電極７、及びドレイン電極９の直下に入射する光の反射率が低下する。

従って、反射散乱光による半導体膜５のフォトキャリアの発生を防止することができる。光リークによるＴＦＴのオフ電流の増大を防止して、高い表示品質を得ることが可能となる。また、本実施形態において、低反射膜６の半導体能動膜６ａには、バックライト直接光によるフォトキャリアが発生する。しかしながら、低反射膜６は、ＴＦＴ１０８のチャネル部１０を形成する半導体膜５と、分離している。よって、フォトキャリアがチャネル部１０に流れることはなく、良好な表示特性を得ることが可能となる。さらに、ＴＦＴのオフ電流を小さく出来るので、待機時の消費電力を低減できる。

この理由について、図７乃至図９を用いて説明する。図７は、本実施の形態にかかるＴＦＴ基板１００の構成を示す断面図であり、図３に相当する図である。図８は、ドレイン電極９の直下に低反射膜６が形成されていない構成を示す断面図であり、図９は、チャネル部１０の半導体膜５がドレイン電極９の直下の低反射膜６と分離されていない構成を示す図である。図９において、ゲート電極２ａの外側にある半導体膜５を半導体膜５の延在部５ｃとしている。

図７では、ドレイン電極９がゲート電極２ａからはみ出した部分において、ドレイン電極９の下に低反射膜６が設けられている。よって、ゲート電極２ａの端部近傍において、基板１側からの入射光３１は、低反射膜６に入射する。低反射膜６は光に対する反射率が低いため、低反射膜６の裏面で散乱反射すると、光が弱くなる。よって、散乱反射光３２がチャネル部１０の半導体膜５まで到達するのを防ぐことができる。すなわち、光が低反射膜６で散乱反射を繰り返すことで、光の強度が減衰していく。よって、半導体膜５に光が入射するのを防ぐことができる。また、低反射膜６に入射光３１が入射することによって、低反射膜６にフォトキャリア３３が発生する。しかしながら、図７のように、低反射膜６と半導体膜５は分離されている。低反射膜６で発生したフォトキャリア３３は、半導体膜５に移動しない。このように、本実施形態の構成によって、フォトキャリアによる光リーク電流の発生を抑制することができる。

一方、図８では、ドレイン電極９の下に低反射膜６が形成されていない。入射光３１がドレイン電極９の裏面に入射するので、入射光３１があまり減衰しない。ドレイン電極９に入射した入射光３１が散乱反射して、横方向に伝搬する。この散乱反射光３２が、半導体膜５まで到達してしまう。光がゲート電極２ａとドレイン電極９とで散乱反射を繰り返すことで、半導体膜５まで伝播してしまう。従って、図８の構成では、半導体膜５に入射した散乱反射光３２によって、半導体膜５でフォトキャリア３３が発生してしまう。図８の構成では、フォトキャリアによる光リーク電流の発生を抑制することが困難になる。

また、図９に示す構成では、半導体膜５がゲート電極２ａの外側まで延在した延在部５ｃを有している。すなわち、半導体膜５の延在部５ｃと半導体膜５とが一体的に形成され、接続されている。この場合、半導体膜５の延在部５ｃに入射した入射光３１によってフォトキャリア３３が発生する。そして、半導体膜５の延在部５ｃで発生したフォトキャリア３３が、半導体膜５の延在部５ｃからチャネル部１０の半導体膜５まで移動する。よって、図９の構成では、フォトキャリアによる光リーク電流の発生を抑制することが困難になる。

本実施の形態では、平面視においてゲート電極２ａの外側部分に、半導体膜５と分離された低反射膜６をドレイン電極９の下に形成する。このようにすることで、フォトキャリアによる光リーク電流を低減することができる。さらに、平面視において半導体膜５と低反射膜６との分離部を、少なくともゲート電極２ａからはみ出さないように内側に備える構成にすることが好ましい。このようにすることで、フォトキャリアによる光リーク電流を有効に低減することができる。また、低反射膜６は、半導体膜５と同じレイヤで形成されている。よって、図５Ｂのようにフォトレジストパターン２０のみを変更するだけで、ドレイン電極９の下層に低反射膜６を形成することができる。製造工程を増やすことなくＴＦＴ基板を製造ができ、生産性を向上することができる。もちろん、製造工程を増やすことで、半導体膜５と異なる材料で形成することも可能である。この場合、低反射膜６として、バックライト光に対する反射率の低い材料を用いることが好ましい。また膜厚も半導体膜５の膜厚に限定されることなく、用いる材料の低反射特性を有効に発揮するような膜厚構成を選択することができる。

光リークの別の対策として、ゲート電極２ａを大きくすることも考えられる。例えば、ドレイン電極９のパターンと同等の形状または、より大きい形状のゲート電極２ａを形成して、遮光膜とすることが考えられる。つまり、ゲート電極２ａから延在する遮光膜を形成することで、半導体膜５に光が入射するのを防ぐことが可能である。しかし、コンタクトホール１２のゲート絶縁膜３やドレイン電極９に膜欠損等の欠陥があった場合、歩留りを低下させる問題がある。例えば、欠陥箇所では、ゲート電極２ａが画素電極１３やドレイン電極９と短絡してしまう。この短絡不良によって、点欠陥を生じる恐れがある。よって、歩留まりが低下してしまう。一方、本実施の形態の構成では、点欠陥の発生による歩留まりの低下を防ぐことができる。

また、遮光膜をゲート電極から切り離した場合、あるいはコンタクトホール直下にゲート電極２ａを形成しないようにした場合、その領域からバックライト光が入射して光リーク電流の原因となる。本実施の形態においてはゲート絶縁膜３とドレイン電極９を対向させる領域を変化させない為、高性能なＴＦＴを従来どおり高い歩留りで製造することができる。よって、生産効率よく製造することが可能である。

（変形例）
ＴＦＴ１０８の別の構成について、図１０を用いて説明する。図１０は、ＴＦＴ１００の変形例の構成を示す平面図である。図１０に示す構成では、平面視において、ソース電極７がゲート電極２ａの外側にはみ出している。そして、ソース電極７側にも低反射膜６が形成されている。なお、これ以外の構成については、上記のＴＦＴ１０８と同様であるため説明を省略する。

図１０に示す構成では、ソース電極７の一部がゲート電極２ａ、及びゲート配線２からはみ出している。すなわち、平面視において、ゲート電極２ａの外側にソース電極７が形成されている。そして、ゲート電極２ａからはみ出した部分において、ソース電極７の下に、低反射膜６が形成されている。ソース電極７の下の低反射膜６も、チャネル部１０の半導体膜５と分離して形成される。このように、図１０に示す構成では、半導体膜５のチャネル部１０の両側に低反射膜６が形成されている。すなわち、２つの低反射膜６が形成され、ゲート電極２ａのソース側にはみ出した部分と、ドレイン側にはみ出した部分の両方に配置される。ゲート電極２ａの外側において、低反射膜６が、ソース電極７及びドレイン電極９のパターンと略同一形状、又は、パターンからはみ出している。

図２のような、低反射膜６がドレイン電極９のパターン下のみに形成される構成だけでなく、図１０のような、低反射膜６がソース電極７、及びドレイン電極９の両方のパターン下に形成されている構成を採用することが可能である。さらには、図示はしないが、ソース電極７のパターン下のみに低反射膜６が形成されている構成に本発明を適用することも可能である。すなわち、平面視におけるゲート電極２ａよりも外側において、低反射膜６が、ソース電極７及びドレイン電極９の少なくとも一方のパターンと略同一形状、又は、パターンからはみ出しているような構成であれば、上記の効果を得ることができる。

また、ソース電極７、及びドレイン電極９が、バックライト光に対して反射率の高い材料である場合、本発明は特に有効である。反射率が高い場合、散乱反射光３２によって、フォトキャリアが発生しやすくなる。反射率の高いドレイン電極９の直下に低反射膜９を配置することで、フォトキャリアの発生を効率的に防ぐことができる。反射率の高い金属材料としては、アルミニウム、銀、アルミニウムを主成分とするアルミニウム合金、又は銀を主成分とする銀合金が挙げられる。さらに、これらの金属膜は、比抵抗が低いため、大型サイズのＴＦＴ基板に好適である。

半導体膜５と低反射膜６を異なる材料によって形成しても良い。この場合、半導体膜５と低反射膜６が別の工程で成膜される。すなわち、ゲート電極２ａからはみ出したソース電極７及びドレイン電極９のパターン下に、低反射膜６を形成すればよい。低反射膜６は、シリコン膜とすることが好適である。シリコン膜は、反射率が低いため、反射散乱光を大きく低減することが可能である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１ 基板
２ ゲート配線
２ａ ゲート電極
３ ゲート絶縁膜
４ ソース配線
５ 半導体膜
５ａ 半導体能動膜
５ｂ オーミックコンタクト膜
６ 低反射膜
６ａ 半導体能動膜
６ｂ オーミックコンタクト膜
７ ソース電極
９ ドレイン電極
１０ チャネル部
１１ 層間絶縁膜
１２ コンタクトホール
１３ 画素電極
２０ フォトレジスト
２１ ａ−Ｓｉ層
２２ ｎ＋ａ−Ｓｉ層
３１ 入射光
３２ 拡散反射光
３３ フォトキャリア
１００ ＴＦＴアレイ基板
１０１ 表示領域
１０２ 額縁領域、
１０３ 走査信号駆動回路
１０４ 表示信号駆動回路
１０５ 画素
１０６ 外部配線
１０７ 外部配線
１０８ ＴＦＴ

Claims (10)

1. ゲート電極と、
   前記ゲート電極を覆うように設けられたゲート絶縁膜と、
   前記ゲート絶縁膜の上に設けられ、前記ゲート電極の上方に設けられた半導体膜と、
   前記半導体膜の上に設けられ、前記半導体膜と電気的に接続されたソース電極と、
   前記半導体膜の上に設けられ、前記半導体膜と電気的に接続されたドレイン電極と、
   前記ソース電極又は前記ドレイン電極の少なくとも一方と前記ゲート絶縁膜との間に設けられ、前記半導体膜と分離して配置された低反射膜と、を備え、
   平面視において前記低反射膜が前記ゲート電極の端部を乗り越えるよう、前記ゲート電極からはみ出して形成されており、
   平面視において前記ソース電極及び前記ドレイン電極の少なくとも一方が前記ゲート電極からはみ出して形成されており、
   平面視における前記ゲート電極よりも外側において、前記低反射膜が前記ソース電極及び前記ドレイン電極の少なくとも一方と重複しており、前記ソース電極及び前記ドレイン電極の少なくとも一方のパターン端が前記低反射膜のパターン端と同じ位置又は前記低反射膜のパターン端よりも内側に形成されるように、前記低反射膜が、前記ソース電極及びドレイン電極の少なくとも一方のパターンと同一形状、又は、前記パターンからはみ出すように形成されている薄膜トランジスタ。
2. 前記低反射膜と前記半導体膜とが、同一材料で形成されている請求項１に記載の薄膜トランジスタ。
3. 前記低反射膜がシリコン膜を含んでいることを特徴とする請求項１、又は２に記載の薄膜トランジスタ。
4. 前記ソース電極、及びドレイン電極の少なくとも一方が、アルミニウム、銀、アルミニウムを主成分とするアルミニウム合金、又は銀を主成分とする銀合金によって形成されている請求項１乃至３のいずれか１項に記載の薄膜トランジスタ。
5. 請求項１乃至４のいずれか１項に記載の薄膜トランジスタがマトリクス状に配列され、
   前記薄膜トランジスタの前記ドレイン電極と接続された画素電極が設けられているアクティブマトリクス基板。
6. 基板上にゲート電極を形成するステップと、
   前記ゲート電極の上に、ゲート絶縁膜を形成するステップと、
   前記ゲート絶縁膜の上に、半導体膜と、前記半導体膜から分離された低反射膜と、を形成するステップと、
   前記半導体膜、及び前記低反射膜を形成した後、前記半導体膜の上にソース電極及びドレイン電極を形成するステップと、を備え、
   平面視において前記低反射膜が前記ゲート電極の端部を乗り越えるよう、前記ゲート電極からはみ出して形成されており、
   平面視において前記ソース電極及び前記ドレイン電極の少なくとも一方が前記ゲート電極からはみ出して形成されており、
   平面視における前記ゲート電極の外側において、前記低反射膜が前記ソース電極及び前記ドレイン電極の少なくとも一方と重複しており、前記ソース電極及び前記ドレイン電極の少なくとも一方のパターン端が前記低反射膜のパターン端と同じ位置又は前記低反射膜のパターン端よりも内側に形成されるように、前記低反射膜が、前記ソース電極及び前記ドレイン電極の少なくとも一方のパターンと、同一形状、又は前記パターンからはみ出している、薄膜トランジスタの製造方法。
7. 前記半導体膜と前記低反射膜が同一層によって形成されている請求項６に記載の薄膜トランジスタの製造方法。
8. 前記半導体膜と前記低反射膜がシリコン膜を含んでいることを特徴とする請求項６、又は７に記載の薄膜トランジスタの製造方法。
9. 前記ソース電極、及びドレイン電極の少なくとも一方が、アルミニウム、銀、アルミニウムを主成分とするアルミニウム合金、又は銀を主成分とする銀合金によって形成されている請求項６乃至８のいずれか１項に記載の薄膜トランジスタの製造方法。
10. 請求項６乃至９のいずれか１項に記載の薄膜トランジスタの製造方法によって、薄膜トランジスタを製造するステップと、
    コンタクトホールを有する層間絶縁膜を、前記ソース電極、及びドレイン電極の上に形成するステップと、
    前記層間絶縁膜の上に、前記コンタクトホールを介して前記ドレイン電極と電気的に接続される画素電極を形成するステップと、を備えるアクティブマトリクス基板の製造方法。

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