JP4693219B2 - 液晶表示装置のｔｆｔアレイ基板およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置およびその製造方法に関する。さらに詳しくは、薄膜トランジスタアレイ基板（以下、ＴＦＴアレイ基板という）を用いた液晶表示装置およびＴＦＴアレイ基板の製造方法に関する。
【０００２】
【従来の技術】
通常、液晶表示装置は、対向する２枚の基板間に液晶を挟持して構成され、この液晶に電圧を印加することによって表示を得ている。液晶に電圧を印加する方法はいくつかあるが、なかでも、一方の基板上に多数の画素電極をマトリックス状に配列し、さらに各画素電極ごとにＦＥＴ（電界効果トランジスタ）などの非線形特性を有する能動素子を設け、これら能動素子のスイッチング動作によって各画素電極に電位を与えて液晶に電圧を印加するアクティブマトリックス液晶表示装置は、良好な画質が得られるため広く適用されている。特に、能動素子として薄膜トランジスタ（以下、ＴＦＴという）を使用するＴＦＴ液晶表示装置は、多階調、高コントラストの表示が可能であり、好んで使用されている。
【０００３】
このＴＦＴ液晶表示装置において、ＴＦＴを有する基板（以下、ＴＦＴアレイ基板という）の製造には、通常、写真製版法が用いられる。
【０００４】
写真製版法は、薄膜上に塗布したフォトレジストの一部を露光および現像によって除去してレジストパターンとし、レジストパターンに覆われていない部分の薄膜をエッチングによって除去して、薄膜による微細なパターンを形成する（以下、パターニングという）手法である。
【０００５】
写真製版法は数μｍ程度の高精度の加工が可能である反面、高価な露光装置や感光剤などを必要とすることから、コストが高くなるというデメリットも有する。このため、ＴＦＴアレイ基板の製造工程において写真製版の回数を低減することは、製造コストの低減につながり重要である。
【０００６】
図１８〜図２２を使用して、従来の技術によるＴＦＴアレイ基板の製造工程を説明する。図１８〜図２２は、ＴＦＴアレイ基板上の一画素電極およびＴＦＴについて、その製造方法を示した図である。
【０００７】
まず、ガラスなどの透明絶縁基板上に、スパッタなどによってＣｒ、Ａｌ、Ｍｏなどの導電膜１を１００〜５００ｎｍ程度堆積させる。次に、第１の写真製版工程によって導電膜１をパターニングし、ゲート信号線５１、共通蓄積容量線５２などを形成する。この状態が図１８である。
【０００８】
次に、ＣＶＤなどにより、まずＳｉＮ、ＳｉＯ2などの絶縁膜２を、つぎにＳｉなどの半導体層３を、連続して成膜する。絶縁膜２の厚さは１００〜８００ｎｍ程度、半導体膜３の厚さは５０〜３００ｎｍ程度である。半導体層３は、ａ−Ｓｉなどの上部に電気接続性を高めるためのｎ−ａ−Ｓｉなどを堆積させた２層構造となっているのが通常であるが、ここではこれらを一括して半導体層３とする。次に、第２の写真製版工程により半導体層３をパターニングし、トランジスタ部５３を形成する。この状態が図１９である。
【０００９】
さらに、第３の写真製版工程により絶縁膜２の一部を除去するパターニングを行ない、コンタクトホールとする。コンタクトホールは、ＴＦＴアレイ基板の表示領域外に位置する端子部に形成されるため、図示されてはいない。
【００１０】
次に、スパッタによりＩＴＯ（インジウムスズ酸化物）などの透明導電膜５ａを１０〜２００ｎｍ程度堆積させる。第４の写真製版工程によって、透明導電膜５ａのパターニングを行ない画素電極５６を形成する。この状態が図２０である。
【００１１】
さらに、スパッタなどで導電膜４を５０〜６００ｎｍ程度堆積させ、第５の写真製版工程によりパターニングを行ない、ソース信号線５７、ドレイン電極５９などを形成する。ソース信号線５７、ドレイン電極５９の形成後に、チャネル部６１の半導体層３をハーフエッチングして導電性の高いｎ−ａ−Ｓｉを除去することにより、ＴＦＴが完成する。この状態が図２１である。
【００１２】
その後、通常は、ＣＶＤなどにより、ＴＦＴの保護などを目的としたＳｉＮなどの絶縁膜６を５０〜１０００ｎｍ堆積させる。最後に、第６の写真製版工程によって絶縁膜６の一部を除去するパターニングを行ない、端子部のコンタクトホールと、画素電極上の枠開け構造を形成する。この状態が図２２（ｂ）である。なお、絶縁膜６の堆積および第６の写真製版工程は行なわない場合もある。
【００１３】
以上説明したように、従来の技術によるＴＦＴアレイ基板の製造には５〜６回の写真製版工程を要しており、高価な露光装置や感光剤が多数あるいは大量に必要であって、製造コストの上昇につながっていた。
【００１４】
写真製版の工程を削減し、４回の写真製版工程でＴＦＴアレイ基板を製造する方法が、特開昭６１−１８８９６７号公報明細書に開示されている。この製造方法を、図２３を用いて説明する。
【００１５】
この製造方法では、まず第１の写真製版工程によってゲート信号線５１、共通蓄積容量線５２などを形成する。次に、絶縁膜２、半導体層３および導電膜４を連続して成膜し、第２の写真製版工程によってこれら絶縁膜２、半導体層３および導電膜４の不要部分を除去する。その後、透明導電膜５ａを堆積させ、第３の写真製版工程によって、透明導電膜５ａおよび導電膜４の不要部分を除去する。この状態が図２３に示してある。最後に、保護用の絶縁膜６を形成し、第４の写真製版工程によって絶縁膜６の一部を除去する。
【００１６】
この製造方法では、絶縁膜２、半導体層３および導電膜４のパターニングを１回の写真製版工程によって行なうことにより、合計４回の写真製版工程でＴＦＴアレイ基板を製造することを可能としている。しかし、パターニングにおいて行なわれるエッチングの手法、条件などが絶縁膜２、半導体層３および導電膜４ごとに異なっていること、またエッチング液やエッチングガスの濃度、温度などといったエッチング条件をＴＦＴアレイ基板の全面において均一に保つことは難しいこと、などから、各膜、各層そしてＴＦＴアレイ基板上の位置によってエッチング量に差が生じ、図２３に示したように、導電膜４が大きめに残って絶縁膜２、半導体層３上ではみ出し、庇形状を形成することがある。
【００１７】
庇形状が形成された場合、続く工程での透明導電膜５ａの堆積時に段切れＧが発生して、製品不良となってしまう。庇形状がＴＦＴアレイ基板表面のごく１部分にでも存在すると、製品として使用することはできない。したがって、この製造方法には、歩留まりが極めて低くなるといった問題がある。
【００１８】
つまり、この製造方法は、せっかく写真製版工程を４回に削減したにもかかわらず、かえって製造コストが上昇しかねないという課題を有している。
【００１９】
【発明が解決しようとする課題】
本発明は、以上の課題を解決するものであり、従来は５〜６回必要であった写真製版の工程を３〜４回に削減でき、かつ製造不良の少なく高歩留まりなＴＦＴアレイ基板製造工程を実現し、製造コストの低いＴＦＴアレイ基板および液晶表示装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明は、絶縁性基板上に少なくとも第１の導電膜、第１の絶縁膜、半導体層、第２の導電膜および第３の導電膜（または反射膜）をこの順に設けてなるＴＦＴアレイ基板において、第１の絶縁膜、半導体層および第２の導電膜を同一のレジストパターンによりパターニングし、かつパターニング時にオーバーエッチをかけることにより、第３の導電膜（または反射膜）堆積時の段切れを防止した。
【００２１】
しかも、第２の導電膜および第３の導電膜（または反射膜）をエッチングする際に第１の導電膜が同時にエッチングされてしまうことのないように、材料およびエッチング手法を選定した。すなわち、たとえば前記第１の導電膜がＡｌまたはＡｌ系合金上に、Ａｌを対象とするエッチングに対し耐性のある材料であるＣｒ、Ｔｉ、Ｗを堆積させてなり、前記第２の導電膜がＭｏ、またはＭｏ上にＡｌもしくはＡｌ系合金を堆積させてなり、前記第３の導電膜または反射膜が、ＩＴＯ、またはＭｏ、またはＭｏ上にＡｌもしくはＡｌ系合金を堆積させている。これにより、前記第３の導電膜または反射膜および前記第２の導電膜と、前記第１の導電膜とが選択的にエッチングされる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を、図を用いて説明する。
【００２３】
実施の形態１
本発明の第１の実施の形態を、図１〜図４を用いて説明する。図１〜図４は、ＴＦＴアレイ基板上の一画素電極およびＴＦＴについて、その製造方法を示した図である。
【００２４】
まず、ガラスなどの透明絶縁基板上に、スパッタなどにより導電膜１を５０〜１０００ｎｍ程度堆積させる。導電膜１は低抵抗なものが好ましく、Ａｌ、Ｃｒ、Ｔａ、Ｍｏなどが使用される。本実施の形態では、一例としてＡｌ上にＡｌ窒化物を形成したものを使用した。
【００２５】
Ａｌ上にＡｌ窒化物を堆積させるのは、次の理由によるものである。導電膜１をパターニングしてゲート信号線の端子部が形成されるが、表面にＡｌが露出した状態のままでは自然酸化膜の形成による抵抗増大が生じやすい。そこで対策として、後の工程で堆積させるＩＴＯの膜によってゲート信号線の端子部を被覆することが望ましい。しかし、ＡｌとＩＴＯとを直接接触させると、Ａｌ酸化膜が形成されかえって接触抵抗が増大してしまう。Ａｌ上にＡｌ窒化物を形成しておくことで、ＩＴＯの酸素がＡｌに侵入することを防止でき、酸化膜の形成による接触抵抗の増大のない安定した端子部が形成できる。
【００２６】
次に、第１の写真製版工程により、導電膜１のパターニングを行ない、ゲート信号線５１、ゲート信号線の端子部および共通蓄積容量線５２を形成する。この状態を図１に示す。なおゲート信号線の端子部は、図１の領域外に位置するため図示されていない。
【００２７】
図１では、共通蓄積容量線５２の集合引き出し部５２ａと各配線部５２ｂとが接続されているが、集合引き出し部５２ａと各配線部５２ｂとを分離させておき、あとの工程で堆積させるＩＴＯ（透明導電膜５ａ）により両者をを電気的に接続するようにするとよい。集合引き出し部５２ａと各配線部５２ｂとを分離させることにより、この部分の容量を小さくすることができ、のちの工程で導電膜４を堆積させる場合に、共通蓄積容量線５２と導電膜４との電位が異なることによって生じる絶縁破壊を防ぐことができる。
【００２８】
次に、ＣＶＤなどにより、ＳｉＮなどの絶縁膜２を１００〜８００ｎｍ程度堆積させ、続いて半導体層３を堆積させる。半導体層３は、Ｓｉなどの半導体層を３０〜５００ｎｍ程度、Ｐなどをドープしたｎ型のＳｉなどを５〜２００ｎｍ程度堆積させてなる。さらに、スパッタなどにより導電膜４を５０〜１０００ｎｍ程度堆積させる。
【００２９】
導電膜４はゲート信号線に使用される材料（つまり導電膜１）とは別種の材料とし、導電膜４のエッチング時にゲート信号線が同時にエッチングされてしまわないようにすることが好ましい。ただし、導電膜４の膜厚が十分小さい場合には、導電膜１と導電膜４を同種の材料とすることも可能である。本実施の形態では、一例としてＣｒを２００ｎｍ程度堆積させた。
【００３０】
次に、第２の写真製版工程でトランジスタ部５３、ソース信号線部５４、蓄積容量部５５の形成を行なう。この状態が図２である。図２を参照して、この第２の写真製版工程を詳しく説明する。
【００３１】
まず導電膜４上にフォトレジストを塗布、露光と現像を行ない所定のパターンを有するレジストパターンを形成する。このレジストパターンを使用して、導電膜４をエッチングする。エッチングにはドライ法とウェット法の２通りがあるが、ここでは硝酸第二セリウムアンモニウムを含んだ酸性のエッチング液でウェットエッチングを行なう。
【００３２】
エッチングは、通常、エッチングによって形成される導電膜４のパターンが、レジストパターンと完全に一致するように実施される。このときのエッチング処理の時間を、ジャストエッチ時間という。本実施の形態では、エッチング処理の時間をジャストエッチ時間よりも長くする（オーバーエッチする）ことにより、導電膜４のパターンをレジストパターンよりも小さく形成する。前記した庇形状の形成を防止するために、オーバーエッチは、少なくともジャストエッチ時間の２０％以上かけることが望ましい。
【００３３】
次に、同じレジストパターンで、半導体層３および絶縁膜２をエッチングする。エッチングにはドライ法とウェット法とがあるが、ここではドライエッチング法で、半導体層３および絶縁膜２を連続してエッチングする。
【００３４】
すでに説明したように、このエッチングによるパターン形成時に導電膜４、半導体膜３、絶縁膜２の断面に庇形状が形成されると、続く工程で透明導電膜５ａを成膜する際に段切れが生じ、製品不良となってしまう。特に、導電膜４のエッチングと半導体膜３および絶縁膜２のエッチングとは、エッチング手法が異なり、別個のエッチング装置によって行なわれることが多いため、エッチング精度の違いから導電膜４と半導体膜３および絶縁膜２のあいだにエッチング量の差が生じ、ＴＦＴアレイ基板上の一部で庇形状が形成されやすい。
【００３５】
そこで、本実施の形態では、導電膜４にオーバーエッチをかけることにより、導電膜４のパターンを半導体層３および絶縁膜２のパターンよりも少なくとも０．１μｍ以上、好ましくは０．５μｍ以上小さくし、ＴＦＴアレイ基板の全領域で、庇形状が形成されることがないようにした。同じ理由から、半導体層３のパターンは絶縁膜２のパターンと少なくとも同じ寸法、好ましくは０．１μｍ以上小さく形成することが望ましい。
【００３６】
段切れ防止の方法としては、導電膜４、半導体膜３、絶縁膜２のパターンの側面を、それぞれＴＦＴ基板に対し８５°以下の角度を有する傾斜面とすることも同様の効果がある。
【００３７】
また、このとき、蓄積容量部５５の半導体層３のパターンは、トランジスタ部５３およびソース信号線部５４の半導体層３のパターンと分離している必要がある。もし、蓄積容量部５５の半導体層３とトランジスタ部５３およびソース信号線部５４の半導体層３がつながっていると、半導体層３を通して、画素電極に蓄積された電荷がリークしてしまうからである。
【００３８】
また、トランジスタ部５３とソース信号線部５４との接続部分の半導体層３は、ゲート信号線５１上でかつゲート信号線５１のパターンからはみ出さないことが望ましい。これは、次の理由によるものである。
【００３９】
液晶表示装置として本発明のＴＦＴアレイ基板を使用する場合、基板の裏面（断面図の下方）から光が照射されることになる。このとき、ゲート信号線５１のパターンからはみ出した半導体層３には光が当たり、励起して導電体となる。もし、トランジスタ部５３とソース信号線部５４との接続部分の半導体層３が、ゲート信号線５１のパターンからはみ出していると、この部分の半導体層３（光励起して導電体となる）を通って、画素に蓄積された電荷がソース信号線へとリーク（光リーク）し画質の劣化をもたらす。トランジスタ部５３とソース信号線部５４との接続部分の半導体層３を、ゲート信号線５１からはみ出さないように形成し、光が当たることを防止することにより、この光リークによる画質劣化を防ぐことができる。
【００４０】
次に、ＩＴＯなどの透明導電膜５ａをスパッタなどにより１０〜５００ｎｍ程度堆積させる。次に、第３の写真製版工程によってパターニングを行ない、画素電極５６、ソース信号線５７、ソース電極６２およびドレイン電極５９を形成する。この状態が図３である。図３を参照して、第３の写真製版工程を詳しく説明する。
【００４１】
まず、透明導電膜５ａをエッチングする。次に、導電膜４を硝酸第二セリウムアンモニウムでエッチングし、さらに半導体層３をハーフエッチし上部のｎ型Ｓｉを取り除く。チャネル部６１の導電膜４および半導体層３上部のｎ型Ｓｉが取り除かれＴＦＴが完成する。なお、各エッチングの際、ゲート配線５１がエッチングされないよう、ゲート配線５１、透明導電膜５ａおよび導電膜４の材料あるいはエッチングの手法を選択することが望ましい。
【００４２】
ソース電極６２およびドレイン電極５９のパターンはゲート信号線５１との短絡を避けるため、少なくとも絶縁膜２のパターンよりも内側に形成する必要がある。加工装置の精度を考慮すると、１μｍ以上は内側に形成することが好ましい。ソース信号線５７の幅は、第２の写真製版工程で形成したソース信号線部５４より大きくしても、小さくしても、同一にしてもよい。
【００４３】
この状態から、ＴＦＴの半導体層３を表面酸化させることで、ＴＦＴアレイ基板として使用することが可能である。
【００４４】
本実施の形態では、さらに、ＴＦＴの保護およびゲート信号線、ソース信号線の電位が直接液晶に印加されることによる悪影響を緩和するために、第２の絶縁膜６を堆積させる。第４の写真製版工程によって絶縁膜６の一部を除去することにより、端子部のコンタクトホールと、画素電極上の枠開け構造を形成する。この状態が図４（ｂ）である。
【００４５】
絶縁膜６は誘電率の低い材料であることが好ましい。これは、画素電極５６とソース信号線５７との間に形成される容量を小さくすることで、ソース信号線５７の負荷が小さくなるからである。
【００４６】
また、この絶縁膜６が遮光性のある物質であれば、画素電極の周辺部分に生じる液晶の配向異常領域を遮光することが可能となり、開口率の高く、高輝度の液晶表示装置が得られる。
【００４７】
もちろん、この絶縁膜６は絶縁膜２と同じ材料であっても問題はない。
【００４８】
以上述べてきたとおり、本実施の形態によれば、従来は６回の写真製版工程が必要であったＴＦＴアレイ基板の製造を４回の写真製版工程で行なうことができ、高価な露光装置および感光剤の使用回数を減らすことができるとともに、段切れによる製品不良を防止することが可能であるため、製造コストを大幅に低減することができる。
【００４９】
なお、本実施の形態では、画質を向上させるための蓄積容量を共通蓄積配線を用いて形成する方法を採用したが、蓄積容量を形成しない場合、または蓄積容量をゲート信号線上に形成する場合についてもまったく同様の工程でＴＦＴアレイ基板を製造することができることはいうまでもない。
【００５０】
実施の形態２
本発明の第２の実施の形態を、図５〜図７を用いて説明する。本実施の形態は、反射型液晶表示装置に関するものであり、ＴＦＴアレイ基板内に反射板を備えている。
【００５１】
ガラスなどの絶縁基板の上に、スパッタなどにより導電膜１を５０〜１０００ｎｍ程度堆積させる。導電膜１は低抵抗なものが好ましく、Ａｌ、Ｃｒ、Ｔａ、Ｍｏなどが使用される。本実施の形態ではＣｒを３００ｎｍ程度堆積させる。次に第１の写真製版工程により、ゲート信号線５１、共通蓄積容量線５２を形成する。この状態が図５である。
【００５２】
次にＣＶＤなどにより、ＳｉＮなどの絶縁膜２を１００〜８００ｎｍ程度堆積させ、続いて半導体層３を堆積させる。半導体層３は、Ｓｉなどの半導体層を３０〜５００ｎｍ程度、Ｐなどをドープしたｎ型のＳｉなどを５〜２００ｎｍ程度堆積させてなる。さらに、スパッタなどにより導電膜４を５０〜１０００ｎｍ程度堆積させる。
【００５３】
導電膜４はゲート信号線に使用される材料（つまり導電膜１）とは別種の材料とし、導電膜４のエッチング時にゲート信号線が同時にエッチングされてしまわないようにすることが好ましい。ただし、導電膜４の膜厚が十分小さい場合には、導電膜１と導電膜４を同種の材料とすることも可能である。本実施の形態では、一例としてＭｏを１００ｎｍ程度堆積させた。
【００５４】
次に、第２の写真製版工程で、まずウェットまたはドライエッチングにより導電膜４をエッチングし、つぎに半導体層３、絶縁膜２をエッチングして、トランジスタ部５３、ソース信号線部５４、蓄積容量部５５を形成する。この状態が図６である。
【００５５】
次にスパッタなどの方法で反射率の高い材料を堆積させ反射膜５ｂを形成する。反射膜５ｂの材料としては、Ａｌ、Ａｇなどが一般的であるが、反射型液晶表示装置の場合には、反射膜５ｂが導電性である必要はない。本実施の形態では、一例としてＡｌを１００ｎｍ堆積させた。
【００５６】
次に第３の写真製版工程により、反射膜５ｂおよび導電膜４を同時にエッチングし、画素電極５６およびソース信号線５７を形成する。エッチングには、燐酸系のエッチング液を使用した。さらにチャネル部６１の半導体層３をハーフエッチすることによりＴＦＴが完成する。この状態が図７である。チャネル部６１の半導体層３を酸化させることで、保護膜の形成工程を省略する。
【００５７】
以上述べたとおり、本実施の形態によれば、従来５回の写真製版工程が必要であったＴＦＴアレイ基板の製造を、３回の写真製版工程で行なうことができ、高価な露光装置および感光剤の使用回数が減るため、製造コストを低減することができる。
【００５８】
なお、本実施の形態では、画質を向上させるための蓄積容量を共通蓄積配線を用いて形成する方法を採用したが、蓄積容量を形成しない場合、または蓄積容量をゲート信号線上に形成する場合についてもまったく同様の工程でＴＦＴアレイ基板を製造することができることはいうまでもない。
【００５９】
実施の形態３
本発明の第３の実施の形態を、図８〜図１１を用いて説明する。本実施の形態は、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）型の液晶表示装置およびそのＴＦＴアレイ基板に関するものである。
【００６０】
まず、ガラスなどの透明絶縁基板上に、スパッタなどにより導電膜１を５０〜１０００ｎｍ程度堆積させる。導電膜１は低抵抗なものが好ましく、Ａｌ、Ｃｒ、Ｔａ、Ｍｏなどが使用される。本実施の形態では、一例としてＡｌを２００ｎｍ程度堆積させた。
【００６１】
次に、第１の写真製版工程により、ゲート信号線５１、共通蓄積容量線５２、コモン電極６０を形成する。この状態を図８に示す。
【００６２】
次にＣＶＤなどにより、ＳｉＮなどの絶縁膜２を１００〜８００ｎｍ程度堆積させ、続いて半導体層３を堆積させる。半導体層３は、Ｓｉなどの半導体層を３０〜５００ｎｍ程度、Ｐなどをドープしたｎ型のＳｉなどを５〜２００ｎｍ程度堆積させてなる。さらに、スパッタなどにより導電膜４を５０〜１０００ｎｍ程度堆積させる。
【００６３】
導電膜４はゲート信号線に使用される材料（つまり導電膜１）とは別種の材料とし、導電膜４のエッチング時にゲート信号線が同時にエッチングされてしまわないようにすることが好ましい。ただし、導電膜４の膜厚が十分小さい場合には、導電膜１と導電膜４を同種の材料とすることも可能である。本実施の形態では、一例としてＣｒを３００ｎｍ程度堆積させた。
【００６４】
次に、第２の写真製版工程で、まずウェットまたはドライエッチングにより導電膜４をエッチングし、つぎに半導体層３、絶縁膜２をエッチングして、トランジスタ部５３、ソース信号線部５４、蓄積容量部５５を形成する。この状態を図９に示す。
【００６５】
次にスパッタなどの方法で導電性薄膜５ｃを堆積させる。導電性薄膜５ｃの材料は、導電性であればよく、透明であっても、また透明でなくてもかまわない。本実施の形態では、一例としてＣｒを１００ｎｍ程度堆積させた。
【００６６】
次に第３の写真製版工程により、導電性薄膜５ｃをエッチングし、ドレイン電極５９（本実施の形態においては、画素電極でもある）およびソース信号線５７を形成する。さらに、ウェットまたはドライエッチングにより導電膜４をエッチングし、つぎに半導体層３をハーフエッチしてｎ型Ｓｉを取り除きＴＦＴが完成する。この状態を図１０に示す。
【００６７】
本実施の形態では、さらに、ＴＦＴの保護およびゲート信号線５１、ソース信号線５７の電位が直接液晶に印加されることによる悪影響を緩和するために、第２の絶縁膜６を堆積させる。この状態を図１１（ｂ）に示す。第４の写真製版工程によって絶縁膜６の一部を除去することにより、端子部のコンタクトホールを形成する。
【００６８】
以上述べてきたとおり、本実施の形態によれば、従来６回の写真製版工程が必要であったＴＦＴアレイ基板の製造を、４回の写真製版工程で行なうことができ、高価な露光装置および感光剤の使用回数が減るため、製造コストを低減することができる。
【００６９】
実施の形態４
本発明の第４の実施の形態を、図１２〜図１４を用いて説明する。本実施の形態は、ＩＰＳ型の液晶表示装置およびそのＴＦＴアレイ基板に関するものである。
【００７０】
まず、ガラスなどの絶縁基板上に、スパッタなどにより導電膜１を５０〜１０００ｎｍ程度堆積させる。導電膜１は低抵抗なものが好ましく、Ａｌ、Ｃｒ、Ｔａ、Ｍｏなどが使用される。本実施の形態では、一例としてＡｌを２００ｎｍ程度堆積させた。
【００７１】
次に、第１の写真製版工程により、ゲート信号線５１、共通蓄積容量線５２、ドレイン電極線５８（本実施の形態においては、画素電極でもある）、コモン電極６０を形成する。この状態を図１２に示す。実施の形態３では、コモン電極を第１の写真製版工程で、ドレイン電極を第３の写真製版工程で形成していたが、本実施の形態のようにコモン電極６０およびドレイン電極線５８を第１の写真製版工程で形成することも可能である。
【００７２】
次にＣＶＤなどにより、ＳｉＮなどの絶縁膜２を１００〜８００ｎｍ程度堆積させ、続いて半導体層３を堆積させる。半導体層３は、Ｓｉなどの半導体層を３０〜５００ｎｍ程度、Ｐなどをドープしたｎ型のＳｉなどを５〜２００ｎｍ程度堆積させてなる。さらに、スパッタなどにより導電膜４を５０〜１０００ｎｍ程度堆積させる。
【００７３】
導電膜４はゲート信号線に使用される材料（つまり導電膜１）とは別種の材料とし、導電膜４のエッチング時にゲート信号線が同時にエッチングされてしまわないようにすることが好ましい。ただし、導電膜４の膜厚が十分小さい場合には、導電膜１と導電膜４を同種の材料とすることも可能である。本実施の形態では、一例としてＣｒを３００ｎｍ程度堆積させた。
【００７４】
次に、第２の写真製版工程で、まずウェットまたはドライエッチングにより導電膜４をエッチングし、つぎに半導体層３、絶縁膜２をエッチングして、トランジスタ部５３、ソース信号線部５４、蓄積容量部５５を形成する。この状態を図１３に示す。
【００７５】
次にスパッタなどの方法で導電性薄膜５ｃを堆積させる。導電性薄膜５ｃの材料は、導電性であればよく、透明であっても、また透明でなくてもかまわない。本実施の形態では、一例としてＣｒを１００ｎｍ程度堆積させた。
【００７６】
次に第３の写真製版工程により、導電性薄膜５ｃをエッチングし、ドレイン電極５９およびソース信号線５７を形成する。ドレイン電極５９は、第１の写真製版工程で形成したドレイン電極線５８と電気的に接続される必要がある。さらに、ウェットまたはドライエッチングにより導電膜４をエッチングし、つぎに半導体層３をハーフエッチしてｎ型Ｓｉを取り除きＴＦＴが完成する。この状態を図１４に示す。
【００７７】
本実施の形態では、さらに、ＴＦＴの保護およびゲート信号線５１、ソース信号線５７の電位が直接液晶に印加されることによる悪影響を緩和するために、第２の絶縁膜６を堆積させる。第４の写真製版工程によって絶縁膜６の一部を除去することにより、端子部のコンタクトホールを形成する。
【００７８】
以上述べてきたとおり、本実施の形態によれば、従来６回の写真製版工程が必要であったＴＦＴアレイ基板の製造を、４回の写真製版工程で行なうことができ、高価な露光装置および感光剤の使用回数が減るため、製造コストを低減することができる。
【００７９】
実施の形態５
本発明の第５の実施の形態を、図１５〜図１７を用いて説明する。本実施の形態は、ＩＰＳ型の液晶表示装置およびそのＴＦＴアレイ基板に関するものである。
【００８０】
まず、ガラスなどの絶縁基板上に、スパッタなどにより導電膜１を５０〜１０００ｎｍ程度堆積させる。導電膜１は低抵抗なものが好ましく、Ａｌ、Ｃｒ、Ｔａ、Ｍｏなどが使用される。本実施の形態では、一例としてＡｌを２００ｎｍ程度堆積させた。
【００８１】
次に、第１の写真製版工程により、ゲート信号線５１、共通蓄積容量線５２を形成する。この状態を図１５に示す。
【００８２】
次にＣＶＤなどにより、ＳｉＮなどの絶縁膜２を１００〜８００ｎｍ程度堆積させ、続いて半導体層３を堆積させる。半導体層３は、Ｓｉなどの半導体層を３０〜５００ｎｍ程度、Ｐなどをドープしたｎ型のＳｉなどを５〜２００ｎｍ程度堆積させてなる。さらに、スパッタなどにより導電膜４を５０〜１０００ｎｍ程度堆積させる。
【００８３】
導電膜４はゲート信号線に使用される材料（つまり導電膜１）とは別種の材料とし、導電膜４のエッチング時にゲート信号線が同時にエッチングされてしまわないようにすることが好ましい。ただし、導電膜４の膜厚が十分小さい場合には、導電膜１と導電膜４を同種の材料とすることも可能である。本実施の形態では、一例としてＣｒを３００ｎｍ程度堆積させた。
【００８４】
次に、第２の写真製版工程で、まずウェットまたはドライエッチングにより導電膜４をエッチングし、つぎに半導体層３、絶縁膜２をエッチングして、トランジスタ部５３、ソース信号線部５４、蓄積容量部５５を形成する。この状態を図１６に示す。
【００８５】
次にスパッタなどの方法で導電性薄膜５ｃを堆積させる。導電性薄膜５ｃの材料は導電性であればよく、透明であっても、また透明でなくてもかまわない。本実施の形態では、一例としてＣｒを１００ｎｍ程度堆積させた。
【００８６】
次に第３の写真製版工程により、ソース信号線５７、ドレイン電極５９、コモン電極６０を形成する。本発明の実施の形態３では、コモン電極６０を第１の写真製版工程で、ドレイン電極５９を第３の写真製版工程で形成していたが、本実施の形態のように、コモン電極６０およびドレイン電極５９を第３の写真製版工程で形成することも可能である。このとき、第１の写真製版工程で形成した共通容量線５２とコモン電極６０とは電気的に接続される必要がある。さらに、ウェットまたはドライエッチングにより導電膜４をエッチングし、つぎに半導体層３をハーフエッチしてｎ型Ｓｉを取り除きＴＦＴが完成する。
【００８７】
本実施の形態では、さらに、ＴＦＴ部の保護およびゲート信号線５１、ソース信号線５７の電位が直接液晶に印加されることによる悪影響を緩和するために、第２の絶縁膜６を堆積させる。第４の写真製版工程によって絶縁膜６の一部を除去することにより、端子部のコンタクトホールを形成する。
【００８８】
以上述べてきたとおり、本実施の形態によれば、従来６回の写真製版工程が必要であったＴＦＴアレイ基板の製造を、４回の写真製版工程で行なうことができ、高価な露光装置の使用回数が減るため、製造コストを低減することができる。
【００８９】
なお、以上述べてきた実施例はいずれも半導体層３をａ−Ｓｉとしているが、移動度の高いｐｏｌｉ−Ｓｉであってもかまわない。
【００９０】
【発明の効果】
本発明によれば、絶縁性基板上に少なくとも第１の導電膜、絶縁膜、半導体層、第２の導電膜および第３の導電膜（または反射膜）を有するＴＦＴアレイ基板の製造方法において、第２の導電膜、半導体層および絶縁膜を１回の写真製版工程でパターニングするとともに、第２の導電膜をオーバーエッチすることにより、従来は５〜６回の写真製版工程が必要であったＴＦＴアレイ基板の製造を３〜４回の写真製版工程で行ないつつ、かつ第３の導電膜（または反射膜）の段切れによる製品不良を防止することが可能であるため、製造コストを大幅に低減することができる。
【００９１】
また、第１の導電膜をパターニングする際に、蓄積容量の集合引き出し部と各配線部とを分離させることにより、のちの工程で第２の導電膜を堆積させた際に生じる絶縁破壊を防止することができる。
【００９２】
また、蓄積容量部の半導体層を周囲の半導体層とは独立させているため、画素電極に蓄積された電荷がリークしてしまうことを防止することができる。
【００９３】
また、ＴＦＴとソース信号線との接続部分の半導体層を、ゲート信号線５１からはみ出さないように形成したため、半導体層の光励起によって画素に蓄積された電荷がリークしてしまうことがない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＴＦＴアレイ基板の製造方法を説明する図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図１（ａ）と、そのＩ−Ｉ断面を表わした図１（ｂ）である。
【図２】図１に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図２（ａ）と、そのII−II断面を表わした図２（ｂ）である。
【図３】図２に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図３（ａ）と、そのIII−III断面を表わした図３（ｂ）である。
【図４】図４に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図４（ａ）と、そのIV−IV断面を表わした図４（ｂ）である。
【図５】本発明の第２の実施の形態によるＴＦＴアレイ基板の製造方法を説明する図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図５（ａ）と、そのＶ−Ｖ断面を表わした図５（ｂ）である。
【図６】図５に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図６（ａ）と、そのVI−VI断面を表わした図６（ｂ）である。
【図７】図６に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図７（ａ）と、そのVII−VII断面を表わした図７（ｂ）である。
【図８】本発明の第３の実施の形態によるＴＦＴアレイ基板の製造方法を説明する図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図８（ａ）と、そのVIII−VIII断面を表わした図８（ｂ）である。
【図９】図８に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図９（ａ）と、そのIX−IX断面を表わした図９（ｂ）である。
【図１０】図９に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図１０（ａ）と、そのＸ−Ｘ断面を表わした図１０（ｂ）である。
【図１１】図１０に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図１１（ａ）と、そのXI−XI断面を表わした図１１（ｂ）である。
【図１２】本発明の第４の実施の形態によるＴＦＴアレイ基板の製造方法を説明する図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図である。
【図１３】図１２に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図である。
【図１４】図１３に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図である。
【図１５】本発明の第５の実施の形態によるＴＦＴアレイ基板の製造方法を説明する図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図である。
【図１６】図１５に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図である。
【図１７】図１６に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図である。
【図１８】従来の技術によるＴＦＴアレイ基板の製造方法を説明する図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図１８（ａ）と、そのＡ−Ａ断面を表わした図１８（ｂ）である。
【図１９】図１８に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図１９（ａ）と、そのＢ−Ｂ断面を表わした図１９（ｂ）である。
【図２０】図１９に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図２０（ａ）と、そのＣ−Ｃ断面を表わした図２０（ｂ）である。
【図２１】図２０に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図２１（ａ）と、そのＤ−Ｄ断面を表わした図２１（ｂ）である。
【図２２】図２１に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図２２（ａ）と、そのＥ−Ｅ断面を表わした図２２（ｂ）である。
【図２３】従来の技術によるＴＦＴアレイ基板を説明する図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図２３（ａ）と、そのＦ−Ｆ断面を表わした図２３（ｂ）である。
【符号の説明】
１ 導電膜（第１の導電膜）
２ 絶縁膜（第１の絶縁膜）
３ 半導体層
４ 導電膜（第２の導電膜）
５ａ 透明導電膜（第３の導電膜）
５ｂ 反射膜
５ｃ 導電性薄膜（第３の導電膜）
６ 絶縁膜（第２の絶縁膜）
５１ ゲート信号線
５２ 共通蓄積容量線
５２ａ 集合引き出し部
５２ｂ 配線部
５３ トランジスタ部
５４ ソース信号線部
５５ 蓄積容量部
５６ 画素電極
５７ ソース信号線
５８ ドレイン電極線
５９ ドレイン電極
６０ コモン電極
６１ チャネル部
６２ ソース電極
【発明の属する技術分野】
本発明は、液晶表示装置およびその製造方法に関する。さらに詳しくは、薄膜トランジスタアレイ基板（以下、ＴＦＴアレイ基板という）を用いた液晶表示装置およびＴＦＴアレイ基板の製造方法に関する。
【０００２】
【従来の技術】
通常、液晶表示装置は、対向する２枚の基板間に液晶を挟持して構成され、この液晶に電圧を印加することによって表示を得ている。液晶に電圧を印加する方法はいくつかあるが、なかでも、一方の基板上に多数の画素電極をマトリックス状に配列し、さらに各画素電極ごとにＦＥＴ（電界効果トランジスタ）などの非線形特性を有する能動素子を設け、これら能動素子のスイッチング動作によって各画素電極に電位を与えて液晶に電圧を印加するアクティブマトリックス液晶表示装置は、良好な画質が得られるため広く適用されている。特に、能動素子として薄膜トランジスタ（以下、ＴＦＴという）を使用するＴＦＴ液晶表示装置は、多階調、高コントラストの表示が可能であり、好んで使用されている。
【０００３】
このＴＦＴ液晶表示装置において、ＴＦＴを有する基板（以下、ＴＦＴアレイ基板という）の製造には、通常、写真製版法が用いられる。
【０００４】
写真製版法は、薄膜上に塗布したフォトレジストの一部を露光および現像によって除去してレジストパターンとし、レジストパターンに覆われていない部分の薄膜をエッチングによって除去して、薄膜による微細なパターンを形成する（以下、パターニングという）手法である。
【０００５】
写真製版法は数μｍ程度の高精度の加工が可能である反面、高価な露光装置や感光剤などを必要とすることから、コストが高くなるというデメリットも有する。このため、ＴＦＴアレイ基板の製造工程において写真製版の回数を低減することは、製造コストの低減につながり重要である。
【０００６】
図１８〜図２２を使用して、従来の技術によるＴＦＴアレイ基板の製造工程を説明する。図１８〜図２２は、ＴＦＴアレイ基板上の一画素電極およびＴＦＴについて、その製造方法を示した図である。
【０００７】
まず、ガラスなどの透明絶縁基板上に、スパッタなどによってＣｒ、Ａｌ、Ｍｏなどの導電膜１を１００〜５００ｎｍ程度堆積させる。次に、第１の写真製版工程によって導電膜１をパターニングし、ゲート信号線５１、共通蓄積容量線５２などを形成する。この状態が図１８である。
【０００８】
次に、ＣＶＤなどにより、まずＳｉＮ、ＳｉＯ2などの絶縁膜２を、つぎにＳｉなどの半導体層３を、連続して成膜する。絶縁膜２の厚さは１００〜８００ｎｍ程度、半導体膜３の厚さは５０〜３００ｎｍ程度である。半導体層３は、ａ−Ｓｉなどの上部に電気接続性を高めるためのｎ−ａ−Ｓｉなどを堆積させた２層構造となっているのが通常であるが、ここではこれらを一括して半導体層３とする。次に、第２の写真製版工程により半導体層３をパターニングし、トランジスタ部５３を形成する。この状態が図１９である。
【０００９】
さらに、第３の写真製版工程により絶縁膜２の一部を除去するパターニングを行ない、コンタクトホールとする。コンタクトホールは、ＴＦＴアレイ基板の表示領域外に位置する端子部に形成されるため、図示されてはいない。
【００１０】
次に、スパッタによりＩＴＯ（インジウムスズ酸化物）などの透明導電膜５ａを１０〜２００ｎｍ程度堆積させる。第４の写真製版工程によって、透明導電膜５ａのパターニングを行ない画素電極５６を形成する。この状態が図２０である。
【００１１】
さらに、スパッタなどで導電膜４を５０〜６００ｎｍ程度堆積させ、第５の写真製版工程によりパターニングを行ない、ソース信号線５７、ドレイン電極５９などを形成する。ソース信号線５７、ドレイン電極５９の形成後に、チャネル部６１の半導体層３をハーフエッチングして導電性の高いｎ−ａ−Ｓｉを除去することにより、ＴＦＴが完成する。この状態が図２１である。
【００１２】
その後、通常は、ＣＶＤなどにより、ＴＦＴの保護などを目的としたＳｉＮなどの絶縁膜６を５０〜１０００ｎｍ堆積させる。最後に、第６の写真製版工程によって絶縁膜６の一部を除去するパターニングを行ない、端子部のコンタクトホールと、画素電極上の枠開け構造を形成する。この状態が図２２（ｂ）である。なお、絶縁膜６の堆積および第６の写真製版工程は行なわない場合もある。
【００１３】
以上説明したように、従来の技術によるＴＦＴアレイ基板の製造には５〜６回の写真製版工程を要しており、高価な露光装置や感光剤が多数あるいは大量に必要であって、製造コストの上昇につながっていた。
【００１４】
写真製版の工程を削減し、４回の写真製版工程でＴＦＴアレイ基板を製造する方法が、特開昭６１−１８８９６７号公報明細書に開示されている。この製造方法を、図２３を用いて説明する。
【００１５】
この製造方法では、まず第１の写真製版工程によってゲート信号線５１、共通蓄積容量線５２などを形成する。次に、絶縁膜２、半導体層３および導電膜４を連続して成膜し、第２の写真製版工程によってこれら絶縁膜２、半導体層３および導電膜４の不要部分を除去する。その後、透明導電膜５ａを堆積させ、第３の写真製版工程によって、透明導電膜５ａおよび導電膜４の不要部分を除去する。この状態が図２３に示してある。最後に、保護用の絶縁膜６を形成し、第４の写真製版工程によって絶縁膜６の一部を除去する。
【００１６】
この製造方法では、絶縁膜２、半導体層３および導電膜４のパターニングを１回の写真製版工程によって行なうことにより、合計４回の写真製版工程でＴＦＴアレイ基板を製造することを可能としている。しかし、パターニングにおいて行なわれるエッチングの手法、条件などが絶縁膜２、半導体層３および導電膜４ごとに異なっていること、またエッチング液やエッチングガスの濃度、温度などといったエッチング条件をＴＦＴアレイ基板の全面において均一に保つことは難しいこと、などから、各膜、各層そしてＴＦＴアレイ基板上の位置によってエッチング量に差が生じ、図２３に示したように、導電膜４が大きめに残って絶縁膜２、半導体層３上ではみ出し、庇形状を形成することがある。
【００１７】
庇形状が形成された場合、続く工程での透明導電膜５ａの堆積時に段切れＧが発生して、製品不良となってしまう。庇形状がＴＦＴアレイ基板表面のごく１部分にでも存在すると、製品として使用することはできない。したがって、この製造方法には、歩留まりが極めて低くなるといった問題がある。
【００１８】
つまり、この製造方法は、せっかく写真製版工程を４回に削減したにもかかわらず、かえって製造コストが上昇しかねないという課題を有している。
【００１９】
【発明が解決しようとする課題】
本発明は、以上の課題を解決するものであり、従来は５〜６回必要であった写真製版の工程を３〜４回に削減でき、かつ製造不良の少なく高歩留まりなＴＦＴアレイ基板製造工程を実現し、製造コストの低いＴＦＴアレイ基板および液晶表示装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明は、絶縁性基板上に少なくとも第１の導電膜、第１の絶縁膜、半導体層、第２の導電膜および第３の導電膜（または反射膜）をこの順に設けてなるＴＦＴアレイ基板において、第１の絶縁膜、半導体層および第２の導電膜を同一のレジストパターンによりパターニングし、かつパターニング時にオーバーエッチをかけることにより、第３の導電膜（または反射膜）堆積時の段切れを防止した。
【００２１】
しかも、第２の導電膜および第３の導電膜（または反射膜）をエッチングする際に第１の導電膜が同時にエッチングされてしまうことのないように、材料およびエッチング手法を選定した。すなわち、たとえば前記第１の導電膜がＡｌまたはＡｌ系合金上に、Ａｌを対象とするエッチングに対し耐性のある材料であるＣｒ、Ｔｉ、Ｗを堆積させてなり、前記第２の導電膜がＭｏ、またはＭｏ上にＡｌもしくはＡｌ系合金を堆積させてなり、前記第３の導電膜または反射膜が、ＩＴＯ、またはＭｏ、またはＭｏ上にＡｌもしくはＡｌ系合金を堆積させている。これにより、前記第３の導電膜または反射膜および前記第２の導電膜と、前記第１の導電膜とが選択的にエッチングされる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を、図を用いて説明する。
【００２３】
実施の形態１
本発明の第１の実施の形態を、図１〜図４を用いて説明する。図１〜図４は、ＴＦＴアレイ基板上の一画素電極およびＴＦＴについて、その製造方法を示した図である。
【００２４】
まず、ガラスなどの透明絶縁基板上に、スパッタなどにより導電膜１を５０〜１０００ｎｍ程度堆積させる。導電膜１は低抵抗なものが好ましく、Ａｌ、Ｃｒ、Ｔａ、Ｍｏなどが使用される。本実施の形態では、一例としてＡｌ上にＡｌ窒化物を形成したものを使用した。
【００２５】
Ａｌ上にＡｌ窒化物を堆積させるのは、次の理由によるものである。導電膜１をパターニングしてゲート信号線の端子部が形成されるが、表面にＡｌが露出した状態のままでは自然酸化膜の形成による抵抗増大が生じやすい。そこで対策として、後の工程で堆積させるＩＴＯの膜によってゲート信号線の端子部を被覆することが望ましい。しかし、ＡｌとＩＴＯとを直接接触させると、Ａｌ酸化膜が形成されかえって接触抵抗が増大してしまう。Ａｌ上にＡｌ窒化物を形成しておくことで、ＩＴＯの酸素がＡｌに侵入することを防止でき、酸化膜の形成による接触抵抗の増大のない安定した端子部が形成できる。
【００２６】
次に、第１の写真製版工程により、導電膜１のパターニングを行ない、ゲート信号線５１、ゲート信号線の端子部および共通蓄積容量線５２を形成する。この状態を図１に示す。なおゲート信号線の端子部は、図１の領域外に位置するため図示されていない。
【００２７】
図１では、共通蓄積容量線５２の集合引き出し部５２ａと各配線部５２ｂとが接続されているが、集合引き出し部５２ａと各配線部５２ｂとを分離させておき、あとの工程で堆積させるＩＴＯ（透明導電膜５ａ）により両者をを電気的に接続するようにするとよい。集合引き出し部５２ａと各配線部５２ｂとを分離させることにより、この部分の容量を小さくすることができ、のちの工程で導電膜４を堆積させる場合に、共通蓄積容量線５２と導電膜４との電位が異なることによって生じる絶縁破壊を防ぐことができる。
【００２８】
次に、ＣＶＤなどにより、ＳｉＮなどの絶縁膜２を１００〜８００ｎｍ程度堆積させ、続いて半導体層３を堆積させる。半導体層３は、Ｓｉなどの半導体層を３０〜５００ｎｍ程度、Ｐなどをドープしたｎ型のＳｉなどを５〜２００ｎｍ程度堆積させてなる。さらに、スパッタなどにより導電膜４を５０〜１０００ｎｍ程度堆積させる。
【００２９】
導電膜４はゲート信号線に使用される材料（つまり導電膜１）とは別種の材料とし、導電膜４のエッチング時にゲート信号線が同時にエッチングされてしまわないようにすることが好ましい。ただし、導電膜４の膜厚が十分小さい場合には、導電膜１と導電膜４を同種の材料とすることも可能である。本実施の形態では、一例としてＣｒを２００ｎｍ程度堆積させた。
【００３０】
次に、第２の写真製版工程でトランジスタ部５３、ソース信号線部５４、蓄積容量部５５の形成を行なう。この状態が図２である。図２を参照して、この第２の写真製版工程を詳しく説明する。
【００３１】
まず導電膜４上にフォトレジストを塗布、露光と現像を行ない所定のパターンを有するレジストパターンを形成する。このレジストパターンを使用して、導電膜４をエッチングする。エッチングにはドライ法とウェット法の２通りがあるが、ここでは硝酸第二セリウムアンモニウムを含んだ酸性のエッチング液でウェットエッチングを行なう。
【００３２】
エッチングは、通常、エッチングによって形成される導電膜４のパターンが、レジストパターンと完全に一致するように実施される。このときのエッチング処理の時間を、ジャストエッチ時間という。本実施の形態では、エッチング処理の時間をジャストエッチ時間よりも長くする（オーバーエッチする）ことにより、導電膜４のパターンをレジストパターンよりも小さく形成する。前記した庇形状の形成を防止するために、オーバーエッチは、少なくともジャストエッチ時間の２０％以上かけることが望ましい。
【００３３】
次に、同じレジストパターンで、半導体層３および絶縁膜２をエッチングする。エッチングにはドライ法とウェット法とがあるが、ここではドライエッチング法で、半導体層３および絶縁膜２を連続してエッチングする。
【００３４】
すでに説明したように、このエッチングによるパターン形成時に導電膜４、半導体膜３、絶縁膜２の断面に庇形状が形成されると、続く工程で透明導電膜５ａを成膜する際に段切れが生じ、製品不良となってしまう。特に、導電膜４のエッチングと半導体膜３および絶縁膜２のエッチングとは、エッチング手法が異なり、別個のエッチング装置によって行なわれることが多いため、エッチング精度の違いから導電膜４と半導体膜３および絶縁膜２のあいだにエッチング量の差が生じ、ＴＦＴアレイ基板上の一部で庇形状が形成されやすい。
【００３５】
そこで、本実施の形態では、導電膜４にオーバーエッチをかけることにより、導電膜４のパターンを半導体層３および絶縁膜２のパターンよりも少なくとも０．１μｍ以上、好ましくは０．５μｍ以上小さくし、ＴＦＴアレイ基板の全領域で、庇形状が形成されることがないようにした。同じ理由から、半導体層３のパターンは絶縁膜２のパターンと少なくとも同じ寸法、好ましくは０．１μｍ以上小さく形成することが望ましい。
【００３６】
段切れ防止の方法としては、導電膜４、半導体膜３、絶縁膜２のパターンの側面を、それぞれＴＦＴ基板に対し８５°以下の角度を有する傾斜面とすることも同様の効果がある。
【００３７】
また、このとき、蓄積容量部５５の半導体層３のパターンは、トランジスタ部５３およびソース信号線部５４の半導体層３のパターンと分離している必要がある。もし、蓄積容量部５５の半導体層３とトランジスタ部５３およびソース信号線部５４の半導体層３がつながっていると、半導体層３を通して、画素電極に蓄積された電荷がリークしてしまうからである。
【００３８】
また、トランジスタ部５３とソース信号線部５４との接続部分の半導体層３は、ゲート信号線５１上でかつゲート信号線５１のパターンからはみ出さないことが望ましい。これは、次の理由によるものである。
【００３９】
液晶表示装置として本発明のＴＦＴアレイ基板を使用する場合、基板の裏面（断面図の下方）から光が照射されることになる。このとき、ゲート信号線５１のパターンからはみ出した半導体層３には光が当たり、励起して導電体となる。もし、トランジスタ部５３とソース信号線部５４との接続部分の半導体層３が、ゲート信号線５１のパターンからはみ出していると、この部分の半導体層３（光励起して導電体となる）を通って、画素に蓄積された電荷がソース信号線へとリーク（光リーク）し画質の劣化をもたらす。トランジスタ部５３とソース信号線部５４との接続部分の半導体層３を、ゲート信号線５１からはみ出さないように形成し、光が当たることを防止することにより、この光リークによる画質劣化を防ぐことができる。
【００４０】
次に、ＩＴＯなどの透明導電膜５ａをスパッタなどにより１０〜５００ｎｍ程度堆積させる。次に、第３の写真製版工程によってパターニングを行ない、画素電極５６、ソース信号線５７、ソース電極６２およびドレイン電極５９を形成する。この状態が図３である。図３を参照して、第３の写真製版工程を詳しく説明する。
【００４１】
まず、透明導電膜５ａをエッチングする。次に、導電膜４を硝酸第二セリウムアンモニウムでエッチングし、さらに半導体層３をハーフエッチし上部のｎ型Ｓｉを取り除く。チャネル部６１の導電膜４および半導体層３上部のｎ型Ｓｉが取り除かれＴＦＴが完成する。なお、各エッチングの際、ゲート配線５１がエッチングされないよう、ゲート配線５１、透明導電膜５ａおよび導電膜４の材料あるいはエッチングの手法を選択することが望ましい。
【００４２】
ソース電極６２およびドレイン電極５９のパターンはゲート信号線５１との短絡を避けるため、少なくとも絶縁膜２のパターンよりも内側に形成する必要がある。加工装置の精度を考慮すると、１μｍ以上は内側に形成することが好ましい。ソース信号線５７の幅は、第２の写真製版工程で形成したソース信号線部５４より大きくしても、小さくしても、同一にしてもよい。
【００４３】
この状態から、ＴＦＴの半導体層３を表面酸化させることで、ＴＦＴアレイ基板として使用することが可能である。
【００４４】
本実施の形態では、さらに、ＴＦＴの保護およびゲート信号線、ソース信号線の電位が直接液晶に印加されることによる悪影響を緩和するために、第２の絶縁膜６を堆積させる。第４の写真製版工程によって絶縁膜６の一部を除去することにより、端子部のコンタクトホールと、画素電極上の枠開け構造を形成する。この状態が図４（ｂ）である。
【００４５】
絶縁膜６は誘電率の低い材料であることが好ましい。これは、画素電極５６とソース信号線５７との間に形成される容量を小さくすることで、ソース信号線５７の負荷が小さくなるからである。
【００４６】
また、この絶縁膜６が遮光性のある物質であれば、画素電極の周辺部分に生じる液晶の配向異常領域を遮光することが可能となり、開口率の高く、高輝度の液晶表示装置が得られる。
【００４７】
もちろん、この絶縁膜６は絶縁膜２と同じ材料であっても問題はない。
【００４８】
以上述べてきたとおり、本実施の形態によれば、従来は６回の写真製版工程が必要であったＴＦＴアレイ基板の製造を４回の写真製版工程で行なうことができ、高価な露光装置および感光剤の使用回数を減らすことができるとともに、段切れによる製品不良を防止することが可能であるため、製造コストを大幅に低減することができる。
【００４９】
なお、本実施の形態では、画質を向上させるための蓄積容量を共通蓄積配線を用いて形成する方法を採用したが、蓄積容量を形成しない場合、または蓄積容量をゲート信号線上に形成する場合についてもまったく同様の工程でＴＦＴアレイ基板を製造することができることはいうまでもない。
【００５０】
実施の形態２
本発明の第２の実施の形態を、図５〜図７を用いて説明する。本実施の形態は、反射型液晶表示装置に関するものであり、ＴＦＴアレイ基板内に反射板を備えている。
【００５１】
ガラスなどの絶縁基板の上に、スパッタなどにより導電膜１を５０〜１０００ｎｍ程度堆積させる。導電膜１は低抵抗なものが好ましく、Ａｌ、Ｃｒ、Ｔａ、Ｍｏなどが使用される。本実施の形態ではＣｒを３００ｎｍ程度堆積させる。次に第１の写真製版工程により、ゲート信号線５１、共通蓄積容量線５２を形成する。この状態が図５である。
【００５２】
次にＣＶＤなどにより、ＳｉＮなどの絶縁膜２を１００〜８００ｎｍ程度堆積させ、続いて半導体層３を堆積させる。半導体層３は、Ｓｉなどの半導体層を３０〜５００ｎｍ程度、Ｐなどをドープしたｎ型のＳｉなどを５〜２００ｎｍ程度堆積させてなる。さらに、スパッタなどにより導電膜４を５０〜１０００ｎｍ程度堆積させる。
【００５３】
導電膜４はゲート信号線に使用される材料（つまり導電膜１）とは別種の材料とし、導電膜４のエッチング時にゲート信号線が同時にエッチングされてしまわないようにすることが好ましい。ただし、導電膜４の膜厚が十分小さい場合には、導電膜１と導電膜４を同種の材料とすることも可能である。本実施の形態では、一例としてＭｏを１００ｎｍ程度堆積させた。
【００５４】
次に、第２の写真製版工程で、まずウェットまたはドライエッチングにより導電膜４をエッチングし、つぎに半導体層３、絶縁膜２をエッチングして、トランジスタ部５３、ソース信号線部５４、蓄積容量部５５を形成する。この状態が図６である。
【００５５】
次にスパッタなどの方法で反射率の高い材料を堆積させ反射膜５ｂを形成する。反射膜５ｂの材料としては、Ａｌ、Ａｇなどが一般的であるが、反射型液晶表示装置の場合には、反射膜５ｂが導電性である必要はない。本実施の形態では、一例としてＡｌを１００ｎｍ堆積させた。
【００５６】
次に第３の写真製版工程により、反射膜５ｂおよび導電膜４を同時にエッチングし、画素電極５６およびソース信号線５７を形成する。エッチングには、燐酸系のエッチング液を使用した。さらにチャネル部６１の半導体層３をハーフエッチすることによりＴＦＴが完成する。この状態が図７である。チャネル部６１の半導体層３を酸化させることで、保護膜の形成工程を省略する。
【００５７】
以上述べたとおり、本実施の形態によれば、従来５回の写真製版工程が必要であったＴＦＴアレイ基板の製造を、３回の写真製版工程で行なうことができ、高価な露光装置および感光剤の使用回数が減るため、製造コストを低減することができる。
【００５８】
なお、本実施の形態では、画質を向上させるための蓄積容量を共通蓄積配線を用いて形成する方法を採用したが、蓄積容量を形成しない場合、または蓄積容量をゲート信号線上に形成する場合についてもまったく同様の工程でＴＦＴアレイ基板を製造することができることはいうまでもない。
【００５９】
実施の形態３
本発明の第３の実施の形態を、図８〜図１１を用いて説明する。本実施の形態は、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）型の液晶表示装置およびそのＴＦＴアレイ基板に関するものである。
【００６０】
まず、ガラスなどの透明絶縁基板上に、スパッタなどにより導電膜１を５０〜１０００ｎｍ程度堆積させる。導電膜１は低抵抗なものが好ましく、Ａｌ、Ｃｒ、Ｔａ、Ｍｏなどが使用される。本実施の形態では、一例としてＡｌを２００ｎｍ程度堆積させた。
【００６１】
次に、第１の写真製版工程により、ゲート信号線５１、共通蓄積容量線５２、コモン電極６０を形成する。この状態を図８に示す。
【００６２】
次にＣＶＤなどにより、ＳｉＮなどの絶縁膜２を１００〜８００ｎｍ程度堆積させ、続いて半導体層３を堆積させる。半導体層３は、Ｓｉなどの半導体層を３０〜５００ｎｍ程度、Ｐなどをドープしたｎ型のＳｉなどを５〜２００ｎｍ程度堆積させてなる。さらに、スパッタなどにより導電膜４を５０〜１０００ｎｍ程度堆積させる。
【００６３】
導電膜４はゲート信号線に使用される材料（つまり導電膜１）とは別種の材料とし、導電膜４のエッチング時にゲート信号線が同時にエッチングされてしまわないようにすることが好ましい。ただし、導電膜４の膜厚が十分小さい場合には、導電膜１と導電膜４を同種の材料とすることも可能である。本実施の形態では、一例としてＣｒを３００ｎｍ程度堆積させた。
【００６４】
次に、第２の写真製版工程で、まずウェットまたはドライエッチングにより導電膜４をエッチングし、つぎに半導体層３、絶縁膜２をエッチングして、トランジスタ部５３、ソース信号線部５４、蓄積容量部５５を形成する。この状態を図９に示す。
【００６５】
次にスパッタなどの方法で導電性薄膜５ｃを堆積させる。導電性薄膜５ｃの材料は、導電性であればよく、透明であっても、また透明でなくてもかまわない。本実施の形態では、一例としてＣｒを１００ｎｍ程度堆積させた。
【００６６】
次に第３の写真製版工程により、導電性薄膜５ｃをエッチングし、ドレイン電極５９（本実施の形態においては、画素電極でもある）およびソース信号線５７を形成する。さらに、ウェットまたはドライエッチングにより導電膜４をエッチングし、つぎに半導体層３をハーフエッチしてｎ型Ｓｉを取り除きＴＦＴが完成する。この状態を図１０に示す。
【００６７】
本実施の形態では、さらに、ＴＦＴの保護およびゲート信号線５１、ソース信号線５７の電位が直接液晶に印加されることによる悪影響を緩和するために、第２の絶縁膜６を堆積させる。この状態を図１１（ｂ）に示す。第４の写真製版工程によって絶縁膜６の一部を除去することにより、端子部のコンタクトホールを形成する。
【００６８】
以上述べてきたとおり、本実施の形態によれば、従来６回の写真製版工程が必要であったＴＦＴアレイ基板の製造を、４回の写真製版工程で行なうことができ、高価な露光装置および感光剤の使用回数が減るため、製造コストを低減することができる。
【００６９】
実施の形態４
本発明の第４の実施の形態を、図１２〜図１４を用いて説明する。本実施の形態は、ＩＰＳ型の液晶表示装置およびそのＴＦＴアレイ基板に関するものである。
【００７０】
まず、ガラスなどの絶縁基板上に、スパッタなどにより導電膜１を５０〜１０００ｎｍ程度堆積させる。導電膜１は低抵抗なものが好ましく、Ａｌ、Ｃｒ、Ｔａ、Ｍｏなどが使用される。本実施の形態では、一例としてＡｌを２００ｎｍ程度堆積させた。
【００７１】
次に、第１の写真製版工程により、ゲート信号線５１、共通蓄積容量線５２、ドレイン電極線５８（本実施の形態においては、画素電極でもある）、コモン電極６０を形成する。この状態を図１２に示す。実施の形態３では、コモン電極を第１の写真製版工程で、ドレイン電極を第３の写真製版工程で形成していたが、本実施の形態のようにコモン電極６０およびドレイン電極線５８を第１の写真製版工程で形成することも可能である。
【００７２】
次にＣＶＤなどにより、ＳｉＮなどの絶縁膜２を１００〜８００ｎｍ程度堆積させ、続いて半導体層３を堆積させる。半導体層３は、Ｓｉなどの半導体層を３０〜５００ｎｍ程度、Ｐなどをドープしたｎ型のＳｉなどを５〜２００ｎｍ程度堆積させてなる。さらに、スパッタなどにより導電膜４を５０〜１０００ｎｍ程度堆積させる。
【００７３】
導電膜４はゲート信号線に使用される材料（つまり導電膜１）とは別種の材料とし、導電膜４のエッチング時にゲート信号線が同時にエッチングされてしまわないようにすることが好ましい。ただし、導電膜４の膜厚が十分小さい場合には、導電膜１と導電膜４を同種の材料とすることも可能である。本実施の形態では、一例としてＣｒを３００ｎｍ程度堆積させた。
【００７４】
次に、第２の写真製版工程で、まずウェットまたはドライエッチングにより導電膜４をエッチングし、つぎに半導体層３、絶縁膜２をエッチングして、トランジスタ部５３、ソース信号線部５４、蓄積容量部５５を形成する。この状態を図１３に示す。
【００７５】
次にスパッタなどの方法で導電性薄膜５ｃを堆積させる。導電性薄膜５ｃの材料は、導電性であればよく、透明であっても、また透明でなくてもかまわない。本実施の形態では、一例としてＣｒを１００ｎｍ程度堆積させた。
【００７６】
次に第３の写真製版工程により、導電性薄膜５ｃをエッチングし、ドレイン電極５９およびソース信号線５７を形成する。ドレイン電極５９は、第１の写真製版工程で形成したドレイン電極線５８と電気的に接続される必要がある。さらに、ウェットまたはドライエッチングにより導電膜４をエッチングし、つぎに半導体層３をハーフエッチしてｎ型Ｓｉを取り除きＴＦＴが完成する。この状態を図１４に示す。
【００７７】
本実施の形態では、さらに、ＴＦＴの保護およびゲート信号線５１、ソース信号線５７の電位が直接液晶に印加されることによる悪影響を緩和するために、第２の絶縁膜６を堆積させる。第４の写真製版工程によって絶縁膜６の一部を除去することにより、端子部のコンタクトホールを形成する。
【００７８】
以上述べてきたとおり、本実施の形態によれば、従来６回の写真製版工程が必要であったＴＦＴアレイ基板の製造を、４回の写真製版工程で行なうことができ、高価な露光装置および感光剤の使用回数が減るため、製造コストを低減することができる。
【００７９】
実施の形態５
本発明の第５の実施の形態を、図１５〜図１７を用いて説明する。本実施の形態は、ＩＰＳ型の液晶表示装置およびそのＴＦＴアレイ基板に関するものである。
【００８０】
まず、ガラスなどの絶縁基板上に、スパッタなどにより導電膜１を５０〜１０００ｎｍ程度堆積させる。導電膜１は低抵抗なものが好ましく、Ａｌ、Ｃｒ、Ｔａ、Ｍｏなどが使用される。本実施の形態では、一例としてＡｌを２００ｎｍ程度堆積させた。
【００８１】
次に、第１の写真製版工程により、ゲート信号線５１、共通蓄積容量線５２を形成する。この状態を図１５に示す。
【００８２】
次にＣＶＤなどにより、ＳｉＮなどの絶縁膜２を１００〜８００ｎｍ程度堆積させ、続いて半導体層３を堆積させる。半導体層３は、Ｓｉなどの半導体層を３０〜５００ｎｍ程度、Ｐなどをドープしたｎ型のＳｉなどを５〜２００ｎｍ程度堆積させてなる。さらに、スパッタなどにより導電膜４を５０〜１０００ｎｍ程度堆積させる。
【００８３】
導電膜４はゲート信号線に使用される材料（つまり導電膜１）とは別種の材料とし、導電膜４のエッチング時にゲート信号線が同時にエッチングされてしまわないようにすることが好ましい。ただし、導電膜４の膜厚が十分小さい場合には、導電膜１と導電膜４を同種の材料とすることも可能である。本実施の形態では、一例としてＣｒを３００ｎｍ程度堆積させた。
【００８４】
次に、第２の写真製版工程で、まずウェットまたはドライエッチングにより導電膜４をエッチングし、つぎに半導体層３、絶縁膜２をエッチングして、トランジスタ部５３、ソース信号線部５４、蓄積容量部５５を形成する。この状態を図１６に示す。
【００８５】
次にスパッタなどの方法で導電性薄膜５ｃを堆積させる。導電性薄膜５ｃの材料は導電性であればよく、透明であっても、また透明でなくてもかまわない。本実施の形態では、一例としてＣｒを１００ｎｍ程度堆積させた。
【００８６】
次に第３の写真製版工程により、ソース信号線５７、ドレイン電極５９、コモン電極６０を形成する。本発明の実施の形態３では、コモン電極６０を第１の写真製版工程で、ドレイン電極５９を第３の写真製版工程で形成していたが、本実施の形態のように、コモン電極６０およびドレイン電極５９を第３の写真製版工程で形成することも可能である。このとき、第１の写真製版工程で形成した共通容量線５２とコモン電極６０とは電気的に接続される必要がある。さらに、ウェットまたはドライエッチングにより導電膜４をエッチングし、つぎに半導体層３をハーフエッチしてｎ型Ｓｉを取り除きＴＦＴが完成する。
【００８７】
本実施の形態では、さらに、ＴＦＴ部の保護およびゲート信号線５１、ソース信号線５７の電位が直接液晶に印加されることによる悪影響を緩和するために、第２の絶縁膜６を堆積させる。第４の写真製版工程によって絶縁膜６の一部を除去することにより、端子部のコンタクトホールを形成する。
【００８８】
以上述べてきたとおり、本実施の形態によれば、従来６回の写真製版工程が必要であったＴＦＴアレイ基板の製造を、４回の写真製版工程で行なうことができ、高価な露光装置の使用回数が減るため、製造コストを低減することができる。
【００８９】
なお、以上述べてきた実施例はいずれも半導体層３をａ−Ｓｉとしているが、移動度の高いｐｏｌｉ−Ｓｉであってもかまわない。
【００９０】
【発明の効果】
本発明によれば、絶縁性基板上に少なくとも第１の導電膜、絶縁膜、半導体層、第２の導電膜および第３の導電膜（または反射膜）を有するＴＦＴアレイ基板の製造方法において、第２の導電膜、半導体層および絶縁膜を１回の写真製版工程でパターニングするとともに、第２の導電膜をオーバーエッチすることにより、従来は５〜６回の写真製版工程が必要であったＴＦＴアレイ基板の製造を３〜４回の写真製版工程で行ないつつ、かつ第３の導電膜（または反射膜）の段切れによる製品不良を防止することが可能であるため、製造コストを大幅に低減することができる。
【００９１】
また、第１の導電膜をパターニングする際に、蓄積容量の集合引き出し部と各配線部とを分離させることにより、のちの工程で第２の導電膜を堆積させた際に生じる絶縁破壊を防止することができる。
【００９２】
また、蓄積容量部の半導体層を周囲の半導体層とは独立させているため、画素電極に蓄積された電荷がリークしてしまうことを防止することができる。
【００９３】
また、ＴＦＴとソース信号線との接続部分の半導体層を、ゲート信号線５１からはみ出さないように形成したため、半導体層の光励起によって画素に蓄積された電荷がリークしてしまうことがない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＴＦＴアレイ基板の製造方法を説明する図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図１（ａ）と、そのＩ−Ｉ断面を表わした図１（ｂ）である。
【図２】図１に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図２（ａ）と、そのII−II断面を表わした図２（ｂ）である。
【図３】図２に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図３（ａ）と、そのIII−III断面を表わした図３（ｂ）である。
【図４】図４に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図４（ａ）と、そのIV−IV断面を表わした図４（ｂ）である。
【図５】本発明の第２の実施の形態によるＴＦＴアレイ基板の製造方法を説明する図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図５（ａ）と、そのＶ−Ｖ断面を表わした図５（ｂ）である。
【図６】図５に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図６（ａ）と、そのVI−VI断面を表わした図６（ｂ）である。
【図７】図６に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図７（ａ）と、そのVII−VII断面を表わした図７（ｂ）である。
【図８】本発明の第３の実施の形態によるＴＦＴアレイ基板の製造方法を説明する図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図８（ａ）と、そのVIII−VIII断面を表わした図８（ｂ）である。
【図９】図８に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図９（ａ）と、そのIX−IX断面を表わした図９（ｂ）である。
【図１０】図９に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図１０（ａ）と、そのＸ−Ｘ断面を表わした図１０（ｂ）である。
【図１１】図１０に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図１１（ａ）と、そのXI−XI断面を表わした図１１（ｂ）である。
【図１２】本発明の第４の実施の形態によるＴＦＴアレイ基板の製造方法を説明する図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図である。
【図１３】図１２に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図である。
【図１４】図１３に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図である。
【図１５】本発明の第５の実施の形態によるＴＦＴアレイ基板の製造方法を説明する図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図である。
【図１６】図１５に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図である。
【図１７】図１６に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図である。
【図１８】従来の技術によるＴＦＴアレイ基板の製造方法を説明する図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図１８（ａ）と、そのＡ−Ａ断面を表わした図１８（ｂ）である。
【図１９】図１８に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図１９（ａ）と、そのＢ−Ｂ断面を表わした図１９（ｂ）である。
【図２０】図１９に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図２０（ａ）と、そのＣ−Ｃ断面を表わした図２０（ｂ）である。
【図２１】図２０に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図２１（ａ）と、そのＤ−Ｄ断面を表わした図２１（ｂ）である。
【図２２】図２１に続く工程を表わした図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図２２（ａ）と、そのＥ−Ｅ断面を表わした図２２（ｂ）である。
【図２３】従来の技術によるＴＦＴアレイ基板を説明する図であり、ＴＦＴアレイ基板上の画素電極およびＴＦＴを拡大して示した図２３（ａ）と、そのＦ−Ｆ断面を表わした図２３（ｂ）である。
【符号の説明】
１ 導電膜（第１の導電膜）
２ 絶縁膜（第１の絶縁膜）
３ 半導体層
４ 導電膜（第２の導電膜）
５ａ 透明導電膜（第３の導電膜）
５ｂ 反射膜
５ｃ 導電性薄膜（第３の導電膜）
６ 絶縁膜（第２の絶縁膜）
５１ ゲート信号線
５２ 共通蓄積容量線
５２ａ 集合引き出し部
５２ｂ 配線部
５３ トランジスタ部
５４ ソース信号線部
５５ 蓄積容量部
５６ 画素電極
５７ ソース信号線
５８ ドレイン電極線
５９ ドレイン電極
６０ コモン電極
６１ チャネル部
６２ ソース電極
Claims (9)
- 絶縁性基板上に、少なくとも第１の導電膜、第１の絶縁膜、半導体層、第２の導電膜および第３の導電膜または反射膜をこの順に設けてなり、
ゲート信号線、ソース信号線、ＴＦＴおよび表示電極を有するＴＦＴアレイ基板において、
前記第１の導電膜をパターニングして、少なくとも前記ゲート信号線が形成されており、
前記第２の導電膜をパターニングして、前記ソース信号線、ソース電極およびドレイン電極が形成されており、
前記第３の導電膜または反射膜をパターニングして、画素電極が形成されており、
前記ゲート信号線と前記ソース配線が交差する部分には、前記第１の絶縁膜および前記半導体層が存在して両配線を絶縁し、
前記ゲート信号線と前記ソース電極およびドレイン電極とのあいだには、前記第１の絶縁膜および前記半導体層が存在して前記ＴＦＴを構成し、
さらに、前記ゲート信号線上に、前記第１の絶縁膜および前記半導体層が取り除かれた領域が存在し、
前記ＴＦＴのドレイン電極の少なくとも一部は、前記画素電極と重なり合って電気的接続を構成し、
前記ソース信号線上の少なくとも一部には、前記第３の導電膜または反射膜が存在し、
前記第１の導電膜がＡｌまたはＡｌ系合金上に、Ａｌを対象とするエッチングに対し耐性のある材料であるＣｒ、Ｔｉ、Ｗを堆積させてなり、
前記第２の導電膜がＭｏ、またはＭｏ上にＡｌもしくはＡｌ系合金を堆積させてなり、
前記第３の導電膜または反射膜が、ＩＴＯ、またはＭｏ、またはＭｏ上にＡｌもしくはＡｌ系合金を堆積させてなる
ことを特徴とするＴＦＴアレイ基板。 - 前記ＴＦＴアレイ基板の少なくともＴＦＴ上に、さらに第２の絶縁膜が設けられてなる請求項１記載のＴＦＴアレイ基板。
- 前記ＴＦＴのドレイン電極と前記画素電極とが重なり合っている部分において、
前記半導体層のパターンが前記第２の導電膜のパターンよりも少なくとも０．１μｍ以上大きく、かつ前記第１の絶縁膜のパターンが前記半導体層のパターンよりも小さくないことを特徴とする請求項１または２記載のＴＦＴアレイ基板。 - 前記ＴＦＴのドレイン電極と前記画素電極とが重なり合っている部分において、
前記第２の導電膜、前記半導体層および前記第１の絶縁膜のパターンの側面が、前記絶縁性基板に対し８５°以下の角度を有する傾斜面とされていることを特徴とする請求項１または２記載のＴＦＴアレイ基板。 - 前記ソース電極および前記ソース電極と前記ソース信号線とを接続している部分において、
前記半導体層のパターンの少なくとも一部が前記ゲート信号線のパターンの内側に位置することを特徴とする請求項１または２記載のＴＦＴアレイ基板。 - 前記第１の導電膜をパターニングして共通蓄積容量線が形成され、該共通蓄積容量線上には前記第１の絶縁膜および前記半導体層が存在して、前記第３の導電膜または反射膜または前記第２の導電膜とのあいだに蓄積容量が形成され、
該蓄積容量を形成する半導体層が、パターニングによって前記画素電極の下層に位置する半導体層および前記ソース信号線の下層に位置する半導体層と切り離されていることを特徴とする請求項１または２記載のＴＦＴアレイ基板。 - 前記第１の導電膜をパターニングして共通蓄積容量線が形成され、該共通蓄積容量線上には前記第１の絶縁膜および前記半導体層が存在して、前記第３の導電膜または反射膜または前記第２の導電膜とのあいだに蓄積容量が形成され、
該共通蓄積容量線がパターニングによって複数に分割されており、前記第１の導電膜によって電気的に接続されていることを特徴とする請求項１または２記載のＴＦＴアレイ基板。 - 前記第２の絶縁膜が、誘電率の低い物質である有機性の樹脂であることを特徴とする請求項２記載のＴＦＴアレイ基板。
- 前記第２の絶縁膜が、遮光性の物質である金属酸化物または有機樹脂であることを特徴とする請求項２記載のＴＦＴアレイ基板。
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| Application Number | Priority Date | Filing Date | Title |
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2002116714A JP2002116714A (ja) | 2002-04-19 |
| JP4693219B2 true JP4693219B2 (ja) | 2011-06-01 |
Family
ID=18786936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000306209A Expired - Fee Related JP4693219B2 (ja) | 2000-10-05 | 2000-10-05 | 液晶表示装置のｔｆｔアレイ基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4693219B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2086014B1 (en) | 2008-02-01 | 2012-12-26 | Ricoh Company, Ltd. | Method for producing conductive oxide-deposited substrate and MIS laminated structure |
| JP5667424B2 (ja) * | 2010-12-06 | 2015-02-12 | 三菱電機株式会社 | 薄膜トランジスタ、アクティブマトリクス基板、およびそれらの製造方法 |
| KR102071008B1 (ko) | 2013-04-10 | 2020-01-30 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188967A (ja) * | 1985-02-15 | 1986-08-22 | Sharp Corp | 薄膜トランジスタ |
| JPS62286271A (ja) * | 1986-06-05 | 1987-12-12 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ基板の製造方法 |
-
2000
- 2000-10-05 JP JP2000306209A patent/JP4693219B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188967A (ja) * | 1985-02-15 | 1986-08-22 | Sharp Corp | 薄膜トランジスタ |
| JPS62286271A (ja) * | 1986-06-05 | 1987-12-12 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002116714A (ja) | 2002-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070112 |
|
| A711 | Notification of change in applicant |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100405 |
|
| RD03 | Notification of appointment of power of attorney |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
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