JP2000330137A - アクティブ素子アレイ基板の製造方法 - Google Patents
アクティブ素子アレイ基板の製造方法Info
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- JP2000330137A JP2000330137A JP2000074010A JP2000074010A JP2000330137A JP 2000330137 A JP2000330137 A JP 2000330137A JP 2000074010 A JP2000074010 A JP 2000074010A JP 2000074010 A JP2000074010 A JP 2000074010A JP 2000330137 A JP2000330137 A JP 2000330137A
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- array substrate
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 基板裏面に傷やダスト等が存在しても、表面
からの選択露光により感光性樹脂を感光させることで、
歩留まりのよいアクティブ素子アレイ基板を得る。 【解決手段】 液晶表示装置の表示パネルを構成するア
クティブ素子アレイ基板の製造方法において、感光性樹
脂を、基板の裏面からの裏面照射光による露光と、表面
から透明導電層の画素電極を接続すべき電極上ならびに
配線の近傍までの表面照射光の選択露光とにより感光さ
せる。
からの選択露光により感光性樹脂を感光させることで、
歩留まりのよいアクティブ素子アレイ基板を得る。 【解決手段】 液晶表示装置の表示パネルを構成するア
クティブ素子アレイ基板の製造方法において、感光性樹
脂を、基板の裏面からの裏面照射光による露光と、表面
から透明導電層の画素電極を接続すべき電極上ならびに
配線の近傍までの表面照射光の選択露光とにより感光さ
せる。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理などに用
いられる液晶表示装置の表示パネルを構成する駆動用の
アクティブ素子アレイ基板の製造方法に関する。
いられる液晶表示装置の表示パネルを構成する駆動用の
アクティブ素子アレイ基板の製造方法に関する。
【０００２】
【従来の技術】ＯＡ機器やテレビなどの情報機器に広く
用いられている液晶表示パネルは、液晶を駆動する薄膜
トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔ
ｏｒ；以下、ＴＦＴと略す）などのアクティブ素子が基
板上に複数配列されたアクティブ素子アレイ基板を用い
ることにより高品質の表示を実現している。
用いられている液晶表示パネルは、液晶を駆動する薄膜
トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔ
ｏｒ；以下、ＴＦＴと略す）などのアクティブ素子が基
板上に複数配列されたアクティブ素子アレイ基板を用い
ることにより高品質の表示を実現している。
【０００３】アクティブ素子アレイ基板を用いる液晶表
示パネルでは、明るい表示をするため、あるいは消費電
力を低減するために画素の開口率を大きくすることが重
要である。開口率を高めるためにはアレイ基板の最上層
に画素電極を配置するのが有効である。
示パネルでは、明るい表示をするため、あるいは消費電
力を低減するために画素の開口率を大きくすることが重
要である。開口率を高めるためにはアレイ基板の最上層
に画素電極を配置するのが有効である。
【０００４】図４および図５はそれぞれ従来のアクティ
ブ素子アレイ基板の製造方法を示す断面図および平面図
であり、図４は図５中の４−４における断面を示してい
る。
ブ素子アレイ基板の製造方法を示す断面図および平面図
であり、図４は図５中の４−４における断面を示してい
る。
【０００５】まず、ガラスからなる基板１上に走査電圧
を供給するための配線を兼ねたゲート電極２を形成後、
全面にゲート絶縁膜３を形成する。次に、ＴＦＴのチャ
ネルおよびソース・ドレインコンタクトとなる非晶質Ｓ
ｉ（以下ａ−Ｓｉと略す）の島４を形成する。さらにａ
−Ｓｉの島４のソースコンタクト部に接続するソース電
極とそのソース電極に信号電圧を供給するための配線を
兼ねたソース電極配線５ならびにａ−Ｓｉの島４のドレ
インコンタクト部に接続するドレイン電極６を形成す
る。次に全面にインジュウム錫酸化物（Ｉｎｄｉｕｍ
Ｔｉｎ Ｏｘｉｄｅ：以下、ＩＴＯと略す）からなる透
明導電層７を形成後、ネガ型の感光性樹脂８を塗布す
る。
を供給するための配線を兼ねたゲート電極２を形成後、
全面にゲート絶縁膜３を形成する。次に、ＴＦＴのチャ
ネルおよびソース・ドレインコンタクトとなる非晶質Ｓ
ｉ（以下ａ−Ｓｉと略す）の島４を形成する。さらにａ
−Ｓｉの島４のソースコンタクト部に接続するソース電
極とそのソース電極に信号電圧を供給するための配線を
兼ねたソース電極配線５ならびにａ−Ｓｉの島４のドレ
インコンタクト部に接続するドレイン電極６を形成す
る。次に全面にインジュウム錫酸化物（Ｉｎｄｉｕｍ
Ｔｉｎ Ｏｘｉｄｅ：以下、ＩＴＯと略す）からなる透
明導電層７を形成後、ネガ型の感光性樹脂８を塗布す
る。
【０００６】次に、基板１の裏面から裏面照射光１２に
より、ゲート電極２およびソース電極配線５ならびにド
レイン電極６をマスクとして感光性樹脂８を自己整合的
に露光する。さらに基板１の表面から、遮光層９を有す
るフォトマスク基板１０を用いた表面照射光１１の選択
露光によりドレイン電極６上の感光性樹脂８を露光する
（図４）。遮光層９のパターンは、ドレイン電極の部分
が開口するように構成されている。これにより、裏面露
光のみでは感光しないドレイン電極上の感光性樹脂を感
光させる。
より、ゲート電極２およびソース電極配線５ならびにド
レイン電極６をマスクとして感光性樹脂８を自己整合的
に露光する。さらに基板１の表面から、遮光層９を有す
るフォトマスク基板１０を用いた表面照射光１１の選択
露光によりドレイン電極６上の感光性樹脂８を露光する
（図４）。遮光層９のパターンは、ドレイン電極の部分
が開口するように構成されている。これにより、裏面露
光のみでは感光しないドレイン電極上の感光性樹脂を感
光させる。
【０００７】次に現像により感光性樹脂８の感光部以外
を除去して感光性樹脂８の感光部による画素電極用マス
クを得る。すなわち表面からも裏面からも全く感光しな
い領域の感光性樹脂８は現像により除去される。これを
エッチングマスクとして透明導電層７をエッチングして
画素電極７ａを形成する。このようにして形成した画素
電極は、ゲート電極２およびソース電極配線５のエッジ
まで延伸しドレイン電極６と接続されている。最後に、
感光性樹脂８の感光部を除去して、アクティブ素子アレ
イ基板が完成する（図５）。
を除去して感光性樹脂８の感光部による画素電極用マス
クを得る。すなわち表面からも裏面からも全く感光しな
い領域の感光性樹脂８は現像により除去される。これを
エッチングマスクとして透明導電層７をエッチングして
画素電極７ａを形成する。このようにして形成した画素
電極は、ゲート電極２およびソース電極配線５のエッジ
まで延伸しドレイン電極６と接続されている。最後に、
感光性樹脂８の感光部を除去して、アクティブ素子アレ
イ基板が完成する（図５）。
【０００８】以上のように、裏面照射光１２を用い配線
をマスクとした自己整合とドレイン電極６上への表面照
射光１１の選択露光により感光性樹脂８の感光部を形成
することにより、画素電極７ａを、ゲート電極２および
ソース電極配線５のエッジまで延伸し面積を大きくでき
るとともに、ゲート電極２およびソース電極配線５との
短絡を防止できる。このように基板の最上層に画素電極
を形成することによって、開口率の大きなアクティブ素
子アレイ基板を得ることが可能となる。
をマスクとした自己整合とドレイン電極６上への表面照
射光１１の選択露光により感光性樹脂８の感光部を形成
することにより、画素電極７ａを、ゲート電極２および
ソース電極配線５のエッジまで延伸し面積を大きくでき
るとともに、ゲート電極２およびソース電極配線５との
短絡を防止できる。このように基板の最上層に画素電極
を形成することによって、開口率の大きなアクティブ素
子アレイ基板を得ることが可能となる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のアクティブ素子アレイ基板の製造方法で
は、基板裏のの傷やダスト等により歩留まり低下をもた
らすという問題点を有していた。
ような従来のアクティブ素子アレイ基板の製造方法で
は、基板裏のの傷やダスト等により歩留まり低下をもた
らすという問題点を有していた。
【００１０】この基板裏面の傷やダスト等の影響につい
て、以下に図６および図７を用いて説明する。
て、以下に図６および図７を用いて説明する。
【００１１】図６および図７は、それぞれ従来のアクテ
ィブ素子アレイ基板の製造方法での基板裏面のダストの
影響について示した断面図および平面図であり、図６は
図７中の６−６における断面を示している。図６および
図７に示すように裏面照射光１２による感光性樹脂8の
露光時に基板1の裏面に付着していたダスト１３によっ
て表面からも裏面からも全く感光しない部分ができダス
ト１３に対応したレジストが残り、画素電極７ａに欠陥
部７ｂが生ずる。その他の構成は図４および図５に示し
た従来の技術と同じであり、同一構成部分には同一番号
を付してある。
ィブ素子アレイ基板の製造方法での基板裏面のダストの
影響について示した断面図および平面図であり、図６は
図７中の６−６における断面を示している。図６および
図７に示すように裏面照射光１２による感光性樹脂8の
露光時に基板1の裏面に付着していたダスト１３によっ
て表面からも裏面からも全く感光しない部分ができダス
ト１３に対応したレジストが残り、画素電極７ａに欠陥
部７ｂが生ずる。その他の構成は図４および図５に示し
た従来の技術と同じであり、同一構成部分には同一番号
を付してある。
【００１２】基板１の裏面にダスト１３を有する場合、
裏面露光では、配線のほかにダスト１３をマスクとして
裏面照射光１２により感光性樹脂８の露光が行われるこ
ととなる（図６）。
裏面露光では、配線のほかにダスト１３をマスクとして
裏面照射光１２により感光性樹脂８の露光が行われるこ
ととなる（図６）。
【００１３】これによって、感光性樹脂８の感光部をマ
スクとして透明導電層７をエッチングすると、ダスト１
３に対応する画素電極７ａがエッチングされ欠陥部７ｂ
が生じることとなる（図７）。
スクとして透明導電層７をエッチングすると、ダスト１
３に対応する画素電極７ａがエッチングされ欠陥部７ｂ
が生じることとなる（図７）。
【００１４】基板裏面は、搬送等の支持のため傷やダス
トまたはよごれが生じやすく、傷やよごれの場合であっ
ても、感光性樹脂８への露光量が不足し欠陥部７ｂの発
生要因となる。この欠陥部７ｂは画素内に液晶の非駆動
部をもたらすので、アクティブ素子アレイ基板の歩留ま
り低下をもたらす。
トまたはよごれが生じやすく、傷やよごれの場合であっ
ても、感光性樹脂８への露光量が不足し欠陥部７ｂの発
生要因となる。この欠陥部７ｂは画素内に液晶の非駆動
部をもたらすので、アクティブ素子アレイ基板の歩留ま
り低下をもたらす。
【００１５】本発明は上記課題に鑑み、基板裏面の傷や
ダスト等による歩留まり低下を無くし、もって歩留まり
良く開口率の大きなアクティブ素子アレイ基板を得るこ
とを目的とする。
ダスト等による歩留まり低下を無くし、もって歩留まり
良く開口率の大きなアクティブ素子アレイ基板を得るこ
とを目的とする。
【００１６】
【課題を解決するための手段】本発明のアクティブ素子
アレイ基板の製造方法は、液晶を駆動するための複数の
画素電極と、画素電極に接続電極を介して接続された複
数のアクティブ素子とがマトリックス状に配列されたア
クティブ素子アレイ基板の製造方法において、透明基板
の表面にアクティブ素子ならびにアクティブ素子へ接続
する配線を複数配列させて形成する工程と、透明基板の
表面全面に透明導電層を形成する工程と、透明導電層上
全面にネガ型の感光性樹脂層を形成する工程と、透明基
板の裏面から露光して、配線と接続電極をマスクとして
自己整合的に感光性樹脂層を感光させる工程と、透明基
板の表面から露光して、感光性樹脂層のうちアクティブ
素子との接続電極部を含む画素電極のほぼ全領域に対応
する部分を選択的に感光させる工程と、現像により感光
した感光性樹脂層からなるマスクを形成する工程と、こ
のマスクを用いて透明導電層を加工し画素電極を形成す
る工程と、を有することを特徴とする。
アレイ基板の製造方法は、液晶を駆動するための複数の
画素電極と、画素電極に接続電極を介して接続された複
数のアクティブ素子とがマトリックス状に配列されたア
クティブ素子アレイ基板の製造方法において、透明基板
の表面にアクティブ素子ならびにアクティブ素子へ接続
する配線を複数配列させて形成する工程と、透明基板の
表面全面に透明導電層を形成する工程と、透明導電層上
全面にネガ型の感光性樹脂層を形成する工程と、透明基
板の裏面から露光して、配線と接続電極をマスクとして
自己整合的に感光性樹脂層を感光させる工程と、透明基
板の表面から露光して、感光性樹脂層のうちアクティブ
素子との接続電極部を含む画素電極のほぼ全領域に対応
する部分を選択的に感光させる工程と、現像により感光
した感光性樹脂層からなるマスクを形成する工程と、こ
のマスクを用いて透明導電層を加工し画素電極を形成す
る工程と、を有することを特徴とする。
【００１７】本発明によれば、裏面からの露光時に基板
裏面に傷やダスト等が存在して露光できない部分があっ
ても、少なくとも表面からは露光することができる。し
たがって表面からの選択露光により感光性樹脂を十分に
感光させることができるので基板裏面の傷やダスト等に
起因する画素電極の欠陥の発生を防止でき、もって歩留
まりのよいアクティブ素子アレイ基板の製造方法が得ら
れる。また、アクティブ素子を形成する工程では、その
アクティブ素子としてＴＦＴを用いることにより液晶表
示装置におけるクロストーク等の少ない良好な画質が得
られる。
裏面に傷やダスト等が存在して露光できない部分があっ
ても、少なくとも表面からは露光することができる。し
たがって表面からの選択露光により感光性樹脂を十分に
感光させることができるので基板裏面の傷やダスト等に
起因する画素電極の欠陥の発生を防止でき、もって歩留
まりのよいアクティブ素子アレイ基板の製造方法が得ら
れる。また、アクティブ素子を形成する工程では、その
アクティブ素子としてＴＦＴを用いることにより液晶表
示装置におけるクロストーク等の少ない良好な画質が得
られる。
【００１８】また、透明導電層を形成する工程では、そ
の透明導電層としてＩＴＯを用いることにより、安定し
た光学ならびに電気特性を有し加工精度の優れた画素電
極が得られる。
の透明導電層としてＩＴＯを用いることにより、安定し
た光学ならびに電気特性を有し加工精度の優れた画素電
極が得られる。
【００１９】
【発明の実施の形態】以下、本発明の実施形態につい
て、図１，図２（ａ）から図２（ｄ）、および図３
（ａ）、図３（ｂ）を用いて説明する。
て、図１，図２（ａ）から図２（ｄ）、および図３
（ａ）、図３（ｂ）を用いて説明する。
【００２０】図１は、本発明の実施形態におけるアクテ
ィブ素子アレイ基板の製造方法の途中工程を説明する構
造断面図である。また図２（ａ）から図２（ｄ）はアク
ティブ素子アレイ基板の製造方法における各工程での断
面構造、図３（ａ）、図３（ｂ）は工程途中での部分透
視平面構造を示している。なお、図１および図２（ａ）
から図２（ｄ）は、図３（ｂ）の１−１における断面を
示している。
ィブ素子アレイ基板の製造方法の途中工程を説明する構
造断面図である。また図２（ａ）から図２（ｄ）はアク
ティブ素子アレイ基板の製造方法における各工程での断
面構造、図３（ａ）、図３（ｂ）は工程途中での部分透
視平面構造を示している。なお、図１および図２（ａ）
から図２（ｄ）は、図３（ｂ）の１−１における断面を
示している。
【００２１】図１から図３（ｂ）において、２０，２１
および２２はそれぞれ、ＴＦＴのチャネル層、コンタク
ト層および絶縁性の保護膜であり、２２ａは透明導電層
７をドレイン電極６と接続するために保護膜２２に開口
したコンタクトホールである。その他の構成は従来例と
して図４，図５に示したアクティブ素子アレイ基板と同
じであるため、同一構成部分には同一番号を付して詳細
な説明を省略する。
および２２はそれぞれ、ＴＦＴのチャネル層、コンタク
ト層および絶縁性の保護膜であり、２２ａは透明導電層
７をドレイン電極６と接続するために保護膜２２に開口
したコンタクトホールである。その他の構成は従来例と
して図４，図５に示したアクティブ素子アレイ基板と同
じであるため、同一構成部分には同一番号を付して詳細
な説明を省略する。
【００２２】まず、ガラスなどからなる透明な基板１上
に、厚さ３５０ｎｍのＡｌＺｒ合金（Ｚｒ：約３ｗｔ
％、または１ａｔ％）を成膜後ゲートパターンにエッチ
ング加工しゲート配線を兼ねたゲート電極２を形成す
る。次に、プラズマ化学気相蒸着法ｐｌａｓｍａ ａｓ
ｓｉｓｔｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ （以下、ｐ−ＣＶＤ法と略す）により
ゲート絶縁膜３となるＳＩＮｘと、チャネル層２０とな
るａ−Ｓｉと、コンタクト層２１となる低抵抗ａ−Ｓｉ
との三層を成膜後、ａ−Ｓｉと低抵抗ａ−Ｓｉとを島状
にエッチング加工する。次に、厚さを２００ｎｍとした
Ｔｉを成膜後ソース電極配線５ならびにドレイン電極６
の形状にエッチング加工するとともにソース電極配線５
とドレイン電極６との間の低抵抗ａ−Ｓｉを除去する。
ソース電極配線５とドレイン電極６の下に残された低抵
抗ａ−Ｓｉはコンタクト抵抗を下げるためのコンタクト
層２１となる。次に全面にｐ−ＣＶＤ法によりＳｉＮｘ
を成膜して保護膜２２を形成する。
に、厚さ３５０ｎｍのＡｌＺｒ合金（Ｚｒ：約３ｗｔ
％、または１ａｔ％）を成膜後ゲートパターンにエッチ
ング加工しゲート配線を兼ねたゲート電極２を形成す
る。次に、プラズマ化学気相蒸着法ｐｌａｓｍａ ａｓ
ｓｉｓｔｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ （以下、ｐ−ＣＶＤ法と略す）により
ゲート絶縁膜３となるＳＩＮｘと、チャネル層２０とな
るａ−Ｓｉと、コンタクト層２１となる低抵抗ａ−Ｓｉ
との三層を成膜後、ａ−Ｓｉと低抵抗ａ−Ｓｉとを島状
にエッチング加工する。次に、厚さを２００ｎｍとした
Ｔｉを成膜後ソース電極配線５ならびにドレイン電極６
の形状にエッチング加工するとともにソース電極配線５
とドレイン電極６との間の低抵抗ａ−Ｓｉを除去する。
ソース電極配線５とドレイン電極６の下に残された低抵
抗ａ−Ｓｉはコンタクト抵抗を下げるためのコンタクト
層２１となる。次に全面にｐ−ＣＶＤ法によりＳｉＮｘ
を成膜して保護膜２２を形成する。
【００２３】次にドレイン電極６上の保護膜２２の一部
を除去しコンタクトホール２２ａを形成する。次に、全
面に厚さ１００ｎｍのＩＴＯからなる透明導電層７を成
膜後、ネガ型の感光性樹脂８を塗布、硬化する。以上の
工程を終えたアレイ基板の断面図が図２（ａ）である。
次に、塗布された感光性樹脂８に対し基板１の裏面から
の裏面照射光１２による露光と、表面からの遮光層９を
有するフォトマスク基板１０を用いた表面照射光１１に
よる露光とにより感光性樹脂８の露光領域８ａを形成す
る（図１、図２（ｂ））。ここで、裏面照射光１２によ
る露光は、ゲート電極２、ソース電極配線５ならびにド
レイン電極６をマスクとした自己整合となる。また、表
面照射光１１による露光は、ドレイン電極６上のコンタ
クトホール２２ａを露光するとともに、ゲート電極２な
らびにソース電極配線５のエッジ近傍にアライメント精
度（２μm）まで延伸した開口部１０ａを有するフォト
マスク基板１０を用いた露光を行う（図３（ａ））。
を除去しコンタクトホール２２ａを形成する。次に、全
面に厚さ１００ｎｍのＩＴＯからなる透明導電層７を成
膜後、ネガ型の感光性樹脂８を塗布、硬化する。以上の
工程を終えたアレイ基板の断面図が図２（ａ）である。
次に、塗布された感光性樹脂８に対し基板１の裏面から
の裏面照射光１２による露光と、表面からの遮光層９を
有するフォトマスク基板１０を用いた表面照射光１１に
よる露光とにより感光性樹脂８の露光領域８ａを形成す
る（図１、図２（ｂ））。ここで、裏面照射光１２によ
る露光は、ゲート電極２、ソース電極配線５ならびにド
レイン電極６をマスクとした自己整合となる。また、表
面照射光１１による露光は、ドレイン電極６上のコンタ
クトホール２２ａを露光するとともに、ゲート電極２な
らびにソース電極配線５のエッジ近傍にアライメント精
度（２μm）まで延伸した開口部１０ａを有するフォト
マスク基板１０を用いた露光を行う（図３（ａ））。
【００２４】次に、現像により感光性樹脂８の露光領域
８ａのパターンを形成する（図２（ｃ））。すなわち全
く感光しない領域の感光性樹脂８は現像により除去さ
れ、片面または両面から感光したその他の感光性樹脂８
は残り、エッチングマスクとなる。このようにして形成
された露光領域８ａをエッチングマスクとして透明導電
膜７をエッチングすることにより画素電極７ａを形成す
る。最後に感光性樹脂８の露光領域８ａを除去してアク
ティブ素子アレイ基板が得られる（図２（ｄ），図３
（ｂ））。
８ａのパターンを形成する（図２（ｃ））。すなわち全
く感光しない領域の感光性樹脂８は現像により除去さ
れ、片面または両面から感光したその他の感光性樹脂８
は残り、エッチングマスクとなる。このようにして形成
された露光領域８ａをエッチングマスクとして透明導電
膜７をエッチングすることにより画素電極７ａを形成す
る。最後に感光性樹脂８の露光領域８ａを除去してアク
ティブ素子アレイ基板が得られる（図２（ｄ），図３
（ｂ））。
【００２５】ここで、保護膜２２は、画素電極７ａをゲ
ート電極２およびソース電極配線５から電気的に分離す
るので、開口率の大きいアレイ基板を歩留まりよく製造
するのに有効である。ここでは保護膜２２として、無機
材料であるＳｉＮｘを用いたが、これに代えて有機材料
を用いることもできる。その場合は、誘電率が低いこと
と、膜厚を大きくできることから、画素電極７ａをゲー
ト電極およびソース電極配線からより確実に分離するこ
とができるので、クロストークが改善される。
ート電極２およびソース電極配線５から電気的に分離す
るので、開口率の大きいアレイ基板を歩留まりよく製造
するのに有効である。ここでは保護膜２２として、無機
材料であるＳｉＮｘを用いたが、これに代えて有機材料
を用いることもできる。その場合は、誘電率が低いこと
と、膜厚を大きくできることから、画素電極７ａをゲー
ト電極およびソース電極配線からより確実に分離するこ
とができるので、クロストークが改善される。
【００２６】なお、従来は、表面照射光による露光は、
図４に示すようにドレイン電極６の上のみ開口した遮光
層９のパターンを有するフォトマスク基板を用いて行わ
れていた。すなわち従来は表面からの露光領域が狭く遮
光領域が広いため、フォトマスク基板の遮光領域に対応
する基板裏面に傷やダスト等の存在確率が高く、傷やダ
スト等の部分は露光を受けることができないので現像に
より除去されていた。これに対し本発明では、画素電極
となる部分のほぼ全領域に露光するのが特徴である。た
だし、ゲート電極配線およびソース電極配線の端部近傍
の部分Ｄ（図１）ではアラインメント精度に相当する幅
だけ表面からの露光をしない領域を設ける。これは、各
製造工程におけるアラインメントのずれにより各電極配
線２，５と画素電極７ａが重なって好ましくない寄生容
量が発生することを防ぐためである。
図４に示すようにドレイン電極６の上のみ開口した遮光
層９のパターンを有するフォトマスク基板を用いて行わ
れていた。すなわち従来は表面からの露光領域が狭く遮
光領域が広いため、フォトマスク基板の遮光領域に対応
する基板裏面に傷やダスト等の存在確率が高く、傷やダ
スト等の部分は露光を受けることができないので現像に
より除去されていた。これに対し本発明では、画素電極
となる部分のほぼ全領域に露光するのが特徴である。た
だし、ゲート電極配線およびソース電極配線の端部近傍
の部分Ｄ（図１）ではアラインメント精度に相当する幅
だけ表面からの露光をしない領域を設ける。これは、各
製造工程におけるアラインメントのずれにより各電極配
線２，５と画素電極７ａが重なって好ましくない寄生容
量が発生することを防ぐためである。
【００２７】本実施形態によれば、感光性樹脂８の露光
時において、基板裏面に傷やダスト等が存在して感光性
樹脂に裏面からの露光が不足する部分が残っても、広い
開口部１０ａを有するフォトマスクを用いて表面から露
光することにより、少なくとも表面からは露光すること
ができる。そのため基板裏面に傷やダストなどが存在す
る箇所のレジストが現像時に除去されることがないので
画素電極７ａに欠陥が生じることを防止するという作用
を有する。
時において、基板裏面に傷やダスト等が存在して感光性
樹脂に裏面からの露光が不足する部分が残っても、広い
開口部１０ａを有するフォトマスクを用いて表面から露
光することにより、少なくとも表面からは露光すること
ができる。そのため基板裏面に傷やダストなどが存在す
る箇所のレジストが現像時に除去されることがないので
画素電極７ａに欠陥が生じることを防止するという作用
を有する。
【００２８】なお、以上の説明では、ゲート電極２をＡ
ｌＺｒ合金からなるものとしソース電極配線５ならびに
ドレイン電極６をＴｉからなるものとしたが、ゲート電
極２およびソース電極配線５およびドレイン電極６は裏
面照射光を遮光し、ＴＦＴアレイの電極および配線とな
るものであればよく、Ｃｒ，Ｔａ等の高融点金属やＴｉ
／Ａｌ／Ｔｉ等の多層金属構造としてもよい。また、裏
面照射光１２による露光と表面照射光１１による露光の
順序は任意である。さらに、アクティブ素子をＴＦＴか
らなるものとしたが、ＭＩＭ等の非線形２端子素子とし
てもよいことは明らかである。
ｌＺｒ合金からなるものとしソース電極配線５ならびに
ドレイン電極６をＴｉからなるものとしたが、ゲート電
極２およびソース電極配線５およびドレイン電極６は裏
面照射光を遮光し、ＴＦＴアレイの電極および配線とな
るものであればよく、Ｃｒ，Ｔａ等の高融点金属やＴｉ
／Ａｌ／Ｔｉ等の多層金属構造としてもよい。また、裏
面照射光１２による露光と表面照射光１１による露光の
順序は任意である。さらに、アクティブ素子をＴＦＴか
らなるものとしたが、ＭＩＭ等の非線形２端子素子とし
てもよいことは明らかである。
【００２９】
【発明の効果】以上説明したように本発明によれば、感
光性樹脂８の露光時において、基板裏面に傷やダスト等
が存在しても裏面からの裏面照射光１２による露光に加
えて、表面からの選択露光により、画素電極を接続すべ
きドレイン電極上ならびに配線の近傍までの画素電極領
域にある感光性樹脂を感光させるので、画素電極７ａへ
の欠陥発生が防止できる。もって、歩留まりのよい開口
率の大きなアクティブ素子アレイ基板の製造方法が得ら
れるという有利な効果がもたらされる。
光性樹脂８の露光時において、基板裏面に傷やダスト等
が存在しても裏面からの裏面照射光１２による露光に加
えて、表面からの選択露光により、画素電極を接続すべ
きドレイン電極上ならびに配線の近傍までの画素電極領
域にある感光性樹脂を感光させるので、画素電極７ａへ
の欠陥発生が防止できる。もって、歩留まりのよい開口
率の大きなアクティブ素子アレイ基板の製造方法が得ら
れるという有利な効果がもたらされる。
【図１】本発明の実施の形態におけるアクティブ素子ア
レイ基板の製造方法の途中工程を示した構造断面図
レイ基板の製造方法の途中工程を示した構造断面図
【図２】（ａ）本発明の実施の形態におけるアクティブ
素子アレイ基板の製造方法の第１の工程を示した構造断
面図 （ｂ）本発明の実施の形態におけるアクティブ素子アレ
イ基板の製造方法の第２の工程を示した構造断面図 （ｃ）本発明の実施の形態におけるアクティブ素子アレ
イ基板の製造方法の第３の工程を示した構造断面図 （ｄ）本発明の実施の形態におけるアクティブ素子アレ
イ基板の製造方法の第４の工程を示した構造断面図
素子アレイ基板の製造方法の第１の工程を示した構造断
面図 （ｂ）本発明の実施の形態におけるアクティブ素子アレ
イ基板の製造方法の第２の工程を示した構造断面図 （ｃ）本発明の実施の形態におけるアクティブ素子アレ
イ基板の製造方法の第３の工程を示した構造断面図 （ｄ）本発明の実施の形態におけるアクティブ素子アレ
イ基板の製造方法の第４の工程を示した構造断面図
【図３】（ａ）本発明の実施の形態におけるアクティブ
素子アレイ基板の製造方法の第１の工程を示した部分透
視平面図 （ｂ）本発明の実施の形態におけるアクティブ素子アレ
イ基板の製造方法の第２の工程を示した部分透視平面図
素子アレイ基板の製造方法の第１の工程を示した部分透
視平面図 （ｂ）本発明の実施の形態におけるアクティブ素子アレ
イ基板の製造方法の第２の工程を示した部分透視平面図
【図４】従来のアクティブ素子アレイ基板の製造方法を
示す構造断面図
示す構造断面図
【図５】従来のアクティブ素子アレイ基板の製造方法を
示す部分透視平面図
示す部分透視平面図
【図６】従来のアクティブ素子アレイ基板の製造方法に
おける課題を示す構造断面図
おける課題を示す構造断面図
【図７】従来のアクティブ素子アレイ基板の製造方法に
おける課題を示す部分透視平面図
おける課題を示す部分透視平面図
１ 基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ a−Ｓｉの島 ５ ソース電極配線 ６ ドレイン電極 ７ 透明導電層７ａ 画素電極７ｂ 欠陥部 ８ 感光性樹脂 ９ 遮光層 １０ フォトマスク基板 １１ 表面照射光 １２ 裏面照射光 １３ ダスト ２０ チャネル層 ２１ コンタクト層 ２２ 保護膜 ２２ａ コンタクトホール
Claims (9)
- 【請求項１】 液晶を駆動するための複数の画素電極
と、前記画素電極に接続電極を介して接続された複数の
アクティブ素子とがマトリックス状に配列されたアクテ
ィブ素子アレイ基板の製造方法において、透明基板の表
面に前記アクティブ素子ならびに前記アクティブ素子へ
接続する配線を複数配列させて形成する工程と、前記透
明基板の表面全面に透明導電層を形成する工程と、前記
透明導電層上全面にネガ型の感光性樹脂層を形成する工
程と、前記透明基板の裏面から露光して、前記配線と前
記接続電極をマスクとして自己整合的に前記感光性樹脂
層を感光させる工程と、前記透明基板の表面から露光し
て前記感光性樹脂層のうち、前記アクティブ素子との接
続電極部を含む画素電極の実質的に全領域に対応する部
分を選択的に感光させる工程と、現像により前記感光し
た感光性樹脂層からなるマスクを形成する工程と、前記
マスクを用いて前記透明導電層を加工し前記画素電極を
形成する工程とを有することを特徴とするアクティブ素
子アレイ基板の製造方法。 - 【請求項２】 前記アクティブ素子ならびに前記配線が
形成された前記透明基板の表面全面に絶縁膜を形成する
工程と、前記接続電極の部分において前記絶縁膜にコン
タクトホールを形成する工程をさらに含む請求項１に記
載のアクティブ素子アレイ基板の製造方法。 - 【請求項３】 前記透明基板の表面から露光して前記感
光性樹脂層を選択的に感光させる工程において、前記配
線のすぐ外側の、合わせ精度に相当する所定の幅におい
ては感光性樹脂層を感光させないようにしたことを特徴
とする請求項１あるいは２に記載のアクティブ素子アレ
イ基板の製造方法。 - 【請求項4】 前記アクティブ素子が、薄膜トランジス
タであり、前記接続電極がドレイン電極であることを特
徴とする請求項１あるいは２に記載のアクティブ素子ア
レイ基板の製造方法。 - 【請求項５】 前記アクティブ素子が、薄膜トランジス
タであり、前記接続電極がドレイン電極であることを特
徴とする請求項３に記載のアクティブ素子アレイ基板の
製造方法。 - 【請求項６】 前記透明導電層が、インジュウム錫酸化
物であることを特徴とする請求項１あるいは２に記載の
アクティブ素子アレイ基板の製造方法。 - 【請求項７】 前記透明導電層が、インジュウム錫酸化
物であることを特徴とする請求項３に記載のアクティブ
素子アレイ基板の製造方法。 - 【請求項８】 前記絶縁膜が無機材料よりなることを特
徴とする請求項２に記載のアクティブ素子アレイ基板の
製造方法。 - 【請求項９】 前記絶縁膜が有機材料よりなることを特
徴とする請求項２に記載のアクティブ素子アレイ基板の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000074010A JP2000330137A (ja) | 1999-03-16 | 2000-03-16 | アクティブ素子アレイ基板の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7016999 | 1999-03-16 | ||
| JP11-70169 | 1999-03-16 | ||
| JP2000074010A JP2000330137A (ja) | 1999-03-16 | 2000-03-16 | アクティブ素子アレイ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000330137A true JP2000330137A (ja) | 2000-11-30 |
Family
ID=26411334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000074010A Pending JP2000330137A (ja) | 1999-03-16 | 2000-03-16 | アクティブ素子アレイ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000330137A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007279687A (ja) * | 2006-04-07 | 2007-10-25 | Au Optronics Corp | 液晶ディスプレー下基板の製造方法 |
-
2000
- 2000-03-16 JP JP2000074010A patent/JP2000330137A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007279687A (ja) * | 2006-04-07 | 2007-10-25 | Au Optronics Corp | 液晶ディスプレー下基板の製造方法 |
| JP2011048400A (ja) * | 2006-04-07 | 2011-03-10 | Au Optronics Corp | 液晶ディスプレー下基板の製造方法 |
| JP4673327B2 (ja) * | 2006-04-07 | 2011-04-20 | 友達光電股▲ふん▼有限公司 | 液晶ディスプレー下基板の製造方法 |
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