JPH1124101A - アクティブ素子アレイ基板およびその製造方法 - Google Patents
アクティブ素子アレイ基板およびその製造方法Info
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- JPH1124101A JPH1124101A JP17506297A JP17506297A JPH1124101A JP H1124101 A JPH1124101 A JP H1124101A JP 17506297 A JP17506297 A JP 17506297A JP 17506297 A JP17506297 A JP 17506297A JP H1124101 A JPH1124101 A JP H1124101A
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Abstract
(57)【要約】
【課題】 生産タクトを変えることなく、厚い層間絶縁
膜を用いても実装端子間でのショートを防止することが
できるアクティブ素子アレイ基板およびその製造方法を
提供する。 【解決手段】 層間絶縁膜７が厚く形成されている場合
であっても、その層間絶縁膜端部７ｂであって隣り合う
実装端子６ａの間に設けた凸部７ｃにおける後工程での
レジスト残渣を無くす。
膜を用いても実装端子間でのショートを防止することが
できるアクティブ素子アレイ基板およびその製造方法を
提供する。 【解決手段】 層間絶縁膜７が厚く形成されている場合
であっても、その層間絶縁膜端部７ｂであって隣り合う
実装端子６ａの間に設けた凸部７ｃにおける後工程での
レジスト残渣を無くす。
Description
【０００１】
【発明の属する技術分野】本発明は、情報機器などに用
いられる液晶表示装置の表示パネルを構成するアクティ
ブ素子アレイ基板およびその製造方法に関するものであ
る。
いられる液晶表示装置の表示パネルを構成するアクティ
ブ素子アレイ基板およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】従来から、ＯＡ機器やテレビなどの情報
機器にその画像表示装置として液晶表示装置が広く用い
られており、その液晶表示装置の表示画面を備えた液晶
表示パネルは、その内部に挟持された液晶を駆動する薄
膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ ＴｒａｎＳｉｓ
ｔｏｒ；以下、ＴＦＴと略す）などのアクティブ素子が
基板上に複数配列されたアクティブ素子アレイ基板を有
している。
機器にその画像表示装置として液晶表示装置が広く用い
られており、その液晶表示装置の表示画面を備えた液晶
表示パネルは、その内部に挟持された液晶を駆動する薄
膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ ＴｒａｎＳｉｓ
ｔｏｒ；以下、ＴＦＴと略す）などのアクティブ素子が
基板上に複数配列されたアクティブ素子アレイ基板を有
している。
【０００３】このような表示パネルの表示画面における
開口率を高めるため基板上の最上層に画素電極を形成し
たアクティブ素子アレイ基板およびその製造方法として
は、シンジョウ他著，短縮工程法により作製した高開口
率１１．３インチＳＶＧＡＴＦＴ−ＬＣＤ，１９９６年
アクティブマトリックス液晶表示装置国際学会（ＡＭ−
ＬＣＤ ９６）予稿集，第２０１頁〜第２０４頁（Ｍ．
Ｓｉｎｊｏｕ ｅｔａｌ．，Ａ Ｈｉｇｈ Ａｐｅｒｔ
ｕｒｅ Ｒａｔｉｏ １１．３ ｉｎｃｈ−ｄｉａｇｏ
ｎａｌ ＳＶＧＡ ＴＦＴ−ＬＣＤｓ Ｆａｂｒｉｃａ
ｔｅｄ ｂｙ Ｒｅｄｕｃｅｄ Ｐｒｏｃｅｓｓ Ｍｅ
ｔｈｏｄ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ １９９６ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｗｏｒｋｓｈｏｐ ｏｎ Ａｃｔｉｖｅ−Ｍａｔｒｉ
ｘ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙｓ
（ＡＭ−ＬＣＤ ９６），ｐｐ．２０１〜ｐｐ．２０
４）に記載されたものが知られている。
開口率を高めるため基板上の最上層に画素電極を形成し
たアクティブ素子アレイ基板およびその製造方法として
は、シンジョウ他著，短縮工程法により作製した高開口
率１１．３インチＳＶＧＡＴＦＴ−ＬＣＤ，１９９６年
アクティブマトリックス液晶表示装置国際学会（ＡＭ−
ＬＣＤ ９６）予稿集，第２０１頁〜第２０４頁（Ｍ．
Ｓｉｎｊｏｕ ｅｔａｌ．，Ａ Ｈｉｇｈ Ａｐｅｒｔ
ｕｒｅ Ｒａｔｉｏ １１．３ ｉｎｃｈ−ｄｉａｇｏ
ｎａｌ ＳＶＧＡ ＴＦＴ−ＬＣＤｓ Ｆａｂｒｉｃａ
ｔｅｄ ｂｙ Ｒｅｄｕｃｅｄ Ｐｒｏｃｅｓｓ Ｍｅ
ｔｈｏｄ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ １９９６ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｗｏｒｋｓｈｏｐ ｏｎ Ａｃｔｉｖｅ−Ｍａｔｒｉ
ｘ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙｓ
（ＡＭ−ＬＣＤ ９６），ｐｐ．２０１〜ｐｐ．２０
４）に記載されたものが知られている。
【０００４】図５は従来のアクティブ素子アレイ基板お
よびその製造方法を示す断面図である。図５において、
１はガラスからなる基板、２および３はＴＦＴ４のソー
ス電極およびドレイン電極、５はＴＦＴ４のゲート電極
配線、６はソース電極２に接続されるソース配線、７は
層間絶縁膜、７ａはドレイン電極３と画素電極８とを接
続するため層間絶縁膜７に形成されたコンタクトホール
である。
よびその製造方法を示す断面図である。図５において、
１はガラスからなる基板、２および３はＴＦＴ４のソー
ス電極およびドレイン電極、５はＴＦＴ４のゲート電極
配線、６はソース電極２に接続されるソース配線、７は
層間絶縁膜、７ａはドレイン電極３と画素電極８とを接
続するため層間絶縁膜７に形成されたコンタクトホール
である。
【０００５】まず、ガラスからなる基板１上に、インジ
ュウム錫酸化物（Ｉｎｄｉｕｍ Ｔｈｉｎ Ｏｘｉｄ
ｅ；以下、ＩＴＯと略す）からなるソース電極２ならび
にドレイン電極３を形成する。次に、ａ−Ｓｉならびに
ＳｉＮをそれぞれチャネル層およびゲート絶縁膜とし、
ソース電極２とドレイン電極３およびゲート電極配線５
を有するＴＦＴ４、ならびにソース電極２上にソース配
線６を形成する。さらに、全面に感光性でありかつ低誘
電率（比誘電率＝３．５）の層間膜をスピン塗布し、露
光現像により形成したコンタクトホール７ａを有する厚
さ１．５μｍの層間絶縁膜７を形成する。次に、全面に
再度ＩＴＯを成膜後、フォト・エッチング工程により画
素電極８を形成する。ここで、画素電極８は、コンタク
トホール７ａを介してドレイン電極３と接続され、かつ
ゲート電極配線５上ならびにソース配線６上に一部重ね
て層間絶縁膜７上に形成される。
ュウム錫酸化物（Ｉｎｄｉｕｍ Ｔｈｉｎ Ｏｘｉｄ
ｅ；以下、ＩＴＯと略す）からなるソース電極２ならび
にドレイン電極３を形成する。次に、ａ−Ｓｉならびに
ＳｉＮをそれぞれチャネル層およびゲート絶縁膜とし、
ソース電極２とドレイン電極３およびゲート電極配線５
を有するＴＦＴ４、ならびにソース電極２上にソース配
線６を形成する。さらに、全面に感光性でありかつ低誘
電率（比誘電率＝３．５）の層間膜をスピン塗布し、露
光現像により形成したコンタクトホール７ａを有する厚
さ１．５μｍの層間絶縁膜７を形成する。次に、全面に
再度ＩＴＯを成膜後、フォト・エッチング工程により画
素電極８を形成する。ここで、画素電極８は、コンタク
トホール７ａを介してドレイン電極３と接続され、かつ
ゲート電極配線５上ならびにソース配線６上に一部重ね
て層間絶縁膜７上に形成される。
【０００６】以上のように、層間絶縁膜７により、最上
層の画素電極８をゲート電極配線５上ならびにソース配
線６上にまで拡張して形成でき、画素電極８の面積を大
きくできる。また、層間絶縁膜７をスピン塗布で厚く形
成することにより、画素電極８とゲート電極配線５なら
びにソース配線６との間の寄生容量が低減される。よっ
て、クロストークの発生を抑制した開口率の大きな液晶
表示装置を得ることが可能となる。
層の画素電極８をゲート電極配線５上ならびにソース配
線６上にまで拡張して形成でき、画素電極８の面積を大
きくできる。また、層間絶縁膜７をスピン塗布で厚く形
成することにより、画素電極８とゲート電極配線５なら
びにソース配線６との間の寄生容量が低減される。よっ
て、クロストークの発生を抑制した開口率の大きな液晶
表示装置を得ることが可能となる。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来のアクティブ素子アレイ基板およびその製造方
法では、上述したように厚く形成した層間絶縁膜７上に
画素電極８を形成する場合、各ソース配線６から引き出
され基板１上に隣接して形成された複数の実装端子間
で、以下に説明する理由により、ショートが発生する恐
れがあるという問題点を有していた。
うな従来のアクティブ素子アレイ基板およびその製造方
法では、上述したように厚く形成した層間絶縁膜７上に
画素電極８を形成する場合、各ソース配線６から引き出
され基板１上に隣接して形成された複数の実装端子間
で、以下に説明する理由により、ショートが発生する恐
れがあるという問題点を有していた。
【０００８】この実装端子間でのショートの発生につい
て、図５，図６および図７を用いて以下に説明する。図
６は従来のアクティブ素子アレイ基板およびその製造方
法での実装端子部における画素電極の形成前（図６
（ａ））および形成後（図６（ｂ））での部分透視平面
図である。また、図７は図６（ａ）中のＡ−Ｂ断面にお
ける画素電極の形成工程を示した構造断面図である。
て、図５，図６および図７を用いて以下に説明する。図
６は従来のアクティブ素子アレイ基板およびその製造方
法での実装端子部における画素電極の形成前（図６
（ａ））および形成後（図６（ｂ））での部分透視平面
図である。また、図７は図６（ａ）中のＡ−Ｂ断面にお
ける画素電極の形成工程を示した構造断面図である。
【０００９】図６および図７おいて、６ａはソース配線
６（図５）から引き出されそのソース配線６に給電する
実装端子、８ａはＩＴＯからなる画素電極材料、８ｂは
層間絶縁膜端部７ｂ近傍に残った画素電極材料残渣、９
は画素電極材料８ａをパターニングするためのマスクと
なるレジスト、９ａは層間絶縁膜端部７ｂ近傍に残った
レジスト残渣である。その他の構成は図５に示したもの
と同じであるので、同一構成部分には同一の符号を付し
て詳細な説明を省略する。
６（図５）から引き出されそのソース配線６に給電する
実装端子、８ａはＩＴＯからなる画素電極材料、８ｂは
層間絶縁膜端部７ｂ近傍に残った画素電極材料残渣、９
は画素電極材料８ａをパターニングするためのマスクと
なるレジスト、９ａは層間絶縁膜端部７ｂ近傍に残った
レジスト残渣である。その他の構成は図５に示したもの
と同じであるので、同一構成部分には同一の符号を付し
て詳細な説明を省略する。
【００１０】まず、図６（ａ）に示すように、画素電極
８の形成前すなわち層間絶縁膜７の形成工程において、
層間絶縁膜７は、コンタクトホール７ａを有する（図
５）とともに、層間絶縁膜端部７ｂにおいてＴＦＴ４へ
の給電のための実装端子６ａを露呈するように形成され
る。次に、図７（ａ）に示すように、全面にＩＴＯを成
膜し画素電極材料８ａを形成後、画素電極８を形成する
フォト・エッチング工程のためのレジスト９を全面に塗
布する。
８の形成前すなわち層間絶縁膜７の形成工程において、
層間絶縁膜７は、コンタクトホール７ａを有する（図
５）とともに、層間絶縁膜端部７ｂにおいてＴＦＴ４へ
の給電のための実装端子６ａを露呈するように形成され
る。次に、図７（ａ）に示すように、全面にＩＴＯを成
膜し画素電極材料８ａを形成後、画素電極８を形成する
フォト・エッチング工程のためのレジスト９を全面に塗
布する。
【００１１】ここで、層間絶縁膜端部７ｂ近傍における
レジスト９の膜厚Ｔ１は、層間絶縁膜７が厚いため、層
間絶縁膜端部７ｂ近傍以外での膜厚Ｔ２よりも厚くな
る。このため、レジスト９の露光現像後において図７
（ｂ）に示すように層間絶縁膜端部７ｂ近傍にレジスト
残渣９ａが生じやすい。このようにしてレジスト残渣９
ａが生じると、当然のこととして、次工程である画素電
極材料８ａのエッチング工程において、図７（ｃ）に示
すように、層間絶縁膜端部７ｂ近傍に画素電極材料残渣
８ｂが生じ、この画素電極材料残渣８ｂにより図６
（ｂ）に示すように隣接した実装端子６ａ間でのショー
トが発生する。
レジスト９の膜厚Ｔ１は、層間絶縁膜７が厚いため、層
間絶縁膜端部７ｂ近傍以外での膜厚Ｔ２よりも厚くな
る。このため、レジスト９の露光現像後において図７
（ｂ）に示すように層間絶縁膜端部７ｂ近傍にレジスト
残渣９ａが生じやすい。このようにしてレジスト残渣９
ａが生じると、当然のこととして、次工程である画素電
極材料８ａのエッチング工程において、図７（ｃ）に示
すように、層間絶縁膜端部７ｂ近傍に画素電極材料残渣
８ｂが生じ、この画素電極材料残渣８ｂにより図６
（ｂ）に示すように隣接した実装端子６ａ間でのショー
トが発生する。
【００１２】このようにして実装端子６ａ間をショート
する画素電極材料残渣８ｂの発生原因となるレジスト残
渣９ａの発生を防ぐためには、レジスト９の膜厚を全体
的に薄くするか、レジスト９の露光現像を過度に行うな
どが考えられるが、前者ではレジスト９のピンホール密
度の増加が懸念され、後者では、生産タクト延長による
生産性の低下やレジストパターンのサイズ細りが懸念さ
れる。
する画素電極材料残渣８ｂの発生原因となるレジスト残
渣９ａの発生を防ぐためには、レジスト９の膜厚を全体
的に薄くするか、レジスト９の露光現像を過度に行うな
どが考えられるが、前者ではレジスト９のピンホール密
度の増加が懸念され、後者では、生産タクト延長による
生産性の低下やレジストパターンのサイズ細りが懸念さ
れる。
【００１３】本発明は、上記従来の問題点を解決するも
ので、生産タクトを変えることなく、厚い層間絶縁膜を
用いても実装端子間でのショートを防止することができ
るアクティブ素子アレイ基板およびその製造方法を提供
する。
ので、生産タクトを変えることなく、厚い層間絶縁膜を
用いても実装端子間でのショートを防止することができ
るアクティブ素子アレイ基板およびその製造方法を提供
する。
【００１４】
【課題を解決するための手段】上記の課題を解決するた
めに本発明のアクティブ素子アレイ基板およびその製造
方法は、層間絶縁膜が厚く形成されている場合であって
も、その膜端部であって隣り合う実装端子の間に設けた
凸部における後工程でのレジスト残渣を無くすことを特
徴とする。
めに本発明のアクティブ素子アレイ基板およびその製造
方法は、層間絶縁膜が厚く形成されている場合であって
も、その膜端部であって隣り合う実装端子の間に設けた
凸部における後工程でのレジスト残渣を無くすことを特
徴とする。
【００１５】以上により、生産タクトを変えることな
く、厚い層間絶縁膜を用いても実装端子間でのショート
を防止することができる。
く、厚い層間絶縁膜を用いても実装端子間でのショート
を防止することができる。
【００１６】
【発明の実施の形態】本発明の請求項１に記載のアクテ
ィブ素子アレイ基板は、２枚の基板間に挟持された液晶
を複数の画素電極を介して駆動しその液晶により画像を
表示する液晶表示パネルにおいて、前記２枚の基板のう
ちの一方の基板上に、前記駆動用として配列された複数
のアクティブ素子と、前記駆動用の信号を供給するため
に前記アクティブ素子毎に電気的に接続されて引き出さ
れ互いに隣り合うように配列された複数の実装端子と、
前記複数のアクティブ素子を覆うとともに、前記複数の
実装端子上が開口されるように端部が形成された層間絶
縁膜とを備え、前記層間絶縁膜を、各アクティブ素子に
対応して形成されたコンタクトホールを通じて、各アク
ティブ素子とそれに対応する画素電極とをそれぞれ接続
するように構成したアクティブ素子アレイ基板であっ
て、前記層間絶縁膜を、各実装端子間部分に対応する端
部に凸部を形成して構成する。
ィブ素子アレイ基板は、２枚の基板間に挟持された液晶
を複数の画素電極を介して駆動しその液晶により画像を
表示する液晶表示パネルにおいて、前記２枚の基板のう
ちの一方の基板上に、前記駆動用として配列された複数
のアクティブ素子と、前記駆動用の信号を供給するため
に前記アクティブ素子毎に電気的に接続されて引き出さ
れ互いに隣り合うように配列された複数の実装端子と、
前記複数のアクティブ素子を覆うとともに、前記複数の
実装端子上が開口されるように端部が形成された層間絶
縁膜とを備え、前記層間絶縁膜を、各アクティブ素子に
対応して形成されたコンタクトホールを通じて、各アク
ティブ素子とそれに対応する画素電極とをそれぞれ接続
するように構成したアクティブ素子アレイ基板であっ
て、前記層間絶縁膜を、各実装端子間部分に対応する端
部に凸部を形成して構成する。
【００１７】この構成によると、画素電極の材料による
実装端子間のショートを防止する。請求項２に記載のア
クティブ素子アレイ基板は、請求項１に記載のアクティ
ブ素子を薄膜トランジスタで構成し、そのドレイン電極
に画素電極を接続した構成とする。
実装端子間のショートを防止する。請求項２に記載のア
クティブ素子アレイ基板は、請求項１に記載のアクティ
ブ素子を薄膜トランジスタで構成し、そのドレイン電極
に画素電極を接続した構成とする。
【００１８】この構成によると、表示画像におけるクロ
ストークをより低減化する。請求項３に記載のアクティ
ブ素子アレイ基板は、請求項１または請求項２に記載の
層間絶縁膜を有機膜とした構成とする。
ストークをより低減化する。請求項３に記載のアクティ
ブ素子アレイ基板は、請求項１または請求項２に記載の
層間絶縁膜を有機膜とした構成とする。
【００１９】この構成によると、容易に厚い層間絶縁膜
の形成を可能とする。請求項４に記載のアクティブ素子
アレイ基板は、請求項１または請求項２または請求項３
に記載の画素電極をインジュウム錫酸化物で形成した構
成とする。
の形成を可能とする。請求項４に記載のアクティブ素子
アレイ基板は、請求項１または請求項２または請求項３
に記載の画素電極をインジュウム錫酸化物で形成した構
成とする。
【００２０】この構成によると、アクティブ素子および
層間絶縁膜にダメージを与えずに低抵抗・高透過率な電
極を形成可能とする。請求項５に記載のアクティブ素子
アレイ基板の製造方法は、２枚の基板間に挟持された液
晶を複数の画素電極を介して駆動しその液晶により画像
を表示する液晶表示パネルにおいて、前記駆動用として
液晶表示パネルを構成するアクティブ素子アレイ基板の
製造方法であって、前記２枚の基板のうちの一方の基板
上に、前記駆動用のアクティブ素子を複数配列させて形
成する工程と、前記駆動用の信号を供給するために各ア
クティブ素子からそれぞれ電気的に接続して引き出した
実装端子を互いに隣り合うように配列させて形成する工
程と、全面に層間絶縁膜材料を塗布する工程と、前記層
間絶縁膜材料に対して所定のパターンを有するフォトマ
スクにより露光現像し、前記パターンに対応して、各ア
クティブ素子に通ずるコンタクトホールを備えて前記複
数のアクティブ素子を覆うとともに、前記実装端子上が
開口されかつ各実装端子間部分に凸部が形成された端部
を有する層間絶縁膜を形成する工程と、全面に画素電極
材料を形成する工程と、前記画素電極材料上に感光性レ
ジストを塗布し露光現像した後、前記レジストをマスク
としてエッチングし、前記コンタクトホールを通じて前
記各アクティブ素子にそれぞれ接続された画素電極を形
成する工程とを有する方法とする。
層間絶縁膜にダメージを与えずに低抵抗・高透過率な電
極を形成可能とする。請求項５に記載のアクティブ素子
アレイ基板の製造方法は、２枚の基板間に挟持された液
晶を複数の画素電極を介して駆動しその液晶により画像
を表示する液晶表示パネルにおいて、前記駆動用として
液晶表示パネルを構成するアクティブ素子アレイ基板の
製造方法であって、前記２枚の基板のうちの一方の基板
上に、前記駆動用のアクティブ素子を複数配列させて形
成する工程と、前記駆動用の信号を供給するために各ア
クティブ素子からそれぞれ電気的に接続して引き出した
実装端子を互いに隣り合うように配列させて形成する工
程と、全面に層間絶縁膜材料を塗布する工程と、前記層
間絶縁膜材料に対して所定のパターンを有するフォトマ
スクにより露光現像し、前記パターンに対応して、各ア
クティブ素子に通ずるコンタクトホールを備えて前記複
数のアクティブ素子を覆うとともに、前記実装端子上が
開口されかつ各実装端子間部分に凸部が形成された端部
を有する層間絶縁膜を形成する工程と、全面に画素電極
材料を形成する工程と、前記画素電極材料上に感光性レ
ジストを塗布し露光現像した後、前記レジストをマスク
としてエッチングし、前記コンタクトホールを通じて前
記各アクティブ素子にそれぞれ接続された画素電極を形
成する工程とを有する方法とする。
【００２１】この方法によると、厚い層間絶縁膜の形成
を可能とするとともに、画素電極の材料による実装端子
間のショートを防止する。請求項６に記載のアクティブ
素子アレイ基板の製造方法は、請求項５に記載のアクテ
ィブ素子を形成する工程では、そのアクティブ素子とし
て薄膜トランジスタを用い、層間絶縁膜を形成する工程
では、その層間絶縁膜に、前記薄膜トランジスタのドレ
イン電極に画素電極が接続されるように、コンタクトホ
ールを備える方法とする。
を可能とするとともに、画素電極の材料による実装端子
間のショートを防止する。請求項６に記載のアクティブ
素子アレイ基板の製造方法は、請求項５に記載のアクテ
ィブ素子を形成する工程では、そのアクティブ素子とし
て薄膜トランジスタを用い、層間絶縁膜を形成する工程
では、その層間絶縁膜に、前記薄膜トランジスタのドレ
イン電極に画素電極が接続されるように、コンタクトホ
ールを備える方法とする。
【００２２】この方法によると、表示画像におけるクロ
ストークをより低減化する。請求項７に記載のアクティ
ブ素子アレイ基板の製造方法は、請求項５または請求項
６に記載の層間絶縁膜を形成する工程では、その層間絶
縁膜として感光性有機膜を用いる方法とする。
ストークをより低減化する。請求項７に記載のアクティ
ブ素子アレイ基板の製造方法は、請求項５または請求項
６に記載の層間絶縁膜を形成する工程では、その層間絶
縁膜として感光性有機膜を用いる方法とする。
【００２３】この方法によると、層間絶縁膜材料の加工
工程を通常のフォト工程の装置と共有化して行うことを
可能とする。請求項８に記載のアクティブ素子アレイ基
板の製造方法は、請求項５または請求項６または請求項
７に記載の画素電極を形成する工程では、その画素電極
としてインジュウム錫酸化物を用いる方法とする。
工程を通常のフォト工程の装置と共有化して行うことを
可能とする。請求項８に記載のアクティブ素子アレイ基
板の製造方法は、請求項５または請求項６または請求項
７に記載の画素電極を形成する工程では、その画素電極
としてインジュウム錫酸化物を用いる方法とする。
【００２４】この方法によると、アクティブ素子および
層間絶縁膜にダメージを与えずに低抵抗・高透過率な電
極を形成可能とする。以上の構成または方法によると、
層間絶縁膜が厚く形成されている場合であっても、その
膜端部であって隣り合う実装端子の間に設けた凸部にお
ける後工程でのレジスト残渣を無くす。
層間絶縁膜にダメージを与えずに低抵抗・高透過率な電
極を形成可能とする。以上の構成または方法によると、
層間絶縁膜が厚く形成されている場合であっても、その
膜端部であって隣り合う実装端子の間に設けた凸部にお
ける後工程でのレジスト残渣を無くす。
【００２５】以下、本発明の実施の形態を示すアクティ
ブ素子アレイ基板およびその製造方法について、図面を
参照しながら具体的に説明する。図１は本実施の形態の
アクティブ素子アレイ基板の製造工程中における実装端
子部の平面構造を示し、図２（ａ），（ｂ），（ｃ），
（ｄ）および図３（ａ），（ｂ），（ｃ），（ｄ）は、
本実施の形態のアクティブ素子アレイ基板の製造方法に
よる各工程において、アクティブ素子部の断面構造およ
び実装端子部の平面構造を示し、図４（ａ），（ｂ），
（ｃ），（ｄ）および図４（ｅ），（ｆ），（ｇ），
（ｈ）は、図３（ｂ），（ｃ），（ｄ）に示す各工程に
おけるＥ−Ｆ断面およびＣ−Ｄ断面の構造を示してい
る。
ブ素子アレイ基板およびその製造方法について、図面を
参照しながら具体的に説明する。図１は本実施の形態の
アクティブ素子アレイ基板の製造工程中における実装端
子部の平面構造を示し、図２（ａ），（ｂ），（ｃ），
（ｄ）および図３（ａ），（ｂ），（ｃ），（ｄ）は、
本実施の形態のアクティブ素子アレイ基板の製造方法に
よる各工程において、アクティブ素子部の断面構造およ
び実装端子部の平面構造を示し、図４（ａ），（ｂ），
（ｃ），（ｄ）および図４（ｅ），（ｆ），（ｇ），
（ｈ）は、図３（ｂ），（ｃ），（ｄ）に示す各工程に
おけるＥ−Ｆ断面およびＣ−Ｄ断面の構造を示してい
る。
【００２６】図１，図２，図３および図４において、１
１，１２，１３および１４は、それぞれアクティブ素子
であるＴＦＴを構成するゲート絶縁膜，チャネル層，チ
ャネル保護膜およびコンタクト層、９ｂは画素電極材料
８ａをパターニングするマスクとなるレジストパター
ン、７ｃは層間絶縁膜端部７ｂに設けた層間絶縁膜７の
凸部であり、その他の構成は従来例として図５，図６，
図７に示したアクティブ素子アレイ基板と同じであるた
め、同一構成部分には同一符号を付して詳細な説明を省
略する。
１，１２，１３および１４は、それぞれアクティブ素子
であるＴＦＴを構成するゲート絶縁膜，チャネル層，チ
ャネル保護膜およびコンタクト層、９ｂは画素電極材料
８ａをパターニングするマスクとなるレジストパター
ン、７ｃは層間絶縁膜端部７ｂに設けた層間絶縁膜７の
凸部であり、その他の構成は従来例として図５，図６，
図７に示したアクティブ素子アレイ基板と同じであるた
め、同一構成部分には同一符号を付して詳細な説明を省
略する。
【００２７】まず、図２（ａ）に示すように、ガラス
（コーニング社製；＃１７３７、寸法；３７０×４７０
mm2）からなる基板１上に、Ａｒガスを用いたスパッタ
リング法により厚さ３５０ｎｍのＡｌＺｒ合金（Ｚｒ：
１ａｔ．％）を成膜後、ゲートパターンにエッチング加
工しゲート電極配線５を形成する。次に、プラズマ化学
気相蒸着法（以下、ｐ−ＣＶＤ法と略す）によりゲート
絶縁膜１１となる第１のＳｉＮｘとチャネル層１２とな
る非晶質Ｓｉとさらに第２のＳｉＮｘとの三層をそれぞ
れ厚さ２００ｎｍ，５０ｎｍ，１５０ｎｍ成膜後、上層
の第２のＳｉＮｘをパターニングしチャネル保護膜１３
を形成する。
（コーニング社製；＃１７３７、寸法；３７０×４７０
mm2）からなる基板１上に、Ａｒガスを用いたスパッタ
リング法により厚さ３５０ｎｍのＡｌＺｒ合金（Ｚｒ：
１ａｔ．％）を成膜後、ゲートパターンにエッチング加
工しゲート電極配線５を形成する。次に、プラズマ化学
気相蒸着法（以下、ｐ−ＣＶＤ法と略す）によりゲート
絶縁膜１１となる第１のＳｉＮｘとチャネル層１２とな
る非晶質Ｓｉとさらに第２のＳｉＮｘとの三層をそれぞ
れ厚さ２００ｎｍ，５０ｎｍ，１５０ｎｍ成膜後、上層
の第２のＳｉＮｘをパターニングしチャネル保護膜１３
を形成する。
【００２８】次に、全面に、ｐ−ＣＶＤ法によりＰを不
純物添加してｎ型とした厚さ５０ｎｍのｎ型非晶質Ｓｉ
と、Ａｒガスを用いたスパッタリング法により厚さをそ
れぞれ１００ｎｍならびに３５０ｎｍとしたＴｉとＡｌ
とを成膜する。次に、前記の非晶質Ｓｉとｎ型非晶質Ｓ
ｉとＴｉとＡｌとをエッチング加工することにより、そ
れぞれＴＦＴを構成するチャネル層１２とコンタクト層
１４とソース電極２とドレイン電極３とを形成するとと
もに、同時に、各ソース電極２から引き出して図３
（ａ）に示すような互いに隣接する実装端子６ａを形成
する。
純物添加してｎ型とした厚さ５０ｎｍのｎ型非晶質Ｓｉ
と、Ａｒガスを用いたスパッタリング法により厚さをそ
れぞれ１００ｎｍならびに３５０ｎｍとしたＴｉとＡｌ
とを成膜する。次に、前記の非晶質Ｓｉとｎ型非晶質Ｓ
ｉとＴｉとＡｌとをエッチング加工することにより、そ
れぞれＴＦＴを構成するチャネル層１２とコンタクト層
１４とソース電極２とドレイン電極３とを形成するとと
もに、同時に、各ソース電極２から引き出して図３
（ａ）に示すような互いに隣接する実装端子６ａを形成
する。
【００２９】次に、図２（ｂ）に示すように、全面に感
光性有機材料（日本合成ゴム社製；ＰＣ−３０２）から
なる層間膜をスピン塗布（１０００ｒｐｍ１５ｓｅｃ）
し、露光現像によりコンタクトホール７ａと、図３
（ｂ），図４（ａ），図４（ｅ）に示すように、層間絶
縁膜端部７ｂにおいて実装端子６ａ間であってゲート絶
縁膜１１上に凸部７ｃ（幅７０μｍ、凸高さ５０μｍ）
とを有する厚さ２．５μｍの層間絶縁膜７を形成する。
ここで図３（ｂ）中のＥ−Ｆ断面およびＣ−Ｄ断面（Ｃ
−Ｄ断面は凸部７ｃの断面）での層間絶縁膜７のテーパ
角は、それぞれ約７０度および約５０度であった（それ
ぞれ、図４（ａ）および図４（ｅ）に対応）。
光性有機材料（日本合成ゴム社製；ＰＣ−３０２）から
なる層間膜をスピン塗布（１０００ｒｐｍ１５ｓｅｃ）
し、露光現像によりコンタクトホール７ａと、図３
（ｂ），図４（ａ），図４（ｅ）に示すように、層間絶
縁膜端部７ｂにおいて実装端子６ａ間であってゲート絶
縁膜１１上に凸部７ｃ（幅７０μｍ、凸高さ５０μｍ）
とを有する厚さ２．５μｍの層間絶縁膜７を形成する。
ここで図３（ｂ）中のＥ−Ｆ断面およびＣ−Ｄ断面（Ｃ
−Ｄ断面は凸部７ｃの断面）での層間絶縁膜７のテーパ
角は、それぞれ約７０度および約５０度であった（それ
ぞれ、図４（ａ）および図４（ｅ）に対応）。
【００３０】次に、図４（ｂ）および図４（ｆ）に示す
ように、全面にＡｒとＯ2の混合ガスを用いたスパッタ
リング法によりＩＴＯを厚さ約１００ｎｍ成膜し、画素
電極材料８ａを形成するとともに、この画素電極材料８
ａを図２（ｃ）に示すようにコンタクトホール７ａを通
じてドレイン電極と接続後、ポジ型感光性レジスト（東
京応化社製；ＯＦＰＲ−５０００）を全面にスピン塗布
（１２００ｒｐｍ２０ｓｅｃ）してレジスト９を形成す
る。ここでレジスト９において、層間絶縁膜端部７ｂ近
傍および前記のコンタクトホール７ａ近傍を除く部分の
膜厚Ｔ２は約２μｍであり、層間絶縁膜端部７ｂ近傍の
凸部７ｃ（図３（ｂ）中Ｃ−Ｄ断面）の部分の膜厚Ｔ３
は約２．２μｍであり、凸部７ｃ以外（図３（ｂ）中Ｅ
−Ｆ断面）の部分の膜厚Ｔ１は約３μｍであった。
ように、全面にＡｒとＯ2の混合ガスを用いたスパッタ
リング法によりＩＴＯを厚さ約１００ｎｍ成膜し、画素
電極材料８ａを形成するとともに、この画素電極材料８
ａを図２（ｃ）に示すようにコンタクトホール７ａを通
じてドレイン電極と接続後、ポジ型感光性レジスト（東
京応化社製；ＯＦＰＲ−５０００）を全面にスピン塗布
（１２００ｒｐｍ２０ｓｅｃ）してレジスト９を形成す
る。ここでレジスト９において、層間絶縁膜端部７ｂ近
傍および前記のコンタクトホール７ａ近傍を除く部分の
膜厚Ｔ２は約２μｍであり、層間絶縁膜端部７ｂ近傍の
凸部７ｃ（図３（ｂ）中Ｃ−Ｄ断面）の部分の膜厚Ｔ３
は約２．２μｍであり、凸部７ｃ以外（図３（ｂ）中Ｅ
−Ｆ断面）の部分の膜厚Ｔ１は約３μｍであった。
【００３１】次に、図２（ｃ）に示すように、レジスト
９を露光（２０ｍＪ／ｃｍ２）および現像（東京応化社
製；ＮＭＤ−３浸漬９０秒）してレジストパターン９ｂ
を形成する。ここで図３（ｃ）および図４（ｃ），図４
（ｇ）に示すように、層間絶縁膜端部７ｂ近傍におい
て、凸部７ｃ部分ではレジスト９は露光現像により除去
されたが、凸部７ｃ以外の部分ではレジスト残渣９ａが
一部見られた。
９を露光（２０ｍＪ／ｃｍ２）および現像（東京応化社
製；ＮＭＤ−３浸漬９０秒）してレジストパターン９ｂ
を形成する。ここで図３（ｃ）および図４（ｃ），図４
（ｇ）に示すように、層間絶縁膜端部７ｂ近傍におい
て、凸部７ｃ部分ではレジスト９は露光現像により除去
されたが、凸部７ｃ以外の部分ではレジスト残渣９ａが
一部見られた。
【００３２】次に、図２（ｄ）に示すように、レジスト
パターン９ｂをマスクとしたウェットエッチングでコン
タクトホール７ａを通じてドレイン電極と接続した画素
電極８を形成する。ここで図３（ｄ）および図４（ｄ）
に示すように、層間絶縁膜端部７ｂ近傍において、前記
のレジスト残渣９ａの生じた部分には画素電極材料残渣
８ｂが生じるが、図４（ｈ）に示すように、凸部７ｃ部
分では前記の画素電極材料８ａは全て除去された。以上
のようにして、アクティブ素子アレイ基板が得られる。
パターン９ｂをマスクとしたウェットエッチングでコン
タクトホール７ａを通じてドレイン電極と接続した画素
電極８を形成する。ここで図３（ｄ）および図４（ｄ）
に示すように、層間絶縁膜端部７ｂ近傍において、前記
のレジスト残渣９ａの生じた部分には画素電極材料残渣
８ｂが生じるが、図４（ｈ）に示すように、凸部７ｃ部
分では前記の画素電極材料８ａは全て除去された。以上
のようにして、アクティブ素子アレイ基板が得られる。
【００３３】以上により、層間絶縁膜が厚く形成されて
いる場合であっても、その膜端部であって隣り合う実装
端子の間に設けた凸部における後工程でのレジスト残渣
を無くすことができる。
いる場合であっても、その膜端部であって隣り合う実装
端子の間に設けた凸部における後工程でのレジスト残渣
を無くすことができる。
【００３４】その結果、生産タクトを変えることなく、
厚い層間絶縁膜を用いても実装端子間でのショートを防
止することができる。なお、以上の実施の形態の説明で
は、凸部７ｃの形状を幅７０μｍ，凸高さ５０μｍとし
て実装端子６ａ間に一つ形成したものとしたが、凸部７
ｃの形状は、層間絶縁膜端部７ｂにおいて隣り合う実装
端子６ａの間に存在し、その断面形状が前記の実装端子
上の層間絶縁膜端部７ｂよりも緩やかなものとなればよ
く、例えば、隣り合う実装端子６ａの間に複数の凸部
（幅２０μｍ、凸高さ３０μｍの凸部が二つなど）とし
てもよい。
厚い層間絶縁膜を用いても実装端子間でのショートを防
止することができる。なお、以上の実施の形態の説明で
は、凸部７ｃの形状を幅７０μｍ，凸高さ５０μｍとし
て実装端子６ａ間に一つ形成したものとしたが、凸部７
ｃの形状は、層間絶縁膜端部７ｂにおいて隣り合う実装
端子６ａの間に存在し、その断面形状が前記の実装端子
上の層間絶縁膜端部７ｂよりも緩やかなものとなればよ
く、例えば、隣り合う実装端子６ａの間に複数の凸部
（幅２０μｍ、凸高さ３０μｍの凸部が二つなど）とし
てもよい。
【００３５】また、画素電極材料８ａを、層間絶縁膜端
部７ｂ近傍においてすべて除去する構成としたが、画素
電極材料８ａが実装端子６ａ上を覆う構成とし、マスク
のアライメント精度から層間絶縁膜端部７ｂに一部重な
って画素電極材料８ａを残すものとしてもよい。
部７ｂ近傍においてすべて除去する構成としたが、画素
電極材料８ａが実装端子６ａ上を覆う構成とし、マスク
のアライメント精度から層間絶縁膜端部７ｂに一部重な
って画素電極材料８ａを残すものとしてもよい。
【００３６】さらに、アクティブ素子をＴＦＴからなる
ものとしたが、ＭＩＭ等の非線形２端子素子としてもよ
いことは明らかである。
ものとしたが、ＭＩＭ等の非線形２端子素子としてもよ
いことは明らかである。
【００３７】
【発明の効果】以上のように本発明によれば、層間絶縁
膜が厚く形成されている場合であっても、その膜端部で
あって隣り合う実装端子の間に設けた凸部における後工
程でのレジスト残渣を無くすことができる。
膜が厚く形成されている場合であっても、その膜端部で
あって隣り合う実装端子の間に設けた凸部における後工
程でのレジスト残渣を無くすことができる。
【００３８】そのため、生産タクトを変えることなく、
厚い層間絶縁膜を用いても実装端子間でのショートを防
止することができる。
厚い層間絶縁膜を用いても実装端子間でのショートを防
止することができる。
【図１】本発明の実施の形態のアクティブ素子アレイ基
板における製造工程途中の部分透視平面図
板における製造工程途中の部分透視平面図
【図２】同実施の形態における製造工程ごとのアクティ
ブ素子部分の断面図
ブ素子部分の断面図
【図３】同実施の形態における製造工程ごとの実装端子
部分の透視平面図
部分の透視平面図
【図４】同実施の形態における図３に示すＣ−Ｄおよび
Ｅ−Ｆの各断面図
Ｅ−Ｆの各断面図
【図５】従来のアクティブ素子アレイ基板におけるアク
ティブ素子部分の断面図
ティブ素子部分の断面図
【図６】同従来例における実装端子部分の透視平面図
【図７】同従来例における図６に示すＡ−Ｂ断面図
１ 基板 ２ ソース電極 ３ ドレイン電極 ５ ゲート電極配線 ６ａ 実装端子 ７ 層間絶縁膜 ７ａ コンタクトホール ７ｂ 層間絶縁膜端部 ７ｃ 凸部 ８ 画素電極 ８ａ 画素電極材料 ８ｂ 画素電極材料残渣 ９ レジスト ９ａ レジスト残渣 ９ｂ レジストパターン １１ ゲート絶縁膜 １２ チャネル層 １３ チャネル保護膜 １４ コンタクト層
Claims (8)
- 【請求項１】 ２枚の基板間に挟持された液晶を複数の
画素電極を介して駆動しその液晶により画像を表示する
液晶表示パネルにおいて、前記２枚の基板のうちの一方
の基板上に、前記駆動用として配列された複数のアクテ
ィブ素子と、前記駆動用の信号を供給するために前記ア
クティブ素子毎に電気的に接続されて引き出され互いに
隣り合うように配列された複数の実装端子と、前記複数
のアクティブ素子を覆うとともに、前記複数の実装端子
上が開口されるように端部が形成された層間絶縁膜とを
備え、前記層間絶縁膜を、各アクティブ素子に対応して
形成されたコンタクトホールを通じて、各アクティブ素
子とそれに対応する画素電極とをそれぞれ接続するよう
に構成したアクティブ素子アレイ基板であって、前記層
間絶縁膜を、各実装端子間部分に対応する端部に凸部を
形成して構成したことを特徴とするアクティブ素子アレ
イ基板。 - 【請求項２】 アクティブ素子を薄膜トランジスタで構
成し、そのドレイン電極に画素電極を接続した請求項１
に記載のアクティブ素子アレイ基板。 - 【請求項３】 層間絶縁膜を有機膜とした請求項１また
は請求項２に記載のアクティブ素子アレイ基板。 - 【請求項４】 画素電極をインジュウム錫酸化物で形成
した請求項１または請求項２または請求項３に記載のア
クティブ素子アレイ基板。 - 【請求項５】 ２枚の基板間に挟持された液晶を複数の
画素電極を介して駆動しその液晶により画像を表示する
液晶表示パネルにおいて、前記駆動用として液晶表示パ
ネルを構成するアクティブ素子アレイ基板の製造方法で
あって、前記２枚の基板のうちの一方の基板上に、前記
駆動用のアクティブ素子を複数配列させて形成する工程
と、前記駆動用の信号を供給するために各アクティブ素
子からそれぞれ電気的に接続して引き出した実装端子を
互いに隣り合うように配列させて形成する工程と、全面
に層間絶縁膜材料を塗布する工程と、前記層間絶縁膜材
料に対して所定のパターンを有するフォトマスクにより
露光現像し、前記パターンに対応して、各アクティブ素
子に通ずるコンタクトホールを備えて前記複数のアクテ
ィブ素子を覆うとともに、前記実装端子上が開口されか
つ各実装端子間部分に凸部が形成された端部を有する層
間絶縁膜を形成する工程と、全面に画素電極材料を形成
する工程と、前記画素電極材料上に感光性レジストを塗
布し露光現像した後、前記レジストをマスクとしてエッ
チングし、前記コンタクトホールを通じて前記各アクテ
ィブ素子にそれぞれ接続された画素電極を形成する工程
とを有するアクティブ素子アレイ基板の製造方法。 - 【請求項６】 アクティブ素子を形成する工程では、そ
のアクティブ素子として薄膜トランジスタを用い、層間
絶縁膜を形成する工程では、その層間絶縁膜に、前記薄
膜トランジスタのドレイン電極に画素電極が接続される
ように、コンタクトホールを備える請求項５に記載のア
クティブ素子アレイ基板の製造方法。 - 【請求項７】 層間絶縁膜を形成する工程では、その層
間絶縁膜として感光性有機膜を用いる請求項５または請
求項６に記載のアクティブ素子アレイ基板の製造方法。 - 【請求項８】 画素電極を形成する工程では、その画素
電極としてインジュウム錫酸化物を用いる請求項５また
は請求項６または請求項７に記載のアクティブ素子アレ
イ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17506297A JP3305235B2 (ja) | 1997-07-01 | 1997-07-01 | アクティブ素子アレイ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17506297A JP3305235B2 (ja) | 1997-07-01 | 1997-07-01 | アクティブ素子アレイ基板 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001375614A Division JP3377003B2 (ja) | 2001-12-10 | 2001-12-10 | アクティブ素子アレイ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1124101A true JPH1124101A (ja) | 1999-01-29 |
| JP3305235B2 JP3305235B2 (ja) | 2002-07-22 |
Family
ID=15989569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17506297A Expired - Fee Related JP3305235B2 (ja) | 1997-07-01 | 1997-07-01 | アクティブ素子アレイ基板 |
Country Status (1)
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|---|---|
| JP (1) | JP3305235B2 (ja) |
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-
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| JPWO2017077995A1 (ja) * | 2015-11-06 | 2018-08-09 | シャープ株式会社 | 表示基板、表示装置及び表示基板の製造方法 |
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| US11489034B2 (en) | 2017-10-30 | 2022-11-01 | Japan Display Inc. | TFT array substrate and display device |
| CN110137385A (zh) * | 2019-04-09 | 2019-08-16 | 深圳市华星光电半导体显示技术有限公司 | 有机发光二极管显示面板及其制造方法 |
| WO2020206726A1 (zh) * | 2019-04-09 | 2020-10-15 | 深圳市华星光电半导体显示技术有限公司 | 有机发光二极管显示面板及其制造方法 |
| CN112635493A (zh) * | 2020-12-21 | 2021-04-09 | 昆山国显光电有限公司 | 显示面板的制备方法、显示面板和显示装置 |
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| Publication number | Publication date |
|---|---|
| JP3305235B2 (ja) | 2002-07-22 |
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| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120510 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120510 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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