WO2014061531A1 - 基板装置及びその製造方法 - Google Patents

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WO2014061531A1
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wiring
film
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博章 古川
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シャープ株式会社
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    • H01L29/7866—Non-monocrystalline silicon transistors

Definitions

  • the present invention relates to a substrate device and a method for manufacturing the same, and particularly to a technique for forming a conductive pattern included in the substrate device.
  • a thick insulating protective film generally an organic resin film
  • the upper layer is made conductive.
  • a pattern of a film (transparent electrode film) is formed.
  • FIG. 20 is a cross-sectional view of an ideal TFT panel 300 that should be manufactured by a manufacturing method including the film formation / pattern formation process as described above.
  • 21 shows a schematic diagram when the TFT panel 300 is looked down from directly above
  • FIG. 22 is a cross-sectional view when the TFT panel 300 is cut along AB of FIG. It can be seen that the data wiring / terminal wiring 7 are electrically insulated. As shown in FIGS. 20 to 22, ideally, the plurality of data wirings / terminal portion wirings 7 of the TFT panel 300 are electrically insulated.
  • a thick insulating protective film 8 is laminated on the data wiring / terminal wiring 7, and the transparent electrode film 9 is further formed on the upper layer.
  • the transparent electrode film 9 is further formed on the upper layer.
  • FIGS. 23 to 25 are actually manufactured by a TFT array process in which a thick insulating protective film 8 is stacked in correspondence with each of FIGS. 20 to 22 showing the state of an ideal TFT panel.
  • An example of a conventional TFT panel 200 is shown.
  • FIG. 23 shows a cross-sectional view of the TFT panel 200.
  • FIG. 24 shows a schematic view when the TFT panel 200 is viewed from directly above, and
  • FIG. 25 is a cross-sectional view when the TFT panel 200 is cut along AB in FIG.
  • FIG. 26 to 28 are diagrams showing the cause of the remaining transparent electrode film 91 generated between the plurality of data wirings / terminal wirings 7 along the pattern edge 81 of the insulating protective film 8.
  • FIG. 26 shows a cross-sectional view immediately after the transparent electrode film 90 is formed on the thick insulating protective film 8
  • FIG. 27 shows the state above the transparent electrode film 90 after the state shown in FIG. Sectional drawing of the state which apply
  • FIG. 28 is a cross-sectional view showing that the residue of the applied resist exists along the pattern edge of the insulating protective film 8.
  • the pattern edge 81 of the insulating protective film 8 tends to be formed with a thick film at a portion along the height direction H when the transparent electrode film 90 is formed.
  • the transparent electrode film 90 after the pattern etching cannot be completely removed even by pattern etching because the unnecessary transparent electrode film 90 between the data wiring / terminal portion wiring 7 cannot be removed. The remaining 91 occurs.
  • the applied resist becomes thick along the height direction of the insulating protective film 8 in the same manner as the transparent electrode film 90. For this reason, as shown in FIG. 28, the exposure becomes insufficient and a resist residue is generated after development. Due to the resist residue, the remaining transparent electrode film 91 remains after etching.
  • a transparent electrode film is provided between the plurality of data wirings / terminal wirings 7 not covered with the insulating protective film 8. A situation occurs in which the remaining 91 forms a current leakage circuit.
  • the transparent electrode film remaining 91 generated along the pattern edge 81 of the insulating protective film 8 and the formation of a current leakage path between the data wiring / terminal wiring 7 due to the transparent electrode film remaining 91 are the top gate. It is not related only to the TFT panel of the structure.
  • FIG. 19 is a cross-sectional view showing the structure of an ideal bottom-gate TFT panel 400.
  • the transparent electrode film remaining 91 tends to be generated along the pattern edge 81 of the insulating protective film 8 also in the bottom gate TFT panel 400. is there. That is, the generation of the remaining transparent electrode film 91 and the formation of a current leakage path between the data wiring / terminal wiring 7 due to the remaining transparent electrode film 91 are also a problem in a bottom gate TFT panel.
  • Patent Document 1 the end of the interlayer insulating film between the mounting terminals is formed in a convex shape to suppress pixel electrode material residue at the pattern edge portion and to prevent a short circuit between the mounting terminals.
  • Technology is disclosed.
  • Patent Document 2 discloses a photomask for forming an interlayer insulating film between a light-shielding portion pattern that shields irradiation light of an exposure device and an opening pattern that allows the irradiation light to pass through the resolution of the exposure device.
  • a technique for providing a boundary pattern having a small pitch is disclosed.
  • Patent Document 3 includes a pattern film formed on a substrate and having a side surface and a single layer, and the side surface is formed so as to have a plurality of inclination angles with respect to the surface of the substrate.
  • a substrate device is disclosed which is formed into a shape.
  • the conventional technology as described above has a problem in that it does not realize reliable cutting of the current leak path.
  • Patent Document 1 since the patterning in the organic insulating film is formed by the photolithography technique, it is difficult to accurately resolve the pattern when the organic insulating film is thick, and the convex shape There is a problem that may collapse.
  • the method of forming a convex shape at the pattern edge of the organic insulating film disclosed in Patent Document 1 utilizes the tendency that the film of the upper electrode tends to remain in the concave portion of the pattern edge and hardly remains in the convex portion. Thus, the probability of occurrence of the remaining conductive film is lowered, and the current leakage path is not reliably cut.
  • Patent Document 2 uses a photomask provided with a boundary pattern having a pitch smaller than the resolution of the exposure machine, thereby deteriorating the contour reproduction accuracy of the etching of the interlayer insulating material film, The inclination angle of the insulating film edge is made gentle. Then, by making the inclination angle of the end of the insulating film gentle, the generation of resist residue is suppressed in the vicinity of the end of the interlayer insulating film.
  • suppression of contour reproduction accuracy by the photomask, relaxation of the inclination angle of the insulating film edge, suppression of resist residue generation, and pixel electrode residue generation are highly probable, but the current leakage path is surely cut. Sex is unknown.
  • the plurality of inclination angles or steps formed by the side surfaces of the pattern film do not reliably suppress the generation of film residues.
  • the present invention has been made in view of the above problems, and an object of the present invention is to reliably cut a current leakage path even when a conductive film residue is generated between data wirings.
  • a substrate device includes a first insulating film and a plurality of wirings extending adjacent to each other at a predetermined interval on the surface of the first insulating film.
  • a second insulating film that is provided so as to collectively cover a part of the entire length of each of the plurality of wirings, thereby forming a slope on the plurality of wirings, and a second insulating film
  • a substrate device including a conductive pattern formed on a surface, wherein the surface of the first insulating film is at a position corresponding to the slope of the second insulating film, and (1) A position corresponding to at least one of two wirings extending adjacent to each other among the plurality of wirings, or (2) Between two wirings extending adjacent to each other among the plurality of wirings. An opening is formed at the position of.
  • a method for manufacturing a substrate device includes a first insulating film and a first insulating film that is stretched adjacent to each other at a predetermined interval on the surface of the first insulating film.
  • a plurality of wirings, a second insulating film provided so as to collectively cover a part of each of the total lengths of the plurality of wirings, thereby forming a slope on the plurality of wirings;
  • An opening step for forming an opening at a position between the two wirings, and the first insulation A wiring forming step of forming a plurality of wirings extending adjacent to each other at a predetermined interval; and covering a part of each of the total lengths of the plurality of wirings; And a second insulating film forming step of forming the second insulating film so that the slope is also formed in the opening.
  • the residue between the wirings generated along the slope of the second insulating film may move to the bottom of the opening and be formed by the residue.
  • the current leakage path between the wirings having the above has an effect that it is surely cut at the step of the opening.
  • FIG. 2 is a cross-sectional view illustrating a substrate device according to one embodiment of the present invention
  • AB in FIG. 1 corresponds to AB in FIG. 2 is a schematic diagram when the substrate apparatus shown in FIG. 1 is viewed from directly above.
  • AB in FIG. 2 corresponds to AB in FIG. 1
  • CD in FIG. 2 represents C— in FIG. Corresponds to D.
  • FIG. 3 is a cross-sectional view of the substrate device shown in FIG. 1 taken along CD in FIG.
  • FIG. 2 is a cross-sectional view showing that the transparent electrode film residue generated along the pattern edge of the insulating protective film is accumulated at the bottom of the interlayer insulating film opening in the substrate device shown in FIG. 1.
  • FIG. 2 is a cross-sectional view showing that the current leak circuit formed by the interlayer insulating film opening between the data wiring / terminal wiring is reliably cut by the interlayer insulating film opening in the substrate device shown in FIG.
  • FIG. 8 is a flowchart showing a further continuation of the manufacturing process shown in FIG. 7.
  • FIG. 7 It is a flowchart which shows a part of process of manufacturing the board
  • FIG. 14 is a cross-sectional view of the substrate device shown in FIG. 13 when cut along AB in FIG. 13.
  • FIG. 14 is a cross-sectional view of the substrate device shown in FIG. 13 taken along the line AB of FIG. 13 and shows that a transparent electrode film residue is present at the bottom of the interlayer insulating film opening.
  • FIG. 14 is a cross-sectional view of the substrate device shown in FIG. 13 when cut along AB in FIG. 13.
  • FIG. 14 is a cross-sectional view of the substrate device shown in FIG. 13 taken along the line AB of FIG. 13 and shows that a transparent electrode film residue is present at the bottom of the interlayer insulating film opening.
  • FIG. 13 a substrate device in which an interlayer insulating film opening is provided every other data wiring / terminal portion wiring, and the gate device has a gate electrode at the bottom of the interlayer insulating film opening.
  • FIG. 13 Similar to the substrate device shown in FIG. 13, a substrate device in which an interlayer insulating film opening is provided every other data wiring / terminal portion wiring, and the substrate device has a silicon film at the bottom of the interlayer insulating film opening.
  • FIG. It is sectional drawing of the board
  • FIG. 22 is a cross-sectional view of the ideal substrate device shown in FIG. 20 taken along AB in FIG. 21. It is sectional drawing of the conventional board
  • FIG. 24 is a schematic diagram when the conventional substrate apparatus shown in FIG. 23 is looked down from directly above.
  • FIG. 25 is a cross-sectional view of the conventional substrate device shown in FIG. 23 taken along AB in FIG. 24. It is a figure for showing the cause of the occurrence of the transparent electrode film remaining between the data wiring / terminal wiring, and that the film thickness in the height direction tends to be thick when forming the transparent electrode film Show.
  • FIG. 13 is a cross-sectional view showing an arrangement of an interlayer insulating film opening, a data wiring / terminal wiring, and a pattern edge of an insulating protective film in the TFT panel shown in FIG.
  • FIG. 1 shows an interlayer insulating film 6 (first insulating film) between data wirings / terminal wirings 7 in a TFT (Thin Film Transistor) panel 100 which is a substrate device according to one embodiment of the present invention. It is sectional drawing which shows that the interlayer insulation film opening part 61 (opening part) is provided.
  • TFT Thin Film Transistor
  • FIG. 2 is a schematic diagram when the TFT panel 100 is looked down from directly above.
  • AB in FIG. 2 corresponds to AB in FIG. 1, and AB represents an insulating protective film. This corresponds to 8 pattern edges 81.
  • FIG. 3 is a cross-sectional view of the TFT panel 100 taken along CD in FIG.
  • the substrate device is extended adjacent to the first insulating film (interlayer insulating film 6) and the surface of the first insulating film (interlayer insulating film 6) at a predetermined interval.
  • a plurality of wirings (data wiring / terminal part wiring 7) and a part of each of the total lengths of the plurality of wirings are provided so as to cover all at once, thereby forming a slope (insulating protective film pattern) on the plurality of wirings.
  • the substrate device includes a second insulating film (insulating protective film 8) having an edge 81) and a conductive pattern (transparent electrode 9) formed on the surface of the second insulating film.
  • the surface of the first insulating film is located at a position corresponding to the slope of the second insulating film, and (1) the plurality of wirings are adjacently extended.
  • a position corresponding to at least one of the two wirings, or (2) adjacent to one of the plurality of wirings Opening at a position between the lengthened the two wiring (interlayer insulating film opening 61) is formed.
  • the slope (insulating protective film pattern edge 81) is illustrated as being perpendicular to the glass substrate 1 described later, but the substrate device according to one embodiment of the present invention is illustrated. In this case, the slope may be perpendicular to the glass substrate 1 or may have an inclination.
  • the interlayer insulating film 6 of the TFT panel 100 includes an interlayer insulating film opening 61 at a position corresponding to the pattern edge 81 (slope) of the insulating protective film 8 (second insulating film). Further, in the TFT panel 100, the interlayer insulating film opening 61 is provided between the data wiring / terminal wiring 7 (wiring).
  • the transparent electrode film remaining 91 is generated between the data wiring / terminal wiring 7 along the pattern edge 81 of the insulating protective film 8 by providing the interlayer insulating film opening 61.
  • the remaining transparent electrode film 91 moves to the bottom of the interlayer insulating film opening 61. Therefore, in the TFT panel 100, the current leak path between the data wiring / terminal part wiring 7 formed by the transparent electrode film remaining 91 between the data wiring / terminal part wiring 7 is reliably cut.
  • the interlayer insulating film 6 of the TFT panel 100 is insulated as shown in FIGS.
  • An interlayer insulating film opening 61 is provided at a position corresponding to the pattern edge 81 of the conductive protective film 8.
  • the TFT panel 100 is provided with an opening of the interlayer insulating film 6 (interlayer insulating film opening 61) between the data wiring / terminal wiring 7 so that a conductive film residue (transparent electrode film remaining 91) is generated. Even in this case, the current leak circuit between the data wiring / terminal wiring 7 can be disconnected.
  • FIG. 4 is a cross-sectional view showing that the transparent electrode film remaining 91 generated along the pattern edge 81 of the insulating protective film 8 is accumulated at the bottom of the interlayer insulating film opening 61 in the TFT panel 100.
  • FIG. 5 shows that the current leak circuit formed between the data wiring / terminal wiring 7 in the transparent electrode film remaining 91 is reliably cut by the interlayer insulating film opening 61 in the TFT panel 100. It is sectional drawing.
  • the TFT panel 100 includes a thin film transistor 10 having a top gate structure.
  • the thin film transistor 10 includes a silicon film 3, a data wiring / terminal part wiring 7 electrically connected to the silicon film 3, a gate insulating film 4, and a gate electrode 5 provided on the gate insulating film 4. Note that the drain electrode of the thin film transistor 10 is electrically connected to the silicon film 3 and the transparent electrode 9.
  • AB corresponds to the pattern edge 81 of the insulating protective film 8, and as described above, in the TFT panel manufacturing process, the transparent electrode film remaining 91 is changed to AB, that is, insulating There is a tendency to occur at the pattern edge 81 of the protective film 8.
  • the remaining transparent electrode film 91 generated between A and B forms a current leakage path between the data wiring / terminal wiring 7.
  • the data wiring is caused by the step of the interlayer insulating film opening 61, that is, by the height difference between the upper surface of the interlayer insulating film 6 and the bottom of the interlayer insulating film opening 61. / The current leakage path between the terminal portion wirings 7 is reliably cut.
  • the interlayer insulating film opening 61 is provided at a position corresponding to the pattern edge 81 of the insulating protective film 8 in the interlayer insulating film 6. Therefore, even if the transparent electrode film remaining 91 occurs along the pattern edge 81 of the insulating protective film 8, the generated transparent electrode film remaining 91 moves to the bottom of the interlayer insulating film opening 61. That is, in the TFT panel 100, the current leakage path formed by the transparent electrode film remaining 91 between the data wiring / terminal wiring 7 can be reliably cut by the interlayer insulating film opening 61.
  • the TFT panel 100 described above is organized as follows.
  • an interlayer insulating film opening 61 is formed in the interlayer insulating film 6 between the data wiring / terminal wiring 7.
  • the cross-sectional configuration when the TFT panel 100 is cut on the plane that cuts the data wiring / terminal wiring 7 of the TFT panel 100 along the longitudinal direction is, for example, the same cross-sectional configuration as shown in FIG. . That is, the pattern edge 81 (slope) of the insulating protective film 8 (second insulating film) is formed on the plurality of data wiring / terminal portion wirings 7.
  • the first insulating film (interlayer insulating film 6) and the surface of the first insulating film (interlayer insulating film 6) are adjacent to each other at a predetermined interval.
  • a plurality of extended wirings (data wiring / terminal part wiring 7) and a part of each total length of the plurality of wirings (data wiring / terminal part wiring 7) are provided so as to collectively cover the plurality of wirings.
  • the method for manufacturing a substrate device according to one embodiment of the present invention when applied to the manufacture of a TFT panel, a portion that becomes a pattern edge of an insulating protective film when a contact hole is opened in an interlayer insulating film At the same time, an insulating film corresponding to the lower part of the opening is also opened. Therefore, the TFT panel 100 can be manufactured by simply changing the opening pattern in the contact hole patterning process without adding any new process to the conventional TFT panel manufacturing process.
  • 6 to 8 are flowcharts showing the manufacturing process of the TFT panel 100 having the top gate structure.
  • FIG. 9 is a flowchart showing a manufacturing process of a TFT panel 170 which is a substrate device having a bottom gate structure according to another aspect of the present invention.
  • TFT panel 100 having the top gate structure in order to distinguish the manufacturing process for the TFT panel 100 having the top gate structure and the TFT panel 170 having the bottom gate structure, in manufacturing the TFT panel 100, “TS” is added before the order of the manufacturing processes. I will show it. Similarly, in manufacturing the TFT panel 170, “BS” is added before the order of the manufacturing process. T / B corresponds to the distinction between the top gate and the bottom gate, and S is an abbreviation for step.
  • the bottom gate TFT panel 170 and the manufacturing process thereof will be described in detail later. First, the manufacturing process of the TFT panel 100 will be described with reference to FIGS.
  • the TFT panel 100 can be manufactured, for example, in the following manufacturing process shown in FIGS.
  • a glass substrate 1 is prepared (TS0).
  • a buffer film 2 (thickness: 100 to 400 nm, material example: SiNO / SiO 2 laminated film) is formed on the glass substrate 1 by a CVD (Chemical Vapor Deposition) method. Thereafter, the silicon film 3 (thickness: 30 to 100 nm, material example: CG (Continuous Grain: Continuous Grain Boundary Crystal) -silicon) is crystallized after being deposited by the CVD method (buffer film / silicon film deposition / Crystallization step TS1).
  • Resist patterning is performed by photolithography, and then a silicon pattern is formed by dry etching (silicon patterning process TS2).
  • a gate insulating film 4 (material example: SiO2, SiN, SiNO, or a laminated film thereof) is formed by a CVD method (gate insulating film forming step TS3).
  • a gate electrode film 50 is formed by sputtering (gate electrode film formation step TS4).
  • Resist patterning is performed by photolithography, and then a gate electrode 5 pattern is formed by dry etching and wet etching (gate electrode patterning step TS5).
  • FIG. 7 is a flowchart showing the manufacturing process of the TFT panel 100 following the manufacturing process shown in FIG.
  • an interlayer insulating film 6 (thickness: 300 to 1000 nm, material example: SiO2, SiN, SiNO, or a laminated film thereof) is formed by CVD (interlayer insulating film formation TS6). ).
  • Resist patterning is performed by photolithography, and then contact holes 62 are formed by dry etching and wet etching. At the time of forming the contact hole 62, the interlayer insulating film opening 61 is also formed by dry etching and wet etching (contact hole patterning step TS7).
  • the data wiring / terminal part wiring film 70 is formed by sputtering (data wiring / terminal part wiring film forming process TS8: opening step).
  • Resist patterning is performed by photolithography, and then data wiring / terminal part wiring pattern 7 is formed by dry etching and wet etching (data wiring / terminal part wiring patterning process TS9: wiring formation step).
  • FIG. 8 is a flowchart showing a manufacturing process of the TFT panel 100 further following the manufacturing process shown in FIG.
  • the insulating protective film 8 (organic insulating film, material example: photosensitive resin film) is patterned by photolithography (insulating protective film forming step TS10: second insulating film forming step). ).
  • a transparent electrode film 90 (thickness: 30 to 150 nm, material examples: ITO, IZO, ZnO) is formed by sputtering (transparent electrode film forming step TS11).
  • Resist patterning is performed by photolithography, and then a transparent electrode 9 pattern is formed by wet etching (transparent electrode pattern forming step TS12).
  • the TFT panel 100 when the contact hole 62 is opened in the interlayer insulating film 6, the interlayer insulating film 6 corresponding to the lower part of the portion that becomes the pattern edge 81 of the insulating protective film 8 is also opened simultaneously. And can be manufactured. That is, the TFT panel 100 can be manufactured by simply changing the opening pattern in the contact hole patterning process without adding any new process to the conventional TFT panel manufacturing process.
  • the TFT panel in which the current leakage circuit between the data wiring / terminal portion wiring 7 is reliably cut by the above manufacturing method can be obtained without additional cost for the manufacturing cost of the conventional general TFT panel. Can be manufactured. That is, it is possible to manufacture a high-quality TFT panel by suppressing the generation of defective TFT panel products to be produced without increasing the manufacturing cost and improving the production yield.
  • the present invention relates to the formation of the opening pattern of the interlayer insulating film 6 in the TFT panel. Therefore, in the substrate device according to one embodiment of the present invention, the type of TFT may be an amorphous silicon (a-Si) TFT, or a low temperature polysilicon (LPS) TFT. May be.
  • the transparent electrode 9 may be a vertical alignment (VA) method or a horizontal alignment (IPS: In Plane Switching) method.
  • the TFT panel having a top gate structure has been described using the TFT panel 100.
  • the gate insulating film 4 or the buffer film At the bottom of the interlayer insulating film opening 61 of the TFT panel 100 is the gate insulating film 4 or the buffer film.
  • the TFT panel having a top gate structure according to one embodiment of the present invention is not limited to the TFT panel 100, and may be a TFT panel having a structure as described below.
  • top-gate TFT panel-bottom of interlayer insulating film opening A top-gate TFT panel according to another embodiment of the present invention will be described below with reference to FIGS.
  • members having the same functions as those in the drawings described in the embodiment are given the same reference numerals, and descriptions thereof are omitted.
  • FIG. 10 is a cross-sectional view of a TFT panel 110 which is a substrate device according to another aspect of the present invention, and an interlayer insulating film opening 61 provided at a position corresponding to the pattern edge 81 of the insulating protective film 8.
  • the gate wiring 51 is present at the bottom of the interlayer insulating film opening 61 due to the level difference of the interlayer insulating film opening 61, that is, the difference in height between the top surface of the interlayer insulating film 6 and the bottom of the interlayer insulating film opening 61. Even in this case, the current leakage path is reliably cut off.
  • the gate wiring is shown here, not only the gate wiring connected to the thin film transistor but also a wiring formed in the same layer as the gate wiring, such as a wiring of a peripheral circuit and a lead wiring.
  • FIG. 11 is a cross-sectional view of a TFT panel 120, which is a substrate device according to another embodiment of the present invention, and an interlayer insulating film opening provided at a position corresponding to the pattern edge 81 of the insulating protective film 8 At the bottom of 61, there is a silicon film 3. Also in this case, like the TFT panel 110 shown in FIG. 10, the current leak path is reliably cut by the step of the interlayer insulating film opening 61.
  • the current leakage path is cut by the step of the interlayer insulating film opening 61, and an electrical short circuit between the adjacent data wiring / terminal wiring 7 does not occur.
  • the interlayer insulating film opening 61 was provided between the data wiring / terminal wiring 7.
  • the interlayer insulating film opening 61 for cutting the current leakage path between the data wiring / terminal portion wiring 7 is not necessarily provided between the data wiring / terminal portion wiring 7.
  • an opening is formed at a position corresponding to at least one of two adjacently extended wirings among the plurality of wirings (data wiring / terminal wiring 7).
  • a substrate device according to one embodiment of the present invention having a structure in which a film opening 61) is formed is described. That is, the TFT panels 130 to 160 are substrate devices according to another embodiment of the present invention in which the interlayer insulating film opening 61 is provided at a position different from the TFT panel 100.
  • FIG. 12 shows another embodiment of the present invention in which an interlayer insulating film opening 61 is provided at a position corresponding to the pattern edge 81 of the insulating protective film 8 for each data wiring / terminal wiring 7. It is a schematic diagram when the TFT panel 130 which is the board
  • the interlayer insulating film opening 61 is provided at a position corresponding to the intersection of each data wiring / terminal wiring 7 and the pattern edge 81 of the insulating protective film 8.
  • FIG. 29 is a cross-sectional view showing the arrangement of the interlayer insulating film opening 61, the data wiring / terminal wiring 7, and the pattern edge 81 of the insulating protective film 8 for the TFT panel 130.
  • an interlayer insulating film opening 61 is provided for each data wiring / terminal wiring 7 that extends adjacent to the surface of the interlayer insulating film 6 at a predetermined interval. / The terminal wiring 7 crosses the interlayer insulating film opening 61 along the inner surface of the interlayer insulating film opening 61 provided for each wiring.
  • every other data wiring / terminal section wiring 7 has an interlayer insulating film opening 61 at a position corresponding to the intersection of the data wiring / terminal section wiring 7 and the pattern edge 81 of the insulating protective film 8.
  • the TFT panel 140 which is the board
  • FIG. 14 is a cross-sectional view of the TFT panel 140 taken along line AB of FIG.
  • FIG. 15 is a cross-sectional view showing that the transparent electrode film remaining 91 exists at the bottom of the interlayer insulating film opening 61 in the TFT panel 140 shown in FIG.
  • FIG. 16 similarly to the TFT panel 140, an interlayer insulating film opening 61 is provided every other data wiring / terminal wiring 7, and the gate electrode 5 is located at the bottom of the interlayer insulating film opening 61.
  • It is sectional drawing of the TFT panel 150 which is a board
  • FIG. 17 similarly to the TFT panel 140, an interlayer insulating film opening 61 is provided every other data wiring / terminal wiring 7, and the silicon film 3 is present at the bottom of the interlayer insulating film opening 61.
  • It is sectional drawing of the TFT panel 160 which is a board
  • the interlayer insulating film opening 61 is provided for each data wiring / terminal wiring 7.
  • the interlayer insulating film openings 61 are provided every other data wiring / terminal wiring 7.
  • the interlayer insulating film 6 is opened so as to cover the data wiring / terminal portion wiring 7.
  • the current leak circuit is cut at the step of the interlayer insulating film opening 61, the current leak circuit between the adjacent data wiring / terminal part wiring 7 is cut, and an electrical short circuit occurs. do not do.
  • the substrate device in the substrate device according to one embodiment of the present invention, it is sufficient if there is a step in the interlayer insulating film opening 61 between the adjacent data wiring / terminal wiring 7. .
  • the structure of the TFT panels 140, 150, and 160 which are substrate devices according to one embodiment of the present invention can also be expressed as follows. That is, the interlayer insulating film opening 61 is provided between the plurality of data wiring / terminal wirings 7 extending adjacent to each other at a predetermined interval on the surface of the interlayer insulating film 6. At the bottom, there is a data wiring / terminal section wiring 7 different from the plurality of data wiring / terminal section wirings 7 extending adjacent to each other at a predetermined interval on the surface of the interlayer insulating film 6. In other words, the plurality of data lines / terminal part lines 7 are extended adjacent to each other at a predetermined interval on the surface of the interlayer insulating film 6.
  • An interlayer insulating film opening 61 is provided between the plurality of data wiring / terminal wiring 7. Further, the data wiring / terminal portion wiring 7 different from the plurality of data wiring / terminal portion wirings 7 extending adjacent to each other at a predetermined interval on the surface of the interlayer insulating film 6 is provided in the opening portion of the interlayer insulating film. At the bottom of 61.
  • the current leak circuit between the data wiring / terminal wiring 7 is cut at the step of the interlayer insulating film opening 61. Yes. That is, the difference between the TFT panels 100 to 130 and the TFT panels 140 to 160 is the installation position of the interlayer insulating film opening 61. In any TFT panel, the data wiring / A current leakage circuit between the terminal wirings 7 is cut off.
  • the TFT panels 100 to 160 described so far are top-gate TFT panels.
  • the problem of forming a transparent electrode film residue generated along the pattern edge of the insulating protective film and a current leakage path between the data wiring / terminal wiring due to the transparent electrode film remaining is a TFT panel having a top gate structure. It is not only related to.
  • FIG. 19 is a cross-sectional view showing the structure of an ideal bottom-gate TFT panel 400.
  • the TFT panel 400 and the ideal TFT panel 300 having the top gate structure shown in FIG. 20 differ only in the transistor configuration.
  • the TFT panel 400 includes a thin film transistor 11 having a bottom gate structure.
  • the thin film transistor 11 includes a silicon film 3, a data wiring / terminal part wiring 7 electrically connected to the silicon film 3, a gate insulating film 4, and a gate electrode 5 ′ provided so as to be covered with the gate insulating film 4. ing. Note that the drain electrode of the thin film transistor 11 is electrically connected to the silicon film 3 and the transparent electrode 9.
  • a thick insulating protective film (generally an organic resin film) is laminated on the data wiring / terminal wiring as in the manufacture of a TFT panel with a top gate structure. Thereafter, a pattern of a conductive film (transparent electrode film) is further formed on the upper layer.
  • the insulating protective film 8 in the TFT panel 400 having the bottom gate structure shown in FIG. 19 when the thick insulating protective film 8 is laminated on the data wiring / terminal wiring 7, the insulating protective film The remaining transparent electrode film 91 is generated along the eight pattern edges 81.
  • the present invention in which the current leakage path between the data wiring / terminal wiring is cut off by providing an opening along the pattern edge of the insulating protective film in the interlayer insulating film of the TFT panel has a bottom gate structure.
  • the present invention can also be applied to TFT panels.
  • TFT panel 170 which is a substrate device having a bottom gate structure according to another embodiment of the present invention will be described with reference to FIGS.
  • members having the same functions as those in the drawings described in the embodiment are given the same reference numerals, and descriptions thereof are omitted.
  • FIG. 18 is a cross-sectional view of a TFT panel 170 according to another aspect of the present invention.
  • the TFT panel 170 is a TFT panel having a bottom gate structure.
  • the TFT panel 170 and the TFT panel 100 differ only in the transistor configuration.
  • the interlayer insulating film opening 61 is opened at a position corresponding to the pattern edge 81 of the insulating protective film 8 in the interlayer insulating film 6.
  • FIG. 9 is a flowchart showing the manufacturing process of the TFT panel 170.
  • the TFT panel 170 can be manufactured, for example, in the following manufacturing process shown in FIG.
  • the glass substrate 1 is prepared (BS0).
  • a buffer film 2 (thickness: 100 to 400 nm, material example: SiNO / SiO 2 laminated film) is formed on the glass substrate 1 by a CVD method (buffer film forming step BS1).
  • the presence of the buffer film 2 is not essential, and the TFT panel 170 may be configured without the buffer film 2. That is, in the method for manufacturing a substrate device according to one embodiment of the present invention, the buffer film forming step BS1 can be omitted.
  • a gate electrode film 50 is formed by sputtering (gate electrode film formation step BS2).
  • Resist patterning is performed by photolithography, and then a gate electrode 5 pattern is formed by dry etching and wet etching (gate electrode patterning step BS3).
  • a gate insulating film 4 (material example: SiO2, SiN, SiNO, or a laminated film thereof) is formed by a CVD method (gate insulating film forming step BS4).
  • the silicon film 3 (thickness: 30 to 100 nm, material example: CG-silicon) is crystallized after being formed by the CVD method (silicon film formation / crystallization step BS5).
  • Resist patterning is performed by photolithography, and then a silicon pattern is formed by dry etching (silicon patterning step BS6).
  • the subsequent steps after the interlayer insulating film forming step BS7 are the same as the steps after the interlayer insulating film forming step TS6 in the manufacturing process of the TFT panel 100 having the top gate structure, and the description thereof is omitted.
  • the manufacturing method of the substrate device having the bottom gate structure according to one embodiment of the present invention is similar to the manufacturing method of the substrate device having the top gate structure described above, and the contact hole patterning step TS7 (opening step) and the data wiring are performed.
  • the terminal part wiring patterning process TS9 (wiring forming step) and the insulating protective film forming process TS10 (second insulating film forming step) are included.
  • the interlayer insulating film 6 As can be seen from the above description, in the TFT panel 170, as in the TFT panel 100, when the contact hole 62 is opened in the interlayer insulating film 6, the interlayer corresponding to the lower part of the portion that becomes the pattern edge 81 of the insulating protective film 8.
  • the insulating film 6 is also manufactured by opening simultaneously.
  • the TFT panel in which the current leakage circuit between the data wiring / terminal portion wiring 7 is reliably cut by the above manufacturing method can be obtained without additional cost for the manufacturing cost of the conventional general TFT panel. Can be manufactured. That is, it is possible to manufacture a high-quality TFT panel by suppressing the generation of defective TFT panel products to be produced without increasing the manufacturing cost and improving the production yield.
  • this embodiment relates to the formation of the opening pattern of the interlayer insulating film in the TFT panel. Therefore, the structure and type of the TFT may be an amorphous silicon TFT or a low temperature polysilicon TFT.
  • the transparent electrode portion may also be a vertical array type or a horizontal array type.
  • the interlayer insulating film of the substrate device includes an opening at a position corresponding to the pattern edge of the insulating protective film.
  • the conductive film residue (transparent electrode film residue) generated along the pattern edge of the insulating protective film accumulates at the bottom of the opening, and the current leakage path of the data wiring / terminal wiring Formation can be suppressed. That is, in the substrate device according to one embodiment of the present invention, it is only necessary that there is a step in the opening between the adjacent data wiring / terminal wiring. The current leak path between the data wiring / terminal wiring is cut by the step of the opening.
  • the opening may be provided so that a step of the opening exists between the data wiring / terminal wiring.
  • the opening of the interlayer insulating film is provided between the data wiring / terminal portion wiring, so that the data wiring / terminal can be obtained even when the conductive film residue is generated.
  • the current leakage circuit between the partial wirings can be disconnected.
  • the position where the opening portion of the interlayer insulating film is provided is not limited to between the data wiring / terminal portion wiring, and may be provided for each data wiring / terminal portion wiring, or the data wiring / terminal portion wiring. It may be provided every other book.
  • the conductive film residue (transparent electrode film residue) generated between the data wiring / terminal portion wiring along the pattern edge of the insulating protective film is accumulated at the bottom of the opening, and the step of the opening The current leakage circuit between the data wiring / terminal section wiring is disconnected.
  • the current leakage path between the adjacent data wiring / terminal wiring is cut at the step of the opening, there may be a gate insulating film or a buffer insulating film at the bottom of the opening.
  • a gate wiring connected to the thin film transistor a wiring in the same layer as the gate wiring, or a silicon film constituting the thin film transistor.
  • the interlayer insulating film corresponding to the lower portion of the portion that becomes the pattern edge of the insulating protective film is also opened simultaneously. Therefore, the opening pattern of the interlayer insulating film can be simply changed without adding any new process to the conventional TFT panel manufacturing process in which the contact hole for data wiring / terminal wiring is provided in the interlayer insulating film. Thus, it is possible to manufacture a substrate device (particularly a TFT panel) in which the current leakage circuit between the data wiring / terminal wiring is reliably cut.
  • the substrate device manufactured by the method for manufacturing a substrate device according to one embodiment of the present invention may be a substrate device including a top-gate thin film transistor or a substrate device including a bottom-gate thin film transistor.
  • the substrate device according to one embodiment of the present invention may be a substrate device including a top-gate thin film transistor or a substrate device including a bottom-gate thin film transistor.
  • the substrate device (TFT panel 100) is adjacent to the first insulating film (interlayer insulating film 6) at a predetermined interval on the surface of the first insulating film (interlayer insulating film 6).
  • a plurality of wirings (data wiring / terminal portion wiring 7) extended in this way and a part of each of the total lengths of the plurality of wirings are provided so as to cover all the surfaces, whereby a slope ( A second insulating film (insulating protective film 8) having an insulating protective film pattern edge 81) formed thereon, and a conductive pattern (transparent electrode 9) formed on the surface of the second insulating film.
  • the opening formed in the said surface of the said 1st insulating film is a position corresponding to the said slope of the said 2nd insulating film of two wiring extended
  • a step is formed between them.
  • the aspect of the step changes according to the change in the positional relationship between the wiring and the opening described as (1) or (2).
  • a conductive film residue (transparent electrode film remaining 91) for forming the conductive pattern is generated along the slope of the second insulating film. Also, the residue moves to the bottom of the opening.
  • the residue between the wirings generated along the slope of the second insulating film moves to the bottom of the opening and is likely to be formed by the residues between the wirings.
  • the current leak path is reliably cut at the step of the opening.
  • the gate insulating film (4) or the buffer film (2) constituting the thin film transistor is provided at the bottom of the opening (interlayer insulating film opening 61). There may be.
  • the gate wiring (51) connected to the thin film transistor or the gate wiring (51) is formed at the bottom of the opening (interlayer insulating film opening 61). There may be wiring in the same layer.
  • the substrate device (TFT panel 120) may have a silicon film constituting a thin film transistor at the bottom of the opening (interlayer insulating film opening 61).
  • produced along the said slope of the said 2nd insulating film has the silicon film in the bottom part.
  • the current leakage path between the wirings that has moved to the bottom of the opening and may have been formed by the residue is reliably cut.
  • the above configuration can particularly improve the reliability of a display panel using a thin film transistor as a switching element.
  • the structure below the data wiring at the bottom of the opening can be changed as appropriate. That is, in the above configuration, the electrical cutting and the suppression of the number of openings (interlayer insulating film openings 61) are not affected by the structure below the data wiring.
  • the opening (interlayer insulating film opening 61) has a predetermined interval on the surface of the first insulating film (interlayer insulating film 6).
  • each wiring data wiring / terminal part wiring 7 extending adjacent to each other, and each wiring (data wiring / terminal part wiring 7) has an opening (interlayer insulating film opening) provided for each wiring.
  • the opening 61 is crossed along the inner surface of the part 61).
  • the residue of the conductive film for forming the conductive pattern is accumulated at the bottom of the opening, and the first insulating film is formed by the step of the opening provided for each wiring.
  • a current leakage circuit between a plurality of wirings extending adjacent to each other at a predetermined interval on the surface of the semiconductor device is reliably cut.
  • the first insulating film (interlayer insulating film 6) and the surface of the first insulating film (interlayer insulating film 6) are adjacent to each other at a predetermined interval.
  • a plurality of extended wirings (data wiring / terminal part wiring 7) and a part of each total length of the plurality of wirings (data wiring / terminal part wiring 7) are provided so as to collectively cover the plurality of wirings.
  • the wiring may be formed so as to cross the opening along the inner surface of the opening, or may be formed while avoiding the opening.
  • the number of openings may be plural.
  • a plurality of openings are formed at predetermined intervals along the slope of the second insulating film on the surface of the first insulating film. do it.
  • all of the plurality of wirings may be formed so as to cross the opening along the inner surface of the opening corresponding to each wiring.
  • the wiring formed only on the surface of the first insulating film and the wiring crossing the opening may be alternately arranged.
  • the present invention is useful for a substrate device and a manufacturing method thereof, and is particularly suitable for a TFT panel and a manufacturing method thereof.

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Abstract

　データ配線間に導電性膜残りが発生した場合にも、確実に電流リーク経路を切断する。ＴＦＴパネル（１００）の層間絶縁膜（６）は、絶縁性保護膜（８）のパターンエッジ（８１）に該当する位置に層間絶縁膜開口部（６１）を備えている。

Description

基板装置及びその製造方法
　本発明は、基板装置及びその製造方法に関し、特に、基板装置が具備する導電性パターンの形成技術に関するものである。
　ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ ＴｒａｎＳｉｓｔｏｒ、薄膜トランジスタ）パネルの製造においては、一般的に、データ配線／端子部配線上に厚い絶縁性保護膜（一般的には有機樹脂膜）を積層した後、さらに上層に導電性膜（透明電極膜）のパターンを形成する。
　図２０は、上記のような成膜・パターン形成工程を含む製造方法によって製造されるはずの、理想的なＴＦＴパネル３００の断面図を示している。また、図２１は、ＴＦＴパネル３００を真上から見下ろした時の概要図を示しており、図２２は、ＴＦＴパネル３００を、図２１のＡ－Ｂで切断した時の断面図であり、複数のデータ配線／端子部配線７の間が電気的に絶縁されていることが分かる。図２０～図２２に示すように、理想的には、ＴＦＴパネル３００の複数のデータ配線／端子部配線７の間は電気的に絶縁されている。
　しかし実際には、理想的なＴＦＴパネル３００と同じ構成を備えた従来のＴＦＴパネルにおいて、データ配線／端子部配線７上に厚い絶縁性保護膜８を積層させ、さらに上層に透明電極膜９のパターンを形成する際に、データ配線／端子部配線７の間に、電流リーク経路が形成されてしまう傾向がある。
　図２３～図２５は、理想的なＴＦＴパネルの状態を示していた図２０～図２２のそれぞれに対応させて、厚い絶縁性保護膜８を積層させて実施するＴＦＴアレイ工程によって実際に製造される、従来のＴＦＴパネル２００の一例を示している。図２３は、ＴＦＴパネル２００の断面図を示している。また、図２４は、ＴＦＴパネル２００を真上から見下ろした時の概要図を示しており、図２５は、ＴＦＴパネル２００を、図２４のＡ－Ｂで切断した時の断面図である。
　図２３～図２５に示すように、データ配線／端子部配線７上に厚い絶縁性保護膜８を積層すると、絶縁性保護膜８のパターンエッジ８１に沿って、透明電極膜残り９１が残ってしまう傾向がある。そして、絶縁性保護膜８に覆われていない複数のデータ配線／端子部配線７の間に、透明電極膜残り９１が存在する場合、透明電極膜残り９１が電流リーク回路を形成し、複数のデータ配線／端子部配線７の間の電気的短絡が発生する。
　図２６～図２８は、絶縁性保護膜８のパターンエッジ８１に沿って、複数のデータ配線／端子部配線７の間に発生する透明電極膜残り９１の原因を示す図である。図２６は、厚い絶縁性保護膜８の上に透明電極膜９０が成膜された直後の断面図を示しており、図２７は、図２６に示す状態の後さらに、透明電極膜９０の上にレジストを塗布した状態の断面図を示している。また、図２８は、塗布されたレジストの残滓が、絶縁性保護膜８のパターンエッジに沿って存在していることを示す断面図である。
　図２６に示すように、絶縁性保護膜８のパターンエッジ８１では、透明電極膜９０の成膜時に、高さ方向Ｈに沿った部位の膜厚が厚く成膜される傾向がある。この高さ方向Ｈの膜厚が厚い場合、パターンエッチングによっても、データ配線／端子部配線７間の不要な透明電極膜９０を完全に除去できないことが原因となって、パターンエッチング後に透明電極膜残り９１が発生する。
　または、図２７に示すように、透明電極膜パターンを形成するフォトリソグラフ工程において、塗布されたレジストは、透明電極膜９０と同様に、絶縁性保護膜８の高さ方向に沿って厚くなる。このため、図２８に示すように、露光が不十分となり、現像後にレジスト残滓が発生する。上記レジスト残滓部分が原因となって、エッチング後に透明電極膜残り９１が残る。
　図２６を用いて説明した理由と、図２７および図２８を用いて説明した理由とから、絶縁性保護膜８に覆われていない複数のデータ配線／端子部配線７の間に、透明電極膜残り９１が電流リーク回路を形成してしまうという事態が発生する。
　これまで、絶縁性保護膜８のパターンエッジ８１に沿って発生する透明電極膜残り９１と、透明電極膜残り９１によるデータ配線／端子部配線７の間の電流リーク経路の形成とについて、トップゲート構造のＴＦＴパネルを用いて説明を行ってきた。
　しかし、絶縁性保護膜８のパターンエッジ８１に沿って発生する透明電極膜残り９１、および透明電極膜残り９１によるデータ配線／端子部配線７の間の電流リーク経路の形成という問題は、トップゲート構造のＴＦＴパネルにのみ関わるものではない。
　図１９は、理想的なボトムゲート構造のＴＦＴパネル４００の構造を示す断面図である。
　ＴＦＴパネル４００における絶縁性保護膜８の形状からも分かるように、ボトムゲート構造のＴＦＴパネル４００においても、絶縁性保護膜８のパターンエッジ８１に沿って、透明電極膜残り９１が発生する傾向がある。つまり、透明電極膜残り９１の発生と、透明電極膜残り９１によるデータ配線／端子部配線７の間の電流リーク経路の形成とは、ボトムゲート構造のＴＦＴパネルにおいても問題となる。
　従って、絶縁性保護膜を厚く堆積しても、複数のデータ配線／端子部配線の間での電気的短絡を防止するための様々な試みが為されている。
　下掲の特許文献１には、実装端子間の層間絶縁膜の端部を凸形状にすることで、パターンエッジ部分の画素電極材料残滓を抑制し、実装端子間でのショートを防止しようとする技術が開示されている。
　また特許文献２には、層間絶縁膜を形成するためのフォトマスクについて、露光機の照射光を遮蔽する遮光部パターンと、照射光を通過させる開口部パターンとの間に、露光機の分解能より小さいピッチを有する境界部パターンを設ける技術が開示されている。上記フォトマスクを用いることにより、絶縁膜端部の傾斜角をなだらかにし、ゲート絶縁膜の端部において、画素電極の残滓による隣接実装端子間の電気的短絡を防止しようとするものである。
　さらに特許文献３は、基板上に形成され、側面部を有すると共に単一層からなるパターン膜を備え、当該側面部は、基板の表面に対して複数の傾斜角度を有するように形成され、又は段差状に形成されている、基板装置を開示している。
日本国公開特許公報「特開平１１－２４１０１号公報（１９９９年１月２９日公開）」 日本国公開特許公報「特開平１１－１５３８０９号公報（１９９９年６月８日公開）」 日本国公開特許公報「特開２００９－１２８７６１号公報（２００９年６月１１日公開）」
　しかしながら、上述のような従来技術には、確実な電流リーク経路の切断を実現するものではないという問題がある。
　すなわち、特許文献１の技術では、有機絶縁膜でのパターニングがフォトリソグラフィの技術で形成されるため、有機絶縁膜を厚くした場合に、正確にパターンを解像することが難しく、凸型の形状が崩れる可能性がある、という問題がある。つまり、特許文献１が開示している、有機絶縁膜のパターンエッジで凸形状にする方法は、パターンエッジの凹部分には上部電極の膜が残り易く、凸部分には残りにくいという傾向を利用して、導電性膜残りの発生確率を下げるものであり、確実な電流リーク経路の切断にはなっていない。
　また、特許文献２に開示されている技術は、露光機の分解能より小さいピッチを有する境界部パターンを設けたフォトマスクを利用することで、層間絶縁材料膜のエッチングの輪郭再現精度を悪くし、絶縁膜端部の傾斜角をなだらかにする。そして、絶縁膜端部の傾斜角をなだらかにすることで、層間絶縁膜端部の近傍において、レジスト残滓の発生を抑えるものである。しかしながら、上記フォトマスクによる輪郭再現精度の抑制、絶縁膜端部の傾斜角の緩和、レジスト残滓の発生抑止、そして画素電極の残滓の発生抑止は、蓋然性は高いが、電流リーク経路の切断の確実性については不明である。
　さらに、特許文献３に記載されている発明についても、パターン膜の側面部が形成する複数の傾斜角度または段差は、膜残滓の発生を確実に抑制するものではない。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、データ配線間に導電性膜残りが発生した場合にも、確実に電流リーク経路を切断することにある。
　上記の課題を解決するために、本発明の一態様に係る基板装置は、第１の絶縁膜と、上記第１の絶縁膜の表面上において所定の間隔で隣り合って延伸された複数の配線と、上記複数の配線の各全長の一部を一括して覆うように設けられ、それによって上記複数の配線上に法面が形成された第２の絶縁膜と、上記第２の絶縁膜の表面上に形成された導電性パターンと、を含む基板装置であって、上記第１の絶縁膜の上記表面には、上記第２の絶縁膜の上記法面に該当する位置であって、かつ、(1)上記複数の配線のうち、隣り合って延伸された２つの配線の少なくとも一方に該当する位置、または(2)上記複数の配線のうち、隣り合って延伸された２つの配線の間の位置に開口部が形成されていることを特徴とする。
　上記の課題を解決するために、本発明の一態様に係る基板装置の製造方法は、第１の絶縁膜と、上記第１の絶縁膜の表面上において所定の間隔で隣り合って延伸された複数の配線と、上記複数の配線の各全長の一部を一括して覆うように設けられ、それによって上記複数の配線上に法面が形成された第２の絶縁膜と、上記第２の絶縁膜の表面上に形成された導電性パターンと、を含む基板装置の製造方法であって、上記第１の絶縁膜の上記表面には、上記第２の絶縁膜の上記法面に該当する位置であって、かつ、(1)上記複数の配線のうち、隣り合って延伸された２つの配線の少なくとも一方に該当する位置、または(2)上記複数の配線のうち、隣り合って延伸された２つの配線の間の位置に開口部を形成する開口ステップと、上記第１の絶縁膜上に、所定の間隔で隣り合って延伸された複数の配線を形成する配線形成ステップと、上記複数の配線の各全長の一部を一括して覆い、上記複数の配線上にその法面が形成され、かつ当該法面は上記開口部内にも形成されるように上記第２の絶縁膜を形成する第２絶縁膜形成ステップと、を含むことを特徴とする。
　本発明の一態様によれば、上記第２の絶縁膜の上記法面に沿って発生する、上記配線間の上記残滓は、上記開口部の底部へ移動し、当該残滓によって形成される可能性があった上記配線間の電流リーク経路は、上記開口部の段差で、確実に切断されるという効果を奏する。
本発明の一態様に係る基板装置を示す断面図であり、図１のＡ－Ｂは、図２のＡ－Ｂに対応する。 図１に示す基板装置を真上から見下ろした時の概要図であり、図２のＡ－Ｂは、図１のＡ－Ｂに対応し、図２のＣ－Ｄは、図３のＣ－Ｄに対応する。 図１に示す基板装置を、図２のＣ－Ｄで切断した時の断面図である。 図１に示す基板装置について、絶縁性保護膜のパターンエッジに沿って発生した透明電極膜残りが、層間絶縁膜開口部の底部に溜まっていることを示す断面図である。 図１に示す基板装置について、層間絶縁膜開口部によって、透明電極膜残りがデータ配線／端子部配線の間に形成する電流リーク回路が確実に切断されていることを示す断面図である。 図１に示す基板装置を製造する工程の一部を示すフロー図である。 図６に示す製造工程の続きを示すフロー図である。 図７に示す製造工程のさらに続きを示すフロー図である。 本発明の別の一態様に係る基板装置を製造する工程の一部を示すフロー図である。 本発明のさらに別の一態様に係る基板装置の断面図である。 本発明のさらに別の一態様に係る基板装置の断面図である。 本発明のさらに別の一態様に係る基板装置を真上から見下ろした時の概要図である。 本発明のさらに別の一態様に係る基板装置を真上から見下ろした時の概要図である。 図１３に示す基板装置を、図１３のＡ－Ｂで切断した時の断面図である。 図１３に示す基板装置を、図１３のＡ－Ｂで切断した時の断面図であり、層間絶縁膜開口部の底部に透明電極膜残りが存在しているのを示している。 図１３に示す基板装置と同様に、データ配線／端子部配線一本おきに層間絶縁膜開口部が設けられている基板装置であって、層間絶縁膜開口部の底部にゲート電極がある基板装置の断面図である。 図１３に示す基板装置と同様に、データ配線／端子部配線一本おきに層間絶縁膜開口部が設けられている基板装置であって、層間絶縁膜開口部の底部にシリコン膜がある基板装置の断面図である。 本発明の他の一態様に係る基板装置の断面図である。 理想的なボトムゲート構造の基板装置を示す断面図である。 理想的なトップゲート構造の基板装置の断面図である。 図２０に示す理想的な基板装置を真上から見下ろした時の概要図である。 図２０に示す理想的な基板装置を、図２１のＡ－Ｂで切断した時の断面図である。 従来の基板装置の断面図である。 図２３に示す従来の基板装置を真上から見下ろした時の概要図である。 図２３に示す従来の基板装置を、図２４のＡ－Ｂで切断した時の断面図である。 データ配線／端子部配線の間に透明電極膜残りが発生する原因を示すための図であり、透明電極膜の成膜時に、高さ方向の膜厚が厚く成膜される傾向があることを示している。 データ配線／端子部配線の間に透明電極膜残りが発生する原因を示すための図であり、透明電極膜パターンを形成するフォトリソグラフ工程において、塗布されたレジストが絶縁性保護膜に沿って厚くなる傾向があることを示している。 図２７に示すように、塗布されたレジストが絶縁性保護膜に沿って厚くなっていると、露光が不十分となり、現像後にレジスト残滓が発生することを示す図である。 図１２に示すＴＦＴパネルについて、層間絶縁膜開口部と、データ配線／端子部配線と、絶縁性保護膜のパターンエッジとの配置を示す、断面図である。
　以下、図１～図２９に基づいて、本発明の実施の形態について、詳細に説明する。
　〔実施形態１〕
　図１は、本発明の一態様に係る基板装置である、ＴＦＴ（薄膜トランジスタ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）パネル１００について、データ配線／端子部配線７の間の層間絶縁膜６（第１の絶縁膜）に層間絶縁膜開口部６１（開口部）が設けられていることを示す断面図である。
　図２は、ＴＦＴパネル１００を真上から見下ろした時の概要図であり、図２のＡ－Ｂと、図１のＡ－Ｂとは対応しており、Ａ－Ｂは、絶縁性保護膜８のパターンエッジ８１に該当する。
　図３は、ＴＦＴパネル１００を、図２のＣ－Ｄで切断した時の断面図である。
　本発明の一態様に係る基板装置は、第１の絶縁膜（層間絶縁膜６）と、上記第１の絶縁膜（層間絶縁膜６）の表面上において所定の間隔で隣り合って延伸された複数の配線（データ配線／端子部配線７）と、上記複数の配線の各全長の一部を一括して覆うように設けられ、それによって上記複数の配線上に法面（絶縁性保護膜パターンエッジ８１）が形成された第２の絶縁膜（絶縁性保護膜８）と、上記第２の絶縁膜の表面上に形成された導電性パターン（透明電極９）と、を含む基板装置であって、上記第１の絶縁膜の上記表面には、上記第２の絶縁膜の上記法面に該当する位置であって、かつ、(1)上記複数の配線のうち、隣り合って延伸された２つの配線の少なくとも一方に該当する位置、または(2)上記複数の配線のうち、隣り合って延伸された２つの配線の間の位置に開口部（層間絶縁膜開口部６１）が形成されている。
　なお、図４等では、法面（絶縁性保護膜パターンエッジ８１）は、後述するガラス基板１に対して直角をなしているように図示しているが、本発明の一態様に係る基板装置において、当該法面は、当該ガラス基板１に対し、垂直であってもよいし、傾斜を有していてもよい。
　以下まず、上記複数の配線（データ配線／端子部配線７）のうち、隣り合って延伸された２つの配線の間の位置に開口部（層間絶縁膜開口部６１）が形成されている構造を有する、本発明の一態様に係る基板装置について、ＴＦＴパネル１００を用いて説明する。
　　（本発明に係るトップゲート構造のＴＦＴパネル１００）
　ＴＦＴパネル１００の層間絶縁膜６は、絶縁性保護膜８（第２の絶縁膜）のパターンエッジ８１（法面）に該当する位置に層間絶縁膜開口部６１を備えている。また、ＴＦＴパネル１００において、層間絶縁膜開口部６１は、データ配線／端子部配線７（配線）の間に設けられている。
　層間絶縁膜開口部６１が設けられていることによって、絶縁性保護膜８のパターンエッジ８１に沿って、データ配線／端子部配線７の間に透明電極膜残り９１が発生した場合であっても、透明電極膜残り９１は層間絶縁膜開口部６１の底部に移動する。従って、ＴＦＴパネル１００においては、データ配線／端子部配線７の間の透明電極膜残り９１が形成する、データ配線／端子部配線７の間の電流リーク経路は、確実に切断されている。
　透明電極膜残り９１により形成されるデータ配線／端子部配線７の間の電流リーク経路を確実に切断するため、図１～図３に示すように、ＴＦＴパネル１００の層間絶縁膜６は、絶縁性保護膜８のパターンエッジ８１に該当する位置に層間絶縁膜開口部６１を備える。ＴＦＴパネル１００は、データ配線／端子部配線７の間に、層間絶縁膜６の開口部（層間絶縁膜開口部６１）を備えることによって、導電性膜残り（透明電極膜残り９１）が発生した場合でも、データ配線／端子部配線７の間の電流リーク回路を切断できる。
　図４は、ＴＦＴパネル１００について、絶縁性保護膜８のパターンエッジ８１に沿って発生した透明電極膜残り９１が、層間絶縁膜開口部６１の底部に溜まっていることを示す断面図である。
　また、図５は、ＴＦＴパネル１００について、層間絶縁膜開口部６１によって、透明電極膜残り９１がデータ配線／端子部配線７の間に形成する電流リーク回路が確実に切断されていることを示す断面図である。
　図４に示すように、ＴＦＴパネル１００は、トップゲート構造を有した薄膜トランジスタ１０を備えている。薄膜トランジスタ１０は、シリコン膜３、シリコン膜３に電気的に接続されたデータ配線／端子部配線７、ゲート絶縁膜４、ゲート絶縁膜４上に設けられたゲート電極５を備えている。なお、薄膜トランジスタ１０のドレイン電極は、シリコン膜３および透明電極９と電気的に接続されている。
　図５に示すように、Ａ－Ｂ間の際に透明電極膜残り９１が残っても、層間絶縁膜開口部６１の段差で電流リーク経路は切断され、隣り合うデータ配線／端子部配線７の間の電気的ショートは発生しない。
　つまり、図５においてＡ－Ｂは絶縁性保護膜８のパターンエッジ８１に該当しており、上記のように、ＴＦＴパネルの製造工程において、透明電極膜残り９１がＡ－Ｂに、つまり絶縁性保護膜８のパターンエッジ８１に発生する傾向がある。Ａ－Ｂ間に発生した透明電極膜残り９１は、データ配線／端子部配線７の間に電流リーク経路を形成してしまう。しかし、層間絶縁膜開口部６１を設けることにより、層間絶縁膜開口部６１の段差によって、つまり、層間絶縁膜６の上面と層間絶縁膜開口部６１の底部との間の高低差によって、データ配線／端子部配線７の間の電流リーク経路は確実に切断される。
　ＴＦＴパネル１００において、層間絶縁膜開口部６１は、層間絶縁膜６の、絶縁性保護膜８のパターンエッジ８１に該当する位置に設けられている。従って、絶縁性保護膜８のパターンエッジ８１に沿って透明電極膜残り９１が発生した場合であっても、発生した透明電極膜残り９１は層間絶縁膜開口部６１の底部に移動する。つまり、ＴＦＴパネル１００は、層間絶縁膜開口部６１によって、透明電極膜残り９１がデータ配線／端子部配線７の間に形成する電流リーク経路を、確実に切断することができる。
　上記に説明したＴＦＴパネル１００について、以下のように整理しておく。
　すなわち、絶縁性保護膜８のパターンエッジ８１部分で透明電極膜の残り９１が発生することにより、データ配線／端子部配線７の間に電流リーク経路が形成される。これを防止するため、データ配線／端子部配線７の間の層間絶縁膜６に層間絶縁膜開口部６１を形成する。層間絶縁膜６に層間絶縁膜開口部６１を設けることにより、透明電極膜の残り９１は層間絶縁膜６の層間絶縁膜開口部６１へ移り、データ配線／端子部配線７の間の電流リーク経路を切断することができる。
　なお、ＴＦＴパネル１００のデータ配線／端子部配線７を長手方向に沿って切断する面で、ＴＦＴパネル１００を切断した際の断面構成は、例えば、図２０に示すのと同様の断面構成となる。すなわち、絶縁性保護膜８（第２の絶縁膜）のパターンエッジ８１（法面）は、複数のデータ配線／端子部配線７上に形成されている。
　以上のような構成を有するＴＦＴパネル１００について、その製造方法を下記に説明する。
　　（ＴＦＴパネル１００の製造方法）
　本発明の一態様に係る基板装置の製造方法は、第１の絶縁膜（層間絶縁膜６）と、上記第１の絶縁膜（層間絶縁膜６）の表面上において所定の間隔で隣り合って延伸された複数の配線（データ配線／端子部配線７）と、上記複数の配線（データ配線／端子部配線７）の各全長の一部を一括して覆うように設けられ、それによって上記複数の配線上に法面（絶縁性保護膜パターンエッジ８１）が形成された第２の絶縁膜（絶縁性保護膜８）と、上記第２の絶縁膜（絶縁性保護膜８）の表面上に形成された導電性パターン（透明電極９）と、を含む基板装置の製造方法であって、上記第１の絶縁膜の上記表面には、上記第２の絶縁膜の上記法面に該当する位置であって、かつ、(1)上記複数の配線のうち、隣り合って延伸された２つの配線の少なくとも一方に該当する位置、または(2)上記複数の配線のうち、隣り合って延伸された２つの配線の間の位置に開口部を形成する開口ステップ（コンタクトホールパターニング工程ＴＳ７）と、上記第１の絶縁膜上に、所定の間隔で隣り合って延伸された複数の配線を形成する配線形成ステップと、上記複数の配線の各全長の一部を一括して覆い、上記複数の配線上にその法面が形成され、かつ当該法面は上記開口部内にも形成されるように上記第２の絶縁膜を形成する第２絶縁膜形成ステップと、を含む。
　詳細は後述するが、本発明の一態様に係る基板装置の製造方法をＴＦＴパネルの製造に応用する場合、層間絶縁膜にコンタクトホールを開口する際に、絶縁性保護膜のパターンエッジとなる部分の下部にあたる絶縁膜も同時に開口する。従って、従来のＴＦＴパネル製造工程に何ら新たな工程を追加することなく、単にコンタクトホールパターニング工程における開口パターンを変更するだけで、ＴＦＴパネル１００を製造することができる。
　図６～図８は、トップゲート構造のＴＦＴパネル１００の製造工程を示すフロー図である。
　図９は、本発明の別の一態様に係る、ボトムゲート構造の基板装置であるＴＦＴパネル１７０の製造工程を示すフロー図である。
　ここで、トップゲート構造のＴＦＴパネル１００と、ボトムゲート構造のＴＦＴパネル１７０とについて、各々の製造工程を区別するため、ＴＦＴパネル１００の製造においては、製造工程の順序の前に「ＴＳ」を付けて示すことにする。同様に、ＴＦＴパネル１７０の製造においては、製造工程の順序の前に「ＢＳ」を付けることにする。Ｔ／Ｂはそれぞれ、トップゲート／ボトムゲートの区別に対応しており、Ｓはステップの略である。
　なお、ボトムゲート構造のＴＦＴパネル１７０およびその製造工程について、詳細は後述し、先ずは、ＴＦＴパネル１００の製造工程について、図６～図８を用いて説明を行う。
　ＴＦＴパネル１００は、例えば、図６～図８に示す、以下のような製造工程において製造することができる。
　図６に示すように、まず、ガラス基板１を用意する（ＴＳ０）。
　次に、ガラス基板１上にバッファ膜２（厚さ：１００～４００ｎｍ、材料例：ＳｉＮＯ／ＳｉＯ２積層膜）をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法にて成膜する。その後さらに、シリコン膜３（厚さ：３０～１００ｎｍ、材料例：ＣＧ（Ｃｏｎｔｉｎｕｏｕｓ　Ｇｒａｉｎ：連続粒界結晶）－シリコン）をＣＶＤ法にて成膜後に結晶化させる（バッファ膜／シリコン膜成膜・結晶化工程ＴＳ１）。
　フォトリソフラフィにてレジストパターニングし、その後、ドライエッチングにて、シリコンパターンを形成する（シリコンパターニング工程ＴＳ２）。
　ＣＶＤ法にてゲート絶縁膜４（材料例：ＳｉＯ２、またはＳｉＮ、またはＳｉＮＯ、またはその積層膜）を成膜する（ゲート絶縁膜成膜工程ＴＳ３）。
　スパッタで、ゲート電極膜５０を成膜する（ゲート電極膜成膜工程ＴＳ４）。
　フォトリソフラフィにてレジストパターニングし、その後、ドライエッチング、ウエットエッチングにて、ゲート電極５パターンを形成する（ゲート電極パターニング工程ＴＳ５）。
　図７は、図６に示す製造工程に続く、ＴＦＴパネル１００の製造工程を示すフロー図である。
　図７に示すように、ＣＶＤ法にて層間絶縁膜６（厚さ：３００～１０００ｎｍ、材料例：ＳｉＯ２、またはＳｉＮ、またはＳｉＮＯ、またはその積層膜）を成膜する（層間絶縁膜成膜ＴＳ６）。
　フォトリソフラフィにてレジストパターニングし、その後、ドライエッチング、ウエットエッチングにて、コンタクトホール６２を形成する。コンタクトホール６２の形成の際、同時に、層間絶縁膜開口部６１も、ドライエッチング、ウエットエッチングにて、形成する（コンタクトホールパターニング工程ＴＳ７）。
　スパッタで、データ配線／端子部配線膜７０を成膜する（データ配線／端子部配線膜成膜工程ＴＳ８：開口ステップ）。
　フォトリソフラフィにてレジストパターニングし、その後、ドライエッチング、ウエットエッチングにて、データ配線／端子部配線７パターンを形成する（データ配線／端子部配線パターニング工程ＴＳ９：配線形成ステップ）。
　図８は、図７に示す製造工程にさらに続く、ＴＦＴパネル１００の製造工程を示すフロー図である。
　図８に示すように、フォトリソフラフィにて、絶縁性保護膜８（有機性絶縁膜、材料例：感光性樹脂膜）をパターニングする（絶縁性保護膜形成工程ＴＳ１０：第２絶縁膜形成ステップ）。
　スパッタにて、透明電極膜９０（厚さ：３０～１５０ｎｍ、材料例：ＩＴＯ、ＩＺＯ、ＺｎＯ）を形成する（透明電極膜成膜工程ＴＳ１１）。
　フォトリソフラフィにてレジストパターニングし、その後、ウエットエッチングにて、透明電極９パターンを形成する（透明電極パターン形成工程ＴＳ１２）。
　以上に説明したように、ＴＦＴパネル１００は、層間絶縁膜６にコンタクトホール６２を開口する際に、絶縁性保護膜８のパターンエッジ８１となる部分の下部にあたる層間絶縁膜６も同時に開口することで、製造することができる。つまり、従来のＴＦＴパネル製造工程に何ら新たな工程を追加することなく、単にコンタクトホールパターニング工程における開口パターンを変更するだけで、ＴＦＴパネル１００を製造することができる。
　従って、上記製造方法により、データ配線／端子部配線７の間の電流リーク回路が確実に切断されているＴＦＴパネルを、従来の一般的なＴＦＴパネルの製造コストに対する追加的コストを必要とせずに、製造することができる。つまり、追加的製造コストを必要とせずに、生産されるＴＦＴパネルの不良品の発生を抑えて生産歩留まりを向上させ、高品質のＴＦＴパネルを製造することが可能となる。
　なお、上記のように、本発明は、ＴＦＴパネルにおける層間絶縁膜６の開口パターンの形成に関するものである。従って、本発明の一態様に係る基板装置において、ＴＦＴの種類は、アモルファスシリコン（ａ－Ｓｉ：ａｍｏｒｐｈｏｕｓ　Ｓｉｌｉｃｏｎ）ＴＦＴであってもよいし、低温ポリシリコン（ＬＰＳ：Ｌｏｗ　ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）ＴＦＴであってもよい。また、透明電極９について、垂直配列型（ＶＡ：Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）方式であってもよいし、水平配列型（ＩＰＳ：Ｉｎ　Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）方式であってもよい。
　　（本発明に係るトップゲート構造のＴＦＴパネルの変形例）
　これまで、ＴＦＴパネル１００を用いて、本発明の一態様に係るトップゲート構造のＴＦＴパネルを説明してきた。ＴＦＴパネル１００の層間絶縁膜開口部６１の底部には、ゲート絶縁膜４またはバッファ膜がある。しかし、本発明の一態様に係るトップゲート構造のＴＦＴパネルは、ＴＦＴパネル１００に限られるものではなく、以下に示すような構造のＴＦＴパネルであってもよい。
　　（ｉ．トップゲート構造ＴＦＴパネルの変形例－層間絶縁膜開口部の底部）
　本発明の他の一態様に係るトップゲート構造のＴＦＴパネルについて、図１０～図１７に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図１０は、本発明の別の一態様に係る基板装置である、ＴＦＴパネル１１０の断面図であり、絶縁性保護膜８のパターンエッジ８１に該当する位置に設けられた層間絶縁膜開口部６１の底部には、ゲート配線５１がある。層間絶縁膜開口部６１の段差、つまり、層間絶縁膜６の上面と層間絶縁膜開口部６１の底部との間の高低差によって、層間絶縁膜開口部６１の底部にゲート配線５１がある場合であっても、電流リーク経路は確実に切断されている。
　なお、ここではゲート配線の例を示したが、薄膜トランジスタに接続されたゲート配線だけでなく、周辺回路の配線や引き出し配線など、ゲート配線と同層で形成される配線であればよい。
　図１１は、本発明のさらに別の一態様に係る基板装置である、ＴＦＴパネル１２０の断面図であり、絶縁性保護膜８のパターンエッジ８１に該当する位置に設けられた層間絶縁膜開口部６１の底部には、シリコン膜３がある。この場合にも、図１０で示したＴＦＴパネル１１０と同様に、層間絶縁膜開口部６１の段差によって、電流リーク経路は確実に切断されている。
　ＴＦＴパネル１００、１１０、１２０においては、いずれも、層間絶縁膜開口部６１の段差で電流リーク経路が切断され、隣り合うデータ配線／端子部配線７の電気的ショートは発生しない。
　ここで、ＴＦＴパネル１００、１１０、１２０において、層間絶縁膜開口部６１は、データ配線／端子部配線７の間に設けられていた。しかし、データ配線／端子部配線７の間の電流リーク経路を切断するための層間絶縁膜開口部６１は、データ配線／端子部配線７の間に設けられていなくてはならない訳ではない。
　以下では、ＴＦＴパネル１３０～１６０を用いて、上記複数の配線（データ配線／端子部配線７）のうち、隣り合って延伸された２つの配線の少なくとも一方に該当する位置に開口部（層間絶縁膜開口部６１）が形成されている構造を有する、本発明の一態様に係る基板装置について説明する。つまり、ＴＦＴパネル１３０～１６０は、ＴＦＴパネル１００とは別の位置に層間絶縁膜開口部６１が設けられている、本発明の別の一態様に係る基板装置である。
　　（ｉｉ．トップゲート構造のＴＦＴパネルの変形例―層間絶縁膜開口部の設置位置）
　図１２は、一本一本のデータ配線／端子部配線７毎の、絶縁性保護膜８のパターンエッジ８１に該当する位置に、層間絶縁膜開口部６１が設けられている、本発明の別の一態様に係る基板装置であるＴＦＴパネル１３０を真上から見下ろした時の概要図である。
　すなわち、ＴＦＴパネル１３０においては、各データ配線／端子部配線７と、絶縁性保護膜８のパターンエッジ８１との交差点に該当する位置に、層間絶縁膜開口部６１が設けられている。
　なお、図２９は、ＴＦＴパネル１３０について、層間絶縁膜開口部６１と、データ配線／端子部配線７と、絶縁性保護膜８のパターンエッジ８１との配置を示す、断面図である。
　すなわち、ＴＦＴパネル１３０において、層間絶縁膜開口部６１が、層間絶縁膜６の表面上において所定の間隔で隣り合って延伸されたデータ配線／端子部配線７毎に設けられており、各データ配線／端子部配線７は、配線毎に設けられた層間絶縁膜開口部６１の内面に沿って当該層間絶縁膜開口部６１を横断している。
　図１３は、データ配線／端子部配線７一本おきに、データ配線／端子部配線７と、絶縁性保護膜８のパターンエッジ８１との交差点に該当する位置に、層間絶縁膜開口部６１が設けられている、本発明の別の一態様に係る基板装置であるＴＦＴパネル１４０を真上から見下ろした時の概要図である。つまり、ＴＦＴパネル１４０において層間絶縁膜開口部６１は、データ配線／端子部配線７一本おきに、データ配線／端子部配線７と、絶縁性保護膜８のパターンエッジ８１との交差点に該当する位置に設けられている。
　図１４は、ＴＦＴパネル１４０を、図１３のＡ－Ｂで切断した時の断面図である。
　図１５は、図１３で示したＴＦＴパネル１４０について、層間絶縁膜開口部６１の底部に透明電極膜残り９１が存在しているのを示す断面図である。
　図１６は、ＴＦＴパネル１４０と同様に、データ配線／端子部配線７一本おきに層間絶縁膜開口部６１が設けられており、層間絶縁膜開口部６１の底部にゲート電極５がある、本発明の別の一態様に係る基板装置であるＴＦＴパネル１５０の断面図である。
　図１７は、ＴＦＴパネル１４０と同様に、データ配線／端子部配線７一本おきに層間絶縁膜開口部６１が設けられており、層間絶縁膜開口部６１の底部にシリコン膜３がある、本発明の別の一態様に係る基板装置であるＴＦＴパネル１６０の断面図である。
　ＴＦＴパネル１４０において、層間絶縁膜開口部６１は、一本一本のデータ配線／端子部配線７毎に設けられている。一方、ＴＦＴパネル１５０およびＴＦＴパネル１６０において、層間絶縁膜開口部６１は、データ配線／端子部配線７一本おきに設けられている。しかし、ＴＦＴパネル１４０、１５０、１６０のいずれにおいても、データ配線／端子部配線７を覆うように層間絶縁膜６が開口されている。
　ＴＦＴパネル１４０、１５０、１６０においては、層間絶縁膜開口部６１の段差で電流リーク回路が切断され、隣り合うデータ配線／端子部配線７の間の電流リーク回路は切断され、電気的ショートは発生しない。
　ＴＦＴパネル１４０、１５０、１６０からも分かるように、本発明の一態様に係る基板装置においては、隣り合うデータ配線／端子部配線７の間に、層間絶縁膜開口部６１の段差があればよい。
　なお、本発明の一態様に係る基板装置であるＴＦＴパネル１４０、１５０、１６０の構造は、以下のように表現することも可能である。すなわち、層間絶縁膜開口部６１が、層間絶縁膜６の表面上において所定の間隔で隣り合って延伸された複数のデータ配線／端子部配線７の間に設けられ、層間絶縁膜開口部６１の底部に、上記層間絶縁膜６の表面上において所定の間隔で隣り合って延伸された複数のデータ配線／端子部配線７とは別の、データ配線／端子部配線７がある構造である。言い換えれば、複数のデータ配線／端子部配線７が、層間絶縁膜６の表面上において所定の間隔で隣り合って延伸されている。そして、上記複数のデータ配線／端子部配線７の間に、層間絶縁膜開口部６１が設けられている。さらに、上記層間絶縁膜６の表面上において所定の間隔で隣り合って延伸された複数のデータ配線／端子部配線７とは別の、データ配線／端子部配線７が、上記層間絶縁膜開口部６１の底部にある。
　ここで、既に確認しているように、ＴＦＴパネル１００、１１０、１２０、１３０においても、層間絶縁膜開口部６１の段差で、データ配線／端子部配線７の間の電流リーク回路が切断されている。すなわち、ＴＦＴパネル１００～１３０と、ＴＦＴパネル１４０～１６０との違いは層間絶縁膜開口部６１の設置位置にあるが、いずれのＴＦＴパネルにおいても、層間絶縁膜開口部６１の段差でデータ配線／端子部配線７の間の電流リーク回路が切断されている。
　〔実施形態２〕
　これまで説明してきたＴＦＴパネル１００～１６０は、トップゲート構造のＴＦＴパネルであった。
　しかし、絶縁性保護膜のパターンエッジに沿って発生する透明電極膜残り、および当該透明電極膜残りによるデータ配線／端子部配線の間の電流リーク経路の形成という問題は、トップゲート構造のＴＦＴパネルにのみ関わるものではない。
　図１９は、理想的なボトムゲート構造のＴＦＴパネル４００の構造を示す断面図である。ＴＦＴパネル４００と、図２０に示すトップゲート構造の理想的なＴＦＴパネル３００とは、トランジスタの構成が異なるだけである。
　図１９に示すように、ＴＦＴパネル４００は、ボトムゲート構造を有した薄膜トランジスタ１１を備えている。薄膜トランジスタ１１は、シリコン膜３、シリコン膜３に電気的に接続されたデータ配線／端子部配線７、ゲート絶縁膜４、ゲート絶縁膜４に被覆されるように設けられたゲート電極５’を備えている。なお、薄膜トランジスタ１１のドレイン電極は、シリコン膜３および透明電極９と電気的に接続されている。
　一般に、ボトムゲート構造のＴＦＴパネルの製造においても、トップゲート構造のＴＦＴパネルの製造と同様に、データ配線／端子部配線上に厚い絶縁性保護膜（一般的には有機樹脂膜）を積層した後、さらに上層に導電性膜（透明電極膜）のパターンを形成する。
　従って、図１９に示すボトムゲート構造のＴＦＴパネル４００における絶縁性保護膜８の形状からも分かるように、データ配線／端子部配線７上に厚い絶縁性保護膜８を積層すると、絶縁性保護膜８のパターンエッジ８１に沿って、透明電極膜残り９１が発生する。
　つまり、ＴＦＴパネルの層間絶縁膜に、絶縁性保護膜のパターンエッジに沿って開口部を設けることで、データ配線／端子部配線の間の電流リーク経路を切断するという本発明は、ボトムゲート構造のＴＦＴパネルについても適用可能である。
　以下に、本発明の他の一態様に係るボトムゲート構造の基板装置であるＴＦＴパネル１７０について、図１８および図９に基づいて説明する。なお、説明の便宜上、前記実施形態にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　　（本発明に係るボトムゲート構造のＴＦＴパネル１７０）
　図１８は、本発明の別の一態様に係るＴＦＴパネル１７０の断面図である。
　ＴＦＴパネル１７０は、ボトムゲート構造のＴＦＴパネルである。ＴＦＴパネル１７０と、ＴＦＴパネル１００とは、トランジスタの構成が異なるだけである。
　ＴＦＴパネル１７０についても、層間絶縁膜６にコンタクトホール６２を開口する際に、層間絶縁膜６の、絶縁性保護膜８のパターンエッジ８１に該当する位置に、層間絶縁膜開口部６１を開口する。
　以下に、ＴＦＴパネル１７０の製造工程の詳細を説明する。
　　（ＴＦＴパネル１７０の製造方法）
　図９は、ＴＦＴパネル１７０の製造工程を示すフロー図である。
　ここで、ＴＦＴパネル１７０の製造工程に関する以下の説明においては、上記のように、トップゲート構造のＴＦＴパネル１００の製造工程と区別するために、製造工程の順序の前に「ＢＳ」を付けて、説明を行う。
　ＴＦＴパネル１７０は、例えば、図９に示す以下のような製造工程において製造することができる。
　まず、ガラス基板１を用意する（ＢＳ０）。
　次に、ガラス基板１上にバッファ膜２（厚さ：１００～４００ｎｍ、材料例：ＳｉＮＯ／ＳｉＯ２積層膜）をＣＶＤ法にて成膜する（バッファ膜成膜工程ＢＳ１）。ただし、バッファ膜２の存在は必須ではなく、ＴＦＴパネル１７０は、バッファ膜２を備えない構成であってもよい。つまり、本発明の一態様に係る基板装置の製造方法においては、バッファ膜成膜工程ＢＳ１を省略することも可能である。
　スパッタでゲート電極膜５０を成膜する（ゲート電極膜成膜工程ＢＳ２）。
　フォトリソフラフィにてレジストパターニングし、その後、ドライエッチング、ウエットエッチングにて、ゲート電極５パターンを形成する（ゲート電極パターニング工程ＢＳ３）。
　ＣＶＤ法にてゲート絶縁膜４（材料例：ＳｉＯ２、またはＳｉＮ、またはＳｉＮＯ、またはその積層膜）を成膜する（ゲート絶縁膜成膜工程ＢＳ４）。
　シリコン膜３（厚さ：３０～１００ｎｍ、材料例：ＣＧ－シリコン）をＣＶＤ法にて成膜後に結晶化させる（シリコン膜成膜・結晶化工程ＢＳ５）。
　フォトリソフラフィにてレジストパターニングし、その後、ドライエッチングにて、シリコンパターンを形成する（シリコンパターニング工程ＢＳ６）。
　これ以降の層間絶縁膜成膜成膜工程ＢＳ７以降の工程については、トップゲート構造のＴＦＴパネル１００の製造工程における層間絶縁膜成膜成膜工程ＴＳ６以降の工程と同じであるため、説明を省略する。つまり、本発明の一態様に係る、ボトムゲート構造の基板装置の製造方法は、既に説明したトップゲート構造の基板装置の製造方法と同様に、コンタクトホールパターニング工程ＴＳ７（開口ステップ）と、データ配線／端子部配線パターニング工程ＴＳ９（配線形成ステップ）と、絶縁性保護膜形成工程ＴＳ１０（第２絶縁膜形成ステップ）とを、含む。
　以上の説明から分かるように、ＴＦＴパネル１７０は、ＴＦＴパネル１００と同様に、層間絶縁膜６にコンタクトホール６２を開口する際に、絶縁性保護膜８のパターンエッジ８１となる部分の下部にあたる層間絶縁膜６も同時に開口することで、製造される。
　従って、上記製造方法により、データ配線／端子部配線７の間の電流リーク回路が確実に切断されているＴＦＴパネルを、従来の一般的なＴＦＴパネルの製造コストに対する追加的コストを必要とせずに、製造することができる。つまり、追加的製造コストを必要とせずに、生産されるＴＦＴパネルの不良品の発生を抑えて生産歩留まりを向上させ、高品質のＴＦＴパネルを製造することが可能となる。
　〔本実施形態の範囲に関する注意点〕
　上記のように、本実施形態は、ＴＦＴパネルにおける層間絶縁膜の開口パターンの形成に関するものである。従って、ＴＦＴの構造・種類は、アモルファスシリコンＴＦＴであってもよいし、低温ポリシリコンＴＦＴであってもよい。また、透明電極部分についても、垂直配列型方式であってもよいし、水平配列型方式であってもよい。
　また、本発明の一態様に係る基板装置の層間絶縁膜は、絶縁性保護膜のパターンエッジに該当する位置に開口部を備えている。
　上記開口部を設けることによって、絶縁性保護膜のパターンエッジに沿って発生する導電性膜残り（透明電極膜残り）は、開口部の底部に溜まり、データ配線／端子部配線の電流リーク経路の形成を抑制することができる。つまり、本発明の一態様に係る基板装置においては、隣り合うデータ配線／端子部配線の間に、開口部の段差があればよい。上記開口部の段差によって、データ配線／端子部配線の間の電流リーク経路は切断される。
　従って、上記開口部を設ける位置については、データ配線／端子部配線の間に開口部の段差が存在するように開口部を設ければよい。
　具体的には、本発明の一態様に係る基板装置は、データ配線／端子部配線間に、層間絶縁膜の開口部を設けることによって、導電性膜残りが発生した場合でも、データ配線／端子部配線間の電流リーク回路を切断できるようにする。ただし、層間絶縁膜の開口部を設ける位置は、データ配線／端子部配線間に限定されるものではなく、各データ配線／端子部配線毎に設けてもよいし、データ配線／端子部配線一本おきに設けてもよい。いずれの場合でも、絶縁性保護膜のパターンエッジに沿ってデータ配線／端子部配線の間に発生する導電性膜残り（透明電極膜残り）は開口部の底部に溜まり、開口部の段差によって、データ配線／端子部配線の間の電流リーク回路は切断される。
　さらに、隣り合うデータ配線／端子部配線間の電流リーク経路は上記開口部の段差で切断されるので、上記開口部の底部には、ゲート絶縁膜があってもよいし、バッファ絶縁膜があってもよいし、薄膜トランジスタに接続されたゲート配線又はゲート配線と同層の配線があってもよいし、薄膜トランジスタを構成するシリコン膜があってもよい。
　なお、本発明の一態様に係る基板装置の製造方法は、層間絶縁膜にコンタクトホールを開口する際に、絶縁性保護膜のパターンエッジとなる部分の下部にあたる層間絶縁膜も同時に開口する。従って、層間絶縁膜にデータ配線／端子部配線のためのコンタクトホールを設ける従来のＴＦＴパネルの製造工程に、何ら新たな工程を追加することなく、単に層間絶縁膜の開口パターンを変更するだけで、データ配線／端子部配線間の電流リーク回路が確実に切断されている基板装置（特にＴＦＴパネル）を製造することができる。
　本発明の一態様に係る基板装置の製造方法が製造する基板装置は、トップゲート構造の薄膜トランジスタを備えた基板装置であってもよいし、ボトムゲート構造の薄膜トランジスタを備えた基板装置であってもよい。当然、本発明の一態様に係る基板装置は、トップゲート構造の薄膜トランジスタを備えた基板装置であってもよいし、ボトムゲート構造の薄膜トランジスタを備えた基板装置であってもよい。
　〔まとめ〕
　本発明の一態様に係る基板装置（ＴＦＴパネル１００）は、第１の絶縁膜（層間絶縁膜６）と、上記第１の絶縁膜（層間絶縁膜６）の表面上において所定の間隔で隣り合って延伸された複数の配線（データ配線／端子部配線７）と、上記複数の配線の各全長の一部を一括して覆うように設けられ、それによって上記複数の配線上に法面（絶縁性保護膜パターンエッジ８１）が形成された第２の絶縁膜（絶縁性保護膜８）と、上記第２の絶縁膜の表面上に形成された導電性パターン（透明電極９）と、を含む基板装置であって、上記第１の絶縁膜の上記表面には、上記第２の絶縁膜の上記法面に該当する位置であって、かつ、(1)上記複数の配線のうち、隣り合って延伸された２つの配線の少なくとも一方に該当する位置、または(2)上記複数の配線のうち、隣り合って延伸された２つの配線の間の位置に開口部（層間絶縁膜開口部６１）が形成されている。
　上記の構成によれば、上記第１の絶縁膜の上記表面に形成された開口部は、上記第２の絶縁膜の上記法面に該当する位置において、隣り合って延伸された２つの配線の間に段差を形成する。その段差の態様は、上記(1)または(2)として記述した配線と開口部との位置関係の変化に応じて変化する。
　このような開口部を設けたことにより、上記導電性パターンを形成するための導電性膜の残滓（透明電極膜残り９１）が上記第２の絶縁膜の上記法面に沿って発生する場合にも、当該残滓は上記開口部の底部へ移動する。
　従って、上記第２の絶縁膜の上記法面に沿って発生する、上記配線間の上記残滓は、上記開口部の底部へ移動し、当該残滓によって形成される可能性があった上記配線間の電流リーク経路は、上記開口部の段差で、確実に切断される。
　さらに、本発明の一態様に係る基板装置（ＴＦＴパネル１００）は、上記開口部（層間絶縁膜開口部６１）の底部に、薄膜トランジスタを構成するゲート絶縁膜（４）またはバッファ膜（２）があってもよい。
　さらに、本発明の一態様に係る基板装置（ＴＦＴパネル１１０）は、上記開口部（層間絶縁膜開口部６１）の底部に、薄膜トランジスタに接続されたゲート配線（５１）又は上記ゲート配線（５１）と同層の配線があってもよい。
　さらに、本発明の一態様に係る基板装置（ＴＦＴパネル１２０）は、上記開口部（層間絶縁膜開口部６１）の底部に、薄膜トランジスタを構成するシリコン膜があってもよい。
　上記基板装置（ＴＦＴパネル１００，１１０，１２０）の各構成によれば、上記第２の絶縁膜の上記法面に沿って発生する、上記配線間の上記残滓は、底部にシリコン膜がある上記開口部の底部へ移動し、上記残滓によって形成される可能性があった上記配線間の電流リーク経路は確実に切断される。
　したがって、上記の構成は、特に、薄膜トランジスタをスイッチング素子として用いる表示パネルの信頼性を向上させることができる。
　さらに、上記の構成において、上記開口部（層間絶縁膜開口部６１）をデータ配線一本おきに設けた場合には、設置の必要な上記開口部（層間絶縁膜開口部６１）の個数を抑えることができる。
　なお、上記の構成において、上記開口部（層間絶縁膜開口部６１）の底部にある上記データ配線より下層の構造については、適宜、変更可能である。つまり、上記の構成において、上記データ配線より下層の構造によって、上記の電気的切断および上記開口部（層間絶縁膜開口部６１）の設置個数の抑制は影響を受けない。
　さらに、本発明の一態様に係る基板装置（ＴＦＴパネル１３０）は、上記開口部（層間絶縁膜開口部６１）が、上記第１の絶縁膜（層間絶縁膜６）の表面上において所定の間隔で隣り合って延伸された配線（データ配線／端子部配線７）毎に設けられており、各配線（データ配線／端子部配線７）は、配線毎に設けられた開口部（層間絶縁膜開口部６１）の内面に沿って当該開口部を横断している。
　上記の構成によれば、上記導電性パターンを形成するための導電性膜の残滓は上記開口部の底部に溜まり、上記配線毎に設けられた上記開口部の段差によって、上記第１の絶縁膜の表面上において所定の間隔で隣り合って延伸された複数の配線間の電流リーク回路は確実に切断される。
　本発明の一態様に係る基板装置の製造方法は、第１の絶縁膜（層間絶縁膜６）と、上記第１の絶縁膜（層間絶縁膜６）の表面上において所定の間隔で隣り合って延伸された複数の配線（データ配線／端子部配線７）と、上記複数の配線（データ配線／端子部配線７）の各全長の一部を一括して覆うように設けられ、それによって上記複数の配線上に法面（絶縁性保護膜パターンエッジ８１）が形成された第２の絶縁膜（絶縁性保護膜８）と、上記第２の絶縁膜（絶縁性保護膜８）の表面上に形成された導電性パターン（透明電極９）と、を含む基板装置の製造方法であって、上記第１の絶縁膜の上記表面には、上記第２の絶縁膜の上記法面に該当する位置であって、かつ、(1)上記複数の配線のうち、隣り合って延伸された２つの配線の少なくとも一方に該当する位置、または(2)上記複数の配線のうち、隣り合って延伸された２つの配線の間の位置に開口部を形成する開口ステップ（コンタクトホールパターニング工程ＴＳ７）と、上記第１の絶縁膜上に、所定の間隔で隣り合って延伸された複数の配線を形成する配線形成ステップと、上記複数の配線の各全長の一部を一括して覆い、上記複数の配線上にその法面が形成され、かつ当該法面は上記開口部内にも形成されるように上記第２の絶縁膜を形成する第２絶縁膜形成ステップと、を含む。
　上記の製造方法によれば、上記配線間の電流リーク経路が確実に切断された基板装置を製造することができる。
　なお、上記の製造方法をＴＦＴパネルの製造に応用すれば、上記第１の絶縁膜に上記配線のためのコンタクトホールを設ける従来のＴＦＴパネルの製造工程に、何ら新たな工程を追加することなく、単に上記第１の絶縁膜の開口パターンを変更するだけで、上記配線間の電流リーク回路が確実に切断されているＴＦＴパネルを製造することができる。
　つまり、追加的製造コストを必要とせず、また、製造工程を煩雑にすることなく、製造するＴＦＴパネルについて不良品の発生を抑えて生産歩留まりを向上させ、高品質のＴＦＴパネルを製造することが可能となり、生産効率および生産精度を高めることができる。
　なお、配線は、開口部の内面に沿って開口部を横断するように形成されてもよいし、開口部を避けて形成されてもよい。
　また、開口部の数は複数でもよい。第１の絶縁膜の表面に複数の開口部を形成する場合には、第１の絶縁膜の表面上で第２の絶縁膜の法面に沿って、所定の間隔で複数の開口部を形成すればよい。この形態では、複数の配線が全て、それぞれの配線に対応する開口部の内面に沿って開口部を横断するように形成されてもよい。あるいは、第１の絶縁膜の表面のみに形成される配線と、開口部を横断する配線とが、交互に配置されるようにしてもよい。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　本発明は、基板装置及びその製造方法について有用であり、特に、ＴＦＴパネルおよびその製造方法に好適である。
　２　　　　バッファ膜
　３　　　　シリコン膜
　４　　　　ゲート絶縁膜
　５　　　　ゲート電極
　５’　　　ゲート電極
　６　　　　層間絶縁膜（第１の絶縁膜）
　７　　　　データ配線／端子部配線（配線）
　８　　　　絶縁性保護膜（第２の絶縁膜）
　９　　　　透明電極（導電性パターン）
　１０　　　薄膜トランジスタ
　１１　　　薄膜トランジスタ
　５１　　　ゲート配線
　６１　　　層間絶縁膜開口部（開口部）
　６２　　　コンタクトホール
　８１　　　絶縁性保護膜パターンエッジ（法面）
　９０　　　透明電極膜
　９１　　　透明電極膜残り
　１００　　ＴＦＴパネル（基板装置）
　１１０　　ＴＦＴパネル（基板装置）
　１２０　　ＴＦＴパネル（基板装置）
　１３０　　ＴＦＴパネル（基板装置）
　１４０　　ＴＦＴパネル（基板装置）
　１５０　　ＴＦＴパネル（基板装置）
　１６０　　ＴＦＴパネル（基板装置）
　１７０　　ＴＦＴパネル（基板装置）
　ＴＳ７　　コンタクトホールパターニング工程（開口ステップ）
　ＴＳ９　　データ配線／端子部配線パターニング工程（配線形成ステップ）
　ＴＳ１０　絶縁性保護膜形成工程（第２絶縁膜形成ステップ）

Claims (6)

  1. 　第１の絶縁膜と、
    　上記第１の絶縁膜の表面上において所定の間隔で隣り合って延伸された複数の配線と、
    　上記複数の配線の各全長の一部を一括して覆うように設けられ、それによって上記複数の配線上に法面が形成された第２の絶縁膜と、
    　上記第２の絶縁膜の表面上に形成された導電性パターンと、を含む基板装置であって、
    　上記第１の絶縁膜の上記表面には、上記第２の絶縁膜の上記法面に該当する位置であって、かつ、(1)上記複数の配線のうち、隣り合って延伸された２つの配線の少なくとも一方に該当する位置、または(2)上記複数の配線のうち、隣り合って延伸された２つの配線の間の位置に開口部が形成されている
    ことを特徴とする基板装置。
  2. 　上記開口部の底部に、薄膜トランジスタを構成するゲート絶縁膜またはバッファ膜がある
    ことを特徴とする請求項１に記載の基板装置。
  3. 　上記開口部の底部に、薄膜トランジスタに接続されたゲート配線又は上記ゲート配線と同層の配線がある
    ことを特徴とする請求項１に記載の基板装置。
  4. 　上記開口部の底部に、薄膜トランジスタを構成するシリコン膜がある
    ことを特徴とする請求項１に記載の基板装置。
  5. 　上記開口部は、上記第１の絶縁膜の表面上において所定の間隔で隣り合って延伸された配線毎に設けられており、各配線は、配線毎に設けられた開口部の内面に沿って当該開口部を横断している
    ことを特徴とする請求項１または２に記載の基板装置。
  6. 　第１の絶縁膜と、
    　上記第１の絶縁膜の表面上において所定の間隔で隣り合って延伸された複数の配線と、
    　上記複数の配線の各全長の一部を一括して覆うように設けられ、それによって上記複数の配線上に法面が形成された第２の絶縁膜と、
    　上記第２の絶縁膜の表面上に形成された導電性パターンと、を含む基板装置の製造方法であって、
    　上記第１の絶縁膜の上記表面には、上記第２の絶縁膜の上記法面に該当する位置であって、かつ、(1)上記複数の配線のうち、隣り合って延伸された２つの配線の少なくとも一方に該当する位置、または(2)上記複数の配線のうち、隣り合って延伸された２つの配線の間の位置に開口部を形成する開口ステップと、
    　上記第１の絶縁膜上に、所定の間隔で隣り合って延伸された複数の配線を形成する配線形成ステップと、
    　上記複数の配線の各全長の一部を一括して覆い、上記複数の配線上にその法面が形成され、かつ当該法面は上記開口部内にも形成されるように上記第２の絶縁膜を形成する第２絶縁膜形成ステップと、を含む
    ことを特徴とする基板装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014174902A1 (ja) * 2013-04-25 2014-10-30 シャープ株式会社 半導体装置および半導体装置の製造方法
WO2017077994A1 (ja) * 2015-11-06 2017-05-11 シャープ株式会社 表示基板及び表示装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1124101A (ja) * 1997-07-01 1999-01-29 Matsushita Electric Ind Co Ltd アクティブ素子アレイ基板およびその製造方法
JPH1124094A (ja) * 1997-06-30 1999-01-29 Matsushita Electric Ind Co Ltd 液晶表示装置
JPH11153809A (ja) * 1997-11-20 1999-06-08 Matsushita Electric Ind Co Ltd フォトマスク及びアクティブ素子アレイ基板の製造方法
JP2002351354A (ja) * 2001-05-18 2002-12-06 Internatl Business Mach Corp <Ibm> 薄膜トランジスタ・アレイ基板、薄膜トランジスタ・アレイ基板の製造方法および表示装置
JP2003172946A (ja) * 2001-09-28 2003-06-20 Fujitsu Display Technologies Corp 液晶表示装置用基板及びそれを用いた液晶表示装置
WO2010016179A1 (ja) * 2008-08-06 2010-02-11 シャープ株式会社 表示装置及びその製造方法
WO2010016178A1 (ja) * 2008-08-06 2010-02-11 シャープ株式会社 表示装置及びその製造方法
WO2010026679A1 (ja) * 2008-09-08 2010-03-11 シャープ株式会社 表示装置及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4237442B2 (ja) * 2002-03-01 2009-03-11 株式会社半導体エネルギー研究所 半透過型液晶表示装置
JP2009128761A (ja) 2007-11-27 2009-06-11 Sharp Corp 基板装置及びその製造方法並びに表示装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1124094A (ja) * 1997-06-30 1999-01-29 Matsushita Electric Ind Co Ltd 液晶表示装置
JPH1124101A (ja) * 1997-07-01 1999-01-29 Matsushita Electric Ind Co Ltd アクティブ素子アレイ基板およびその製造方法
JPH11153809A (ja) * 1997-11-20 1999-06-08 Matsushita Electric Ind Co Ltd フォトマスク及びアクティブ素子アレイ基板の製造方法
JP2002351354A (ja) * 2001-05-18 2002-12-06 Internatl Business Mach Corp <Ibm> 薄膜トランジスタ・アレイ基板、薄膜トランジスタ・アレイ基板の製造方法および表示装置
JP2003172946A (ja) * 2001-09-28 2003-06-20 Fujitsu Display Technologies Corp 液晶表示装置用基板及びそれを用いた液晶表示装置
WO2010016179A1 (ja) * 2008-08-06 2010-02-11 シャープ株式会社 表示装置及びその製造方法
WO2010016178A1 (ja) * 2008-08-06 2010-02-11 シャープ株式会社 表示装置及びその製造方法
WO2010026679A1 (ja) * 2008-09-08 2010-03-11 シャープ株式会社 表示装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014174902A1 (ja) * 2013-04-25 2014-10-30 シャープ株式会社 半導体装置および半導体装置の製造方法
US9583515B2 (en) 2013-04-25 2017-02-28 Sharp Kabushiki Kaisha Semiconductor device including substrate which is used in display devices
WO2017077994A1 (ja) * 2015-11-06 2017-05-11 シャープ株式会社 表示基板及び表示装置
US10663821B2 (en) 2015-11-06 2020-05-26 Sharp Kabushiki Kaisha Display board having insulating films and terminals, and display device including the same

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