CN104704627B - 基板装置及其制造方法 - Google Patents

基板装置及其制造方法 Download PDF

Info

Publication number
CN104704627B
CN104704627B CN201380053007.3A CN201380053007A CN104704627B CN 104704627 B CN104704627 B CN 104704627B CN 201380053007 A CN201380053007 A CN 201380053007A CN 104704627 B CN104704627 B CN 104704627B
Authority
CN
China
Prior art keywords
mentioned
distribution
peristome
film
dielectric film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201380053007.3A
Other languages
English (en)
Other versions
CN104704627A (zh
Inventor
古川博章
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN104704627A publication Critical patent/CN104704627A/zh
Application granted granted Critical
Publication of CN104704627B publication Critical patent/CN104704627B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1296Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/7866Non-monocrystalline silicon transistors

Abstract

即使是在数据配线间产生了导电性膜残余物的情况下,也能可靠地切断电流泄漏路径。TFT面板(100)的层间绝缘膜(6)在与绝缘性保护膜(8)的图案边缘(81)相应的位置具备层间绝缘膜开口部(61)。

Description

基板装置及其制造方法
技术领域
本发明涉及基板装置及其制造方法,特别是,涉及基板装置所具备的导电性图案的形成技术。
背景技术
在TFT(Thin Film TranSistor,薄膜晶体管)面板的制造中,一般来说,在数据配线/端子部配线上层叠较厚的绝缘性保护膜(一般是有机树脂膜)后,还在上层形成导电性膜(透明电极膜)的图案。
图20示出通过包含如上述这样的成膜/图案形成工序的制造方法理应制造出的理想的TFT面板300的截面图。另外,图21示出从正上方俯视TFT面板300时的概要图,图22是将TFT面板300在图21的A-B处截断时的截面图,可知多个数据配线/端子部配线7之间电绝缘。如图20~图22所示,理想的是,TFT面板300的多个数据配线/端子部配线7之间电绝缘。
但是,实际上,在与理想的TFT面板300具备相同构成的现有的TFT面板中,在数据配线/端子部配线7上层叠较厚的绝缘性保护膜8然后在上层形成透明电极膜9的图案时,在数据配线/端子部配线7之间有形成电流泄漏路径的倾向。
图23~图25与示出理想的TFT面板的状态的图20~图22分别对应,而示出通过层叠较厚的绝缘性保护膜8来实施的TFT阵列工序实际制造的现有的TFT面板200的一例。图23示出TFT面板200的截面图。另外,图24示出从正上方俯视TFT面板200时的概要图,图25是将TFT面板200在图24的A-B处截断时的截面图。
如图23~图25所示,当在数据配线/端子部配线7上层叠较厚的绝缘性保护膜8时,沿着绝缘性保护膜8的图案边缘81,有残留透明电极膜残余物91的倾向。并且,在未被绝缘性保护膜8覆盖的多个数据配线/端子部配线7之间存在透明电极膜残余物91的情况下,透明电极膜残余物91会形成电流泄漏回路,而在多个数据配线/端子部配线7之间发生电短路。
图26~图28是示出沿着绝缘性保护膜8的图案边缘81在多个数据配线/端子部配线7之间产生透明电极膜残余物91的原因的图。图26示出在较厚的绝缘性保护膜8上刚刚形成透明电极膜90之后的截面图,图27示出在图26所示的状态之后还在透明电极膜90上涂布了抗蚀剂的状态的截面图。另外,图28是示出所涂布的抗蚀剂的残滓沿着绝缘性保护膜8的图案边缘存在的情况的截面图。
如图26所示,在绝缘性保护膜8的图案边缘81形成透明电极膜90时,沿着高度方向H的部位的膜厚有形成得较大的倾向。在该高度方向H的膜厚较大的情况下,即使通过进行图案蚀刻,也无法将数据配线/端子部配线7间的多余的透明电极膜90完全除去,由于这一原因,在图案蚀刻后会产生透明电极膜残余物91。
或者,如图27所示,在形成透明电极膜图案的光刻工序中,所涂布的抗蚀剂与透明电极膜90同样是沿着绝缘性保护膜8的高度方向变厚。因此,如图28所示,曝光会不充分,而在显影后产生抗蚀剂残滓。由于上述抗蚀剂残滓部分的原因,在蚀刻后会产生透明电极膜残余物91。
使用图26说明的理由和使用图27和图28说明的理由会导致发生如下事态:在未被绝缘性保护膜8覆盖的多个数据配线/端子部配线7之间,透明电极膜残余物91形成电流泄漏回路。
至此,使用顶栅结构的TFT面板说明了沿着绝缘性保护膜8的图案边缘81产生的透明电极膜残余物91和透明电极膜残余物91所导致的数据配线/端子部配线7之间的电流泄漏路径的形成。
但是,沿着绝缘性保护膜8的图案边缘81产生的透明电极膜残余物91和透明电极膜残余物91所导致的数据配线/端子部配线7之间电流泄漏路径的形成的问题并非仅涉及顶栅结构的TFT面板。
图19是示出理想的底栅结构的TFT面板400的结构的截面图。
从TFT面板400中的绝缘性保护膜8的形状也可知,在底栅结构的TFT面板400中,沿着绝缘性保护膜8的图案边缘81,也有产生透 明电极膜残余物91的倾向。即,透明电极膜残余物91的产生和透明电极膜残余物91所导致的数据配线/端子部配线7之间的电流泄漏路径的形成,在底栅结构的TFT面板中也是问题。
因此,已进行用于即使在将绝缘性保护膜堆积得较厚时也会防止多个数据配线/端子部配线之间的电短路的各种尝试。
在下面列举的专利文献1中公开了如下技术:通过将安装端子间的层间绝缘膜的端部设为凸形状,来抑制图案边缘部分的像素电极材料残滓,防止安装端子间的短路。
另外,在专利文献2中公开了如下技术:对于用于形成层间绝缘膜的光掩模,在将曝光机的照射光遮蔽的遮光部图案与使照射光通过的开口部图案之间设置具有比曝光机的分辨率小的间距的边界部图案。通过使用上述光掩模,来使绝缘膜端部的倾斜角平缓,在栅极绝缘膜的端部,防止像素电极的残滓所导致的相邻安装端子间的电短路。
而且,在专利文献3中公开了如下基板装置:其具备图案膜,该图案膜形成在基板上,具有侧面部并且由单层构成,该侧面部形成为相对于基板的表面具有多个倾斜角度或者形成为台阶状。
现有技术文献
专利文献
专利文献1:日本公开专利公报“特开平11-24101号公报(1999年1月29日公开)”
专利文献2:日本公开专利公报“特开平11-153809号公报(1999年6月8日公开)”
专利文献3:日本公开专利公报“特开2009-128761号公报(2009年6月11日公开)”
发明内容
发明要解决的问题
然而,在如上所述的现有技术中,有不能实现可靠的电流泄漏路径的切断的问题。
即,在专利文献1的技术中,有机绝缘膜上的图案是通过光刻技术形成的,因此,有如下问题:在使有机绝缘膜较厚的情况下,难以准确地分辨图案,凸型的形状有可能走样。即,专利文献1所公开的在有机绝缘膜的图案边缘形成凸形状的方法是利用上部电极的膜容易残留于图案边缘的凹部分而不易残留于凸部分这一倾向来降低产生导电性膜残余物的概率,并不是可靠地将电流泄漏路径切断。
另外,专利文献2所公开的技术是通过利用设置了具有比曝光机的分辨率小的间距的边界部图案的光掩模,使层间绝缘材料膜的蚀刻的轮廓再现精度变差,使绝缘膜端部的倾斜角平缓。并且,通过使绝缘膜端部的倾斜角平缓,抑制在层间绝缘膜端部的附近产生抗蚀剂残滓。然而,虽然通过上述光掩模,很可能可以抑制轮廓再现精度,缓和绝缘膜端部的倾斜角,抑制产生抗蚀剂残滓,并且抑制产生像素电极的残滓,但电流泄漏路径的切断的可靠性不详。
而且,在专利文献3所述的发明中,图案膜的侧面部所形成的多个倾斜角度或者台阶也并非能可靠地抑制产生膜残滓。
本发明是鉴于上述的问题而完成的,其目的在于,即使是在数据配线间产生了导电性膜残余物的情况下,也能可靠地切断电流泄漏路径。
用于解决问题的方案
为了解决上述的问题,本发明的一方式所涉及的基板装置包含:第1绝缘膜;多条配线,其在上述第1绝缘膜的表面上以规定的间隔相邻地延伸;第2绝缘膜,其以将上述多条配线的各全长的一部分一并覆盖的方式设置,从而在上述多条配线上形成有法面;以及导电性图案,其形成在上述第2绝缘膜的表面上,上述基板装置的特征在于,在上述第1绝缘膜的上述表面,在与上述第2绝缘膜的上述法面相应的位置中的(1)与上述多条配线中的相邻地延伸的2条配线中的至少一方相应的位置或者(2)上述多条配线中的相邻地延伸的2条配线之间的位置形成有开口部。
为了解决上述的问题,本发明的一方式所涉及的基板装置的制 造方法是如下基板装置的制造方法,上述基板装置包含:第1绝缘膜;多条配线,其在上述第1绝缘膜的表面上以规定的间隔相邻地延伸;第2绝缘膜,其以将上述多条配线的各全长的一部分一并覆盖的方式设置,从而在上述多条配线上形成有法面;以及导电性图案,其形成在上述第2绝缘膜的表面上,上述基板装置的制造方法的特征在于,包含:开口步骤,在上述第1绝缘膜的上述表面,在与上述第2绝缘膜的上述法面相应的位置中的(1)与上述多条配线中的相邻地延伸的2条配线中的至少一方相应的位置或者(2)上述多条配线中的相邻地延伸的2条配线之间的位置形成开口部;配线形成步骤,在上述第1绝缘膜上,形成以规定的间隔相邻地延伸的多条配线;以及第2绝缘膜形成步骤,以使得上述第2绝缘膜将上述多条配线的各全长的一部分一并覆盖,在上述多条配线上形成上述第2绝缘膜的法面且该法面也形成在上述开口部内的方式,形成上述第2绝缘膜。
发明效果
根据本发明的一方式,取得如下效果:使得沿着上述第2绝缘膜的上述法面产生的上述配线间的上述残滓向上述开口部的底部移动,因该残滓而可能形成的上述配线间的电流泄漏路径被上述开口部的台阶可靠地切断。
附图说明
图1是示出本发明的一方式所涉及的基板装置的截面图,图1的A-B与图2的A-B对应。
图2是从正上方俯视图1所示的基板装置时的概要图,图2的A-B与图1的A-B对应,图2的C-D与图3的C-D对应。
图3是将图1所示的基板装置在图2的C-D处截断时的截面图。
图4是关于图1所示的基板装置,示出沿着绝缘性保护膜的图案边缘产生的透明电极膜残余物积存在层间绝缘膜开口部的底部的情况的截面图。
图5是关于图1所示的基板装置,示出利用层间绝缘膜开口部可 靠地切断了透明电极膜残余物在数据配线/端子部配线之间形成的电流泄漏回路的情况的截面图。
图6是示出制造图1所示的基板装置的工序的一部分的流程图。
图7是示出图6所示的制造工序的后续工序的流程图。
图8是示出图7所示的制造工序的后续工序的流程图。
图9是示出本发明的另一方式所涉及的制造基板装置的工序的一部分的流程图。
图10是本发明的又一方式所涉及的基板装置的截面图。
图11是本发明的又一方式所涉及的基板装置的截面图。
图12是从正上方俯视本发明的又一方式所涉及的基板装置时的概要图。
图13是从正上方俯视本发明的又一方式所涉及的基板装置时的概要图。
图14是将图13所示的基板装置在图13的A-B处截断时的截面图。
图15是将图13所示的基板装置在图13的A-B处截断时的截面图,示出在层间绝缘膜开口部的底部存在透明电极膜残余物的情况。
图16是与图13所示的基板装置同样地每隔一条数据配线/端子部配线地设置有层间绝缘膜开口部且在层间绝缘膜开口部的底部存在栅极电极的基板装置的截面图。
图17是与图13所示的基板装置同样地每隔一条数据配线/端子部配线地设置有层间绝缘膜开口部且在层间绝缘膜开口部的底部存在硅膜的基板装置的截面图。
图18是本发明的另一方式所涉及的基板装置的截面图。
图19是示出理想的底栅结构的基板装置的截面图。
图20是理想的顶栅结构的基板装置的截面图。
图21是从正上方俯视图20所示的理想的基板装置时的概要图。
图22是将图20所示的理想的基板装置在图21的A-B处截断时的截面图。
图23是现有的基板装置的截面图。
图24是从正上方俯视图23所示的现有的基板装置时的概要图。
图25是将图23所示的现有的基板装置在图24的A-B处截断时的截面图。
图26是用于示出在数据配线/端子部配线之间产生透明电极膜残余物的原因的图,示出在形成透明电极膜时高度方向的膜厚有形成得较大的倾向的情况。
图27是用于示出在数据配线/端子部配线之间产生透明电极膜残余物的原因的图,示出在形成透明电极膜图案的光刻工序中,所涂布的抗蚀剂有沿着绝缘性保护膜变厚的倾向的情况。
图28是示出当如图27所示,所涂布的抗蚀剂沿着绝缘性保护膜变厚时,曝光会不充分而在显影后产生抗蚀剂残滓的情况的图。
图29是关于图12所示的TFT面板,示出层间绝缘膜开口部、数据配线/端子部配线以及绝缘性保护膜的图案边缘的配置的截面图。
具体实施方式
以下,基于图1~图29详细说明本发明的实施方式。
〔实施方式1〕
图1是关于本发明的一方式所涉及的基板装置即TFT(薄膜晶体管:Thin FilmTransistor)面板100,示出在数据配线/端子部配线7之间的层间绝缘膜6(第1绝缘膜)中设置有层间绝缘膜开口部61(开口部)的情况的截面图。
图2是从正上方俯视TFT面板100时的概要图,图2的A-B与图1的A-B对应,A-B与绝缘性保护膜8的图案边缘81相应。
图3是将TFT面板100在图2的C-D处截断时的截面图。
本发明的一方式所涉及的基板装置包含:第1绝缘膜(层间绝缘膜6);多条配线(数据配线/端子部配线7),其在上述第1绝缘膜(层间绝缘膜6)的表面上以规定的间隔相邻地延伸;第2绝缘膜(绝缘性保护膜8),其以将上述多条配线的各全长的一部分一并覆盖的方式设置,从而在上述多条配线上形成有法面(绝缘性保护膜图案边缘81);以及导电性图案(透明电极9),其形成在上述第2绝缘膜的表面上,在上述基板装置中,在上述第1绝缘膜的上述表面,在与上述第2绝缘膜的上述法面相应的位置中的(1)与上述多条配线中的相邻地延伸的2条配线中的至少一方相应的位置或者(2)上述多条配线中的相邻地延伸的2条配线之间的位置形成有开口部(层间绝缘膜开口部61)。
此外,图4等图示出法面(绝缘性保护膜图案边缘81)相对于后述的玻璃基板1形成直角,但在本发明的一方式所涉及的基板装置中,该法面相对于该玻璃基板1可以是垂直的,也可以是具有倾斜度。
以下,首先使用TFT面板100来说明具有在上述多条配线(数据配线/端子部配线7)中的相邻地延伸的2条配线之间的位置形成有开口部(层间绝缘膜开口部61)的结构的本发明的一方式所涉及的基板装置。
(本发明所涉及的顶栅结构的TFT面板100)
TFT面板100的层间绝缘膜6在与绝缘性保护膜8(第2绝缘膜)的图案边缘81(法面)相应的位置具备层间绝缘膜开口部61。另外,在TFT面板100中,层间绝缘膜开口部61设置在数据配线/端子部配线7(配线)之间。
由于设置有层间绝缘膜开口部61,因此,即使在沿着绝缘性保护膜8的图案边缘81在数据配线/端子部配线7之间产生了透明电极膜残余物91的情况下,透明电极膜残余物91也会移动到层间绝缘膜开口部61的底部。因此,在TFT面板100中,数据配线/端子部配线7之间的透明电极膜残余物91形成的数据配线/端子部配线7之间的电流泄漏路径被可靠地切断。
为了可靠地切断由透明电极膜残余物91形成的数据配线/端子部配线7之间的电流泄漏路径,如图1~图3所示,TFT面板100的层间绝缘膜6在与绝缘性保护膜8的图案边缘81相应的位置具备层间绝缘膜开口部61。由于TFT面板100在数据配线/端子部配线7之间具备层间绝缘膜6的开口部(层间绝缘膜开口部61),因此,即使在产生了导电性膜残余物(透明电极膜残余物91)的情况下,也能够将数据配线/端子部配线7之间的电流泄漏回路切断。
图4是关于TFT面板100,示出沿着绝缘性保护膜8的图案边缘81产生的透明电极膜残余物91积存在层间绝缘膜开口部61的底部的情况的截面图。
另外,图5是关于TFT面板100,示出利用层间绝缘膜开口部61可靠地切断了透明电极膜残余物91在数据配线/端子部配线7之间形成的电流泄漏回路的情况的截面图。
如图4所示,TFT面板100具备具有顶栅结构的薄膜晶体管10。薄膜晶体管10具备硅膜3、与硅膜3电连接的数据配线/端子部配线7、栅极绝缘膜4、设置在栅极绝缘膜4上的栅极电极5。此外,薄膜晶体管10的漏极电极与硅膜3及透明电极9电连接。
如图5所示,即使在A-B间残留有透明电极膜残余物91,电流泄漏路径也会被层间绝缘膜开口部61的台阶切断,在相邻的数据配线/端子部配线7之间不会发生电短路。
即,在图5中,A-B与绝缘性保护膜8的图案边缘81相应,如上所述,在TFT面板的制造工序中,有在A-B处即绝缘性保护膜8的图案边缘81产生透明电极膜残余物91的倾向。A-B间产生的透明电极膜残余物91会在数据配线/端子部配线7之间形成电流泄漏路径。但是,通过设置层间绝缘膜开口部61,利用层间绝缘膜开口部61的台阶,即利用层间绝缘膜6的上表面与层间绝缘膜开口部61的底部之间的高度差,能可靠地切断数据配线/端子部配线7之间的电流泄漏路径。
在TFT面板100中,层间绝缘膜开口部61设置在层间绝缘膜6的与绝缘性保护膜8的图案边缘81相应的位置。因此,即使在沿着绝缘性保护膜8的图案边缘81产生了透明电极膜残余物91的情况下,所产生的透明电极膜残余物91也会移动到层间绝缘膜开口部61的底部。即,在TFT面板100中,利用层间绝缘膜开口部61,能够可靠地切断透明电极膜残余物91在数据配线/端子部配线7之间形成 的电流泄漏路径。
对于上述所说明的TFT面板100整理如下。
即,由于在绝缘性保护膜8的图案边缘81部分产生透明电极膜的残余物91,会导致在数据配线/端子部配线7之间形成电流泄漏路径。为了对此进行防止,在数据配线/端子部配线7之间的层间绝缘膜6中形成层间绝缘膜开口部61。通过在层间绝缘膜6中设置层间绝缘膜开口部61,能够使透明电极膜的残余物91向层间绝缘膜6的层间绝缘膜开口部61移动,将数据配线/端子部配线7之间的电流泄漏路径切断。
此外,利用将TFT面板100的数据配线/端子部配线7沿着长边方向截断的面将TFT面板100截断时的截面构成例如与图20所示的截面构成是同样的。即,绝缘性保护膜8(第2绝缘膜)的图案边缘81(法面)形成在多个数据配线/端子部配线7上。
下面说明具有如上构成的TFT面板100的制造方法。
(TFT面板100的制造方法)
本发明的一方式所涉及的基板装置的制造方法是基板装置的制造方法,上述基板装置包含:第1绝缘膜(层间绝缘膜6);多条配线(数据配线/端子部配线7),其在上述第1绝缘膜(层间绝缘膜6)的表面上以规定的间隔相邻地延伸;第2绝缘膜(绝缘性保护膜8),其以将上述多条配线(数据配线/端子部配线7)的各全长的一部分一并覆盖的方式设置,从而在上述多条配线上形成有法面(绝缘性保护膜图案边缘81);以及导电性图案(透明电极9),其形成在上述第2绝缘膜(绝缘性保护膜8)的表面上,上述基板装置的制造方法包含:开口步骤(接触孔图案化工序TS7),在上述第1绝缘膜的上述表面,在与上述第2绝缘膜的上述法面相应的位置中的(1)与上述多条配线中的相邻地延伸的2条配线中的至少一方相应的位置或者(2)上述多条配线中的相邻地延伸的2条配线之间的位置形成开口部;配线形成步骤,在上述第1绝缘膜上,形成以规定的间隔相邻地延伸的多条配线;以及第2绝缘膜形成步骤,以使得上述第2绝缘膜将上述多条配线的各全长的一部分一并覆盖,在上述多 条配线上形成上述第2绝缘膜的法面且该法面也形成在上述开口部内的方式,形成上述第2绝缘膜。
详细内容后述,但在将本发明的一方式所涉及的基板装置的制造方法应用到TFT面板的制造的情况下,在层间绝缘膜中开口形成接触孔时,也同时将绝缘性保护膜的图案边缘部分的下部所触及的绝缘膜开口。因此,无需对现有的TFT面板制造工序追加任何新的工序,只要简单地变更接触孔图案化工序中的开口图案,就能够制造TFT面板100。
图6~图8是示出顶栅结构的TFT面板100的制造工序的流程图。
图9是示出本发明的另一方式所涉及的底栅结构的基板装置即TFT面板170的制造工序的流程图。
在此,为了区别顶栅结构的TFT面板100与底栅结构的TFT面板170的制造工序,在TFT面板100的制造中,在制造工序的顺序前标注“TS”来表示。同样地,在TFT面板170的制造中,在制造工序的顺序前标注“BS”。T/B分别与顶栅/底栅的区别相对应,S是步骤(Step)的缩写。
此外,关于底栅结构的TFT面板170及其制造工序,详细内容后述,首先使用图6~图8来说明TFT面板100的制造工序。
TFT面板100例如能够在图6~图8所示的如下制造工序中制造。
如图6所示,首先,准备玻璃基板1(TS0)。
接着,在玻璃基板1上通过CVD(Chemical Vapor Deposition:化学气相沉积)法形成缓冲膜2(厚度:100~400nm,材料例:SiNO/SiO2层叠膜)。其后,接着通过CVD法形成硅膜3(厚度:30~100nm,材料例:CG(Continuous Grain:连续晶界结晶)-硅),然后使其结晶化(缓冲膜/硅膜成膜/结晶化工序TS1)。
通过光刻进行抗蚀剂图案化,其后,通过干法蚀刻形成硅图案(硅图案化工序TS2)。
通过CVD法形成栅极绝缘膜4(材料例:SiO2或者SiN或者SiNO或者它们的层叠膜)(栅极绝缘膜成膜工序TS3)。
通过溅射形成栅极电极膜50(栅极电极膜成膜工序TS4)。
通过光刻进行抗蚀剂图案化,其后,通过干法蚀刻、湿法蚀刻形成栅极电极5图案(栅极电极图案化工序TS5)。
图7是示出继图6所示的制造工序之后的TFT面板100的制造工序的流程图。
如图7所示,通过CVD法形成层间绝缘膜6(厚度:300~1000nm,材料例:SiO2或者SiN或者SiNO或者它们的层叠膜)(层间绝缘膜成膜TS6)。
通过光刻进行抗蚀剂图案化,其后,通过干法蚀刻、湿法蚀刻形成接触孔62。在形成接触孔62时,也同时通过干法蚀刻、湿法蚀刻形成层间绝缘膜开口部61(接触孔图案化工序TS7)。
通过溅射形成数据配线/端子部配线膜70(数据配线/端子部配线膜成膜工序TS8:开口步骤)。
通过光刻进行抗蚀剂图案化,其后,通过干法蚀刻、湿法蚀刻形成数据配线/端子部配线7的图案(数据配线/端子部配线图案化工序TS9:配线形成步骤)。
图8是示出继图7所示的制造工序之后的TFT面板100的制造工序的流程图。
如图8所示,通过光刻将绝缘性保护膜8(有机性绝缘膜,材料例:感光性树脂膜)图案化(绝缘性保护膜形成工序TS10:第2绝缘膜形成步骤)。
通过溅射形成透明电极膜90(厚度:30~150nm,材料例:ITO、IZO、ZnO)(透明电极膜成膜工序TS11)。
通过光刻进行抗蚀剂图案化,其后,通过湿法蚀刻形成透明电极9的图案(透明电极图案形成工序TS12)。
如以上所说明的,TFT面板100能够如下制造:在层间绝缘膜6中开口形成接触孔62时,也同时将绝缘性保护膜8的图案边缘81部分的下部所触及的层间绝缘膜6开口。即,无需对现有的TFT面板制造工序追加任何新的工序,只要简单地变更接触孔图案化工序中的开口图案,就能够制造TFT面板100。
因此,根据上述制造方法,无需在现有的一般的TFT面板的制 造成本的基础上追加成本,就能够制造可靠地切断了数据配线/端子部配线7之间的电流泄漏回路的TFT面板。即,无需追加制造成本,就能抑制所生产的TFT面板产生不良品,使生产合格率提高,制造高质量的TFT面板。
此外,如上所述,本发明涉及TFT面板中的层间绝缘膜6的开口图案的形成。因此,在本发明的一方式所涉及的基板装置中,TFT的种类可以是非晶硅(a-Si:amorphousSilicon)TFT,也可以是低温多晶硅(LPS:Low temperature Poly Silicon)TFT。另外,透明电极9可以是垂直排列型(VA:Vertical Alignment)方式,也可以是水平排列型(IPS:InPlane Switching)方式。
(本发明所涉及的顶栅结构的TFT面板的变形例)
至此,使用TFT面板100说明了本发明的一方式所涉及的顶栅结构的TFT面板。在TFT面板100的层间绝缘膜开口部61的底部,存在栅极绝缘膜4或者缓冲膜。但是,本发明的一方式所涉及的顶栅结构的TFT面板不限于TFT面板100,也可以是如下所示的结构的TFT面板。
(i.顶栅结构TFT面板的变形例-层间绝缘膜开口部的底部)
基于图10~图17如下说明本发明的另一方式所涉及的顶栅结构的TFT面板。此外,为了便于说明,对与上述实施方式中已说明的附图具有相同功能的部件,标注相同的附图标记,省略其说明。
图10是本发明的另一方式所涉及的基板装置,是TFT面板110的截面图,在设置在与绝缘性保护膜8的图案边缘81相应的位置的层间绝缘膜开口部61的底部,存在栅极配线51。利用层间绝缘膜开口部61的台阶即层间绝缘膜6的上表面与层间绝缘膜开口部61的底部之间的高度差,即使是在层间绝缘膜开口部61的底部存在栅极配线51的情况下,也能可靠地切断电流泄漏路径。
此外,在此示出栅极配线的例子,但不仅可以是连接到薄膜晶体管的栅极配线,也可以是周边电路的配线、引出配线等与栅极配线形成在同层的配线。
图11是本发明的又一方式所涉及的基板装置即TFT面板120的 截面图,在设置在与绝缘性保护膜8的图案边缘81相应的位置的层间绝缘膜开口部61的底部,存在硅膜3。在该情况下,也能与图10所示的TFT面板110同样地利用层间绝缘膜开口部61的台阶可靠地切断电流泄漏路径。
在TFT面板100、110、120中,均能用层间绝缘膜开口部61的台阶将电流泄漏路径切断,相邻的数据配线/端子部配线7不会发生电短路。
在此,在TFT面板100、110、120中,层间绝缘膜开口部61设置在数据配线/端子部配线7之间。但是,用于切断数据配线/端子部配线7之间的电流泄漏路径的层间绝缘膜开口部61并非必须设置在数据配线/端子部配线7之间。
以下,使用TFT面板130~160来说明具有在与上述多条配线(数据配线/端子部配线7)中的相邻地延伸的2条配线中的至少一方相应的位置形成有开口部(层间绝缘膜开口部61)的结构的本发明的一方式所涉及的基板装置。即,TFT面板130~160是在与TFT面板100不同的位置设置有层间绝缘膜开口部61的本发明的另一方式所涉及的基板装置。
(ii.顶栅结构的TFT面板的变形例-层间绝缘膜开口部的设置位置)
图12是从正上方俯视在每一条数据配线/端子部配线7的与绝缘性保护膜8的图案边缘81相应的位置设置有层间绝缘膜开口部61的本发明的另一方式所涉及的基板装置即TFT面板130时的概要图。
即,在TFT面板130中,在与各数据配线/端子部配线7和绝缘性保护膜8的图案边缘81的交叉点相应的位置,设置有层间绝缘膜开口部61。
此外,图29是关于TFT面板130,示出层间绝缘膜开口部61、数据配线/端子部配线7以及绝缘性保护膜8的图案边缘81的配置的截面图。
即,在TFT面板130中,在层间绝缘膜6的表面上以规定的间隔相邻地延伸的每条数据配线/端子部配线7处设置有层间绝缘膜开口部61,各数据配线/端子部配线7沿着在每条配线处设置的层间绝缘膜开口部61的内面横穿该层间绝缘膜开口部61。
图13是从正上方俯视每隔一条数据配线/端子部配线7地在与数据配线/端子部配线7和绝缘性保护膜8的图案边缘81的交叉点相应的位置设置有层间绝缘膜开口部61的本发明的另一方式所涉及的基板装置即TFT面板140时的概要图。即,在TFT面板140中,层间绝缘膜开口部61每隔一条数据配线/端子部配线7地设置在与数据配线/端子部配线7和绝缘性保护膜8的图案边缘81的交叉点相应的位置。
图14是将TFT面板140在图13的A-B处截断时的截面图。
图15是关于图13所示的TFT面板140,示出在层间绝缘膜开口部61的底部存在透明电极膜残余物91的情况的截面图。
图16是与TFT面板140同样每隔一条数据配线/端子部配线7地设置有层间绝缘膜开口部61且在层间绝缘膜开口部61的底部存在栅极电极5的本发明的另一方式所涉及的基板装置即TFT面板150的截面图。
图17是与TFT面板140同样每隔一条数据配线/端子部配线7地设置有层间绝缘膜开口部61且在层间绝缘膜开口部61的底部存在硅膜3的本发明的另一方式所涉及的基板装置即TFT面板160的截面图。
在TFT面板130中,在每一条数据配线/端子部配线7处设置有层间绝缘膜开口部61。另一方面,在TFT面板150和TFT面板160中,每隔一条数据配线/端子部配线7地设置有层间绝缘膜开口部61。但是,在TFT面板140、150、160中,层间绝缘膜6均是以覆盖数据配线/端子部配线7的方式开口。
在TFT面板140、150、160中,电流泄漏回路被层间绝缘膜开口部61的台阶切断,由于相邻的数据配线/端子部配线7之间的电流泄漏回路被切断,因而不会发生电短路。
从TFT面板140、150、160也可知,在本发明的一方式所涉及的基板装置中,只要在相邻的数据配线/端子部配线7之间存在层间绝缘膜开口部61的台阶即可。
此外,也可以如下表述本发明的一方式所涉及的基板装置的TFT面板140、150、160的结构。即,是如下结构:层间绝缘膜开口部61设置于在层间绝缘膜6的表面上以规定的间隔相邻地延伸的多个数据配线/端子部配线7之间,在层间绝缘膜开口部61的底部,存在与在上述层间绝缘膜6的表面上以规定的间隔相邻地延伸的多个数据配线/端子部配线7不同的数据配线/端子部配线7。换言之,多个数据配线/端子部配线7在层间绝缘膜6的表面上以规定的间隔相邻地延伸。并且,在上述多个数据配线/端子部配线7之间设置有层间绝缘膜开口部61。而且,与在上述层间绝缘膜6的表面上以规定的间隔相邻地延伸的多个数据配线/端子部配线7不同的数据配线/端子部配线7存在于上述层间绝缘膜开口部61的底部。
在此,如已经证实的,在TFT面板100、110、120,130中,也是利用层间绝缘膜开口部61的台阶,切断了数据配线/端子部配线7之间的电流泄漏回路。即,虽然TFT面板100~130与TFT面板140~160的差异在于层间绝缘膜开口部61的设置位置,但在任一TFT面板中,均利用层间绝缘膜开口部61的台阶切断了数据配线/端子部配线7之间的电流泄漏回路。
〔实施方式2〕
至此说明的TFT面板100~160是顶栅结构的TFT面板。
但是,沿着绝缘性保护膜的图案边缘产生的透明电极膜残余物和该透明电极膜残余物所导致的数据配线/端子部配线之间的电流泄漏路径的形成的问题并非仅涉及顶栅结构的TFT面板。
图19是示出理想的底栅结构的TFT面板400的结构的截面图。TFT面板400与图20所示的顶栅结构的理想的TFT面板300仅是在晶体管的构成上不同。
如图19所示,TFT面板400具备具有底栅结构的薄膜晶体管11。薄膜晶体管11具备硅膜3、与硅膜3电连接的数据配线/端子部配线7、栅极绝缘膜4、以被栅极绝缘膜4覆盖的方式设置的栅极电极5’。 此外,薄膜晶体管11的漏极电极与硅膜3及透明电极9电连接。
一般来说,在底栅结构的TFT面板的制造中,也是与顶栅结构的TFT面板的制造同样,在数据配线/端子部配线上层叠较厚的绝缘性保护膜(一般是有机树脂膜)后,还在上层形成导电性膜(透明电极膜)的图案。
因此,从图19所示的底栅结构的TFT面板400中的绝缘性保护膜8的形状也可知,当在数据配线/端子部配线7上层叠较厚的绝缘性保护膜8时,沿着绝缘性保护膜8的图案边缘81,会产生透明电极膜残余物91。
即,通过在TFT面板的层间绝缘膜中沿着绝缘性保护膜的图案边缘设置开口部来切断数据配线/端子部配线之间的电流泄漏路径的本发明也能应用于底栅结构的TFT面板。
以下,基于图18和图9来说明本发明的另一方式所涉及的底栅结构的基板装置即TFT面板170。此外,为了便于说明,对与上述实施方式中已说明的附图具有相同功能的部件,标注相同的附图标记,省略其说明。
(本发明所涉及的底栅结构的TFT面板170)
图18是本发明的另一方式所涉及的TFT面板170的截面图。
TFT面板170是底栅结构的TFT面板。TFT面板170与TFT面板100仅在晶体管的构成上不同。
在TFT面板170中,也是在层间绝缘膜6中开口形成接触孔62时,在层间绝缘膜6的与绝缘性保护膜8的图案边缘81相应的位置将层间绝缘膜开口部61开口。
以下,说明TFT面板170的制造工序的详细内容。
(TFT面板170的制造方法)
图9是示出TFT面板170的制造工序的流程图。
在此,在关于TFT面板170的制造工序的以下的说明中,如上所述,为了与顶栅结构的TFT面板100的制造工序相区别,在制造工序的顺序前标注“BS”来进行说明。
TFT面板170例如能够在图9所示的如下制造工序中制造。
首先,准备玻璃基板1(BS0)。
接着,在玻璃基板1上通过CVD法形成缓冲膜2(厚度:100~400nm,材料例:SiNO/SiO2层叠膜)(缓冲膜成膜工序BS1)。不过,缓冲膜2的存在不是必须的,TFT面板170也可以是不具备缓冲膜2的构成。即,在本发明的一方式所涉及的基板装置的制造方法中,也可以将缓冲膜成膜工序BS1省略。
通过溅射形成栅极电极膜50(栅极电极膜成膜工序BS2)。
通过光刻进行抗蚀剂图案化,其后,通过干法蚀刻、湿法蚀刻形成栅极电极5图案(栅极电极图案化工序BS3)。
通过CVD法形成栅极绝缘膜4(材料例:SiO2或者SiN或者SiNO或者它们的层叠膜)(栅极绝缘膜成膜工序BS4)。
通过CVD法形成硅膜3(厚度:30~100nm,材料例:CG-硅)后使其结晶化(硅膜成膜/结晶化工序BS5)。
通过光刻进行抗蚀剂图案化,其后,通过干法蚀刻形成硅图案(硅图案化工序BS6)。
这之后的层间绝缘膜成膜工序BS7以后的工序与顶栅结构的TFT面板100的制造工序中的层间绝缘膜成膜工序TS6以后的工序是相同的,因此省略说明。即,本发明的一方式所涉及的底栅结构的基板装置的制造方法与已经说明的顶栅结构的基板装置的制造方法同样地包含接触孔图案化工序TS7(开口步骤)、数据配线/端子部配线图案化工序TS9(配线形成步骤)以及绝缘性保护膜形成工序TS10(第2绝缘膜形成步骤)。
从以上的说明可知,TFT面板170与TFT面板100同样地可如下制造:在层间绝缘膜6中开口形成接触孔62时,也同时将绝缘性保护膜8的图案边缘81部分的下部所触及的层间绝缘膜6开口。
因此,根据上述制造方法,无需在现有的一般的TFT面板的制造成本的基础上追加成本,就能够制造可靠地切断了数据配线/端子部配线7之间的电流泄漏回路的TFT面板。即,无需追加制造成本,就能抑制所生产的TFT面板产生不良品,使生产合格率提高,制造高质量的TFT面板。
〔关于本实施方式的范围的注意事项〕
如上所述,本实施方式涉及TFT面板中的层间绝缘膜的开口图案的形成。因此,TFT的结构/种类可以是非晶硅TFT,也可以是低温多晶硅TFT。另外,透明电极部分可以是垂直排列型的方式,也可以是水平排列型的方式。
另外,本发明的一方式所涉及的基板装置的层间绝缘膜在与绝缘性保护膜的图案边缘相应的位置具备开口部。
通过设置上述开口部,能够使沿着绝缘性保护膜的图案边缘产生的导电性膜残余物(透明电极膜残余物)积存在开口部的底部,抑制数据配线/端子部配线的电流泄漏路径的形成。即,在本发明的一方式所涉及的基板装置中,只要在相邻的数据配线/端子部配线之间存在开口部的台阶即可。利用上述开口部的台阶,能将数据配线/端子部配线之间的电流泄漏路径切断。
因此,关于设置上述开口部的位置,只要以在数据配线/端子部配线之间存在开口部的台阶的方式设置开口部即可。
具体地说,本发明的一方式所涉及的基板装置通过在数据配线/端子部配线之间设置层间绝缘膜的开口部,即使在产生了导电性膜残余物的情况下,也能够将数据配线/端子部配线之间的电流泄漏回路切断。不过,设置层间绝缘膜的开口部的位置不限于数据配线/端子部配线之间,也可以是每条数据配线/端子部配线处,还可以每隔一条数据配线/端子部配线地设置。在任一情况下,均能使沿着绝缘性保护膜的图案边缘在数据配线/端子部配线之间产生的导电性膜残余物(透明电极膜残余物)积存在开口部的底部,利用开口部的台阶,将数据配线/端子部配线之间的电流泄漏回路切断。
而且,由于相邻的数据配线/端子部配线之间的电流泄漏路径被上述开口部的台阶切断,因此,在上述开口部的底部,可以存在栅极绝缘膜,也可以存在缓冲绝缘膜,也可以存在连接到薄膜晶体管的栅极配线或者与栅极配线同层的配线,还可以存在构成薄膜晶体管的硅膜。
此外,在本发明的一方式所涉及的基板装置的制造方法中,在 层间绝缘膜中开口形成接触孔时,也同时将绝缘性保护膜的图案边缘部分的下部所触及的层间绝缘膜开口。因此,无需对在层间绝缘膜中设置用于数据配线/端子部配线的接触孔的现有的TFT面板的制造工序追加任何新的工序,只要简单地变更层间绝缘膜的开口图案,就能够制造可靠地切断了数据配线/端子部配线之间的电流泄漏回路的基板装置(特别是TFT面板)。
本发明的一方式所涉及的基板装置的制造方法制造的基板装置可以是具备顶栅结构的薄膜晶体管的基板装置,也可以是具备底栅结构的薄膜晶体管的基板装置。当然,本发明的一方式所涉及的基板装置可以是具备顶栅结构的薄膜晶体管的基板装置,也可以是具备底栅结构的薄膜晶体管的基板装置。
〔总结〕
本发明的一方式所涉及的基板装置(TFT面板100)包含:第1绝缘膜(层间绝缘膜6);多条配线(数据配线/端子部配线7),其在上述第1绝缘膜(层间绝缘膜6)的表面上以规定的间隔相邻地延伸;第2绝缘膜(绝缘性保护膜8),其以将上述多条配线的各全长的一部分一并覆盖的方式设置,从而在上述多条配线上形成有法面(绝缘性保护膜图案边缘81);以及导电性图案(透明电极9),其形成在上述第2绝缘膜的表面上,在上述基板装置中,在上述第1绝缘膜的上述表面,在与上述第2绝缘膜的上述法面相应的位置中的(1)与上述多条配线中的相邻地延伸的2条配线中的至少一方相应的位置或者(2)上述多条配线中的相邻地延伸的2条配线之间的位置形成有开口部(层间绝缘膜开口部61)。
根据上述的构成,形成于上述第1绝缘膜的上述表面的开口部在与上述第2绝缘膜的上述法面相应的位置在相邻地延伸的2条配线之间形成台阶。该台阶的方式根据作为上述(1)或者(2)记述的配线与开口部的位置关系的变化而变化。
通过设置这样的开口部,即使在沿着上述第2绝缘膜的上述法面产生了用于形成上述导电性图案的导电性膜的残滓(透明电极膜残余物91)的情况下,该残滓也会向上述开口部的底部移动。
因此,沿着上述第2绝缘膜的上述法面产生的上述配线间的上述残滓向上述开口部的底部移动,由该残滓可能形成的上述配线间的电流泄漏路径被上述开口部的台阶可靠地切断。
而且,在本发明的一方式所涉及的基板装置(TFT面板100)中,也可以在上述开口部(层间绝缘膜开口部61)的底部,存在构成薄膜晶体管的栅极绝缘膜(4)或者缓冲膜(2)。
而且,在本发明的一方式所涉及的基板装置(TFT面板110)中,也可以在上述开口部(层间绝缘膜开口部61)的底部,存在连接到薄膜晶体管的栅极配线(51)或者与上述栅极配线(51)同层的配线。
而且,在本发明的一方式所涉及的基板装置(TFT面板120)中,也可以在上述开口部(层间绝缘膜开口部61)的底部,存在构成薄膜晶体管的硅膜。
根据上述基板装置(TFT面板100、110、120)的各构成,能使得沿着上述第2绝缘膜的上述法面产生的上述配线间的上述残滓向底部存在硅膜的上述开口部的底部移动,由上述残滓可能形成的上述配线间的电流泄漏路径被可靠地切断。
因此,上述的构成特别是能够提高将薄膜晶体管用作开关元件的显示面板的可靠性。
而且,在上述的构成中,在每隔一条数据配线地设置了上述开口部(层间绝缘膜开口部61)的情况下,能够抑制需要设置的上述开口部(层间绝缘膜开口部61)的个数。
此外,在上述的构成中,对于比处于上述开口部(层间绝缘膜开口部61)的底部的上述数据配线靠下层的结构,能适当变更。即,在上述的构成中,上述的电切断和上述开口部(层间绝缘膜开口部61)的设置个数的抑制不会受比上述数据配线靠下层的结构影响。
而且,在本发明的一方式所涉及的基板装置(TFT面板130)中,上述开口部(层间绝缘膜开口部61)设置于在上述第1绝缘膜(层间绝缘膜6)的表面上以规定的间隔相邻地延伸的每条配线(数据配线/端子部配线7)处,各配线(数据配线/端子部配线7)沿着在 每条配线处设置的开口部(层间绝缘膜开口部61)的内面横穿该开口部。
根据上述的构成,能使得用于形成上述导电性图案的导电性膜的残滓积存在上述开口部的底部,利用在每条上述配线处设置的上述开口部的台阶,可靠地切断在上述第1绝缘膜的表面上以规定的间隔相邻地延伸的多条配线间的电流泄漏回路。
本发明的一方式所涉及的基板装置的制造方法是如下基板装置的制造方法,上述基板装置包含:第1绝缘膜(层间绝缘膜6);多条配线(数据配线/端子部配线7),其在上述第1绝缘膜(层间绝缘膜6)的表面上以规定的间隔相邻地延伸;第2绝缘膜(绝缘性保护膜8),其以将上述多条配线(数据配线/端子部配线7)的各全长的一部分一并覆盖的方式设置,从而在上述多条配线上形成有法面(绝缘性保护膜图案边缘81);以及导电性图案(透明电极9),其形成在上述第2绝缘膜(绝缘性保护膜8)的表面上,上述基板装置的制造方法包含:开口步骤(接触孔图案化工序TS7),在上述第1绝缘膜的上述表面,在与上述第2绝缘膜的上述法面相应的位置中的(1)与上述多条配线中的相邻地延伸的2条配线中的至少一方相应的位置或者(2)上述多条配线中的相邻地延伸的2条配线之间的位置形成开口部;配线形成步骤,在上述第1绝缘膜上,形成以规定的间隔相邻地延伸的多条配线;以及第2绝缘膜形成步骤,以使得上述第2绝缘膜将上述多条配线的各全长的一部分一并覆盖,在上述多条配线上形成上述第2绝缘膜的法面且该法面也形成在上述开口部内的方式,形成上述第2绝缘膜。
根据上述的制造方法,能够制造可靠地切断了上述配线间的电流泄漏路径的基板装置。
此外,若将上述的制造方法应用到TFT面板的制造,则无需对在上述第1绝缘膜中设置用于上述配线的接触孔的现有的TFT面板的制造工序追加任何新的工序,只要简单地变更上述第1绝缘膜的开口图案,就能够制造可靠地切断了上述配线间的电流泄漏回路的TFT面板。
即,无需追加制造成本且不会使制造工序变得繁琐,就能抑制所制造的TFT面板产生不良品,使生产合格率提高,制造高质量的TFT面板,能够提高生产效率和生产精度。
此外,配线可以沿着开口部的内面横穿开口部地形成,也可以避开开口部地形成。
另外,开口部的数量也可以是多个。在第1绝缘膜的表面上形成多个开口部的情况下,只要在第1绝缘膜的表面上沿着第2绝缘膜的法面以规定的间隔形成多个开口部即可。在该方式中,多条配线也可以均以沿着与各个配线对应的开口部的内面横穿开口部的方式形成。或者,也可以将仅形成于第1绝缘膜的表面的配线与横穿开口部的配线交替地配置。
本发明不限于上述的各实施方式,能在权利要求所示的范围内进行各种变更,将在不同的实施方式中分别公开的技术手段适当组合而得到的实施方式也包含在本发明的技术范围内。而且,通过组合各实施方式中分别公开的技术手段,能够形成新的技术特征。
工业上的可利用性
本发明对基板装置及其制造方法是有用的,特别是,适合于TFT面板及其制造方法。
附图标记说明
2 缓冲膜
3 硅膜
4 栅极绝缘膜
5 栅极电极
5’ 栅极电极
6 层间绝缘膜(第1绝缘膜)
7 数据配线/端子部配线(配线)
8 绝缘性保护膜(第2绝缘膜)
9 透明电极(导电性图案)
10 薄膜晶体管
11 薄膜晶体管
51 栅极配线
61 层间绝缘膜开口部(开口部)
62 接触孔
81 绝缘性保护膜图案边缘(法面)
90 透明电极膜
91 透明电极膜残余物
100 TFT面板(基板装置)
110 TFT面板(基板装置)
120 TFT面板(基板装置)
130 TFT面板(基板装置)
140 TFT面板(基板装置)
150 TFT面板(基板装置)
160 TFT面板(基板装置)
170 TFT面板(基板装置)
TS7 接触孔图案化工序(开口步骤)
TS9 数据配线/端子部配线图案化工序(配线形成步骤)
TS10 绝缘性保护膜形成工序(第2绝缘膜形成步骤)

Claims (6)

1.一种基板装置,包含:
第1绝缘膜;
多条配线,其在上述第1绝缘膜的表面上以规定的间隔相邻地延伸;
第2绝缘膜,其以将上述多条配线的各全长的一部分一并覆盖的方式设置,从而在上述多条配线上形成有法面;以及
导电性图案,其形成在上述第2绝缘膜的表面上,
上述基板装置的特征在于,
在上述第1绝缘膜的上述表面,在与上述第2绝缘膜的上述法面相应的位置中的(1)与上述多条配线中的相邻地延伸的2条配线中的至少一方相应的位置或者(2)上述多条配线中的相邻地延伸的2条配线之间的位置形成有开口部。
2.根据权利要求1所述的基板装置,其特征在于,
在上述开口部的底部,存在构成薄膜晶体管的栅极绝缘膜或者缓冲膜。
3.根据权利要求1所述的基板装置,其特征在于,
在上述开口部的底部,存在连接到薄膜晶体管的栅极配线或者与上述栅极配线同层的配线。
4.根据权利要求1所述的基板装置,其特征在于,
在上述开口部的底部,存在构成薄膜晶体管的硅膜。
5.根据权利要求1或2所述的基板装置,其特征在于,
上述开口部设置于在上述第1绝缘膜的表面上以规定的间隔相邻地延伸的每条配线处,各配线沿着在每条配线处设置的开口部的内面横穿该开口部。
6.一种基板装置的制造方法,其中,
上述基板装置包含:第1绝缘膜;
多条配线,其在上述第1绝缘膜的表面上以规定的间隔相邻地延伸;
第2绝缘膜,其以将上述多条配线的各全长的一部分一并覆盖的方式设置,从而在上述多条配线上形成有法面;以及
导电性图案,其形成在上述第2绝缘膜的表面上,
上述基板装置的制造方法的特征在于,包含:
开口步骤,在上述第1绝缘膜的上述表面,在与上述第2绝缘膜的上述法面相应的位置中的(1)与上述多条配线中的相邻地延伸的2条配线中的至少一方相应的位置或者(2)上述多条配线中的相邻地延伸的2条配线之间的位置形成开口部;
配线形成步骤,在上述第1绝缘膜上,形成以规定的间隔相邻地延伸的多条配线;以及
第2绝缘膜形成步骤,以使得上述第2绝缘膜将上述多条配线的各全长的一部分一并覆盖,在上述多条配线上形成上述第2绝缘膜的法面且该法面也形成在上述开口部内的方式,形成上述第2绝缘膜。
CN201380053007.3A 2012-10-16 2013-10-09 基板装置及其制造方法 Expired - Fee Related CN104704627B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012-229092 2012-10-16
JP2012229092 2012-10-16
PCT/JP2013/077519 WO2014061531A1 (ja) 2012-10-16 2013-10-09 基板装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN104704627A CN104704627A (zh) 2015-06-10
CN104704627B true CN104704627B (zh) 2017-02-15

Family

ID=50488099

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380053007.3A Expired - Fee Related CN104704627B (zh) 2012-10-16 2013-10-09 基板装置及其制造方法

Country Status (3)

Country Link
US (1) US9337216B2 (zh)
CN (1) CN104704627B (zh)
WO (1) WO2014061531A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105144364B (zh) * 2013-04-25 2018-01-09 夏普株式会社 半导体装置和半导体装置的制造方法
WO2017077994A1 (ja) * 2015-11-06 2017-05-11 シャープ株式会社 表示基板及び表示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1442732A (zh) * 2002-03-01 2003-09-17 株式会社半导体能源研究所 液晶显示装置
TWI227807B (en) * 2001-09-28 2005-02-11 Fujitsu Display Tech Substrate for use in a liquid crystal display and liquid crystal display using the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1124094A (ja) * 1997-06-30 1999-01-29 Matsushita Electric Ind Co Ltd 液晶表示装置
JP3305235B2 (ja) * 1997-07-01 2002-07-22 松下電器産業株式会社 アクティブ素子アレイ基板
JP3097841B2 (ja) 1997-11-20 2000-10-10 松下電器産業株式会社 フォトマスク及びアクティブ素子アレイ基板の製造方法
JP4398601B2 (ja) * 2001-05-18 2010-01-13 エーユー オプトロニクス コーポレイション 薄膜トランジスタ・アレイ基板、薄膜トランジスタ・アレイ基板の製造方法および表示装置
JP2009128761A (ja) 2007-11-27 2009-06-11 Sharp Corp 基板装置及びその製造方法並びに表示装置
WO2010016178A1 (ja) * 2008-08-06 2010-02-11 シャープ株式会社 表示装置及びその製造方法
WO2010016179A1 (ja) * 2008-08-06 2010-02-11 シャープ株式会社 表示装置及びその製造方法
US20110169004A1 (en) * 2008-09-08 2011-07-14 Sharp Kabushiki Kaisha Display device and manufacturing method therefor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI227807B (en) * 2001-09-28 2005-02-11 Fujitsu Display Tech Substrate for use in a liquid crystal display and liquid crystal display using the same
CN1442732A (zh) * 2002-03-01 2003-09-17 株式会社半导体能源研究所 液晶显示装置

Also Published As

Publication number Publication date
US20150270292A1 (en) 2015-09-24
US9337216B2 (en) 2016-05-10
CN104704627A (zh) 2015-06-10
WO2014061531A1 (ja) 2014-04-24

Similar Documents

Publication Publication Date Title
CN106684202B (zh) 一种感光组件、指纹识别面板及装置
US9911762B2 (en) Display device
CN103946742B (zh) 半导体装置、显示装置和半导体装置的制造方法
CN104040416B (zh) 半导体装置、显示装置和半导体装置的制造方法
CN102456696B (zh) 显示装置及其制造方法
CN109449169B (zh) 阵列基板及其制造方法、显示装置
US9612495B2 (en) Array substrate and display device
CN104865762B (zh) 像素结构及显示面板
CN107357475A (zh) 触控面板和显示装置
CN106990627A (zh) 液晶显示装置及其制造方法
CN104659036B (zh) 显示面板的像素结构
CN106783842A (zh) 一种静电保护电路、阵列基板、显示面板及显示装置
CN108336100A (zh) 一种阵列基板及其制备方法、显示面板、显示装置
CN104823230B (zh) 显示装置
CN103117248B (zh) 阵列基板及其制作方法、显示装置
CN109360828A (zh) 显示基板及其制造方法、显示装置
CN104392990B (zh) 一种阵列基板及显示装置
CN103681514B (zh) 阵列基板及其制作方法、显示装置
CN105932032A (zh) 一种阵列基板及其制备方法
CN108054140A (zh) Ffs模式阵列基板及其制造方法
CN101477989B (zh) 薄膜晶体管基板及其制造方法
CN101488479B (zh) 薄膜晶体管阵列基板及其制造方法
CN106129063A (zh) 薄膜晶体管阵列基板及其制造方法
CN104704627B (zh) 基板装置及其制造方法
CN108447875A (zh) 一种触摸显示面板及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170215

Termination date: 20191009

CF01 Termination of patent right due to non-payment of annual fee