WO2014174902A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

　半導体装置（１００Ｔ、１００Ｂ）は、基板（３０）と、基板（３０）に支持された、複数の第１配線（１２）を含む第１メタル層（１０）と、第１メタル層（１０）上に形成された絶縁層（７０）と、絶縁層（７０）上に形成された、複数の第２配線（２２）を含む第２メタル層（２０）と、複数の第２配線（２２）のそれぞれの一部分を覆う絶縁性保護層（８０）と、絶縁性保護層（８０）上に形成された導電層（９０）とを備える。絶縁性保護層（８０）が形成された第１領域（Ｒ１）と絶縁性保護層（８０）が形成されていない第２領域（Ｒ２）との間の境界を含む断面において、絶縁層（７０）の絶縁性保護層（８０）側の表面は、互いに隣接する２つの第２配線の間に段差を有する。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関し、例えば、ＴＦＴを備えるアクティブマトリクス基板や、アクティブマトリクス基板を用いた表示装置に関する。
　画素毎にスイッチング素子が設けられたアクティブマトリクス基板を備える液晶表示装置などの表示装置が広く用いられている。スイッチング素子として薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）を備えるアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。液晶表示装置に用いられるＴＦＴ基板は、例えば、ガラス基板と、ガラス基板に支持された複数のＴＦＴと、複数のゲート配線および複数のソース配線と、マトリクス状に配列された複数の画素電極とを有している。複数のゲート配線は、表示面の例えば行方向に沿って延びるように設けられ、複数のソース配線は、表示面の例えば列方向に沿って延びるように設けられている。各ＴＦＴのゲート電極はゲート配線に、ソース電極はソース配線に、ドレイン電極は画素電極に、それぞれ電気的に接続されている。
　ＴＦＴ、ゲート配線およびソース配線を覆う絶縁膜上に画素電極を配置した構成において、絶縁膜の厚さおよび／または誘電率を調整し、画素電極の端部がゲート配線および／またはソース配線と重なることによって形成される寄生容量を小さくすることによって、画素開口率を向上させた液晶表示装置が知られている（例えば特許文献１～４）。このような液晶表示装置において、上記の絶縁膜は、典型的には、有機絶縁性材料で形成される。これは、有機絶縁性材料が、無機絶縁性材料に比べて低い誘電率を有し、および／または、厚く形成しやすいという利点を有しているからである。
　しかしながら、比較的厚い絶縁膜を形成すると、以下のような問題が発生する。
　ＴＦＴ基板のマトリクス状に配列された画素によって形成される表示領域の周辺には、非表示領域（「額縁領域」といわれる。）が形成される。額縁領域には、液晶層を間に介して互いに対向するように配置された２枚の基板（ＴＦＴ基板および対向基板）を貼り合わせるためのシール部の他に、端子部、さらには、駆動回路部が形成されることがある。このような構成においては、絶縁膜は、表示領域内のほぼ全面に形成されるが、額縁領域の少なくとも端子部上には形成されない。このように、ＴＦＴ基板上には、絶縁膜が形成されている領域と、形成されていない領域とが存在し、絶縁膜が厚いと、比較的大きな段差が形成されることになる。
　そうすると、絶縁膜上に堆積した導電膜をパターニングすることによって画素電極を形成するプロセスにおいて、導電膜の一部が絶縁膜のエッジ付近に残り、互いに隣接する配線（ゲート配線および／またはソース配線）間に短絡を生じることがある。これは、導電膜をパターニングするためのレジストマスクの厚さが、絶縁膜の段差の下では上よりも厚くなり、レジストマスクが残ることに起因している。このように、現像され除去されるべき部分に残るレジストマスクをレジスト残渣ということがある。
　特許文献１および２には、絶縁膜のパターンに、額縁領域の配線間に突出する部分を設けることによって、絶縁膜のエッジ近傍におけるレジスト残渣の発生を抑制することが開示されている。また、特許文献３および４には、絶縁膜のエッジの傾斜角度が急峻とならないようにすることによって、絶縁膜のエッジ近傍におけるレジスト残渣の発生を抑制することが提案されている。
特開平１１－０２４１０１号公報 特開２００２－３０３８８９号公報 特開平１１－１５３８０９号公報 特開２００９－１２８７６１号公報
　しかしながら、特許文献１～４に記載の技術では、絶縁膜のパターンまたは絶縁膜のエッジ部の傾斜角を正確に制御する必要があり、プロセスマージンの低下や歩留まりの低下など、量産性が低下する恐れがある。
　本発明は、上記の問題を解決するためになされたものであり、従来よりも単純な構造を有する、または従来よりも簡単な方法で製造可能な、額縁領域における配線間の短絡が抑制された半導体装置の提供を目的とする。
　本発明の実施形態による半導体装置は、基板と、前記基板に支持された、複数の第１配線を含む第１メタル層と、前記第１メタル層上に形成された絶縁層と、前記絶縁層上に形成された、複数の第２配線を含む第２メタル層と、前記複数の第２配線のそれぞれの一部分を覆う絶縁性保護層であって、前記基板上に、前記絶縁性保護層が形成された第１領域と、前記絶縁性保護層が形成されていない第２領域とを規定する絶縁性保護層と、前記絶縁性保護層上に形成された導電層とを備え、前記第１領域と前記第２領域との間の境界を含む断面において、前記絶縁層の前記絶縁性保護層側の表面は、互いに隣接する２つの第２配線の間に段差を有する。
　ある実施形態において、前記表面は、前記絶縁性保護層側に向けて突出する部分を含む。
　ある実施形態において、前記突出する部分は、前記２つの第２配線のうちの少なくとも一方に重なる位置に形成されている。
　ある実施形態において、前記２つの第２配線の間にある段差の数は、１である。
　ある実施形態において、前記突出する部分は、前記２つの第２配線の間に形成されている。
　ある実施形態において、前記第１メタル層は、前記第１領域と前記第２領域とに跨がる島状部を含み、前記段差は、前記断面における前記島状部の輪郭が反映された形状を有する。
　ある実施形態において、前記島状部は、前記２つの第２配線のうちの少なくとも一方に重なる位置に配置されている。
　ある実施形態において、前記島状部は、前記２つの第２配線の間に配置されている。
　ある実施形態による半導体装置は、前記基板に支持された複数のスイッチング素子をさらに備え、前記複数のスイッチング素子のそれぞれは、第１コンタクト領域、第２コンタクト領域および前記第１コンタクト領域と前記第２コンタクト領域との間に配置されたチャネル領域を含む半導体層を有し、前記複数の第１配線のそれぞれは、前記複数のスイッチング素子のうち、対応するスイッチング素子の前記チャネル領域と重なるように配置されており、前記島状部は、前記複数の第１配線のうち、対応する第１配線に電気的に接続されている。
　ある実施形態において、前記半導体層は、酸化物半導体を含む。前記酸化物半導体は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含み得る。前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含み得る。
　ある実施形態において、前記半導体装置は、前記第２領域に配置された駆動回路をさらに備え、前記複数の第２配線は、前記駆動回路と直接に接続された第２配線を含む。
　ある実施形態において、前記絶縁性保護層は、有機絶縁性材料から構成された層である。
　本発明の実施形態による半導体装置の製造方法は、複数の島状部および複数の第１配線を含む第１メタル層を基板上に形成する工程（ａ）と、前記第１メタル層を覆う絶縁層を形成する工程（ｂ）と、複数の第２配線を含む第２メタル層を前記絶縁層上に形成する工程（ｃ）と、絶縁性材料を前記絶縁層上および前記第２メタル層上に付与する工程（ｄ）と、前記絶縁性材料を硬化させた後にパターニングすることによって、前記複数の第２配線のそれぞれにおける一部分を覆い、かつ前記複数の島状部のそれぞれにおける一部分との重なりを有する絶縁性保護層を形成する工程（ｅ）と、前記絶縁性保護層上に導電層を形成する工程（ｆ）とを含み、前記工程（ｂ）は、前記複数の島状部の形状を反映した段差を前記絶縁層の表面に形成する工程を含む。
　ある実施形態では、前記工程（ｄ）において、液体状の絶縁性材料が前記絶縁層上および前記第２メタル層上に付与される。
　ある実施形態では、前記工程（ｄ）において、有機絶縁性材料が前記絶縁層上および前記第２メタル層上に付与される。
　本発明の実施形態によれば、額縁領域における配線間の短絡が抑制された半導体装置および半導体装置の製造方法が提供される。
（ａ）は、本発明の実施形態によるＴＦＴ基板１００Ｔの模式的な断面図であり、（ｂ）は、ＴＦＴ基板１００Ｔの上面図であり、（ｃ）は、ＴＦＴ基板１００Ｔの、第１領域Ｒ１と第２領域Ｒ２との間の境界を含む断面を示す図である。 （ａ）は、導電層９０を構成する材料が、第１領域Ｒ１と第２領域Ｒ２との間の境界近傍に残っている状態を模式的に示す図であり、（ｂ）および（ｃ）は、絶縁層の表面に段差を有しないＴＦＴ基板５００の上面図および断面図をそれぞれ比較として示す図である。 （ａ）は、ＴＦＴ基板１００Ｔの模式的な上面図であり、（ｂ）は、（ａ）に示したＴＦＴ２の周辺を示す断面図である。 （ａ）～（ｄ）は、本発明の実施形態によるＴＦＴ基板の製造方法の概略を示す模式図である。 （ａ）～（ｃ）は、本発明の実施形態によるＴＦＴ基板の製造方法の概略を示す模式図である。 （ａ）および（ｂ）は、本発明の実施形態によるＴＦＴ基板の製造方法の概略を示す模式図である。 （ａ）および（ｂ）は、本発明の実施形態によるＴＦＴ基板の製造方法の概略を示す模式図である。 （ａ）および（ｂ）は、本発明の実施形態によるＴＦＴ基板の製造方法の概略を示す模式図である。 基板３０上にボトムゲート型のＴＦＴ４が形成されたＴＦＴ基板１００Ｂの模式的な断面図である。 （ａ）および（ｂ）は、ボトムゲート型のＴＦＴが形成されたＴＦＴ基板の製造方法の概略を示す模式図である。 （ａ）～（ｃ）は、ボトムゲート型のＴＦＴが形成されたＴＦＴ基板の製造方法の概略を示す模式図である。 （ａ）～（ｃ）は、ボトムゲート型のＴＦＴが形成されたＴＦＴ基板の製造方法の概略を示す模式図である。 （ａ）および（ｂ）は、ボトムゲート型のＴＦＴが形成されたＴＦＴ基板の製造方法の概略を示す模式図である。 （ａ）～（ｃ）は、図２（ｂ）および（ｃ）に示したＴＦＴ基板５００の製造工程における、導電層形成の工程を示す模式図である。 （ａ）および（ｂ）は、本発明の他の実施形態によるＴＦＴ基板２００ｄを示す模式図である。 （ａ）および（ｂ）は、本発明の他の実施形態によるＴＦＴ基板３００ｄを示す模式図である。 （ａ）は、本発明の他の実施形態によるＴＦＴ基板１００ｆの模式的な断面図であり、（ｂ）は、本発明の他の実施形態によるＴＦＴ基板１００ｅの模式的な上面図である。 （ａ）および（ｂ）は、それぞれ、本発明の他の実施形態によるＴＦＴ基板２００ｅおよびＴＦＴ基板３００ｅの模式的な上面図である。 （ａ）は、本発明のさらに他の実施形態によるＴＦＴ基板３００ａを示す上面図であり、（ｂ）は、（ａ）の一部の拡大図である。 （ａ）は、図１９（ｂ）中、破線で示すＭ部の拡大図であり、（ｂ）は、（ａ）のＵ－Ｕ’線に沿ってＴＦＴ基板３００ａを切断したときの断面図である。 （ａ）は、第１領域Ｒ１および第２領域Ｒ２の境界近傍において、第１メタル層１０を経由して第２配線２２と駆動回路３１０とが接続されたＴＦＴ基板６００を比較として示す図であり、（ｂ）は、（ａ）中、破線で示すＭ部の拡大図であり、（ｃ）は、（ｂ）のＵ－Ｕ’線に沿ってＴＦＴ基板６００を切断したときの断面図である。 （ａ）は、本発明のさらに他の実施形態によるＴＦＴ基板３００ｂを示す上面図であり、（ｂ）は、（ａ）中、破線で示すＭ部の拡大図であり、（ｃ）は、（ｂ）のＵ－Ｕ’線に沿ってＴＦＴ基板３００ｂを切断したときの断面図である。
　以下、図面を参照して本発明の実施形態による半導体装置およびその製造方法を説明するが、本発明は、例示する実施形態に限定されない。
（半導体装置）
　本発明の実施形態による半導体装置は、基板と、基板に支持された、複数の第１配線を含む第１メタル層と、第１メタル層上に形成された絶縁層と、絶縁層上に形成された、複数の第２配線を含む第２メタル層と、複数の第２配線のそれぞれの一部分を覆う絶縁性保護層と、絶縁性保護層上に形成された導電層とを備える。絶縁性保護層は、基板上に、絶縁性保護層が形成された第１領域と、絶縁性保護層が形成されていない第２領域とを規定する。第１領域と第２領域との間の境界を含む断面において、絶縁層の絶縁性保護層側の表面は、互いに隣接する２つの第２配線の間に段差を有する。第１領域と第２領域との間の境界を含む断面において、絶縁層の絶縁性保護層側の表面が、互いに隣接する２つの第２配線の間に段差を有するので、互いに隣接する２つの第２配線の間におけるリーク経路の形成が抑制される。なお、本明細書において、「メタル層」は、導電性を有する層を意味し、金属で形成されている層に限られず、例えば金属窒化物や金属酸化物で形成されている層を含み、また、単一の層に限定されず、複数の層が積層されたものであってもよい。以下では、半導体装置として、液晶表示装置に用いられるＴＦＴ基板を例示する。
　まず、図１（ａ）～（ｃ）を参照して、本発明の実施形態によるＴＦＴ基板の概略的な構成を説明する。続いて、図２（ａ）～（ｃ）を参照して、本発明の実施形態によるＴＦＴ基板において、第２領域に引き出された、互いに隣接する２つの配線（典型的にはソース配線）間の短絡が抑制される理由を説明する。
　図１（ａ）は、本発明の実施形態によるＴＦＴ基板１００Ｔの模式的な断面図である。図１（ｂ）は、ＴＦＴ基板１００Ｔの上面図である。図１（ａ）は、図１（ｂ）のＨ－Ｈ’線に沿ってＴＦＴ基板１００Ｔを切断したときの断面図に相当する。図１（ａ）および図１（ｂ）には、参考のため、互いに直交するＸ軸、Ｙ軸およびＺ軸が示されている。Ｘ軸およびＹ軸は、それぞれ、例えば液晶表示装置の表示面の水平方向および垂直方向であり、Ｚ軸は、例えば液晶表示装置におけるＴＦＴ基板から対向基板に向かう方向である。なお、他の図においても、参考のため、Ｘ軸、Ｙ軸およびＺ軸を示すことがある。
　図１（ａ）に示すように、ＴＦＴ基板１００Ｔは、基板３０と、基板３０に支持された、複数の第１配線（典型的にはゲート配線）１２を含む第１メタル層１０とを備える。第１配線１２のそれぞれは、対応するＴＦＴ２のチャネル領域と重なるように配置されたゲート電極を含む。ＴＦＴ２の詳細については後述する。第１メタル層１０上には、絶縁層７０が形成されており、絶縁層７０上には、複数の第２配線（典型的にはソース配線）２２を含む第２メタル層２０が形成されている。第２メタル層２０上には、絶縁性保護層８０が形成されている。絶縁性保護層８０は、典型的には、有機絶縁性材料から形成された層である。絶縁性保護層８０は、第２配線２２のそれぞれにおける一部分を覆っている。言い換えれば、第２配線２２のそれぞれは、その一部に、絶縁性保護層８０に覆われずに露出した部分を有している。絶縁性保護層８０上には、導電層（例えば画素電極）９０が形成されている。
　図１（ａ）および図１（ｂ）に示すように、絶縁性保護層８０は、第２配線２２のそれぞれにおける一部分を覆っている。これにより、基板３０上に、絶縁性保護層８０が形成された第１領域Ｒ１と、絶縁性保護層８０が形成されていない第２領域Ｒ２とが規定される。図１（ａ）および図１（ｂ）に示した例では、第１メタル層１０が、島状部１４を含んでいる。この島状部１４は、第１領域Ｒ１と第２領域Ｒ２とに跨がるように配置される。
　図１（ｃ）は、ＴＦＴ基板１００Ｔの、第１領域Ｒ１と第２領域Ｒ２との間の境界を含む断面を示す図である。図１（ｃ）は、図１（ｂ）のＶ－Ｖ’線に沿ってＴＦＴ基板１００Ｔを切断したときの断面図に相当する。図１（ｃ）では、複雑さを避けるため、絶縁性保護層８０の図示が省略されている。なお、他の断面図においても絶縁性保護層の図示を省略することがある。
　図１（ｃ）に示すように、第１領域Ｒ１と第２領域Ｒ２との間の境界を含む断面において、絶縁層７０の絶縁性保護層８０側の表面７０Ｓは、互いに隣接する２つの第２配線２２の間に段差（肩部）を有する。図１（ｃ）に示した例では、表面７０Ｓは、絶縁性保護層８０側（図１（ｃ）中、＋Ｚ方向）に向けて突出する部分（以下、「凸部」ということがある。）７０Ｃを含んでいる。これにより、第２配線２２ａおよび第２配線２２ｂの間に、段差Ｓａｂ１および段差Ｓａｂ２が形成されている。図１（ｃ）に示したように、凸部７０Ｃは、島状部１４の上側に形成されており、段差Ｓａｂ１および段差Ｓａｂ２は、島状部１４ａｂの輪郭が反映された形状を有している。以下では、凸部の上面を「頂面」ということがある。
　次に、図２（ａ）を参照する。図２（ａ）は、導電層９０を構成する材料が、第１領域Ｒ１と第２領域Ｒ２との間の境界近傍（絶縁性保護層８０のエッジ近傍）に残っている状態を模式的に示している。ＴＦＴ基板１００Ｔでは、絶縁層７０の表面７０Ｓが段差を有するので、絶縁性保護層８０のエッジ近傍に残った、導電層９０を構成する材料（以下、「導電性残渣」ということがある。）Ｒｅｓは、凸部７０Ｃの頂面７０Ｔ上にある部分Ｒｅｓ１と、頂面７０Ｔより低い部分の表面上にある部分Ｒｅｓ２とに分断される。したがって、導電性残渣Ｒｅｓが存在する場合であっても、第２配線間の短絡が抑制される。
　図２（ｂ）および図２（ｃ）に、絶縁層５７０の表面に段差を有しないＴＦＴ基板５００の上面図および断面図をそれぞれ比較例として示す。図２（ｃ）は、図２（ｂ）のＶ－Ｖ’線に沿ってＴＦＴ基板５００を切断したときの断面図に相当する。図２（ｂ）および図２（ｃ）に示すように、ＴＦＴ基板５００では、絶縁層５７０の表面は、段差を有していない。この場合、互いに隣接する２つの第２配線間において導電性残渣Ｒｅｓが分断されないので、導電性残渣Ｒｅｓによって第２配線間が接続されることがある。したがって、ＴＦＴ基板５００では、絶縁性保護層５８０のエッジ近傍において、第２配線間にリーク経路が形成される恐れがある。
　次に、図３（ａ）および図３（ｂ）を参照して、本発明の実施形態による半導体装置の構成をより詳細に説明する。
　図３（ａ）は、ＴＦＴ基板１００Ｔの模式的な上面図である。図３（ａ）に示す例では、複数の第１配線１２が、Ｘ方向（例えば表示面の水平方向）に沿って延びており、複数の第２配線２２が、Ｙ方向（例えば表示面の垂直方向）に沿って延びている。複数の第２配線２２のそれぞれは、絶縁層７０（図示されていない。）を介して複数の第１配線１２のそれぞれと交差している。第１配線１２および第２配線２２の交差する部分の近傍には、スイッチング素子としてのＴＦＴ２が配置されている。
　図３（ａ）に示したように、補助容量配線１８が配置されていてもよい。この場合、補助容量配線１８と導電層９０とが重なる部分に、補助容量が形成される。後述するように、補助容量配線１８は、基板３０上に複数の第１配線１２を形成する工程において形成される。すなわち、第１メタル層１０が、複数の補助容量配線１８をさらに有していてもよい。
　図３（ｂ）は、図３（ａ）に示すＴＦＴ基板１００ＴをＷ－Ｗ’線に沿って切断したときの模式的な断面図である。図３（ｂ）は、図３（ａ）に示したＴＦＴ２の周辺を示している。図３（ｂ）に示したように、ＴＦＴ２は、第１コンタクト領域５１、第２コンタクト領域５２およびチャネル領域５４を含む半導体層５０を有している。チャネル領域５４は、第１コンタクト領域５１と第２コンタクト領域５２との間に配置されている。
　ＴＦＴ２の半導体層５０は、基板３０上に形成されており、半導体層５０と第１配線１２とは、半導体層５０を覆うゲート絶縁層６０によって絶縁されている。複数の第１配線１２のそれぞれは、基板３０上に配置された複数のＴＦＴ２のうち、対応するＴＦＴのチャネル領域５４と重なるように配置される。一方、複数の第２配線２２のそれぞれは、複数のＴＦＴ２のうち、対応するＴＦＴの第２コンタクト領域５２に電気的に接続されている。これにより、複数のＴＦＴ２のそれぞれに対して、第１配線１２から走査信号を供給し、第２配線２２から表示信号を供給することができる。なお、図３（ｂ）に示したように、基板３０とゲート絶縁層６０との間には、バッファ層４０が配置され得る。
　半導体層５０の材料としては、種々の半導体材料を用いることができる。例えば、半導体層５０の材料として、アモルファスシリコン（ａ－Ｓｉ）、多結晶シリコン（典型的には低温ポリシリコン）、連続粒界結晶シリコン（ＣＧＳ：Ｃｏｎｔｉｎｕｏｕｓ　Ｇｒａｉｎ　Ｓｉｌｉｃｏｎ）などを用いることができる。
　半導体層５０は、酸化物半導体を含む層であってもよい。酸化物半導体は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（以下、「Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体」と略する。）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。本実施形態では、半導体層５０は、Ｉｎ、Ｇａ、Ｚｎを、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層であってもよい。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴを用いれば、半導体装置の消費電力を大幅に削減することが可能になる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファスでもよいし、結晶質部分を含み、結晶性を有していてもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。
　半導体層５０は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。
　図３（ｂ）に示したように、半導体層５０の第２コンタクト領域５２と第２配線２２とは、ゲート絶縁層６０および絶縁層７０に設けられたコンタクトホールを介して電気的に接続されている。同様に、半導体層５０の第１コンタクト領域５１とドレイン電極２１とは、ゲート絶縁層６０および絶縁層７０に設けられたコンタクトホールを介して電気的に接続されている。後述するように、ドレイン電極２１は、第２配線２２を形成する工程において形成される。すなわち、第２メタル層２０は、典型的には、各ＴＦＴに対応したドレイン電極２１を有する。
　ドレイン電極２１には、絶縁性保護層８０に設けられたコンタクトホールｖｐを介して、導電層９０が電気的に接続される。ＴＦＴ基板１００Ｔが、Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ（ＶＡ）モードの液晶表示装置に用いられるＴＦＴ基板である場合、導電層９０は、典型的には、透明電極として構成される。なお、ＴＦＴ基板１００Ｔは、例えば、Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ（ＴＮ）モード、Ｓｕｐｅｒ　Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ（ＳＴＮ）モード、またはＯｐｔｉｃａｌ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｅｎｄ（ＯＣＢ）モードの液晶表示装置に用いられるＴＦＴ基板であってもよい。また、ＴＦＴ基板１００Ｔは、Ｉｎ－Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ（ＩＰＳ）モードやＦｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ（ＦＦＳ）モードのような横電界モードで動作する液晶表示装置に用いられるＴＦＴ基板であってもよい。したがって、導電層９０が透明でないこともある。
（半導体装置の製造方法）
　次に、図４～図８を参照して、本発明の実施形態による半導体装置の製造方法を説明する。ここでは、基板上にトップゲート型のＴＦＴが形成されたＴＦＴ基板の製造方法を例示する。基板上にボトムゲート型のＴＦＴが形成されたＴＦＴ基板の製造方法の例については後述する。
　図４（ａ）に示すように、まず、基板３０（例えばガラス基板）を用意する。基板３０上にバッファ層４０を形成しておいてもよい。バッファ層４０を構成する材料の例は、ＳｉＯ2またはＳｉＮである。バッファ層４０がＳｉＯ2およびＳｉＮＯの積層体であってもよい。バッファ層４０は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）によって形成することができる。バッファ層４０の厚さは、例えば１００ｎｍから４００ｎｍである。
　次に、基板３０上に、半導体層５０を形成する。例えば、半導体層５０の材料として連続粒界結晶シリコンを用いる場合、基板３０上に、ＣＶＤによりシリコン膜を形成する。このときのシリコン膜の厚さは、例えば３０ｎｍから１００ｎｍである。シリコン膜の結晶化を行った後、シリコン膜の所定の領域を覆うフォトレジスト層をフォトリソグラフィにより形成する。続けて、シリコン膜のうち、フォトレジスト層によって覆われていない部分をドライエッチングにより除去する。
　次に、図４（ｂ）に示すように、基板３０の全面を覆うゲート絶縁層６０を形成する。ゲート絶縁層６０を構成する材料の例は、ＳｉＯ2またはＳｉＮｘである。ゲート絶縁層６０がこれらの積層体であってもよい。ゲート絶縁層６０は、例えばＣＶＤによって形成することができる。ゲート絶縁層６０の厚さは、例えば５０ｎｍから２００ｎｍである。
　次に、図４（ｃ）に示すように、ゲート絶縁層６０上に、スパッタ法などによりメタル膜（導電体膜）１０Ｂを形成する。メタル膜１０Ｂを構成する材料の例は、Ｗ、Ｔａ、ＴａＮ、Ｍｏ、ＭｏＷ、Ｔｉ、Ａｌである。メタル膜１０Ｂは、これらの２種以上が積層された積層膜であってもよい。メタル膜１０Ｂの厚さは、例えば２００ｎｍから５００ｎｍである。
　メタル膜１０Ｂ上にレジストを付与した後、フォトリソグラフィによりパターニングを行う。その後、ドライエッチングまたはウェットエッチングによって、メタル膜１０Ｂのうちレジストに覆われていない部分を除去する。これにより、複数の第１配線１２および複数の島状部１４がゲート絶縁層６０上に形成される（図４（ｄ）を参照）。複数の第１配線１２および複数の島状部１４とともに、図３（ａ）に示したような補助容量配線１８を形成するようにしてもよい。このようにして、複数の第１配線１２および複数の島状部１４を有する第１メタル層１０が得られる。なお、島状部１４は、第１領域Ｒ１となるべき領域と、第２領域Ｒ２となるべき領域とに跨がるように形成される。
　次に、図５（ａ）に示すように、第１メタル層１０の全面を覆う絶縁層７０を形成する。絶縁層７０を構成する材料の例は、ＳｉＯ2、ＳｉＮｘまたはＳｉＮｘＯｙである。絶縁層７０は、これらの２種以上が積層された積層膜であってもよい。絶縁層７０は、例えばＣＶＤによって形成することができる。絶縁層７０の厚さは、例えば３００ｎｍから１０００ｎｍである。
　ここで、図５（ａ）に示したように、絶縁層７０には、凸部７０Ｃが形成される。絶縁層７０を形成する過程において、絶縁層７０を構成する材料は、ゲート絶縁層６０の上面と島状部１４の上面とに堆積される。そのため、この凸部７０Ｃの形状は、島状部１４の形状を反映する。別の言い方をすれば、絶縁層７０を形成する過程において、島状部１４の形状を反映した段差が絶縁層７０の表面７０Ｓに形成される。
　次に、絶縁層７０上にレジストを付与した後、フォトリソグラフィによりパターニングを行う。その後、ドライエッチングまたはウェットエッチングによって、コンタクトホールｖｐ１およびｖｐ２をゲート絶縁層６０および絶縁層７０に形成する（図５（ｂ）を参照）。
　次に、第１メタル層の場合と同様にして、複数の第２配線２２を含む第２メタル層２０を絶縁層７０上に形成する（図５（ｃ）を参照）。より詳細には、スパッタ法などによりメタル膜（導電体膜）を絶縁層７０上に形成し、フォトリソグラフィおよびエッチングを適用して、メタル膜のパターニングを行う。メタル膜の例は、Ｔｉ／Ａｌ（上層／下層）積層膜、Ｔｉ／Ａｌ／Ｔｉ積層膜、ＴｉＮ／Ａｌ／ＴｉＮ積層膜、Ｍｏ／Ａｌ－Ｎｄ／Ｍｏ積層膜、Ｍｏ／Ａｌ／Ｍｏである。メタル膜の厚さは、例えば１００ｎｍから５００ｎｍである。なお、第２配線２２の形成とともに、ドレイン電極２１が形成される。ドレイン電極２１は、コンタクトホールｖｐ１を介して、半導体層５０の第１コンタクト領域と電気的に接続される。第２配線２２は、コンタクトホールｖｐ２を介して、半導体層５０の第２コンタクト領域と電気的に接続される。
　次に、図６（ａ）に示すように、絶縁層７０上および第２メタル層２０上に絶縁性材料８０Ｒを付与する。絶縁性材料８０Ｒは、典型的には、液体状の絶縁性材料である。例えば、絶縁層７０上および第２メタル層２０上には、有機絶縁性材料（典型的には感光性樹脂）が付与される。スピンオングラス（Ｓｐｉｎ　ｏｎ　Ｇｌａｓｓ）材料が絶縁層７０上および第２メタル層２０上に付与されてもよい。
　次に、フォトリソグラフィを適用して、絶縁性材料８０Ｒの硬化およびパターニングを行い、絶縁性保護層８０を形成する（図６（ｂ）を参照）。絶縁性保護層８０の厚さは、例えば１μｍから３μｍである。なお、パターニングにより、ドレイン電極２１と重なる部分に、コンタクトホールｖｐが設けられる。
　絶縁性保護層８０は、表示領域の全面を実質的に覆う。これにより、第１領域Ｒ１（絶縁性保護層８０が形成された領域）と、第２領域Ｒ２（絶縁性保護層８０が形成されていない領域）とが基板上に規定される。典型的には、複数の第２配線２２のそれぞれは、表示領域から額縁領域まで延びる。したがって、絶縁性保護層８０は、複数の第２配線２２のそれぞれにおける一部分を覆う（図１（ｂ）参照）。また、図６（ｂ）に示したように、絶縁性保護層８０は、複数の島状部１４のそれぞれにおける一部分との重なりを有する。これにより、第１領域Ｒ１と第２領域Ｒ２との間の境界を含む断面において、絶縁層７０の絶縁性保護層８０側の表面に段差が形成される。なお、第１領域Ｒ１と第２領域Ｒ２との間の境界は、直線状に限られず、曲線状であってもよい。
　次に、図７（ａ）に示すように、絶縁性保護層８０上に、スパッタ法などにより電極膜９０Ｂを形成する。電極膜９０Ｂを構成する材料の例は、ＩＴＯ、ＩＺＯ、ＺｎＯである。電極膜９０Ｂの厚さは、例えば３０ｎｍから１５０ｎｍである。電極膜９０Ｂは、コンタクトホールｖｐの底面（ドレイン電極２１の上面）および内周面にも形成される。
　次に、電極膜９０Ｂ上にレジスト９２を付与し（図７（ｂ）を参照）、フォトリソグラフィによりレジスト９２のパターニングを行う（図８（ａ）を参照）。その後、ウェットエッチングによって、電極膜９０Ｂのうちレジスト９２に覆われていない部分を除去する。これにより、導電層９０が絶縁性保護層８０上に形成される（図８（ｂ）を参照）。ウェットエッチング後、レジスト９２を除去することにより、本発明の実施形態によるＴＦＴ基板１００Ｔが得られる。
　上記の製造工程の例からわかるように、本発明の実施形態によると、複数の第１配線（典型的にはゲート配線）の形成時に複数の島状部が形成される。すなわち、既存の製造プロセスを大きく変更することなく、額縁領域における第２配線（典型的にはソース配線）間の短絡が抑制された半導体装置を製造することができる。
　上記では、基板上にトップゲート型のＴＦＴが形成されたＴＦＴ基板の製造方法を例示した。しかしながら、基板上に形成されるＴＦＴは、トップゲート型に限られない。基板上に形成されるＴＦＴは、ボトムゲート型であってもよい。図９は、基板３０上にボトムゲート型のＴＦＴ４が形成されたＴＦＴ基板１００Ｂの模式的な断面を示す。
　以下、図１０～図１３を参照して、ボトムゲート型のＴＦＴが形成されたＴＦＴ基板の製造方法の例を説明する。
　まず、基板３０上にメタル膜を形成し、そのメタル膜をパターニングすることにより、複数の第１配線１２および複数の島状部１４を有する第１メタル膜１０を基板３０上に形成する（図１０（ａ）参照）。島状部１４は、第１領域Ｒ１となるべき領域と、第２領域Ｒ２となるべき領域とに跨がるように形成される。基板３０上にあらかじめバッファ層４０を形成しておいてもよい。
　次に、図１０（ｂ）に示すように、例えばＣＶＤにより、基板３０および第１メタル層１０を覆うゲート絶縁層６０を形成する。ゲート絶縁層６０を形成する過程において、ゲート絶縁層６０を構成する材料は、基板３０（またはバッファ層４０）の上面および島状部１４の上面に堆積される。したがって、ゲート絶縁層６０には、島状部１４の形状を反映した凸部６０Ｃが形成される。
　次に、図１１（ａ）に示すように、ゲート絶縁層６０上に、半導体層５０を形成する。なお、半導体層５０のチャネル領域は、第１配線１２と重なるように形成される。
　次に、図１１（ｂ）に示すように、例えばＣＶＤにより、半導体層５０およびゲート絶縁層６０を覆う絶縁層７０を形成する。ここで、ゲート絶縁層６０には、島状部１４の形状を反映した凸部６０Ｃが形成されているので、絶縁層７０には、凸部６０Ｃの形状を反映した凸部７０Ｃが形成される。すなわち、絶縁層７０を形成する過程において、島状部１４の形状を反映した段差が絶縁層７０の表面７０Ｓに形成される。
　次に、図１１（ｃ）に示すように、コンタクトホールｖｐ１およびｖｐ２を絶縁層７０に形成する。以降の工程は、ＴＦＴ基板１００Ｔを製造する場合とほぼ同様である。すなわち、複数の第２配線２２を含む第２メタル層２０を絶縁層７０上に形成する（図１２（ａ）を参照）。第２配線２２の形成とともに、ドレイン電極２１も形成する。次に、絶縁層７０上および第２メタル層２０上に絶縁性材料８０Ｒを付与する（図１２（ｂ）参照）。次に、フォトリソグラフィを適用して、絶縁性材料８０Ｒの硬化およびパターニングを行い、絶縁性保護層８０を形成する（図１２（ｃ）を参照）。
　次に、絶縁性保護層８０上に、スパッタ法などにより電極膜９０Ｂを形成し、電極膜９０Ｂ上にレジスト９２を付与する。さらに、フォトリソグラフィによりレジスト９２のパターニングを行う（図１３（ａ）を参照）。その後、ウェットエッチングによって、電極膜９０Ｂのうちレジスト９２に覆われていない部分を除去する（図１３（ｂ）を参照）。ウェットエッチング後、レジスト９２を除去することにより、図９に示したようなＴＦＴ基板１００Ｂが得られる。
　ここで、図１４（ａ）～（ｃ）を参照して、絶縁性保護層のエッジ近傍に導電性残渣Ｒｅｓが発生する理由をより詳細に説明する。
　図１４（ａ）～（ｃ）は、図２（ｂ）および（ｃ）に示したＴＦＴ基板５００の製造工程における、導電層形成の工程を示す模式図である。図１４（ａ）～（ｃ）に示すように、ＴＦＴ基板５００は、絶縁層５７０の表面に段差を有していない。
　図１４（ａ）に示したように、絶縁層５７０上には、絶縁性保護層５８０が形成されている。絶縁性保護層５８０は、絶縁層５７０の少なくとも一部を覆っている。これにより、絶縁層５７０や絶縁性保護層５８０を支持する基板（図示されていない）上に、第１領域Ｒ１および第２領域Ｒ２が規定される。
　ＴＦＴ基板１００ＴおよびＴＦＴ基板１００Ｂを例示して説明したように、絶縁性保護層５８０の形成後に、絶縁性保護層５８０上に電極膜５９０Ｂが形成される。図１４（ａ）に示したように、この電極膜５９０Ｂは、絶縁層５７０のうち、絶縁性保護層５８０により覆われていない部分にも形成される。電極膜５９０Ｂの形成後、電極膜５９０Ｂ上にレジスト９２が付与される。レジスト９２は、図１４（ａ）に示したように、電極膜５９０Ｂの全面に付与される。レジスト９２の付与後、フォトリソグラフィによりレジスト９２のパターニングが行われる。
　図１４（ａ）に示したように、第１領域Ｒ１と第２領域Ｒ２との間の境界近傍（絶縁性保護層５８０のエッジ近傍）では、他の部分と比べてレジスト９２が厚い（図１４（ａ）中の矢印Ｔｒ）。特に、絶縁性保護層５８０が数マイクロメートル程度と厚いと、絶縁性保護層５８０のエッジ近傍において、レジスト９２に対する露光量が不足しやすい。このように、絶縁性保護層５８０のエッジ近傍では、露光量が不足しやすいので、絶縁性保護層５８０のエッジ近傍にレジスト残渣Ｒ９２が発生することがある（図１４（ｂ）を参照）。レジスト残渣Ｒ９２が存在すると、電極膜５９０Ｂのうち、レジスト残渣Ｒ９２に覆われていた部分は、エッチングによって除去されずに残る（図１４（ｃ）を参照）。このようにして、絶縁性保護層５８０のエッジ近傍に導電性残渣Ｒｅｓが形成される。なお、絶縁性保護層５８０のエッジ近傍における電極膜５９０Ｂは、他の部分と比べて厚い（図１４（ａ）中の矢印Ｔｃ）。そのため、レジスト残渣Ｒ９２が存在しない場合であっても、絶縁性保護層５８０のエッジ近傍では、エッチング後に電極膜５９０Ｂが残ることがある。
　上述した特許文献１～４では、レジスト残渣の発生を抑制することによって、互いに隣接するソース配線間におけるリーク経路の形成を防止することが提案されている。しかしながら、特許文献１～４に開示される技術では、有機絶縁膜の形状をフォトリソグラフィによって制御しなければならず、レジスト残渣の発生が十分に抑制できない恐れがある。これに対して、本発明の実施形態によると、絶縁層の表面が、互いに隣接する２つの第２配線の間に段差を有するので、導電性残渣は段差によって分断される。したがって、導電性残渣が存在する場合であっても、第２配線間におけるリーク経路の形成を抑制することができる。さらに、本発明の実施形態によると、絶縁層の表面の段差は、第１メタル膜の形成時に島状部を形成しておくことによって形成される。したがって、既存の工程を複雑化させずに、リーク経路の形成を抑制することができる。
　以下、図１５～図２２を参照して、本発明の他の実施形態を説明する。
　図１５（ａ）および（ｂ）は、本発明の他の実施形態によるＴＦＴ基板２００ｄを示す模式図である。図１５（ａ）は、ＴＦＴ基板２００ｄの上面図に相当し、図１５（ｂ）は、図１５（ａ）のＶ－Ｖ’線に沿ってＴＦＴ基板２００ｄを切断したときの断面図に相当する。
　ＴＦＴ基板２００ｄでは、絶縁性保護層８０のエッジ近傍において、複数の島状部１４のそれぞれと複数の第２配線２２のそれぞれとが重なるように配置されている。すなわち、図１５（ｂ）に示すように、各第２配線２２は、凸部７０Ｃの頂面の上に形成されている。
　上述したＴＦＴ基板１００Ｔでは、凸部７０Ｃは、２つの第２配線の間に形成されている（例えば図１（ｃ）を参照）。言い換えれば、島状部１４が、２つの第２配線の間に配置されている。しかしながら、図１５（ａ）および（ｂ）に示したように、凸部７０Ｃが第２配線２２と重なる位置に形成されていてもよい。この場合、２つの第２配線の間にある段差の数は、２である。このように、２つの第２配線の間に段差が形成されていれば、導電性残渣を段差によって分断し得る。
　図１６（ａ）および（ｂ）は、本発明の他の実施形態によるＴＦＴ基板３００ｄを示す模式図である。図１６（ａ）は、ＴＦＴ基板３００ｄの上面図に相当し、図１６（ｂ）は、図１６（ａ）のＶ－Ｖ’線に沿ってＴＦＴ基板３００ｄを切断したときの断面図に相当する。
　ＴＦＴ基板３００ｄは、島状部１４と第２配線２２とが重なるように配置されている点で、図１５（ａ）および（ｂ）に示したＴＦＴ基板２００ｄと共通する。ＴＦＴ基板３００ｄは、島状部１４が、複数の第２配線２２に対して１つおきに配置されている点で、ＴＦＴ基板２００ｄと相違する。上述したように、２つの第２配線の間に段差が形成されていれば、導電性残渣を段差によって分断し得る。したがって、凸部７０Ｃは、２つの第２配線のうちの少なくとも一方に重なる位置に形成されていればよい。すなわち、２つの第２配線のうちの少なくとも一方に重なる位置に島状部１４を配置すればよい。
　図１７（ａ）は、本発明の他の実施形態によるＴＦＴ基板１００ｆの模式的な断面図である。図１７（ａ）に示す例では、ゲート絶縁膜６０上に下部配線１６が配置されている。下部配線１６は、基板３０上に複数の第１配線１２を形成する工程において形成される。すなわち、第１メタル層１０が、下部配線１６をさらに有していてもよい。下部配線１６は、補助容量配線１８と接続された配線であり得る。または、下部配線１６は、第１配線１２の一部分であり得る。下部配線１６は、例えば、図１７のＸ方向（紙面の垂直方向）に延長されてドライバ回路などの周辺回路と接続され得る。ＴＦＴ基板１００ｆでは、下部配線１６と第２配線２２とが、絶縁層７０に設けられたコンタクトホールを介して電気的に接続されている。このように、ゲート絶縁膜上に下部配線１６を形成して、絶縁層７０上に配置された第２配線２２と接続してもよい。
　図１７（ｂ）は、本発明の他の実施形態によるＴＦＴ基板１００ｅの模式的な上面図である。図１７（ｂ）のＶ－Ｖ’線に沿ってＴＦＴ基板１００ｅを切断したときの断面の構成は、図１（ｃ）に示した構成とほぼ同様であるので、図示を省略する。
　図１７（ｂ）に示すように島状部１４を延長して、島状部１４と第１配線１２（図示されていない）とを接続してもよい。この場合、島状部１４は、複数の第１配線１２のうち、対応する第１配線に電気的に接続され得る。島状部１４を延長することに代えて、第１配線１２を第２領域Ｒ２まで延長して、絶縁層７０の表面７０Ｓに段差が形成されるようにしてもよい。島状部１４と補助容量配線１８（図示されていない）とを接続してもよい。
　図１８（ａ）および（ｂ）は、それぞれ、本発明の他の実施形態によるＴＦＴ基板２００ｅおよびＴＦＴ基板３００ｅの模式的な上面図である。図１８（ａ）のＶ－Ｖ’線に沿ってＴＦＴ基板２００ｅを切断したときの断面の構成および図１８（ｂ）のＶ－Ｖ’線に沿ってＴＦＴ基板３００ｅを切断したときの断面の構成は、それぞれ、図１５（ｂ）および図１６（ｂ）に示した構成とほぼ同様であるので、図示を省略する。
　図１８（ａ）および（ｂ）は、島状部１４が延長されて、島状部１４と第１配線１２（図示されていない）とが接続された態様を示している。この場合において、図１８（ａ）に示したように、複数の島状部１４のそれぞれと複数の第２配線２２のそれぞれとが重なるように配置されてもよい。また、図１８（ｂ）に示したように、島状部１４が、複数の第２配線２２に対して１つおきに配置されていてもよい。
　図１９（ａ）は、本発明のさらに他の実施形態によるＴＦＴ基板３００ａを示す上面図である。ＴＦＴ基板３００ａは、ゲートドライバ回路、ソースドライバ回路が基板上に一体的に形成された、いわゆるモノリシック構造を有するＴＦＴ基板である。図１９（ａ）に示す例では、矩形状の表示領域Ｒｄの３辺に、２つのゲートドライバ回路３１４と１つのソースドライバ回路３１６とが配置されている。また、図１９（ａ）に示した例では、ゲートドライバ回路３１４およびソースドライバ回路３１６は、絶縁性保護層８０によって覆われている。ゲートドライバ回路３１４およびソースドライバ回路３１６から引き出された配線群は、例えば、第２領域Ｒ２に配置されたコントローラ３１２に接続される。コントローラ３１２は、例えばタイミングコントローラである。コントローラ３１２には、外部回路との接続のための端子３２０が接続される。なお、本明細書では、ゲートドライバ回路３１４、ソースドライバ回路３１６、コントローラ３１２などをまとめて駆動回路３１０ということがある。
　なお、コントローラ３１２は、ディスクリート部品であってもよいし、基板上に一体的に形成された回路であってもよい。ゲートドライバ回路３１４、ソースドライバ回路３１６のいずれか一方または両方がディスクリート部品であってもよい。また、コントローラ３１２は、第１領域Ｒ１に配置されてもよい。すなわち、コントローラ３１２が絶縁性保護層８０に覆われていてもよい。ゲートドライバ回路３１４、ソースドライバ回路３１６のいずれか一方または両方が第２領域Ｒ２に配置されていてもよい。このように、駆動回路３１０の配置は任意である。例えば、ゲートドライバ回路３１４およびソースドライバ回路３１６は、矩形状の表示領域Ｒｄの１辺に対応する位置に集約され得る。
　図１９（ｂ）は、図１９（ａ）の一部の拡大図である。ＴＦＴ基板３００ａでは、絶縁層７０上に配置された複数の第２配線２２のうちの一部が、第１領域Ｒ１および第２領域Ｒ２の境界（絶縁性保護層８０のエッジ）を跨いでコントローラ３１２に接続されている。図１９（ｂ）に示す例では、第１領域Ｒ１から第２領域Ｒ２に向かって互いに平行に引き出された複数の第２配線２２は、１本おきにコントローラ３１２と直接に接続されている。本明細書では、絶縁性保護層８０のエッジを跨ぐ第２配線２２が駆動回路と接続されている態様を「直接に接続されている」ということがある。なお、絶縁性保護層８０のエッジを跨ぐ第２配線２２が、第１領域Ｒ１および／または第２領域Ｒ２において第１メタル層１０などの他の導電層を経由して駆動回路と接続されている態様を除くものではない。
　図２０（ａ）は、図１９（ｂ）中、破線で示すＭ部の拡大図である。図２０（ａ）では、コントローラ３１２と直接に接続された第２配線２２の一部を拡大して示している。図２０（ｂ）は、図２０（ａ）のＵ－Ｕ’線に沿ってＴＦＴ基板３００ａを切断したときの断面図である。図２０（ｂ）に示すＴＦＴ６は、例えば、ゲートドライバ回路３１４に含まれる駆動ＴＦＴである。
　図２０（ａ）に示したように、第１領域Ｒ１および第２領域Ｒ２の境界近傍において、絶縁層７０の下側に配置された第１メタル層１０を経由せずに、第２配線２２とコントローラ３１２（駆動回路３１０）とを直接に接続してもよい。これにより、配線抵抗を低減できる。
　ここで、図２１（ａ）～（ｃ）を参照して、第１メタル層１０などの他の導電層を経由せずに、第２配線２２と駆動回路３１０とを直接に接続することによって、配線抵抗を低減できる理由を説明する。
　図２１（ａ）は、第１領域Ｒ１および第２領域Ｒ２の境界近傍において、第１メタル層１０を経由して第２配線２２と駆動回路３１０とが接続されたＴＦＴ基板６００を比較として示す。図２１（ｂ）は、図２１（ａ）中、破線で示すＭ部の拡大図である。図２１（ｃ）は、図２１（ｂ）のＵ－Ｕ’線に沿ってＴＦＴ基板６００を切断したときの断面図である。図２１（ａ）～（ｃ）に示す比較例では、第１領域Ｒ１にある第２配線６２２が、第１領域Ｒ１および第２領域Ｒ２の境界において、接続部ｃ１、島状部１４および接続部ｃ２を経て、第２領域Ｒ２にある第２配線６２２と接続されている。
　一般に、第２配線を有する第２メタル層２０は、例えばＡｌを含む金属材料から形成され、そのシート抵抗は０．１Ω／□程度である。これに対して、島状部を有する第１メタル層１０は、例えばＭｏ、Ｗなどから形成される。このとき、第１メタル層１０のシート抵抗は０．５Ω／□程度であり、第２メタル層２０のシート抵抗より高い。そのため、第１領域Ｒ１および第２領域Ｒ２の境界近傍において第１メタル層１０を経由させると、第２配線と駆動回路３１０とを直接に接続する場合と比較して配線抵抗が高くなる。また、接続部ｃ１および接続部ｃ２と島状部１４との間の接触抵抗も生じる。
　したがって、図１９（ｂ）に示したように、第１メタル層１０を経由せずに、第２配線２２と駆動回路３１０とを直接に接続することによって、配線抵抗を低減することができる。この場合において、図２０（ｂ）に示したように、第２配線２２と島状部１４とを例えば接続部ｃ１および接続部ｃ２によって接続して、第２配線２２の電位と島状部１４の電位とが等しくなるようにしてもよい。
　なお、図１９（ｂ）に示した例では、複数の第２配線２２のうち、コントローラ３１２（駆動回路３１０）と直接に接続されない配線は、第１領域Ｒ１および第２領域Ｒ２の境界に跨って配置された島状部１４（第１メタル層１０）を介して駆動回路３１０と接続される。もちろん、第１領域Ｒ１から第２領域Ｒ２に向かって互いに平行に引き出された複数の第２配線２２の全てを、駆動回路３１０と直接に接続してもよい。これにより、半導体装置全体としての配線抵抗をより低減することができる。
　図２２（ａ）は、本発明のさらに他の実施形態によるＴＦＴ基板３００ｂを示す上面図である。図２２（ｂ）は、図２２（ａ）中、破線で示すＭ部の拡大図である。図２２（ｂ）では、互いに隣接する２つの第２配線２２ａおよび第２配線２２ｂを拡大して示している。図２２（ｃ）は、図２２（ｂ）のＵ－Ｕ’線に沿ってＴＦＴ基板３００ｂを切断したときの断面図である。
　図２２（ａ）～（ｃ）に示す例では、第１領域Ｒ１および第２領域Ｒ２の境界近傍において、互いに隣接する２つの第２配線２２ａおよび第２配線２２ｂのうち、第２配線２２ａは、絶縁層７０の下側に配置された第１メタル層１０を経由せずに、駆動回路３１０に直接に接続されている。これに対して、第２配線２２ｂは、絶縁層７０の下側に配置された第１メタル層１０を経由して、駆動回路３１０に接続される。図２２（ａ）～（ｃ）に示した例では、第２配線２２ｂと接続される島状部１４は、屈曲した形状であり、その一部分が、第２配線２２ａと重なるように形成されている。このように、互いに隣接する２つの第２配線のうちの一方と接続された島状部が、他方と重なるような形状を有していてもよい。この場合も、ＴＦＴ基板３００ａの場合と同様に、配線抵抗を低減する効果が得られる。
　図２２（ａ）～（ｃ）の例において、互いに隣接する２つの第２配線のうちの一方と接続された島状部が、他方と重なるような形状を有する構成を示した。しかしながら、互いに隣接しない２つの第２配線のうちの一方と接続された島状部が、他方と重なるような形状を有していてもよい。いずれかの第２配線と重なるように配置される島状部（第１メタル層）は、他の第２配線と接続されていない配線であってもよい。
　本発明の実施形態によると、第１領域Ｒ１と第２領域Ｒ２との間の境界を含む断面において、絶縁層７０の絶縁性保護層８０側の表面が、互いに隣接する２つの第２配線２２の間に段差を有する。そのため、互いに隣接する２つの第２配線２２の間におけるリーク経路の形成が抑制される。したがって、第２配線２２間の短絡を防止するために、第１領域Ｒ１および第２領域Ｒ２の境界近傍において第１メタル層１０を経由させて第２配線２２と駆動回路３１０とを接続する必要がない。これにより、半導体装置全体としての配線抵抗を低減することができる。さらに、第１領域Ｒ１および第２領域Ｒ２の境界近傍における、複数の第２配線２２の間隔を狭く構成することも可能である。
　上記では、半導体装置として、液晶表示装置に用いられるＴＦＴ基板を例示した。しかしながら、半導体装置は、液晶表示装置以外の表示装置に用いられるＴＦＴ基板であってもよい。半導体装置は、例えば、有機ＥＬ（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置、電気泳動表示装置などの表示装置に用いられるＴＦＴ基板であってもよい。
　本発明の実施形態は、アクティブマトリクス基板、表示装置などに広く適用できる。特に、高精細な画素を有する表示装置に好適に適用される。
　１００Ｔ、１００Ｂ　　ＴＦＴ基板（半導体装置）
　１０　　第１メタル層
　１２　　第１配線
　１４　　島状部
　２０　　第２メタル層
　２２　　第２配線
　３０　　基板
　５０　　半導体層
　７０　　絶縁層
　８０　　絶縁性保護層
　９０　　導電層
　３１０　　駆動回路

Claims (12)

  1. 　基板と、
    　前記基板に支持された、複数の第１配線を含む第１メタル層と、
    　前記第１メタル層上に形成された絶縁層と、
    　前記絶縁層上に形成された、複数の第２配線を含む第２メタル層と、
    　前記複数の第２配線のそれぞれの一部分を覆う絶縁性保護層であって、前記基板上に、前記絶縁性保護層が形成された第１領域と、前記絶縁性保護層が形成されていない第２領域とを規定する絶縁性保護層と、
    　前記絶縁性保護層上に形成された導電層と
    を備え、
    　前記第１領域と前記第２領域との間の境界を含む断面において、前記絶縁層の前記絶縁性保護層側の表面は、互いに隣接する２つの第２配線の間に段差を有する、半導体装置。
  2. 　前記表面は、前記絶縁性保護層側に向けて突出する部分を含む、請求項１に記載の半導体装置。
  3. 　前記突出する部分は、前記２つの第２配線のうちの少なくとも一方に重なる位置に形成されている、請求項２に記載の半導体装置。
  4. 　前記２つの第２配線の間にある段差の数は、１である、請求項１から３のいずれかに記載の半導体装置。
  5. 　前記突出する部分は、前記２つの第２配線の間に形成されている、請求項２に記載の半導体装置。
  6. 　前記第１メタル層は、前記第１領域と前記第２領域とに跨がる島状部を含み、
    　前記段差は、前記断面における前記島状部の輪郭が反映された形状を有する、請求項１から５のいずれかに記載の半導体装置。
  7. 　前記基板に支持された複数のスイッチング素子をさらに備え、
    　前記複数のスイッチング素子のそれぞれは、第１コンタクト領域、第２コンタクト領域および前記第１コンタクト領域と前記第２コンタクト領域との間に配置されたチャネル領域を含む半導体層を有し、
    　前記複数の第１配線のそれぞれは、前記複数のスイッチング素子のうち、対応するスイッチング素子の前記チャネル領域と重なるように配置されており、
    　前記島状部は、前記複数の第１配線のうち、対応する第１配線に電気的に接続されている、請求項６に記載の半導体装置。
  8. 　前記第２領域に配置された駆動回路をさらに備え、
    　前記複数の第２配線は、前記駆動回路と直接に接続された第２配線を含む、請求項１から７のいずれかに記載の半導体装置。
  9. 　前記絶縁性保護層は、有機絶縁性材料から構成された層である、請求項１から８のいずれかに記載の半導体装置。
  10. 　複数の島状部および複数の第１配線を含む第１メタル層を基板上に形成する工程（ａ）と、
    　前記第１メタル層を覆う絶縁層を形成する工程（ｂ）と、
    　複数の第２配線を含む第２メタル層を前記絶縁層上に形成する工程（ｃ）と、
    　絶縁性材料を前記絶縁層上および前記第２メタル層上に付与する工程（ｄ）と、
    　前記絶縁性材料を硬化させた後にパターニングすることによって、前記複数の第２配線のそれぞれにおける一部分を覆い、かつ前記複数の島状部のそれぞれにおける一部分との重なりを有する絶縁性保護層を形成する工程（ｅ）と、
    　前記絶縁性保護層上に導電層を形成する工程（ｆ）と
    を含み、
    　前記工程（ｂ）は、前記複数の島状部の形状を反映した段差を前記絶縁層の表面に形成する工程を含む、半導体装置の製造方法。
  11. 　前記工程（ｄ）において、液体状の絶縁性材料が前記絶縁層上および前記第２メタル層上に付与される、請求項１０に記載の半導体装置の製造方法。
  12. 　前記工程（ｄ）において、有機絶縁性材料が前記絶縁層上および前記第２メタル層上に付与される、請求項１０または１１に記載の半導体装置の製造方法。
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