JP5458371B2 - 薄膜トランジスタ、その製造方法、液晶表示パネル及び電子機器 - Google Patents

薄膜トランジスタ、その製造方法、液晶表示パネル及び電子機器 Download PDF

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Description

この発明は、薄膜トランジスタ、その製造方法、液晶表示パネル及び電子機器に係り、詳しくは、半導体層に多結晶シリコンを用いて好適な薄膜トランジスタ、その製造方法、液晶表示パネル及び電子機器に関する。
半導体は各種技術に活用されており、例えば、薄膜トランジスタ（ＴＦＴ：thin film transistor）は液晶表示パネルの画素領域と共に駆動回路領域を構成して、液晶表示パネルの画像品質の向上および薄型化に貢献している。
この種の薄型トランジスタ（例えば、多結晶シリコン（ｐ−Ｓｉ）ＴＦＴ）は、液晶表示パネルのスイッチング素子とする場合には、図２２に示すように、画像を表示する画素領域Ｐと、その画素領域Ｐの素子を駆動させる回路領域Ｃとにおいて、同様な構造で、ガラス基板１００等の絶縁性基板上に構成されている。一般的には、まず、ガラス基板１００上に下地絶縁膜１０１としてシリコン酸化膜を形成した後に、その上に非結晶シリコン薄膜（ａ−Ｓｉ）を形成してさらに結晶化させることで多結晶シリコン薄膜にする。この後に、この多結晶シリコン薄膜をエッチングすることで後工程で活性化させるＴＦＴの活性層１０２を形成する。このＴＦＴ活性層１０２の上にはゲート絶縁膜１０３を形成した後に、その上に金属や多結晶シリコン等のゲート電極１０４を形成して、基本構造を構成する。
次いで、このゲート電極１０４をマスクにして、不純物をＴＦＴ活性層１０２内で濃度が１×１０２０／ｃｍ３程度になるように注入するなどドープ（ドーズともいう）する。この後に、ドープした不純物の活性化率が通常数十％になるようにアニールして活性化し、ＴＦＴ活性層１０２の両端部をソース領域（電極）とドレイン領域（電極）にする。次いで、ゲート絶縁膜１０３やゲート電極１０４（不図示のゲート配線も含む）上には層間絶縁膜１０５としてシリコン酸化膜を形成する。この後に、その層間絶縁膜１０５からゲート絶縁膜１０３を貫通するコンタクトホール１０７ａをゲート電極１０４の両側に形成して、ＴＦＴ活性層１０２（ソース領域、ドレイン領域）に導通する配線（ソース配線、ドレイン配線）１０７を形成する。なお、図中において、１１１は画素電極（ＩＴＯ）、１１２は配向膜、１１３は液晶、１１４は共通電極（ＩＴＯ）である。
ここで、このようなシングルドレイン構造の多結晶シリコンＴＦＴでは、オフ状態でも大量のオフリーク電流が流れることから、液晶表示パネル等のドライバ回路や画素のスイッチング用のトランジスタとして用いる場合には、そのオフリーク電流の低減を図る必要がある。特に、画素トランジスタとして用いる画素領域Ｐでは、オフリーク電流が高いと電荷を保持することができずに蓄積容量が低下して表示画質が低下する、という不具合が発生する。このオフリーク電流は、ドレイン端のＰ−Ｎ接合におけるトンネリングに起因しており、多結晶シリコンでは、多数のギャップ内準位が存在するために、トンネリングが起き易くなっている。
このことから、多結晶シリコンＴＦＴでは、オフリーク電流を低減する各種の対策が提案されている。例えば、特許文献１では、ソース領域とドレイン領域の不純物を低濃度化することで、キャリアがトンネルすべきポテンシャルバリアを高くして（電界集中を緩和して）オフリーク電流を低減することが提案されている。特許文献２では、ソース領域とドレイン領域の不純物を低濃度化することに加えて、そのソース／ドレイン領域における配線接続のためのコンタクトホール直下の領域だけを不純物濃度を高濃度化することで、オン電流を確保することが提案されている。特許文献３では、ソース領域とドレイン領域における不純物の高濃度領域と低濃度領域との間に中濃度領域を介在させることで、良好な接合にして有効なポテンシャルバリアを形成しオフリーク電流を低減することが提案されている。特許文献４では、ソース領域とドレイン領域の不純物を低濃度化すると共に、これに加えて、そのソース／ドレイン領域に水素イオン濃度が
６×１０１８／ｃｍ３〜１×１０２０／ｃｍ３
の範囲になるように打ち込んで、オフリーク電流を低減することが提案されている。また、特許文献５には、不純物の濃度ではなく、高エネルギのフラッシュランプ光やレーザ光を照射することで、ソース／ドレイン領域に、１０〜１００％の高活性化領域を形成することも提案されている。なお、この特許文献５には、１０％以下の低活性化領域を形成する旨も記載されているが、これは、ソース／ドレイン領域として機能する高活性化領域との間に介在させているだけである。
特許第３１４３１０２号公報 特許第３９３７９５６号公報 特開平１１−３４５９７８号公報 特開２００５−２２３３４７号公報 特開２００３−１９７６３１号公報
しかしながら、特許文献１〜５に記載の薄膜トランジスタにあっては、暗状態におけるオフリーク電流を低減することは達成できるが、光を照射した時のオフリーク電流（以下では、光リーク電流ともいう）の低減が不十分である。このため、液晶表示パネルの画素領域でスイッチング素子として使用した場合には、その表示画質が劣化する可能性がある。
また、特許文献２に記載の薄膜トランジスタにあっては、ソース／ドレイン領域に不純物をドープする工程に加えて、そのソース／ドレイン領域に配線接続するためのコンタクトホールを介して不純物を高濃度にドープする工程が必要になって、製造コストの上昇及び歩留まり低下を引き起こす可能性がある。同様に、特許文献３に記載の薄膜トランジスタでも、ソース／ドレイン領域に不純物の高濃度領域と低濃度領域と中濃度領域とを形成するために不純物をドープする工程が都度必要になって、製造コストの上昇及び歩留まり低下を引き起こす可能性がある。
特許文献４に記載の薄膜トランジスタにあっては、不純物をドープする工程を追加するのではなく、水素イオンをドープする工程が必要になって、製造コストの上昇及び歩留まり低下を引き起こす可能性がある。
特許文献５に記載の薄膜トランジスタにあっても、不純物をドープする工程を追加するのに代わって、時間を掛けて高エネルギ光を照射する工程が必要になって、製造コストの上昇及び歩留まり低下を引き起こす可能性がある。
この発明は、上述の事情に鑑みてなされたもので、工程を増加させることなく、多結晶シリコンＴＦＴにおけるリーク電流を低減することができる薄膜トランジスタ及びその製造方法並びに液晶表示パネル及び電子機器を提供することを目的としている。
上記課題を解決するために、この発明の構成は、基板上に形成された多結晶の半導体層と、該半導体層の上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層内に該ゲート電極を挟んで不純物をドープして形成されたソース／ドレイン領域とからなると共に、該ソース／ドレイン領域は、
前記不純物の濃度が２．５×１０１８／ｃｍ３から５．５×１０１８／ｃｍ３までの範囲内で、かつ、当該ソース／ドレイン領域に含まれる不純物の活性化率が１％から７％までの範囲内に設定されていることを特徴としている。
この発明の構成によれば、薄膜トランジスタにおける、暗状態におけるオフリーク電流の低減と共に、光を照射した時のオフリーク電流（以下では、光リーク電流ともいう）をも低減することができる。したがって、例えば、液晶表示パネルの画素領域でスイッチング素子として使用した場合に、その表示画質が劣化することを回避することができる。
この発明の第１の実施形態である液晶表示パネルを搭載する携帯電話機を示す斜視図である。 同液晶表示パネルに実装される薄膜トランジスタの一部を拡大した縦断面図である。 同薄膜トランジスタにおけるソース／ドレイン領域の不純物活性化率と光リーク電流との関係を示すグラフである。 同薄膜トランジスタにおけるソース／ドレイン領域の異なる不純物活性化率での輝度と光リーク電流との関係を示すグラフである。 同薄膜トランジスタにおけるソース／ドレイン領域の不純物活性化率とコンタクト抵抗との関係を示すグラフである。 同薄膜トランジスタにおけるソース／ドレイン領域の不純物濃度とオフリーク電流及び光リーク電流との関係を示すグラフである。 同薄膜トランジスタにおけるソース／ドレイン領域の不純物の一例であるＳ／Ｄボロン濃度とオン電流との関係を示すグラフである。 同薄膜トランジスタの製造方法を示す工程図である。 同薄膜トランジスタの製造方法を示す図８に続く工程図である。 同薄膜トランジスタの製造方法を示す図９に続く工程図である。 同薄膜トランジスタの製造方法を示す図１０に続く工程図である。 同薄膜トランジスタにおけるソース／ドレイン領域の輝度と光リーク電流との関係を示すグラフである。 同薄膜トランジスタの効果を説明するマルチゲート構造（ダブルゲート構造）の縦断面図である。 同マルチゲート構造の効果を説明するための図で、同図（ａ）は、ゲート電圧とドレイン電流との関係を示すグラフ、同図（ｂ）は、ゲート電極の数と光リーク電流との関係を示すグラフである。 同マルチゲート構造の効果を説明するオーバラップの有無に応じたゲート電極数とドレイン電流との関係を示すグラフである。 この発明の第４の実施形態である携帯電話機に搭載の液晶表示パネルに実装される薄膜トランジスタの製造方法を示す工程図である。 同薄膜トランジスタの製造方法を示す図１６に続く工程図である。 この発明の第５の実施形態である携帯電話機に搭載の液晶表示パネルに実装される薄膜トランジスタの一部を拡大した縦断面図である。 同薄膜トランジスタの製造方法を示す工程図である。 同薄膜トランジスタの製造方法を示す図１９に続く工程図である。 この発明の適用を説明する上記薄膜トランジスタのソース／ドレイン領域の長さとオン電流との関係を示すグラフである。 この発明の関連技術品としての、携帯電話機に搭載の液晶表示パネルに実装される駆動回路領域および画素領域の薄膜トランジスタの一部を拡大した縦断面図である。
基板上に形成された多結晶シリコン膜と、該多結晶シリコン膜の上にゲート絶縁膜を介して形成されたゲート電極と、前記多結晶シリコン膜内に該ゲート電極を挟んで不純物をドープして形成されたソース／ドレイン領域を備えてなる薄膜トランジスタの該ソース／ドレイン領域は、少なくともゲート配線の端部からコンタクトホール直下までの領域にドープするボロン又はリンの不純物濃度が２．５×１０１８／ｃｍ３から５．５×１０１８／ｃｍ３までの範囲内で、かつ、該ソース／ドレイン領域に含まれる不純物の活性化率が１％から７％まで、好ましくは、１％から５％の範囲内に形成されている。
以下、図面を参照して、この発明の実施形態について詳細に説明する。
実施形態１
図１は、この発明の第１の実施形態である液晶表示パネルを搭載する携帯電話機を示す斜視図、図２は、同液晶表示パネルに実装される薄膜トランジスタの一部を拡大した縦断面図、図３は、同薄膜トランジスタにおけるソース／ドレイン領域の不純物活性化率と光リーク電流との関係を示すグラフ、図４は、同薄膜トランジスタにおけるソース／ドレイン領域の異なる不純物活性化率での輝度と光リーク電流との関係を示すグラフ、図５は、同薄膜トランジスタにおけるソース／ドレイン領域の不純物活性化率とコンタクト抵抗との関係を示すグラフ、図６は、同薄膜トランジスタにおけるソース／ドレイン領域の不純物濃度とオフリーク電流及び光リーク電流との関係を示すグラフ、図７は、同薄膜トランジスタにおけるソース／ドレイン領域の不純物の一例であるＳ／Ｄボロン濃度とオン電流との関係を示すグラフ、図８は、同薄膜トランジスタの製造方法を示す工程図、図９は、同薄膜トランジスタの製造方法を示す図８に続く工程図、図１０は、同薄膜トランジスタの製造方法を示す図９に続く工程図、図１１は、同薄膜トランジスタの製造方法を示す図１０に続く工程図、図１２は、同薄膜トランジスタにおけるソース／ドレイン領域の輝度と光リーク電流との関係を示すグラフ、図１３は、同薄膜トランジスタの効果を説明するマルチゲート構造（ダブルゲート構造）の縦断面図、図１４は、同マルチゲート構造の効果を説明するための図で、同図（ａ）は、ゲート電圧とドレイン電流との関係を示すグラフ、同図（ｂ）は、ゲート電極の数と光リーク電流との関係を示すグラフ、図１５は、同マルチゲート構造の効果を説明するオーバラップの有無に応じたゲート電極数とドレイン電流との関係を示すグラフである。
図１に示すように、この実施形態の携帯電話機（電子機器）は、操作筐体ケース１１と表示筐体ケース１２とが概略同一形状となる薄い箱型に形成されて、互いにヒンジ部１３を中心にして対面・離隔する方向に相対回動する、所謂、クラムシェル型に構成されている。操作筐体ケース１１は、各種の操作キー１４が表示筐体ケース１２との対面側に配列されて操作部を構成すると共に、不図示のマイクロフォンを内蔵してマイク側筐体をも構成する。一方、表示筐体ケース１２は、液晶表示パネル１５の表示画面１６が操作筐体ケース１１との対面側に配設されていると共に、不図示のスピーカを内蔵してレシーバ側筐体をも構成する。液晶表示パネル１５は、後述する薄膜トランジスタ（ＴＦＴ）で、画素領域に配列されている画素スイッチング素子と、この画素スイッチング素子の隣接位置の回路領域に配設されて駆動させるドライバ回路とが構成されている。この液晶表示パネル１５は、その画素毎の薄膜トランジスタで液晶を機能させることにより、その画素領域を透過するバックライト光で操作キー１４の操作入力情報やアンテナ１７を介する各種受信情報などを表示画面１６にカラー表示する。ここで、図１は、この実施形態を説明するために模式的に図示するものである。
液晶表示パネル１５では、図２に示すように、ガラス基板２１上に多結晶シリコンからなる活性化層２２が形成され、該活性層２２にはゲート直下のチャネル領域、その両端のソース領域（電極）及びドレイン領域（電極）が形成されている。活性層２２は、シリコン酸化膜のゲート絶縁膜２３が覆うように形成された上にさらにゲート電極２４が形成されて、上記の画素領域Ｐの画素スイッチング素子や回路領域Ｃのドライバ回路を構成する薄膜トランジスタ２０を構成する。また、この薄膜トランジスタ２０は、画素領域Ｐ側の活性層２２のドレイン領域（電極）を延長させて蓄積容量下部電極２２ＵＮが形成されていると共に、これに対面する蓄積容量上部電極２４ＵＰがゲート電極２４と共に形成されることで、画素スイッチング素子として機能するための電荷を貯めることができるようになっている。この回路領域Ｃと画素領域Ｐのゲート電極２４は、マトリックス状に配列されていることから、複数並列されていると共に、共通のゲート配線に接続されている。なお、ソース領域やドレイン領域となる活性層２２は、後述するように、ゲート電極２４を利用してマスク合わせを不要にするセルフアラインで形成される一方、そのソース領域やドレイン領域の間の不純物がドープされずに活性化されない領域はチャネル領域２２ＣＨとなる。
この液晶表示パネル１５では、薄膜トランジスタ２０を構成するソース領域やドレイン領域の活性層２２、ゲート絶縁膜２３及びゲート電極２４の他には、ガラス基板２１からの不純物の浸透・侵入で汚染されることを防止するようにガラス基板２１の表面に形成されているシリコン酸化膜の下地保護膜２６と、反対側のゲート絶縁膜２３及びゲート電極２４の上面側の不図示のゲート配線を含めて全体を覆うように形成されているシリコン酸化膜の第１層間絶縁膜２７と、この第１層間絶縁膜２７と共にゲート絶縁膜２３を貫通するように開口するコンタクトホール２８ａ内に充填されてソース領域やドレイン領域の活性層２２に接続されるＳ／Ｄ（ソース／ドレイン）配線２８と、このＳ／Ｄ配線２８と共に第１層間絶縁膜２７の上面側を覆うように形成されているシリコン窒化膜の第２層間絶縁膜２９と、この第２層間絶縁膜２９の上面側の各種電極形成などに起因する凹凸を平坦化するアクリル樹脂系材料からなる有機平坦化膜３１と、この有機平坦化膜３１と共に第２層間絶縁膜２９を貫通するように開口するコンタクトホール３２ａ内に充填されてドレイン領域として機能する活性層２２に接続されるのと同時に画素毎にパターニングされている透明ＩＴＯ膜の画素電極３２と、この画素電極３２に対して離隔対面するように取り付けられている透明ＩＴＯ膜の共通電極３３と、これら画素電極３２及び共通電極３３の双方の対向面に形成されている配向膜３４と、この画素電極３２及び共通電極３３の配向膜３４の間に充填されている液晶３５とを備えて構成されている。
薄膜トランジスタ２０は、ソース領域やドレイン領域として機能させる活性層２２には、不純物濃度が２．５×１０１８／ｃｍ３から５．５×１０１８／ｃｍ３の範囲内になるように、例えば、４．０×１０１８／ｃｍ３になるようにボロンをドープされている。また、活性層２２は、その不純物の活性化率は、通常、数十％（少なくとも１０％以上）とするところを、１％〜３％未満の例えば、３％弱になるように形成されている。すると、薄膜トランジスタ２０の活性層２２は、上述するように、不純物のボロンの不純物濃度が４．０×１０１８／ｃｍ３に抑えられることで、暗状態におけるオフリーク電流を低減することができるのと同時に、その膜中にキャリアの再結合中心が多数存在して、光を照射した際に発生するキャリアの再結合が促進されることになり、光を照射した時のオフリーク電流（以下では、単に光リーク電流という）をも低く抑えることが可能となる。このため、液晶表示パネル１５を動作させた際の光リークに起因する表示画質の低下を防止することができる。
具体的には、活性層２２のソース領域やドレイン領域における不純物の活性化率と光リーク電流の関係を見ると、図３に示すように、正比例の関係にあって、不純物の活性化率が低くなると光リーク電流も低下している。これは、活性化率が低い膜では、膜中の欠陥が多くて再結合中心の数が多いために、光照射によって発生したキャリアの寿命が短くなり、光リーク電流が低減しているものと考えられる。ここで、薄膜トランジスタ２０を液晶表示パネル１５の画素スイッチング素子として使用する場合には、表示画像の劣化を防止するために、光リーク電流を２×１０−１１（Ａ）以下にすることが望ましいことから、図３を見ると、活性化率を７％以下にする必要があることが分る。しかるに、製造上のバラツキを考慮すると、その活性化率は５％以下が望ましい。なお、通常、コンタクト抵抗やシート抵抗を下げるために不純物の活性化率を数十％（少なくとも１０％以上）とするのが一般的である。このことから、暗状態におけるオフリーク電流の低減に加えて、光を照射した時の光リーク電流まで考慮することがなかったことから、このような効果を利用することができていなかった。
また、活性層２２のソース領域やドレイン領域における不純物の活性化率が１％と３％とでは、光リーク電流と輝度の関係を見ると、図４に示すように、ここでも、活性化率１％の方が光リーク電流を低減しつつ高輝度が得られていて好ましいことが分る。逆に、その活性化率が１％未満の範囲では、図５に示すように、活性層２２のソース領域やドレイン領域とＳ／Ｄ配線２８とのコンタクト抵抗が指数関数的に急上昇するので、活性化率は１％以上にする必要があることが分る。以上のことから、活性層２２の活性化率は、１％以上かつ７％以下、好ましくは１％以上かつ５％以下、より好ましくは１％以上かつ３％未満、さらには、１．５％以上かつ２．５％以下とするのが好適である。
ここで、不純物の活性化率は、シリコン膜中の不純物総数に対するキャリア生成に寄与している不純物数の割合なので、シート抵抗値から求めることができる。つまり、シート抵抗値をρsとすると、不純物濃度ｐとの間には次の式（１）に示す関係があり、その式（１）中におけるＡが活性化率となり、変形すると、活性化率Ａは次の式（２）で導出することができる。なお、この不純物濃度ｐは、二次イオン質量分析装置（以下ＳＩＭＳという）でも定量化が可能であり、また、他のパラメータも実測あるいは文献数値を用いればよい。
ρs＝（（１／（ｑ・ｐ・μ））／ｔ）×Ａ ・・・ （１）
Ａ＝ρｓ・ｑ・ｐ・μ・ｔ ・・・ （２）
ρs：シート抵抗値、q：素電荷１．６０２×１０−１９（Ｃ）、ｐ：不純物濃度、
μ：移動度、ｔ：シリコン膜厚、Ａ：活性化率
また、不純物の活性化率Ａは、不純物元素の数に対するキャリア数の比率なので、シート抵抗値ρsの測定が困難な場合には、ＳＩＭＳで定量化する不純物濃度ｐと、走査型容量顕微鏡（以下ＳＣＭという）で定量化可能なキャリア濃度とで導出することもできる。なお、ＳＩＭＳは、数ｋｅＶ〜数十ｋｅＶの加速電圧でイオンビーム（一次イオンビーム）を試料表面に照射し、その際のスパッタリングによって試料表面から放出される試料の構成物質のイオン（二次イオン）を質量分析して定量化を行う装置である。また、ＳＣＭは、プローブチップを用いて試料表面の容量を測定する装置であり、半導体分野においては、プロービングによって形成された空乏層の容量を測定することでキャリア濃度を定量化することが一般的な手法として行われている。以下に、空乏層深さｄｍとキャリア濃度Ｎａとの間には次の式（３）に示す関係があり、その式（３）中におけるＮａのＳＩＭＳ分析で求めた不純物濃度ｐに対する割合Ｎａ／ｐが活性化率Ａとなる。
ｄｍ＝（４εｓ・ｋ・Ｔ・（ｌｎ（Ｎａ／ｎｉ）／ｑ２Ｎａ））１／２ ・・・ （３）
ｄｍ：空乏層の飽和深さ、Ｎａ：キャリア濃度、εs：半導体の比誘電率、
ｋ：ボルツマン定数、Ｔ：温度、ｎｉ：真性キャリア濃度、ｑ：キャリア電荷
上記２種類の活性化率Ａの算出方法は、キャリア数をシート抵抗値から求めるか、キャリア数を直接測定するかという部分が異なるだけであり、不純物濃度に対するキャリアの比率を求めているという点は同じである。
また、活性層２２のソース領域やドレイン領域における不純物濃度に対するオフリーク電流や光リーク電流の関係を見ると、図６に示すように、図中に一点鎖線Ｌ１で示す不純物濃度の５．５×１０１８／ｃｍ３付近を境界にして大きく変化していることが分かる。すなわち、図中に□印で示すオフリーク電流は、ボロンの不純物濃度の増加に伴って徐々に上昇するが、不純物濃度が５．５×１０１８／ｃｍ３以上になると急激に増加する。これは、不純物濃度の上昇によって、ドレイン領域の端部のＰ−Ｎ接合におけるトンネリング現象が顕著になるためである。一方、図中に○印で示す光リーク電流は、不純物濃度の５．５×１０１８／ｃｍ３付近で急激に最小値になって、それより少ない領域では不純物濃度の減少につれて光リーク電流が増加するが、それよりも多い領域では不純物濃度の増加につれて光リーク電流も増加する。これは、不純物濃度が５．５×１０１８／ｃｍ３以下の領域では、不純物濃度の増加に伴って膜中の再結合中心密度が上昇することで光リーク電流が減少する一方、５．５×１０１８／ｃｍ３以上の領域では、光リーク電流の減少よりもオフリーク電流の増加分が多くなるためである。なお、図６中の破線Ｌ２は、光リーク電流の減少よりもオフリーク電流の増加分が多くなる場合におけるオフリーク電流の目安である２×１０−１１（Ａ）を示している。
ところで、活性層２２のソース領域やドレイン領域における不純物濃度とオン電流の関係を見ると、図７に示すように、ボロンの不純物濃度が２．５×１０１８／ｃｍ３より下の領域では、薄膜トランジスタ２０をスイッチング素子として用いる場合に高くする必要があるオン電流が急激に低下し始めている。このため、活性層２２のソース領域やドレイン領域のボロン濃度は、２．５×１０１８／ｃｍ３以上にする必要がある。
要するに、活性層２２のソース領域やドレイン領域における不純物の濃度は、２．５×１０１８／ｃｍ３以上かつ５．５×１０１８／ｃｍ３以下とするのがオフリーク電流と光リーク電流を抑えるために好適であることが分る。
よって、薄膜トランジスタ２０を画素スイッチング素子として用いる場合には、活性層２２のソース領域やドレイン領域は、不純物濃度を２．５×１０１８／ｃｍ３以上かつ５．５×１０１８／ｃｍ３以下とするのと同時に、その不純物活性化率を１％以上かつ５％以下、より好ましくは１％以上かつ３％未満とするのが最適である。この構成とすることで、薄膜トランジスタ２０は、オフリーク電流や光リーク電流の低減と共にオン電流の確保及びＳ／Ｄ配線２８とのオーミック接続を同時に達成することができ、液晶表示パネル１５の回路領域Ｃのドライバ回路や画素領域Ｐのスイッチング素子として快適に使用することができる。
次に、この薄膜トランジスタ２０の製造方法を説明する。ここで、この実施形態では、活性層２２のソース領域やドレイン領域における不純物の濃度と活性化率を所望の範囲にするだけであることから、工程自体は大きく変更する必要はなく、確立されている効率の良い手順で形成することができる。
まず、図８に示すように、回路領域Ｃと画素領域Ｐの双方に跨るガラス基板２１上に、ＳｉＨ４とＯ２を用いたＬＰＣＶＤ（Low Pressure CVD：減圧化学気相成長法）又はＳｉＨ４とＮ２Ｏを用いたＰＥＣＶＤ（Plasma Enhanced CVD：プラズマ化学気相成長法）でシリコン酸化膜を成膜して、例えば、３００ｎｍの膜厚の下地保護膜２６を形成する（第１工程Ａ）。この下地保護膜２６上に薄膜トランジスタ２０を形成することになる。
次いで、この下地保護膜２６上には、５０ｎｍの厚さのアモルファスシリコン層２２ａをＣＶＤ法で成膜して（第１工程Ｂ）、そのアモルファスシリコン層２２ａにレーザーアニールを施して多結晶シリコン層２２ｂにした後に（第１工程Ｃ）、この多結晶シリコン２２ｂにフォトリソグラフィ処理とエッチング処理とを施して薄膜トランジスタ２０の活性層２２の外形を形成する（第１工程Ｄ）。
次いで、この活性層２２上には、画素領域Ｐ側で画素スイッチング素子として電荷を貯めるためにドレイン領域に連続する蓄積容量下部電極２２ＵＮを形成するために、その蓄積容量下部電極２２ＵＮの形成領域が開口するパターンのレジスト４１を形成して、不純物濃度が２×１０２０／ｃｍ３程度になるようにボロンを注入するなどしてドープ（ドーズともいう）する（第１工程Ｅ）。
この後に、図９に示すように、レジスト４１を剥離した後に、回路領域Ｃと画素領域Ｐの双方の活性層２２の全体を覆うように、０．０３μｍ〜０．１５μｍ（例えば、０.１２μｍ）の膜厚のシリコン酸化膜をＣＶＤ法で成膜して、ゲート絶縁膜２３を形成する（第１工程Ｆ）。次いで、このゲート絶縁膜２３上には、ＷＳｉ、Ｃｒ、Ｍｏ、Ｗ等のゲート配線材料を成膜した後にパターニングして、回路領域Ｃと画素領域Ｐの双方のゲート電極２４を含むゲート配線と共に画素領域Ｐの蓄積容量下部電極２２ＵＮとの間で電荷を貯めるための蓄積容量上部電極２４ＵＰを形成する（第１工程Ｇ）。ここで、この第１工程Ｇでは、蓄積容量上部電極２４ＵＰは、画素領域Ｐ側の活性層２２に形成する蓄積容量下部電極２２ＵＮの一部が上面側に向かって露出するように形成する。
次いで、回路領域Ｃと画素領域Ｐの双方の活性層２２には、薄膜トランジスタ２０のソース領域とドレイン領域とするために、不純物濃度が２．５×１０１８／ｃｍ３〜５．５×１０１８／ｃｍ３の範囲の、例えば、４×１０１８／ｃｍ３程度になるように、ドープ量５×１０１３／ｃｍ３のボロンをドープする（第１工程Ｈ）。この第１工程Ｈでは、ゲート電極２４と蓄積容量上部電極２４ＵＰとをマスクとして利用するセルフアラインプロセスで行ってマスクの形成を省くことができ、そのゲート電極２４に対面する部位はチャネル領域２２ＣＨとなる。また、この蓄積容量上部電極２４ＵＰから露出する蓄積容量下部電極２２ＵＮにもボロンが注入されるため、この露出領域の不純物（ボロン）濃度は、蓄積容量下部電極ＵＮと今回の薄膜トランジスタ２０のソース領域とドレイン領域へのボロンのドープ量を合計した濃度となる。この露出領域が存在することで、薄膜トランジスタ２０の活性層２２におけるドレイン領域側と蓄積容量下部電極２２ＵＮとの間のボロンの不純物濃度を傾斜（段階的に変化）させて電気的接合を確実にすることができ、液晶表示パネル１５の画素欠陥の発生を防止することができる。
次いで、回路領域Ｃと画素領域Ｐの活性層２２にドープしたボロンを活性化するために、４５０℃で１時間加熱する（第１工程Ｉ）。この第１工程Ｉにおける熱アニール処理（ファーネスアニール処理ともいう）で活性化処理した後のソース領域、ドレイン領域でのシート抵抗値は、１．５×１０５Ω／□（単位面積当たり）程度となり、その値から求めたボロンの活性化率は約３％となる。また、ＳＣＭで定量化したキャリア濃度とＳＩＭＳで定量化した不純物濃度から導出した活性化率でも約３％となる。なお、この活性化処理は、後述する第１層間絶縁膜２７の形成後に実施してもよい。
この後には、図１０に示すように、回路領域Ｃと画素領域Ｐのゲート絶縁膜２３と共にゲート電極２４と蓄積容量上部電極２４ＵＰを覆うように、０．３μｍ〜０．５μｍの例えば、０．４μｍの膜厚のシリコン酸化膜をＣＶＤ法で成膜して、第１層間絶縁膜２７を形成する（第１工程Ｊ）。次いで、この第１層間絶縁膜２７の上には、ゲート電極２４の両側に対応する位置を露出させるレジストを形成してエッチングすることで、ゲート絶縁膜２３と共に貫通するコンタクトホール２８ａを形成して、活性層２２のチャネル領域２２ＣＨの両側に位置するソース領域とドレイン領域のそれぞれを露出させる（第１工程Ｋ）。次いで、その第１層間絶縁膜２７の上には、低融点金属材料のＡｌ（アルミニウム）をスパッタリングして成膜するのと同時にそのコンタクトホール２８ａにも充填した後に、エッチングでパターニングすることで、活性層２２のソース領域とドレイン領域のそれぞれに接続する金属配線層のＳ／Ｄ（ソース／ドレイン）配線２８を形成する（第１工程Ｌ）。次いで、回路領域Ｃと画素領域Ｐの第１層間絶縁膜２７と共にＳ／Ｄ配線２８を覆うように、０．４μｍの膜厚のシリコン窒化膜をＣＶＤ法で成膜して、第２層間絶縁膜２９を形成する（第１工程Ｍ）。
次いで、図１１に示すように、この第２層間絶縁膜２９の上には、Ｓ／Ｄ配線２８などの形状で現れていた凹凸を平坦化するためにアクリル樹脂系材料を１．２μｍ程度塗布して有機平坦化膜３１を形成する（第１工程Ｎ）。次いで、この有機平坦化膜３１の上には、活性層２２の蓄積容量下部電極２２ＵＮ側のドレイン領域に接続するＳ／Ｄ配線２８に対応する位置を露出させるレジストを形成してエッチングすることで、第２層間絶縁膜２９と共にそのＳ／Ｄ配線２８を露出させように貫通するコンタクトホール３２ａを形成する（第１工程Ｏ）。次いで、その有機平坦化膜３１の上には、透明のＩＴＯ膜をスパッタリングしてコンタクトホール３２ａの内面も含めて成膜した後に、エッチングでパターニングすることで画素電極３２を形成し（第１工程Ｐ）、薄膜トランジスタ２０側の形成を完了する。
この薄膜トランジスタ２０の製造方法では、活性層２２のソース領域やドレイン領域には、ボロンの不純物濃度を２．５×１０１８／ｃｍ３〜５．５×１０１８／ｃｍ３の範囲内の４．０×１０１８／ｃｍ３にすると共に、その不純物の活性化率を最適な１％〜３％未満の範囲内の３％弱にしている。このため、上述したように、図３に示すように、不純物活性化率が高い場合には、膜中の再結合中心が少なく、キャリア寿命が長くなるために、光リーク電流が多くなって液晶表示パネル１５の表示画質の低下が発生するが、本発明の不純物濃度および活性化率では、薄膜トランジスタ２０では、オフリーク電流と光リーク電流の双方を低く抑えて液晶表示パネル１５の表示画質の低下を防止することができる。
これに加えて、薄膜トランジスタ２０では、第１工程Ｈにおいて、ゲート電極２４自体をマスクとして利用するセルフアラインプロセスを採用して、活性層２２のソース／ドレイン領域とチャネル領域２２ＣＨとの境界位置がゲート電極２４端部の端面と一致してオーバラップすることのない構造に形成されている。このため、薄膜トランジスタ２０では、図１２に示すように、ゲート電極２４を含むゲート配線が活性層２２のソース領域やドレイン領域にオーバラップしている構造よりも光リーク電流を抑えることができている。ここで、薄膜トランジスタ２０は、活性層２２のソース／ドレイン領域に対してゲート電極２４が１つのシングルゲート構造である。これに対して、図１３に示すように、２つのゲート電極２４を並列させているダブルゲート構造を始めとして、３つを並列させるトリプルゲート構造や４つを並列させるクァドラブルゲート構造といったマルチゲート構造の薄膜トランジスタで画素スイッチング素子では、オフリーク電流が低減することは知られている。また、このマルチゲート構造では、図１４に示すように、光リーク電流でも同様に低減することができることが分った。これは、マルチゲート構造にすることで活性層のドレイン領域の端部に掛かる電界強度が低下するためである。
このため、従来のように、ドレイン領域などの不純物の活性化率が高い場合には、光リーク電流が高いために、このようにオーバラップの無い構造の効果は得られたとしても小さくなってしまうと考えられる。しかるに、本発明の薄膜トランジスタ２０では、活性層２２の不純物の活性化率を抑えているので、光リーク電流を低減することができるという、マルチゲート構造と同様のオーバラップの無い構造での効果を顕著に発揮させることができる。この効果は、図１５に示すように、マルチゲート構造の場合でも、ソース領域とドレイン領域に対するゲート配線のオーバラップの有無の違いのみのグラフにしても顕著に現れていて確認することができる。すなわち、薄膜トランジスタ２０では、活性層２２のソース／ドレイン領域に対してゲート電極２４をオーバラップさせていないので、液晶表示パネル１５の表示画質をさらに向上させることができる。
このように、この実施形態によれば、薄膜トランジスタ２０の活性層２２のソース領域やドレイン領域におけるボロンの不純物濃度を２．５×１０１８／ｃｍ３〜５．５×１０１８／ｃｍ３の範囲内の４．０×１０１８／ｃｍ３にすると共に、その不純物の活性化率を最適な１％〜３％未満の範囲内の３％弱にするのと同時に、そのソース領域やドレイン領域にゲート電極２４がオーバラップしない構造にすることで、オフリーク電流と光リーク電流の双方を低く抑えることができ、液晶表示パネル１５の表示画質の低下を防止することができる。
実施形態２
次に、この発明の第２の実施形態である液晶表示パネルを搭載する携帯電話機は、上述の第１の実施形態と略同様に構成されているので、そのまま図面を流用して特徴部分を説明する。
この実施形態の携帯電話機（電子機器）は、上述の第１の実施形態と同様に、薄膜トランジスタ２０で画素領域Ｐと回路領域Ｃが構成されている液晶表示パネル１５を搭載している。この薄膜トランジスタ２０は、ソース領域やドレイン領域として機能する活性層２２を覆うように形成するシリコン酸化膜のゲート絶縁膜２３としては、上述の第１の実施形態では、膜厚を０．１２μｍとしているところを、０．０５μｍと薄く形成している。このため、その活性層２２としては、上述の第１の実施形態と同様に、ボロンの不純物濃度を４．０×１０１８／ｃｍ３にするために、後述するように、上述の第１の実施形態では、そのボロンのドープ量を５．０×１０１３／ｃｍ３としているところを、２．０×１０１３／ｃｍ３に減らしている。
このため、この薄膜トランジスタ２０の製造方法としては、図９に示す第１工程Ｆでは、回路領域Ｃと画素領域Ｐの双方の活性層２２の全体を覆うように、０.０５μｍの膜厚のシリコン酸化膜をＣＶＤ法で成膜して、ゲート絶縁膜２３を形成する（第１工程Ｆ−２）。この後には、第１工程Ｇと同様に、このゲート絶縁膜２３上には、ＷＳｉ、Ｃｒ、Ｍｏ、Ｗ等のゲート配線材料を成膜して、回路領域Ｃと画素領域Ｐの双方のゲート電極２４を含むゲート配線と共に蓄積容量上部電極２４ＵＰを形成する。
次いで、第１工程Ｈでは、回路領域Ｃと画素領域Ｐの双方のソース領域とドレイン領域とする活性層２２には、不純物濃度が４×１０１８／ｃｍ３程度になるように、ドープ量２×１０１３／ｃｍ３のボロンをドープする（第１工程Ｈ−２）。この後には、第１工程Ｈと同様に、その活性層２２に注入したボロンを活性化するために４５０℃で１時間加熱して、以降、第１工程Ｉ以下と同様に処理する。
なお、上述の第１の実施形態と同様に、この第１工程Ｉにおける活性化処理後のソース領域、ドレイン領域でのシート抵抗値は、１．５×１０５Ω／□（単位面積当たり）程度となり、その値から求めたボロンの活性化率は約３％となる。また、ＳＣＭで定量化したキャリア濃度とＳＩＭＳで定量化した不純物濃度から導出した活性化率でも約３％となる。この活性化処理は、後述する第１層間絶縁膜２７の形成後に実施してもよい点も同様である。
このように、この実施形態によれば、第１の実施形態よりも、ゲート絶縁膜２３を薄くするのと同時に、ソース領域とドレイン領域とする活性層２２におけるボロンの不純物濃度は４×１０１８／ｃｍ３にすると共に、その不純物活性化率も３％と一緒に形成している。このことから、第１実施形態で得られる作用効果に加えて、動作電圧を低電圧化することでき、高精度に画像表示を制御することができる。
実施形態３
次に、この発明の第３の実施形態である液晶表示パネルを搭載する携帯電話機でも、上述の第１の実施形態と略同様に構成されているので、そのまま図面を流用して特徴部分を説明する。
この実施形態の携帯電話機（電子機器）は、上述の第１の実施形態と同様に、薄膜トランジスタ２０で画素領域Ｐと回路領域Ｃが構成されている液晶表示パネル１５を搭載している。この薄膜トランジスタ２０は、ソース領域やドレイン領域として機能させる活性層２２には、ボロンを不純物濃度が２．５×１０１８／ｃｍ３〜５．５×１０１８／ｃｍ３の範囲内の例えば、４．０×１０１８／ｃｍ３になるようにドープされている。この活性層２２は、そのボロンの不純物活性化率としては、上述の第１の実施形態では、３％弱としていたところを、後述する工程手順に製造方法を変更することで、同様に、オフリーク電流と光リーク電流を抑えるのに最適な１％〜３％未満の範囲内でも、約１％強になるように形成されている。
すなわち、この薄膜トランジスタ２０の製造方法としては、図９に示す第１工程Ｉを省略して、回路領域Ｃと画素領域Ｐの活性層２２に注入したボロンを活性化するために４５０℃で１時間加熱するアニール工程をスキップする。これに代えて、図１０に示す第１工程Ｊでは、回路領域Ｃと画素領域Ｐのゲート絶縁膜２３と共にゲート電極２４と蓄積容量上部電極２４ＵＰを覆うように、０．３μｍ〜０．５μｍの例えば、０．４μｍの膜厚のシリコン酸化膜を約３５０℃程度に基板を加熱しつつＣＶＤ法で成膜して、第１層間絶縁膜２７を形成する（第１工程Ｊ−３）。このとき、そのガラス基板２１上の活性層２２内のボロンは、アニールしたのと同等に活性化される。この後には、第１工程Ｋと同様に、この第１層間絶縁膜２７及びゲート絶縁膜２３にコンタクトホール２８ａを形成して、以降、第１工程Ｋ以下と同様に処理する。
ここで、この第１工程Ｊ−３の第１層間絶縁膜２７の形成と同時にアニール処理する活性層２２は、上述の第１の実施形態では、シート抵抗値が１．５×１０５Ω／□（単位面積当たり）程度でボロンの不純物活性化率は約３％弱であるのに対して、シート抵抗値は５×１０５Ω/□程度となって、ボロンの不純物活性化率は約１％強となる。
すなわち、上述の第１の実施形態における第１工程Ｉを省略して、第１工程Ｊ−３で第１層間絶縁膜２７の形成と同時に活性層２２をアニール処理することで、ボロンの不純物活性化率を低く抑えることができ、薄膜トランジスタ２０の光リーク電流をより低減することができる（図４を参照）。また、第１工程Ｇのゲート配線を形成後に基板温度を４００℃以上に加熱する高温プロセスを省くことで、そのゲート配線材料としてアルミニウム等の耐熱性の低い導電材料を選択して使用することも可能になる。
このように、この実施形態によれば、第１実施形態で得られる作用効果に加えて、その第１の実施形態よりも、１工程を省略して簡略化することができると共に、ソース領域とドレイン領域とする活性層２２のアニール温度を低くすることができ、ボロンの不純物活性化率を約１％にして光リーク電流をより低減することができる。同時に、前工程で形成するゲート電極２４を含むゲート配線材料に必要な耐熱温度を下げることができ、アルミニウム等の低融点の導電材料を選択可能にして電気特性の向上と共に処理時間の短縮を図ることができる。
実施形態４
図１６は、この発明の第４の実施形態である携帯電話機に搭載の液晶表示パネルに実装される薄膜トランジスタの製造方法を示す工程図、図１７は、同薄膜トランジスタの製造方法を示す図１６に続く工程図である。ここで、この発明の第４の実施形態である液晶表示パネルを搭載する携帯電話機も、上述の第１の実施形態と略同様に構成されているので、差替え以外の図面も流用すると共に同様な構成には同一の符号を付して特徴部分を説明する。
この実施形態の携帯電話機（電子機器）は、上述の第１の実施形態と同様に、薄膜トランジスタ２０で画素領域Ｐと回路領域Ｃが構成されている液晶表示パネル１５を搭載している。この薄膜トランジスタ２０は、ソース領域やドレイン領域として機能する活性層２２としては、上述の第１の実施形態では、不純物としてボロンをドープしているところを、これに代えて、リンをドープしている。
このため、この薄膜トランジスタ２０の製造方法としては、図１６及び図１７に示すように、上述の第１の実施形態の第１工程Ｅ〜第１工程Ｉにおいて、不純物のボロンに代えてリンを使用するだけで、他の条件は同様に処理する。
簡単に説明すると、第１工程Ｅでは、回路領域Ｃと画素領域Ｐの双方の活性層２２上に、蓄積容量下部電極２２ＵＮの形成領域が開口するレジスト４１を形成して不純物濃度が２×１０２０／ｃｍ３程度になるようにリンをドープする（第１工程Ｅ−４）。この後には、レジスト４１を剥離して活性層２２の全体を覆うように０.１２μｍの膜厚のシリコン酸化膜のゲート絶縁膜２３を形成するのに続けて（第１工程Ｆ）、このゲート絶縁膜２３上には、ＷＳｉ、Ｃｒ、Ｍｏ、Ｗ等のゲート配線材料を成膜してゲート電極２４を含むゲート配線と共に蓄積容量上部電極２４ＵＰを形成する（第１工程Ｇ）。
次いで、第１工程Ｈでは、回路領域Ｃと画素領域Ｐの双方の活性層２２を薄膜トランジスタ２０として機能するためのソース領域とドレイン領域とするために、不純物濃度が４×１０１８／ｃｍ３程度になるように、ドープ量５×１０１３／ｃｍ３のリンをドープする（第１工程Ｈ−４）。この後の第１工程Ｉでは、回路領域Ｃと画素領域Ｐの活性層２２に注入したリンを活性化するために、４５０℃で１時間加熱する（第１工程Ｉ−４）。以降、上述の第１の実施形態の第１工程Ｊ以下と同様に処理する。
このように、この実施形態によれば、第１の実施形態では回路領域Ｃと画素領域Ｐに形成する薄膜トランジスタ２０の活性層２２にボロンを不純物としてドープすることで、ｐ−ｃｈＴＦＴに構成するのに代わって、ドープする不純物をリンに変えることで、その第１実施形態と同様な作用効果を得つつ、そのｐ−ｃｈＴＦＴよりも移動度が高いｎ−ｃｈＴＦＴで回路構成することができる。
実施形態５
図１８は、この発明の第５の実施形態である携帯電話機に搭載の液晶表示パネルに実装される薄膜トランジスタの一部を拡大した縦断面図、図１９は、同薄膜トランジスタの製造方法を示す工程図、図２０は、同薄膜トランジスタの製造方法を示す図１９に続く工程図である。ここで、この発明の第５の実施形態である液晶表示パネルを搭載する携帯電話機も、上述の第１の実施形態と略同様に構成されているので、差替え以外の図面も流用すると共に同様な構成には同一の符号を付して特徴部分を説明する。
この実施形態の携帯電話機（電子機器）は、図１８に示すように、上述の第１の実施形態と同様に、薄膜トランジスタ２０で画素領域Ｐと回路領域Ｃが構成されている液晶表示パネル１５を搭載している。この薄膜トランジスタ２０は、ソース領域やドレイン領域として機能させる活性層２２が画素領域Ｐと回路領域Ｃのそれぞれで異なる活性層２２Ｐ、２２Ｃに形成されていると共に、ゲート電極２４も画素領域Ｐと回路領域Ｃのそれぞれで異なるゲート電極２４Ｐ、２４Ｃに形成されている。
上述の第１の実施形態では、活性層２２のボロンの不純物濃度が、２．５×１０１８／ｃｍ３〜５．５×１０１８／ｃｍ３の範囲内の４．０×１０１８／ｃｍ３で共通に形成されているのに対して、画素領域Ｐの活性層２２Ｐは、同様に、２．５×１０１８／ｃｍ３〜５．５×１０１８／ｃｍ３の範囲内の４．０×１０１８／ｃｍ３に形成されている。一方、回路領域Ｃの活性層２２Ｃでは、ボロンの不純物濃度が高めの５．０×１０１８／ｃｍ３〜１．０×１０１９／ｃｍ３になるように形成されている。さらに、この画素領域Ｐの活性層２２Ｐは、そのボロンの不純物活性化率としては、上述の第１の実施形態では、３％弱としていたところを、上述の第３の実施形態と同様に、後述する工程手順に製造方法を変更することで、オフリーク電流と光リーク電流を抑えるのに最適な１％〜３％未満の範囲内でも、約１％強になるように形成されている。
すなわち、この薄膜トランジスタ２０の製造方法としては、上述の第１の実施形態の第１工程Ａ〜第１工程Ｄまでは同様に処理する。つまり、まずは、ガラス基板２１上にシリコン酸化膜の下地保護膜２６を形成した上で、その上にアモルファスシリコン層２２ａを形成して多結晶シリコン２２ｂにした後に、この多結晶シリコン２２ｂを薄膜トランジスタ２０の画素領域Ｐと回路領域Ｃのそれぞれの活性層２２Ｐ、２２Ｃの外形に形成する。
この後には、図１９及び図２０に示すように、画素領域Ｐの活性層２２Ｐ上には、上述の第１の実施形態と同様に、画素領域Ｐのドレイン領域側に蓄積容量下部電極２２ＵＮを形成するために、その蓄積容量下部電極２２ＵＮの形成領域が開口するパターンのレジスト５１を形成する。また、回路領域Ｃの活性層２２Ｃ上には、ソース領域とドレイン領域の形成領域の開口するパターン、言い換えると、チャネル領域２２ＣＨの形成領域を覆うレジスト５２を形成する。このレジスト５１、５２の形成後に、不純物濃度が３．０×１０１８／ｃｍ３〜５．５×１０１８／ｃｍ３の範囲内の例えば、４×１０１８／ｃｍ３程度になるようにボロンをドープする（第２工程Ｅ：第１工程Ｅと共に第１工程Ｈの一部の変形）。
次いで、レジスト５１、５２を剥離した後に、回路領域Ｃと画素領域Ｐの双方の活性層２２Ｃ、２２Ｐの全体を覆うように、０．０３μｍ〜０．１５μｍの範囲内の例えば、０.１２μｍの膜厚のシリコン酸化膜をＣＶＤ法で成膜して、ゲート絶縁膜２３を形成する（第２工程Ｆ：第１工程Ｆに相当）。
次いで、回路領域Ｃと画素領域Ｐの活性層２２Ｃ、２２Ｐにドープしたボロンを活性化するために、４５０℃で１時間加熱する（第２工程Ｇ：第１工程Ｉに相当）。この第２工程Ｇでも、同様に、活性化処理後のソース領域、ドレイン領域でのシート抵抗値は、１．５×１０５Ω／□（単位面積当たり）程度となり、その値から求めたボロンの活性化率は約３％となる。
次いで、ゲート絶縁膜２３上には、ＷＳｉ、Ｃｒ、Ｍｏ、Ｗ、Ａｌ等のゲート配線材料を成膜した後にパターニングして、回路領域Ｃと画素領域Ｐのそれぞれのゲート電極２４Ｃ、２４Ｐを含むゲート配線と共に画素領域Ｐの蓄積容量下部電極２２ＵＮとの間で電荷を貯める蓄積容量上部電極２４ＵＰを形成する（第２工程Ｈ：第１工程Ｇに相当）。ここで、この第２工程Ｈでも、蓄積容量上部電極２４ＵＰは、画素領域Ｐ側の活性層２２Ｐに形成する蓄積容量下部電極２２ＵＮの一部が上面側に向かって露出するように形成する。また、この第２工程Ｈでは、回路領域Ｃのゲート電極２４Ｃとして、活性層２２Ｃのチャネル領域ＣＨよりも大き目にゲート電極２４Ｐを形成する。
次いで、回路領域Ｃと画素領域Ｐのそれぞれの活性層２２Ｃ、２２Ｐを薄膜トランジスタ２０のソース領域とドレイン領域とするために、特に、画素領域Ｐの活性層２２Ｐのソース領域とドレイン領域の不純物濃度が２．５×１０１８／ｃｍ３〜５．５×１０１８／ｃｍ３の範囲内になるように、ゲート絶縁膜２３の膜厚に応じてボロンのドープ量を調整する。具体的には、ゲート絶縁膜２３の膜厚が０．０３μｍ〜０．０８μｍの場合には、ドープ量１×１０１３／ｃｍ３〜５×１０１３／ｃｍ３でボロンをドープし、ゲート絶縁膜２３の膜厚が０．０８μｍ〜０．１５μｍの場合には、ドープ量３×１０１３／ｃｍ３〜８×１０１３／ｃｍ３でボロンをドープする。例えば、ゲート絶縁膜２３の膜厚が０．１２μｍの場合には、４×１０１８／ｃｍ３程度になるように、ドープ量５×１０１３／ｃｍ３のボロンをドープする（第２工程Ｉ：第１工程Ｈに相当）。この第２工程Ｉでも、ゲート電極２４Ｃ、２４Ｐと蓄積容量上部電極２４ＵＰとをマスクとして利用するセルフアラインプロセスで行ってマスクの形成を省くことができる。
このとき、蓄積容量上部電極２４ＵＰから露出する蓄積容量下部電極２２ＵＮにもボロンが注入されるため、この露出領域の不純物（ボロン）濃度は、蓄積容量下部電極ＵＮと今回の薄膜トランジスタ２０のソース領域とドレイン領域へのボロンのドープ量を合計した濃度となる。この露出領域が存在することで、薄膜トランジスタ２０の画素領域Ｐの活性層２２Ｐにおけるドレイン領域側と蓄積容量下部電極２２ＵＮとの間のボロンの不純物濃度を傾斜（段階的に変化）させて電気的接合を確実にすることができ、液晶表示パネル１５の画素欠陥の発生を防止することができる。
また、この第２工程Ｉでは、回路領域Ｃの活性層２２Ｃのソース領域とドレイン領域は、第２工程Ｅで予めチャネル領域ＣＨに隣接して不純物濃度が４×１０１８／ｃｍ３程度になるようにボロンがドープされた後に、さらに、この第２工程Ｉでも大き目のゲート電極２４Ｃにマスクされた状態でドープ量５×１０１３／ｃｍ３のボロンがドープされている。このため、この活性層２２Ｃのソース領域とドレイン領域内でも、ボロンの不純物濃度を傾斜させて電気的接合を確実にすることができ、液晶表示パネル１５の画素欠陥の発生を防止することができる。また、回路領域Ｃの活性層２２Ｃのソース領域とドレイン領域には、２工程でボロンをドープしているが、前段でドープして活性化させたボロンの領域からずれる場合でも、ゲート電極２４Ｃを大きめに形成することでオーバラップさせて有効に機能させることができる。ここで、回路領域Ｃの活性層２２Ｃのソース領域とドレイン領域は、第２工程Ｅで予めチャネル領域ＣＨに隣接して不純物濃度が３．０×１０１８／ｃｍ３〜５．５×１０１８／ｃｍ３の範囲内になるようにボロンがドープされた後に、さらに、この第２工程Ｉでもドープ量１×１０１３／ｃｍ３〜８×１０１３／ｃｍ３のボロンがドープされるので、この領域の不純物濃度は、５．０×１０１８／ｃｍ３〜１．０×１０１９／ｃｍ３の範囲内にされており、その不純物活性化率は３％〜５％にされている。
この後には、回路領域Ｃと画素領域Ｐのゲート絶縁膜２３と共にゲート電極２４Ｃ、２４Ｐと蓄積容量上部電極２４ＵＰを覆うように、０．３μｍ〜０．５μｍの例えば、０．４μｍの膜厚のシリコン酸化膜をＣＶＤ法で成膜して、第１層間絶縁膜２７を形成する（第２工程Ｊ：第１工程Ｊに相当）。このとき、第２工程Ｉで追加された不純物のボロンの活性化処理は、上述の第３の実施形態と同様に、特にアニール工程を設けることなく、この第１層間絶縁膜２７としてシリコン酸化膜を３００℃〜４００℃の範囲内の例えば、約３５０℃程度に基板を加熱しつつＣＶＤ法で成膜する際に、同時に活性化させることができる。また、この第２工程Ｊでも、画素領域Ｐの活性層２２Ｐは、上述の第１の実施形態の活性層２２では、シート抵抗値が１．５×１０５Ω／□（単位面積当たり）程度でボロンの不純物活性化率は約３％弱であるのに対して、シート抵抗値は５×１０５Ω/□程度となって、ボロンの不純物活性化率は約１％強となる。この後には、第１工程Ｋ以降を同様に処理する。
すなわち、上述の第３の実施形態と同様に、上述の第１の実施形態における第１工程Ｉを省略して、第２工程Ｊで第１層間絶縁膜２７の形成と同時にアニール処理することで、特に、画素領域Ｐの活性層２２Ｐのボロンの不純物活性化率を低く抑えることができ、薄膜トランジスタ２０の光リーク電流をより低減することができる（図４を参照）。また、第２工程Ｈのゲート配線の形成後に基板温度を４００℃以上に加熱する高温プロセスを省くことで、そのゲート配線材料としてアルミニウム等の耐熱性の低い導電材料を選択して使用することも可能になる。
さらに、画素領域Ｐの活性層２２Ｃのソース領域とドレイン領域が不純物濃度が２．５×１０１８／ｃｍ３〜５．５×１０１８／ｃｍ３の範囲内にされて不純物活性化率が１％〜５％程度を目標にすることで、オフリーク電流と光リーク電流の低減を実現する。これに対して、回路領域Ｃの活性層２２Ｃのソース領域とドレイン領域は、不純物濃度は、５．０×１０１８／ｃｍ３〜１．０×１０１９／ｃｍ３の範囲内と高めにシフトさせると共に不純物活性化率は３％〜５％にすることで、オフリーク電流と光リーク電流の低減をある程度実現しつつ、画素領域Ｐよりも回路領域Ｃに要求される、スイッチング素子として用いる場合に高くする必要があるオン電流値を高めに設定することができる（図７を参照）。
このように、この実施形態によれば、第１実施形態で得られる作用効果に加えて、その第１の実施形態よりも、１工程を省略して簡略化することができる。このため、特に、画素領域Ｐでソース領域とドレイン領域とする活性層２２Ｐのアニール温度を低くすることができ、ボロンの不純物活性化率を約１％にして光リーク電流をより低減することができる。同時に、前工程で形成するゲート電極２４を含むゲート配線材料に必要な耐熱温度を下げることができ、アルミニウム等の低融点の導電材料を選択可能にして電気特性の向上と共に処理時間の短縮を図ることができる。さらに、回路領域Ｃのソース領域とドレイン領域とする活性層２２Ｃのボロンの不純物濃度を画素領域Ｐ側よりも高めにしてオン電流値を高めに設定することができ、画素領域Ｐと回路領域Ｃの活性層２２Ｃ、２２Ｐの不純物の濃度や活性化を一律に処理するのではなく、要求される特性に応じて処理するので、その領域に応じた快適な特性にすることができる。
以上、この発明の一実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、この発明は、上述するように、シングルゲート構造に限らず、マルチゲート構造にも適用することができる。
また、薄膜トランジスタ２０では、図２１に示すように、活性層２２のソース／ドレイン領域の長さに対するオン電流の依存性が小さく、ソース領域長とドレイン領域長の合計が１０μｍから２０μｍに変化してもオン電流は３０％程度しか変化しない。このため、薄膜トランジスタ２０の製造工程において、活性層２２のソース／ドレイン領域を形成する際の加工精度が低い製造方法にも適用することができる。逆に、ソース領域長とドレイン領域長の合計が２０μｍ付近でオン電流の変化率が３０％程度となっており、許容されるオン電流の変化率に応じて加工精度を設定してもよい。
この発明は、携帯電話機に限らず、例えば、ＰＤＡ（携帯情報端末）、パーソナルテレビジョンテレビジョン、ゲーム機、デジタルカメラ、デジタルビデオカメラ及びノート型パーソナルコンピュータ等の携帯電子端末が備える表示装置に広く適用することができる。また、携帯型に限らず、キャッシュディスペンサ、自動販売機、モニタ及びテレビジョン受像機等の各種の固定型の端末装置が備える透過型液晶表示装置、反射型液晶表示装置、及び半透過型の液晶表示装置、もしくは有機ＥＬディスプレイや電子ペーパー等の表示装置にも広く適用することができる。
１５ 液晶表示パネル
１６ 表示画面
２０ 薄膜トランジスタ（ＴＦＴ）
２１ ガラス基板
２２、２２Ｃ、２２Ｐ 活性層（ソース領域、ドレイン領域）
２２ａ アモルファスシリコン層（非晶質シリコン膜）
２２ｂ 多結晶シリコン層（多結晶シリコン膜）
２４、２４Ｃ、２４Ｐ ゲート電極
２７ 第１層間絶縁膜
２８ Ｓ／Ｄ配線
２８ａ コンタクトホール
２９ 第２層間絶縁膜
３２ 画素電極
Ｃ 回路領域（駆動回路領域）
Ｐ 画素領域

Claims (20)

  1. 基板上に形成された多結晶の半導体層と、該半導体層の上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層内に該ゲート電極を挟んで不純物をドープして形成されたソース／ドレイン領域とからなると共に、
    該ソース／ドレイン領域は、
    前記不純物の濃度が２．５×１０１８／ｃｍ３から５．５×１０１８／ｃｍ３までの範囲内で、
    かつ、当該ソース／ドレイン領域に含まれる不純物の活性化率が１％から７％までの範囲内に設定されていることを特徴とする薄膜トランジスタ。
  2. 前記多結晶の半導体層は、多結晶シリコン膜であることを特徴とする請求項１記載の薄膜トランジスタ。
  3. 前記ソース／ドレイン領域は、前記不純物の活性化率が１％から５％までの範囲内に設定されていることを特徴とする請求項１又は２記載の薄膜トランジスタ。
  4. 前記ソース／ドレイン領域は、少なくともゲート配線の端部からコンタクトホール直下までの領域が前記不純物濃度及び前記不純物活性化率の範囲内に形成されていることを特徴とする請求項１、２又は３記載の薄膜トランジスタ。
  5. 前記ソース／ドレイン領域は、前記不純物として、ボロン又はリンが用いられていることを特徴とする請求項１乃至４の何れか１に記載の薄膜トランジスタ。
  6. 複数の前記ゲート電極が並列に配置されており、当該複数のゲート電極全てが共通のゲート配線に接続していることを特徴とする請求項１乃至５の何れか１に記載の薄膜トランジスタ。
  7. 請求項１乃至６の何れか１の、若しくは２以上を組み合わせた構成を具備する薄膜トランジスタを備えることを特徴とする液晶表示パネル。
  8. 基板上に形成された多結晶シリコン膜と、該多結晶シリコン膜の上にゲート絶縁膜を介して形成されたゲート電極と、前記多結晶シリコン膜内に該ゲート電極を挟んで不純物をドープして形成されたソース／ドレイン領域を備える薄膜トランジスタを搭載しており、
    前記ソース／ドレイン領域は、
    前記不純物の濃度が２．５×１０１８／ｃｍ３から５．５×１０１８／ｃｍ３までの範囲内で、
    該不純物の活性化率が１％から７％までの範囲内に設定されていることを特徴とする電子機器。
  9. 基板上の非晶質シリコン膜を多結晶化して多結晶シリコン膜を形成した後に、該多結晶シリコン膜をエッチングして薄膜トランジスタの活性層を形成し、
    この後に、該活性層のソース／ドレイン領域には、
    ２．５×１０１８／ｃｍ３から５．５×１０１８／ｃｍ３までの範囲内の濃度になるように不純物をドープし、
    次いで、前記不純物の活性化率が１％から７％までの範囲内になるようにアニールすることを特徴とする薄膜トランジスタの製造方法。
  10. 前記基板の上面に下地膜を形成する工程と、前記下地膜の上面に非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜を多結晶化して多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜をエッチングして薄膜トランジスタの活性層を形成する工程と、前記活性層の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を含むゲート配線を形成する工程と、前記ゲート電極をマスクとして前記不純物を前記濃度範囲でドープすることで前記ソース／ドレイン領域を形成する工程と、前記ゲート絶縁膜及び前記ゲート配線の上に層間絶縁膜を形成する工程と、前記ソース／ドレイン領域の前記不純物の前記活性化率が前記範囲となるようにアニールを行う工程と、前記ソース／ドレイン領域上の前記ゲート絶縁膜及びその上の前記層間絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホールを介して前記ソース／ドレイン領域に接続するソース領域配線及びドレイン領域配線を形成する工程とを備えることをとく著とする請求項９記載の薄膜トランジスタの製造方法。
  11. 前記ソース／ドレイン領域には、前記不純物の活性化率が１％から５％までの範囲内にされていることを特徴とする請求項９又は１０記載の薄膜トランジスタの製造方法。
  12. 液晶表示パネルのスイッチング素子として搭載される場合に、
    駆動回路領域の前記ソース／ドレイン領域に、前記不純物をドープしてアニールした後に、
    画素領域の前記ソース／ドレイン領域に、前記不純物をドープしてアニールして、
    前記駆動回路領域と前記画素領域のそれぞれで前記不純物濃度及び前記不純物活性化率にすることを特徴とする請求項９、１０又は１１記載の薄膜トランジスタの製造方法。
  13. 前記駆動回路領域の前記ソース／ドレイン領域は、前記画素領域の前記ソース／ドレイン領域と共に前記不純物の注入及びアニールが再度施されることを特徴とする請求項１２記載の薄膜トランジスタの製造方法。
  14. 前記画素領域の前記ソース／ドレイン領域には、
    前記不純物濃度を２．５×１０１８／ｃｍ３から５．５×１０１８／ｃｍ３までの範囲内で、前記不純物活性化率を１％から３％までの範囲内にする一方、
    前記駆動回路領域の前記ソース／ドレイン領域には、
    前記不純物濃度を５．０×１０１８／ｃｍ３から１．０×１０１９／ｃｍ３までの範囲内で、前記不純物活性化率を３％から５％までの範囲内にすることを特徴とする請求項１２又は１３記載の薄膜トランジスタの製造方法。
  15. 前記駆動回路領域の前記ソース／ドレイン領域には、前記画素領域でスイッチング素子として機能するための容量電極を形成する工程で一緒に前記不純物をドープしてアニールすることを特徴とする請求項１２、１３又は１４記載の薄膜トランジスタの製造方法。
  16. 前記アニールの一部又は全部を、絶縁膜の形成に伴う加熱処理で行うことを特徴とする請求項９乃至１５の何れか１に記載の薄膜トランジスタの製造方法。
  17. 前記ソース／ドレイン領域には、前記不純物として、ボロン又はリンが用いられていることを特徴とする請求項９乃至１６の何れか１に記載の薄膜トランジスタの製造方法。
  18. 前記ソース／ドレイン領域には、ゲート電極をマスクとして、前記不純物を注入することを特徴とする請求項９乃至１７の何れか１に記載の薄膜トランジスタの製造方法。
  19. 前記活性化率は、次式に含まれているキャリア濃度とシート抵抗値を走査型容量顕微鏡で定量化して、
    Ａ＝ρｓ・ｑ・ｐ・μ・ｔ
    Ａ：活性化率、ρs：シート抵抗値、q：素電荷１．６０２×１０−１９（Ｃ）、
    ｐ：不純物濃度、μ：移動度、ｔ：シリコン膜厚、
    代入することで算出することを特徴とする請求項９乃至１８の何れか１に記載の薄膜トランジスタの製造方法。
  20. 前記基板として、ガラス基板を用いることを特徴とする請求項９乃至１９の何れか１に記載の薄膜トランジスタの製造方法。
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