JP5128091B2 - 表示装置及びその製造方法 - Google Patents

表示装置及びその製造方法 Download PDF

Info

Publication number
JP5128091B2
JP5128091B2 JP2006213024A JP2006213024A JP5128091B2 JP 5128091 B2 JP5128091 B2 JP 5128091B2 JP 2006213024 A JP2006213024 A JP 2006213024A JP 2006213024 A JP2006213024 A JP 2006213024A JP 5128091 B2 JP5128091 B2 JP 5128091B2
Authority
JP
Japan
Prior art keywords
layer
insulating layer
electrode
gate
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006213024A
Other languages
English (en)
Other versions
JP2008041865A (ja
Inventor
一志 永田
徹 竹口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2006213024A priority Critical patent/JP5128091B2/ja
Priority to TW096124636A priority patent/TW200820445A/zh
Priority to US11/830,474 priority patent/US7683977B2/en
Priority to KR1020070077323A priority patent/KR20080012768A/ko
Priority to CN2007101419258A priority patent/CN101118913B/zh
Publication of JP2008041865A publication Critical patent/JP2008041865A/ja
Application granted granted Critical
Publication of JP5128091B2 publication Critical patent/JP5128091B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、表示装置及びその製造方法に関し、特に、チャネル活性層として結晶性シリコン層を有する薄膜トランジスタを備えた表示装置及びその製造方法に関する。
複数の信号線と複数の走査線が格子状に配置され、信号線と走査線とで囲まれた画素領域内にスイッチング素子として薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）が形成されたアクティブマトリクス表示装置が開発されている。このアクティブマトリクス表示装置は、パッシブマトリクス表示装置より画質が優れており、有機ＥＬ表示装置や液晶表示装置の主流を占めている。ＴＦＴのチャネル活性層として低温ポリシリコン（Low Temperature Poly Silicon：ＬＴＰＳ）を用いたＬＴＰＳ ＴＦＴは電子移動度が高い。このＬＴＰＳ ＴＦＴを活用することにより、アクティブマトリクス表示装置の飛躍的な高性能化が進んでいる。
例えば、ＬＴＰＳ ＴＦＴは、スイッチング素子を駆動するための周辺回路部に適用されている。ＬＴＰＳ ＴＦＴを表示装置周辺の回路形成に使用することにより、ＩＣ及びＩＣ装着基板の使用を削減することができる。これにより、表示装置の構成を簡略化することができ、狭額縁で信頼性の高い表示装置が実現されている。
また、液晶表示装置においては、画素ごとのスイッチング素子としてＬＴＰＳ ＴＦＴを用いた場合、その容量を小さくすることができるだけでなく、ドレイン側に接続されるストレージキャパシタの面積も縮小することができる。このため、高解像度で高開口率の液晶表示装置（ＬＣＤ）を実現することができる。従って、ＬＴＰＳ ＴＦＴは、携帯電話用程度の小型パネルでＱＶＧＡ（画素数：２４０×３２０）やＶＧＡ（画素数：４８０×６４０）の高解像度の液晶表示装置を実現するために、主導的な役割を果たしている。このように、ＬＴＰＳ ＴＦＴは、アモルファスシリコン（ａ−Ｓｉ）ＴＦＴと比較して、性能面で大きな優位点がある。
しかし、従来のＬＴＰＳ ＴＦＴでは、ａ−Ｓｉ ＴＦＴと比較して、製造プロセス工定数が多く、生産性が低いという問題点がある。ここで、ａ−Ｓｉ ＴＦＴとＬＴＰＳ ＴＦＴとの製造プロセスの違いについて、ＬＣＤを例にとって具体的に説明する。
ａ−Ｓｉ ＴＦＴ ＬＣＤとＬＴＰＳ ＴＦＴ ＬＣＤのアレイ製造工程を比較すると、ａ−Ｓｉ ＴＦＴ ＬＣＤのパターニングが必要な工程数が５工程であるのに対し、ＬＴＰＳ ＴＦＴは８工程である。ＬＴＰＳ ＴＦＴのパターニング工程数を増加させる工程の内訳は、
（１） Ｃ／ＭＯＳ構造のための選択ドーピング工程（ＴＦＴの構造が、Ｎ型若しくはＰ型のどちらか１種類の場合には不要）
（２） ストレージキャパシタの下部電極用ポリシリコン層の低抵抗化のためのドーピング工程
（３）信号線を含むソース・ドレイン配線用のコンタクトホール形成工程
である。
このパターンニング工程の３工程の差は、生産性に大きく影響し、ＬＴＰＳ ＴＦＴ ＬＣＤの利点とされるＩＣ及びＩＣ装着基板層の部品コストの削減額以上に生産コストが高くなり、表示装置の製品競争力は、ａ−Ｓｉ ＴＦＴよりも低くなってしまう。この問題は、ＬＣＤだけでなく、アクティブマトリクス有機ＥＬ表示装置（ＡＭＯＬＥＤ）等の他のアクティブマトリクス表示装置にも共通する問題である。
そこで、ソース・ドレイン配線をゲート絶縁層の下に配置し、シリコン層のソース・ドレイン領域とソース・ドレイン配線をそれぞれ直接接続させ、また、この配線をストレージキャパシタの下部電極として利用する技術が開発されている（例えば、特許文献１及び２参照）。これにより、上述した（２）のストレージキャパシタの下部電極用のポリシリコン層の低抵抗化のためのドーピング工程、及び、（３）のソース・ドレイン配線用のコンタクトホール形成工程の２つの工程を省略することができる。例えば、特許文献１〜２は、ソース・ドレイン配線をシリコン層と直接接続する構造により、工程削減を達成している。
特開平６−１９４６８９号公報 特開２００３−１３１２６０号公報
特許文献１及び２に記載のＴＦＴ構造は、金属配線上にシリコン層を形成する構造であり、ＬＴＰＳ ＴＦＴの場合には不具合が多い。ＬＴＰＳは、通常ａ−Ｓｉ層を形成した後、レーザを用いてａ−Ｓｉ層の表面を局部加熱し、ａ−Ｓｉ層を融解して結晶化させることによって形成される。この高温加熱時に、下地の金属配線からシリコン層中に金属汚染が広がる。このため、このシリコン層に形成したＴＦＴの接合が劣化し、リーク電流が大きくなってしまう。
また、通常、レーザアニーリング工程では、スポットが線状のレーザを移動させてａ−Ｓｉ層を加熱する。この線状のレーザの加熱領域の方向と、端部に金属配線を有するソース・ドレイン領域の方向とが、直角方向と平行方向の各方向によって、シリコン層の結晶構造が異なる。この結晶構造の違いは、ＴＦＴの特性の違いを引き起こす。これらの不具合から、特許文献１及び２に記載のＴＦＴ構造をＬＴＰＳ ＴＦＴに適用した場合には、ＴＦＴの特性のバラツキやリークが発生し、信頼性が低下する。
本発明は、上記のような事情を背景としてなされたものであり、本発明の目的は、簡便な構成で、チャネル活性層として結晶性シリコン層を有する薄膜トランジスタの特性のバラツキを抑制した表示装置及びその製造方法を提供することである。
本発明の第１の態様にかかる表示装置は、複数の信号線と、前記複数の信号線に交差する複数の走査線と、前記信号線と前記走査線とで囲まれた領域に形成された薄膜トランジスタを有する表示装置であって、基板上に形成され、ソース領域、ドレイン領域及びチャネル領域を有する結晶性シリコン層と、前記信号線を含み、前記ソース領域及び前記ドレイン領域の上の少なくとも一部を被覆して形成された配線層と、前記結晶性シリコン層及び前記配線層上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成され、前記走査線と、前記チャネル領域に対応して形成されたゲート電極と、前記配線層の一部に対応して前記走査線及び前記ゲート電極と分離して形成され、前記配線層との間にキャパシタを形成するキャパシタ電極とを含むゲート電極層と、前記ゲート電極層及び前記ゲート絶縁層上に形成された層間絶縁層と、前記層間絶縁層上に形成され、前記ゲート絶縁層及び前記層間絶縁層に設けられたコンタクトホールを介して前記配線層に接続された画素電極を含む画素電極層とを備えるものである。
本発明の第２の態様に係る表示装置は、複数の信号線と、前記複数の信号線に交差する複数の走査線と、前記信号線と前記走査線とで囲まれた領域に形成された薄膜トランジスタを有する表示装置であって、基板上に形成され、ソース領域、ドレイン領域及びチャネル領域を有する結晶性シリコン層と、前記結晶性シリコン層から離間して形成された前記信号線を含む前記配線層と、前記結晶性シリコン層及び配線層上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成され、前記走査線と、前記チャネル領域に対応して形成されたゲート電極と、前記配線層の一部に対応して形成されたキャパシタ電極とを含むゲート電極層と、前記ゲート電極層上に形成された層間絶縁層と、前記層間絶縁層上に形成され、前記ゲート絶縁層及び前記層間絶縁層に設けられたコンタクトホールを介して前記ドレイン領域もしくはソース領域に接続された画素電極を含む画素電極層とを備えるものである。
本発明の第３の態様に係る表示装置の製造方法は、複数の信号線と、前記複数の信号線に交差して形成された複数の走査線と、前記信号線と前記走査線とで囲まれた領域に薄膜トランジスタを有する表示装置の製造方法であって、基板上に結晶性シリコン層を形成する工程と、前記結晶性シリコン層の上の少なくとも一部を被覆して前記信号線を含む配線層を形成する工程と、前記結晶性シリコン層及び前記配線層上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に、ゲート電極、前記走査線、及び前記配線層の一部に対応して前記走査線及び前記ゲート電極と分離して形成され、前記配線層との間にキャパシタを形成するキャパシタ電極を含むゲート電極層を形成する工程と、前記ゲート電極層及び前記ゲート絶縁層上に層間絶縁層を形成する工程と、前記層間絶縁層上に画素電極層を形成し、前記層間絶縁層及び前記ゲート絶縁層に設けられたコンタクトホールを介して、前記画素電極層と前記配線層とを電気的に接続する工程とを含む。
本発明の第４の態様に係る表示装置の製造方法は、複数の信号線と、前記複数の信号線に交差して形成された複数の走査線と、前記信号線と前記走査線とで囲まれた領域に薄膜トランジスタを有する表示装置の製造方法であって、基板上に結晶性シリコン層を形成する工程と、前記結晶性シリコン層に相互接触しないように、前記信号線を含む配線層を形成する工程と、前記結晶性シリコン層及び前記配線層上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にゲート電極、前記走査線、キャパシタ電極を含むゲート電極層を形成する工程と、前記ゲート電極層及び前記ゲート絶縁層上に層間絶縁層を形成する工程と、前記層間絶縁層上に画素電極層を形成し、前記層間絶縁層及び前記ゲート絶縁層に設けられたコンタクトホールを介して、前記画素電極と前記配線層及び前記結晶性シリコン層とを電気的に接続する工程とを含む。
本発明によれば、簡便な構成で、チャネル活性層として結晶性シリコン層を有する薄膜トランジスタの特性のバラツキを抑制した表示装置及びその製造方法を提供することができる。
以下に、本発明を適用可能な実施の形態を説明する。以下の説明は、本発明の実施の形態についてのものであり、本発明は以下の実施形態に限定されるものではない。
実施の形態１．
本発明の実施の形態１に係る表示装置について、図１及び図２を参照して説明する。本発明に係る表示装置は、スイッチング素子として薄膜トランジスタを有するアクティブマトリクス表示装置である。ここでは、表示装置の一例として透過型のアクティブマトリクス液晶表示装置について説明する。図１は、本実施の形態に係る液晶表示装置１００の構成を示す平面図である。また、図２は本実施の形態に係る液晶表示装置１００の構成を示す断面図である。なお、説明のため、図１においては対向基板等の図示を省略している。
図１及び図２に示すように、液晶表示装置１００は、液晶表示パネル１０１とバックライト１０２とを備えている。液晶表示パネル１０１は、入力される表示信号に基づいて画像表示を行う。バックライト１０２は、液晶表示パネル１０１の反視認側に配置されており、液晶表示パネル１０１の背面側から光を照射する。液晶表示パネル１０１は、薄膜トランジスタアレイ基板（ＴＦＴアレイ基板）１０３、対向基板１０４、シール材１０５、液晶１０６、スペーサ１０７、ゲート線（走査線）１０８、ソース線（信号線）１０９、配向膜１１０、対向電極１１１、偏光板１１２、ゲートドライバＩＣ１１３、ソースドライバＩＣ１１４を備えている。本発明において注目すべき点はＴＦＴアレイ基板１０３であり、後に詳述する。
図１に示すように、本実施の形態に係る液晶表示装置１００は、ＴＦＴアレイ基板１０３を有している。ＴＦＴアレイ基板１０３には、表示領域１１５と表示領域１１５を囲むように設けられた周辺領域１１６とが設けられている。この表示領域１１５には、複数のゲート線１０８と複数のソース線１０９とが形成されている。複数のゲート線１０８は平行に設けられている。同様に、複数のソース線１０９は平行に設けられている。ゲート線１０８と、ソース線１０９とは、互いに交差するように形成されている。
また、ゲート線１０８とソース線１０９の交差点付近には薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）１１８が設けられている。そして、隣接するゲート線１０８とソース線１０９とで囲まれた領域には、画素電極（不図示）が形成されている。従って、隣接するゲート線１０８とソース線１０９とで囲まれた領域が画素１１７となる。従って、ＴＦＴアレイ基板１０３上には、画素１１７がマトリクス状に配列される。ＴＦＴ１１８のゲートがゲート線１０８に、ソースがソース線１０９に、ドレインが画素電極に、それぞれ接続される。画素電極は、例えば、ＩＴＯ（Indium Tin Oxide）などの透明導電性薄膜から形成されている。この複数の画素１１７が形成されている領域が、表示領域１１５である。
図２に示すように、液晶表示パネル１０１は、ＴＦＴアレイ基板１０３と、ＴＦＴアレイ基板１０３に対向配置される対向基板１０４と、両基板を接着するシール材１０５との間の空間に液晶１０６を封入した構成を有している。両基板の間は、スペーサ１０７によって、所定の間隔となるように維持されている。ＴＦＴアレイ基板１０３及び対向基板１０４としては、例えば、光透過性のあるガラス、ポリカーボネート、アクリル樹脂などの絶縁基板が用いられる。
ＴＦＴアレイ基板１０３において、上述した各電極及び配線等の上には配向膜１１０が形成されている。一方、対向基板１０４のＴＦＴアレイ基板１０３に対向する面には、カラーフィルタ（不図示）、ＢＭ（Black Matrix）（不図示）、対向電極１１１、配向膜１１０等が形成されている。なお、対向電極は、ＴＦＴアレイ基板１０３側に配置される場合もある。また、ＴＦＴアレイ基板１０３及び対向基板１０４の外側の面にはそれぞれ、偏光板１１２が貼着されている。
さらに、図１に示すように、ＴＦＴアレイ基板１０３の周辺領域１１６には、ゲートドライバＩＣ１１３及びソースドライバＩＣ１１４が設けられている。ゲート線１０８は、表示領域１１５から周辺領域１１６まで延設されている。そして、ゲート線１０８は、ＴＦＴアレイ基板１０３の端部で、ゲートドライバＩＣ１１３に接続される。ソース線１０９も同様に表示領域１１５から周辺領域１１６まで延設されている。そして、ソース線１０９は、ＴＦＴアレイ基板１０３の端部で、ソースドライバＩＣ１１４と接続される。ゲートドライバＩＣ１１３の近傍には、外部配線１１９が接続されている。また、ソースドライバＩＣ１１４の近傍には、外部配線１２０が接続されている。外部配線１１９、１１９は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
外部配線１１９、１２０を介してゲートドライバＩＣ１１３及びソースドライバＩＣ１１４に外部から各種信号が供給される。ゲートドライバＩＣ１１３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート線１０８に供給する。このゲート信号によって、ゲート線１０８が順次選択される。ソースドライバＩＣ１１４は外部からの制御信号や、表示データに基づいて表示信号をソース線１０９に供給する。これにより、表示データに応じた表示電圧を各画素電極に供給することができる。
なお、ここでは、ゲートドライバＩＣ１１３とソースドライバＩＣ１１４は、ＣＯＧ（Chip On Glass）技術を用いて、ＴＦＴアレイ基板１０３上に直接実装したが、この構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）によりドライバＩＣをＴＦＴアレイ基板１０３に接続してもよい。
液晶表示パネル１０１の背面には、バックライト１０２が備えられている。バックライト１０２は、液晶表示パネル１０１の反視認側から当該液晶表示パネル１０１に対して光を照射する。バックライト１０２としては、例えば、光源、導光板、反射シート、拡散シート、プリズムシート、反射偏光シートなどを備えた一般的な構成のものを用いることができる。
ここで、上述の液晶表示装置１００の駆動方法について説明する。各ゲート線１０８には、ゲートドライバＩＣ１１３から走査信号が供給される。各走査信号によって、１つのゲート線１０８に接続されているすべてのＴＦＴ１１８が同時にオンとなる。そして、ソースドライバＩＣ１１４から各ソース線１０９に表示信号が供給され、画素電極に表示信号に応じた電荷が蓄積される。表示信号が書き込まれた画素電極と対向電極１１１との電位差に応じて、画素電極と対向電極１１１間の液晶の配列が変化する。これにより、液晶表示パネル１０１を透過する光の透過量が変化する。画素１１７毎に表示電圧を変えることによって、所望の画像を表示することができる。
ここで、図３及び図４を参照して、本実施の形態に係る液晶表示装置１００に用いられるＴＦＴアレイ基板１０３について詳細に説明する。図３は、本実施の形態に係るＴＦＴアレイ基板１０３上に形成されたトップゲート型のＴＦＴ１１８近傍の構成を示す平面図である。また、図４は、図３のａ−ａ断面図である。本実施の形態において、ＴＦＴアレイ基板１０３に形成されるＴＦＴ１１８のチャネル活性層としては、結晶性シリコンである低温ポリシリコン（Low Temperature Poly Silicon：ＬＴＰＳ）を用いている。
図３及び図４に示すように、ＴＦＴアレイ基板１０３は、絶縁基板１、ポリシリコン層２、配線層３、ゲート絶縁層４、ゲート電極５、キャパシタ電極６、層間絶縁層７、画素電極層８、コンタクトホール９、接続パッド１０を有している。ここで、配線層３は、ソース線（信号線）１０９及び接続パッド１０を含む。また、ゲート電極層１１は、ゲート線（走査線）１０８、ゲート電極５及びキャパシタ電極６を含む。また、画素電極層８は、画素電極を含み、配線として機能する場合もある。
絶縁基板１は、ガラス基板や、導電性基板上に保護絶縁膜が形成されているものを用いることができる。絶縁基板１上には、ポリシリコン層２が形成されている。ポリシリコン層２は、ソース領域２ａ、チャネル領域２ｂ、ドレイン領域２ｃを有する。また、絶縁基板１上において、ポリシリコン層２のソース領域２ａ及びドレイン領域２ｃの一部の上には、配線層３が形成されている。すなわち、配線層３は、ポリシリコン層２の上から絶縁基板１上にわたって形成されている。この配線層３のうち、ソース領域２ａに対応した形成されているものが、ソース線１０９である。また、配線層３のうち、ドレイン領域２ｃに対応して形成されているものが、接続パッド１０である。従って、配線層３は、ソース線１０９として機能するほか、ＴＦＴ１１８、ストレージキャパシタ、及び画素電極層８間を所定の回路に構成する機能を有する。
図４に示すように、配線層３は、下敷シリコン層３ａ、導電層３ｂ、界面導電層３ｃの３層構造となっている。配線層３のポリシリコン層２に接する界面には、下敷シリコン層３ａが形成されている。下敷シリコン層３ａとしては、上述したポリシリコン層２のソース領域２ａ、ドレイン領域２ｃと同一導電型の導電性不純物を含むアモルファス若しくはマイクロクリスタルシリコンを用いることができる。すなわち、配線層３は少なくとも下敷シリコン層３ａとその上に形成される導電層３ｂ及び界面導電層３ｃからなり、ソース領域２ａ及びドレイン領域２ｃに接する下敷シリコン層３ａは、導電性不純物を含むシリコン膜である。また、下敷シリコン層３ａの上に形成される導電層３ｂ、界面導電層３ｃは金属膜からなる。
導電層３ｂの材料としては、後の工程の熱処理に耐えるものが好ましく、高融点で導電性を有するものを用いることができる。例えば、導電層３ｂが、Ｔｉ、Ｃｒ、Ｚｒ、Ｔａ、Ｗ、Ｍｏ、ＴｉＮ、ＺｒＮ、ＴａＮ、ＷＮ、ＶＮのうちの少なくとも一つを含んでいることが好ましい。なお、配線の抵抗が回路性能に大きく寄与するため、配線の低抵抗性が必要である場合には、配線層３の材料としては、Ａｌ又はＣｕを主成分とすることもできる。このとき、導電層３ｂの上に、界面導電層３ｃを形成する。界面導電層３ｃとしては、Ｔｉ、Ｃｒ、Ｚｒ、Ｔａ、Ｗ、Ｍｏ、ＴｉＮ、ＺｒＮ、ＴａＮ、ＷＮ、ＶＮのうちの少なくとも一つを含んでいることが好ましい。すなわち、配線層３の後述する画素電極層８との界面は、高融点金属又は金属化合物である。
なお、本実施の形態においては、配線層３として、下敷シリコン層３ａ、導電層３ｂ、界面導電層３ｃの３層構造としたが、これに限定されるものではない。例えば、配線層３を高融点で導電性を有する１層の導電材料で構成することも可能である。また、下敷シリコン層３ａと高融点で導電性を有する材料からなる導電層３ｂの２層構造としてもよい。
また、下敷シリコン層３ａを形成せず、導電層３ｂの材料としてＣｕを用いた場合、ポリシリコン層２への汚染が問題となる。この場合には、導電層３ｂの上側及び下側に界面導電層３ｃを形成することが好ましい。すなわち、導電層３ｂを界面導電層３ｃで挟み込む構造とする。すなわち、配線層３のポリシリコン層２と及び画素電極層８との界面は、それぞれＴｉなどの高融点金属又は金属化合物とする。
このように、配線層３の下側にポリシリコン層２を形成しており、配線層３のポリシリコン層２との界面は、下敷シリコン層３ａ又は高融点金属等である。このため、ポリシリコン層２を形成する際のレーザによる熱によって、配線層３からポリシリコン層２中に金属汚染が広がるおそれがない。従って、シリコン層に形成したＴＦＴの接続が劣化し、リーク電流増加を抑制することができる。
ポリシリコン層２及び配線層３の上にはゲート絶縁層４が形成されている。ゲート絶縁層４は、ポリシリコン層２との界面で、電子や正孔のトラップ準位をつくらないことが重要である。ゲート絶縁層４としては、シリコン酸化膜などを用いることができる。また、ゲート絶縁層４上には、ポリシリコン層２のチャネル領域２ｂに対応して、ゲート電極５が形成されている。また、ゲート絶縁層４上には、配線層３の一部である接続パッド１０に対応して、キャパシタ電極６が形成されている。ゲート電極５及びキャパシタ電極６は、同層で形成されている。図３に示すように、ゲート電極５はゲート線１０８としても用いられる。また、キャパシタ電極６は上述した対向電極１１１に共通電位を供給するための共通電位配線としても用いられる。ゲート電極５、キャパシタ電極６、ゲート線１０８をゲート電極層１１とする。
ゲート電極５とチャネル領域２ｂとを自己整合させるため、ゲート電極５を形成した後に、ゲート電極５をマスクとして、ソース領域２ａ及びドレイン領域２ｃを選択的イオン注入により形成することが好ましい。これにより、ＴＦＴの寄生容量を減らすことができる。なお、配線層３の下部のポリシリコン層２には、注入イオン量が少なくなるが、下敷シリコン層３ａにより、配線層３とソース領域２ａ及びドレイン領域２ｃとの電気接続抵抗を下げることができる。さらに、下敷シリコン層３ａは、ソース領域２ａ及びドレイン領域２ｃと同一導電型であるので、ＴＦＴ１１８のオフ時のリーク電流が抑えられる。
また、キャパシタ電極６を、ゲート絶縁層４を介して配線層３の一部である接続パッド１０上に形成することにより、接続パッド１０をキャパシタの下部電極とすることができる。すなわち、キャパシタ電極６を上部電極とし、ゲート絶縁層４をキャパシタ絶縁膜とし、接続パッド１０を下部電極とするキャパシタを形成することができる。これにより、従来のように、キャパシタの下部電極のためのドーピング工程を省略することができる。なお、キャパシタ絶縁膜として、ゲート絶縁層４以外の材料を用いたり、キャパシタ絶縁膜の膜厚を変えることによって、キャパシタ容量を変更することは可能である。
図４に示すように、ゲート電極層１１上には、層間絶縁層７が形成されている。層間絶縁層７は、層間絶縁層７の下層からの水素の逸散を防止するために設けられる。層間絶縁層７の下層からの水素の逸散が生じた場合、シリコン原子のダングリングボンドが増加し、ＴＦＴの特性（閾値電圧Ｖｔｈ、電子移動度等）が著しく劣化してしまう。しかしながら、ゲート電極層１１上に設けられた層間絶縁層７により、水素脱離によるポリシリコン層２及びポリシリコン層２とゲート絶縁層４の界面におけるシリコン原子のダングリングボンドの増加を抑えることができる。層間絶縁層７としては、少なくともシリコン窒化膜を含むことが好ましい。さらに、層間絶縁層７を形成後の熱処理により水素を拡散し、シリコン原子のダングリングボンドをさらに低減することができる。
層間絶縁層７上には、画素電極層８が設けられている。画素電極層８は、層間絶縁層７及びゲート絶縁層４を貫くコンタクトホール９を介して、ゲート電極層１１及び配線層３に電気的に接続されている。本実施の形態の場合、透過型液晶表示装置１００であるため、画素電極層８としては、ＩＴＯ、ＩＺＯ、ＩＴＺＯ等の透明電極を用いる。
なお、ボトムエミッション型の有機ＥＬ表示装置の場合、画素電極層８としては、透過型液晶表示装置と同様に、ＩＴＯ、ＩＺＯ、ＩＴＺＯ等の透明電極を用いる。また、反射型液晶表示装置の場合には、画素電極層８としてＡｌや、Ａｇ等の反射電極を用いる。また、トップエミッション型の有機ＥＬ表示装置の場合には、画素電極層８としてＩＴＯ、ＩＺＯ、ＩＴＺＯなどの透明電極と、ＡｌやＡｇ等の高反射材料を積層した反射電極を用いる。
画素電極層８がゲート電極層１１及び配線層３と十分な電気的接続を持つために、ゲート電極層１１及び配線層３上に界面導電層を形成することが好ましい。従って、本実施の形態においては、配線層３上に界面導電層３ｃ、ゲート電極５上に界面導電層５ａ、キャパシタ電極６上に界面導電層６ａが形成されている。この界面導電層としては、上述したように、Ｔｉ、Ｃｒ、Ｚｒ、Ｔａ、Ｗ、Ｍｏ、ＴｉＮ、ＺｒＮ、ＴａＮ、ＷＮ、ＶＮのうちの少なくとも１つを含んでいることが好ましい。
ここで、図５を参照して、液晶表示装置１００の製造方法について説明する。図５は、本実施の形態に係る液晶表示装置１００の製造方法を説明するための製造工程図である。まず、図５（ａ）に示すように、絶縁基板１上にポリシリコン層２を形成する。具体的には、絶縁基板１上にプラズマＣＶＤ（ＰＥＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）によりアモルファスシリコン膜を形成し、ＸｅＣｌエキシマレーザ光（波長：３０８ｎｍ）若しくはＹＡＧ２ωレーザ光（波長：５３２ｎｍ）を照射することにより、アモルファスシリコン膜をポリシリコン膜に転換する。このポリシリコン膜を所定の形状にフォトエッチングすることにより、ポリシリコン層２を形成する。
そして、図５（ｂ）に示すように、ポリシリコン層２を形成した絶縁基板１上に配線層３を形成する。具体的には、まず、ＰＥＣＶＤにより導電性不純物を含むアモルファスシリコン膜若しくはマイクロクリスタルシリコン膜を堆積する。下敷シリコン層３ａを形成する。導電性不純物の導入は、ｐ型不純物の場合はジボラン（Ｂ２Ｈ６）を、ｎ型の不純物の場合はホスフィン（ＰＨ３）を、シラン（ＳｉＨ４）と混合しながら、ＰＥＣＶＤ処理をすることにより行う。導電性不純物の濃度は、混合するガスの濃度で決まり、ジボラン及びホスフィンは、あらかじめ水素等で希釈して使用することが好ましい。マイクロクリスタルシリコン膜は、ＰＥＣＶＤ時の水素希釈量の最適化及び水素プラズマ処理の重畳により形成する。マイクロクリスタルシリコン膜は、ＩＣＰ（Inductive Coupled Plasma）ＣＶＤにより形成することもできる。また、シランの代わりに、四フッ化珪素（ＳｉＦ４）を用いてもよい。
その後、下敷シリコン層３ａの上にソース配線１０９を含む配線層３の材料をスパッタにより堆積させる。上述したとおり、配線層３は、後工程の熱処理に耐え、画素電極層８との電気的接合性のよい材料を用いる。あるいは、上述したとおり、配線の抵抗を低減させるため、導電層３ｂをＡｌ、Ｃｕ等を用い、界面導電層３ｃで被覆する構成としてもよい。
このように、絶縁基板１上に、下敷シリコン層３ａ、導電層３ｂ、界面導電層３ｃからなる配線層３の材料を堆積させた後、フォトエッチングにより、所定のパターンを形成する。配線層３は、エッチングガス及び条件の異なるドライエッチングで所定のパターンを形成することができるが、配線層３のうち、導電層３ｂ及び界面導電層３ｃについてはウェットエッチングで形成することも可能である。また、下敷シリコン層３ａは、下層のポリシリコン層２とのエッチングレートの差を利用して選択エッチングできるように膜質の組合せを決めることが必要である。このとき、配線層３の一部は、ポリシリコン層２の一部の上に形成される。そして、配線層３は、ポリシリコン層２の上から、絶縁基板１の上まで延在して形成される。
その後、図５（ｃ）に示すように、ポリシリコン層２及び配線層３を覆うようにゲート絶縁層４を形成する。ゲート絶縁層４は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を含むＰＥＣＶＤでＳｉＯ２膜を成膜することが好ましい。そして、ゲート絶縁層４の上にゲート電極５、キャパシタ電極６及びゲート配線１０８を含むゲート電極層１１を形成する。ゲート電極層１１としては、画素電極層８との電気的接合性がよいものにする必要がある。例えば、画素電極層８がＩＴＯの場合には、ＩＴＯとの電気的接合性の容易なＭｏ合金やＡｌ合金を選択することができる。また、ゲート電極層１１の上に、ＩＴＯとの電気的接合性のよいＴｉＮなどの界面導電層５ａ、６ａを形成してもよい。
そして、ゲート電極層１１を堆積後、フォトエッチングにより、ゲート電極５及びキャパシタ電極６などを所定の形状にパターニングする。エッチングは、ウェットエッチングあるいはドライエッチングで行うことができる。これにより、ゲート絶縁層４を介して、ゲート電極５とポリシリコン層２とが対向するように形成される。また、ゲート絶縁層４を介して、キャパシタ電極６と配線層３の一部である接続パッド１０とが対向するように形成される。すなわち、キャパシタ電極６は、接続パッド１０の一部と重畳する。
ゲート電極５を形成した後、ゲート電極５とポリシリコン層２のチャネル領域２ｂを自己整合させるために、ゲート電極５をマスクとして、ソース領域２ａ及びドレイン領域２ｃを選択的にイオン注入する。これにより、ポリシリコン層２にソース領域２ａ及びドレイン領域２ｃを形成する。なお、配線層３の下部のポリシリコン層２では、注入イオン量が少なくなるが、下敷シリコン層３ａにより配線層３とソース領域２ａ及びドレイン領域２ｃとの電気接続抵抗を下げることができる。
また、ゲート絶縁層４上に、キャパシタ電極６を配線層３の一部である接続パッド１０に対応して形成することにより、キャパシタ電極６を上部電極、接続パッド１０を下部電極としたキャパシタを形成することができる。このとき、キャパシタ電極６を接続パッド１０との間に形成されるゲート絶縁層４がキャパシタ絶縁層となる。なお、キャパシタ絶縁層として、ゲート絶縁層４以外の材料を用いてもよく、キャパシタ絶縁膜の膜厚をゲート絶縁層４の膜厚と異なるようにして、キャパシタ容量を変更することも可能である。
次いで、図５（ｄ）に示すように、ゲート絶縁層４、ゲート電極層１１を覆うように層間絶縁層７を形成する。層間絶縁層７としては、上述したように、水素の逸散を防止する膜、つまりＰＥＣＶＤにより形成したシリコン窒化膜を含む膜を用いることができる。また、層間絶縁層７として、ＴＥＯＳを含むＰＥＣＶＤで形成したシリコン酸化膜を下層とし、ＰＥＣＶＤで形成したシリコン窒化膜を上層にした二層構造とすることが更に好ましい。
そして、層間絶縁層７及びゲート絶縁層４の所定の位置にコンタクトホール９を形成する。これにより、接続パッド１０の一部を露出させる。コンタクトホール９の形成は、ドライエッチングを用いることができる。一般に、シリコン酸化膜及びシリコン窒化膜からなる層間絶縁層７と、ポリシリコン層２のドライエッチングにおける選択性は低い。このため、従来のように、直接ポリシリコン層２上にコンタクトホールを形成した場合、ポリシリコン層２までもエッチングされてしまうこととなるエッチングの突き抜けが発生する。しかしながら、本実施の形態によれば、コンタクトホール９は、ポリシリコン層２上に直接形成されず、ポリシリコン層２に接続する配線層３上に形成される。このため、安定した形状のコンタクトホール９を得ることができる。
その後、図５（ｅ）に示すように、層間絶縁層７上に画素電極を含む画素電極層８を形成する。これにより、画素電極層８の画素電極は、層間絶縁層７及びゲート絶縁層４を貫くコンタクトホール９を介して、配線層３の一部である接続パッド１０に電気的に接続される。また、ここでは図示していないが、画素電極層８の一部は、ゲート電極層１１で絶縁基板１の端部に形成される端子等にも電気的に接続される。画素電極層８としては、上述のとおり、ＩＴＯ等の透明電極を用いることができる。そして、層間絶縁層７上に堆積された画素電極材料を所定の形状にフォトエッチングして、画素電極等を形成する。
このようにして、ＴＦＴアレイ基板１０３が形成される。その後、このようにして形成されたＴＦＴアレイ基板を用いて液晶パネル１０１を形成し、バックライト１０２、ゲートドライバＩＣ１１３、ソースドライバＩＣ１１４等を実装して、本実施の形態に係る液晶表示装置１００を得ることができる。
このように、本発明に係る液晶表示装置の製造方法においては、ストレージキャパシタの下部電極として、配線層３の一部を用いることができる。このため、従来のように、ストレージキャパシタの下部電極用のポリシリコン層の低抵抗化のためのドーピング工程が必要ない。また、配線層３が直接ポリシリコン層２のソース領域２ａ及び、ドレイン領域２ｃ上に設けられているため、ソース・ドレイン配線用のコンタクトホール形成工程が必要なくなる。このように、製造工程を省略することができ、生産性を向上させることができる。
実施の形態２．
本発明の実施の形態２に係る表示装置について、図６を参照して説明する。図６は、本実施の形態に係る液晶表示装置１００に用いられるＴＦＴアレイ基板１０３の構成を示す断面図である。本実施の形態において、実施の形態１と異なる点は、画素電極層８の一部が絶縁基板１に接しており、画素電極層８が絶縁基板１に接する領域の近傍で、画素電極層８と配線層３とが接続されている点である。また、本実施の形態に係る液晶表示装置１００は、配線層３を反射電極とし、画素電極層８を透明電極とする半透過型液晶表示装置に適している。このため、本実施の形態においては、半透過型の液晶表示装置１００について説明する。図６において図４と同一の構成要素には同一の符号を付し、説明を省略する。また、本実施の形態においてＴＦＴアレイ基板１０３以外の他の構成要素については、図１及び図２に示すものと同一の物を用いることができる。従って、ここでは、図６に示すＴＦＴアレイ基板１０３の構成について説明する。
図６に示すように、本実施の形態に用いられるＴＦＴアレイ基板１０３は、絶縁基板１、ポリシリコン層２、配線層３、ゲート絶縁層４、ゲート電極５、キャパシタ電極６、層間絶縁層７、画素電極層８、接続パッド１０、ゲート電極層１１などを有している。絶縁基板１上には、ソース領域２ａ、チャネル領域２ｂ、ドレイン領域２ｃを有するポリシリコン層２が形成されている。ポリシリコン層２の一部の上には、配線層３が形成されている。配線層３の一部であるソース線１０９は、ポリシリコン層２のソース領域２ａの上から絶縁基板１にわたって形成されている。また、配線層３の一部である接続パッド１０は、ポリシリコン層２のドレイン領域２ｃの上から絶縁基板１に延在して形成されている。なお、絶縁基板１上には、後述する画素電極層８が形成されている。また、画素電極層８は、層間絶縁層７の上及び配線層３の上にも形成される。すなわち、画素電極層８は、層間絶縁層７上から、配線層３及び絶縁基板１上にわたって形成されている。
本実施の形態においては、配線層３は、反射特性を有する材料からなる。例えば、配線層３を構成する導電層３ｂをＡｌ、Ａｇなどとすることができる。そして、配線層３は、実施の形態１において説明したように、下敷シリコン層３ａ、導電層３ｂ、界面導電層３ｃの３層構造とする。これにより、配線層３のうち接続パッド１０の一部を反射電極として利用することができる。
ポリシリコン層２及び配線層３の上には、ゲート絶縁層４が形成されている。また、ゲート絶縁層４は、接続パッド１０の一部の上に形成される。接続パッド１０上において、ゲート絶縁層４が形成されていない領域には、画素電極層８が直接形成されている。すなわち、接続パッド１０と画素電極層８とは、直接接続される。このように、本実施の形態においては、画素電極層８に画像信号を伝送するための配線層３と、画素電極層８との接続面積を比較的広くすることができる。また、画素電極層８と接続パッド１０とを接続するためのコンタクトホールを形成する必要がない。しかしながら、配線層３と画素電極層８との接続のためのコンタクトホールの代わりに、図６においては図示していないが、配線層３とゲート電極５との接続のために後述する層間絶縁層７にコンタクトホールを形成する必要がある。このため、図４に示す実施の形態１と同じ製造工程数で形成することができる。
ゲート絶縁層４上には、ゲート電極５及びキャパシタ電極６を含む、ゲート電極層１１が形成されている。ゲート絶縁層４上において、ゲート電極５はポリシリコン層２のチャネル領域２ｂに対応して形成されており、キャパシタ電極６は、配線層３の接続パッド１０に対応して形成されている。従って、本実施の形態においては、配線層の一部である接続パッド１０が、キャパシタの下部電極として利用することできる。このため、ストレージキャパシタの下部電極用のポリシリコン層の低抵抗化のためのドーピング工程、及び、ソース・ドレイン配線用のコンタクトホール形成工程の２つの工程を省略することができる。
ゲート電極層１１の上には、層間絶縁層７が形成されている。そして、層間絶縁層７上には、画素電極層８が形成されている。このため、上述したように、画素電極層８は、層間絶縁層７の上から接続パッド１０上及び絶縁基板１上にわたって形成されている。画素電極層８としては、ＩＴＯ等からなる透明導電材料を用いる。ゲート線１０８及びソース線１０９で囲まれた画素１１７のうち、反射電極である接続パッド１０及び画素電極８ａが形成された領域が反射領域１１７ａである。また、画素１１７のうち、透明電極である画素電極８ａが配置された領域のうち、接続パッド１０が形成されている領域が透過領域１１７ｂである。
このとき、反射電極として機能する接続パッド１０上の画素電極層８をできるだけ除去することが好ましい。これにより、反射電極である接続パッド１０の反射率を増大させることができ、反射モードにおける輝度を向上させることが可能となる。また、反射電極である接続パッド１０上の界面導電層３ｃを除去することにより、反射率をさらに増大させることができる。
実施の形態３．
本発明の実施の形態３に係る表示装置について、図７を参照して説明する。図７は、本実施の形態に係る液晶表示装置１００に用いられるＴＦＴアレイ基板１０３の構成を示す断面図である。本実施の形態において、実施の形態１と異なる点は、配線層３のポリシリコン層２との界面に形成される下敷シリコン層３ａの代わりに界面導電層３ｃが設けられている点である。図７において、図４と同一の構成要素には、同一の符号を付し、説明を省略する。また、本実施の形態においてＴＦＴアレイ基板１０３以外の他の構成要素については、図１及び図２に示すものと同一の物を用いることができる。従って、ここでは、図７に示すＴＦＴアレイ基板１０３の構成について説明する。
図７に示すように、本実施の形態に用いられるＴＦＴアレイ基板１０３は、絶縁基板１、ポリシリコン層２、配線層３、ゲート絶縁層４、ゲート電極５、キャパシタ電極６、層間絶縁層７、画素電極層８、接続パッド１０、ゲート電極層１１などを有している。絶縁基板１上には、ソース領域２ａ、チャネル領域２ｂ、ドレイン領域２ｃを有するポリシリコン層２が形成されている。ポリシリコン層２の一部の上には、配線層３が形成されている。配線層３の一部であるソース線１０９は、ポリシリコン層２のソース領域２ａの上から絶縁基板１にわたって形成されている。また、配線層３の一部である接続パッド１０は、ポリシリコン層２のドレイン領域２ｃの上から絶縁基板１に延在して形成されている。本実施の形態においては、配線層３のポリシリコン層２との界面には、下敷シリコン層３ａを形成しない構成とする。すなわち、配線層３は、図７に示すように、導電層３ｂを界面導電層３ｃにより挟み込んだ３層構造とすることができる。
また、ポリシリコン層２及び配線層３の上には、ゲート絶縁層４が形成されている。そして、ゲート絶縁層４上には、ゲート電極５及びキャパシタ電極６を含む、ゲート電極層１１が形成されている。ゲート絶縁層４上において、ゲート電極５はポリシリコン層２のチャネル領域２ｂに対応して形成されており、キャパシタ電極６は、配線層３の接続パッド１０に対応して形成されている。従って、本実施の形態においては、配線層の一部である接続パッド１０が、キャパシタの下部電極として利用することできる。このため、ストレージキャパシタの下部電極用のポリシリコン層の低抵抗化のためのドーピング工程、及び、ソース・ドレイン配線用のコンタクトホール形成工程の２つの工程を省略することができる。なお、また、キャパシタ絶縁膜としてゲート絶縁層４以外の材料等を用いることにより、キャパシタ容量を変更することが可能である。
実施の形態１において説明したように、ゲート電極５とチャネル領域２ｂとを自己整合させるために、ゲート電極５を形成した後に、ゲート電極５をマスクとして、ソース領域２ａ、ドレイン領域２ｃを選択的にイオン注入することによって形成する。このとき、ポリシリコン層２のソース領域２ａ、ドレイン領域２ｃ上に形成された配線層３は、イオン注入の際の障害となる。このため、イオン注入時には、イオン注入部のゲート絶縁層４の膜厚を削減したり、配線層３の膜厚を削減する等の工夫が必要である。
また、配線層３の導電層３ｂ及び界面導電層３ｃとしては、比較的イオンストッピングパワーが低い材料を用いることが好ましい。ＳＲＩＭ（the Stopping and Range of Ions in Matter; James F. Ziegler）によれば、イオンエネルギー１００〜２００ＫｅＶにおけるイオンストッピングパワーの順位は、次のようになる。
リンイオンのイオンストッピングパワー順位；Ｓｉ＜Ａｌ＜Ｔｉ＜Ｚｒ≦Ｓｎ＜Ｃｕ
ボロンイオンのストッピングパワー順位；Ｓｉ＜Ａｌ＜Ｔｉ≦Ｚｒ＜Ｓｎ＜Ｃｕ
上記のイオンストッピングパワー順位から、配線層３の導電層３ｂとしては、Ａｌ、界面導電層３ｃとしては、Ｔｉ、Ｚｒ及び導電性のＴｉ、Ｚｒ化合物を用いることができる。あるいは、配線層３をＴｉ、Ｚｒ及び導電性のＴｉ、Ｚｒ化合物の単層としてもよい。ただし、配線抵抗の観点から、Ａｌからなる導電層３ｂと、界面導電層３ｃの組合せを用いることが好ましい。
また、ｎ型領域形成のためのリンイオンの注入深さは、同じ注入エネルギーで比較すると、ｐ型領域形成のボロンイオンの注入深さの約１／３である。このため、ｎ型領域形成のためのイオン注入が難しい。このため、リンイオンを注入する場合、上述したＳＲＩＭによれは、対象領域のゲート絶縁層４の膜厚を３０ｎｍ、配線層３の導電層３ｂのＡｌの膜厚を６５ｎｍ、界面導電層３ｃのＴｉの膜厚を２０ｎｍとして、リンイオンをポリシリコン層２へ注入するための注入エネルギーは、１００ＫｅＶ以上であることが必要である。配線層３の導電層３ｂのＡｌの膜厚を１６０ｎｍ、界面導電層３ｃのＴｉの膜厚を２００ｎｍとした場合は、リンイオンをポリシリコン層２へ注入するための注入エネルギーは、２００ＫｅＶが必要である。
一方、ボロンイオンを注入する場合、上述したＳＲＩＭによれば、ゲート絶縁層４を３０ｎｍ、配線層３の導電層３ｂのＡｌ膜厚を２１０ｎｍ、及び、界面導電層３ｃのＴｉ膜厚を２０ｎｍとして、ポリシリコン層２へのボロンイオンを注入するための注入エネルギーは、１００ＫｅＶ以上となり、ｐ型領域の形成のほうがｎ型領域の形成と比較するとはるかに容易である。
そして、図７に示すように、ゲート電極層１１の上には、層間絶縁層７が形成されている。また、層間絶縁層７及びゲート絶縁層４の所定の位置には、コンタクトホール９が形成されている。層間絶縁層７上には、画素電極層８が設けられている。画素電極層８は、層間絶縁層７及びゲート絶縁層４を貫くコンタクトホール９を介して、ゲート電極層１１及び配線層３に電気的に接続されている。また、画素電極層８は、層間絶縁層７の上から接続パッド１０上及び絶縁基板１上にわたって形成されている。
このように、配線層３のポリシリコン層２との界面に、下敷シリコン層３ａを形成しなくても、配線層３、ゲート絶縁層４等の膜厚を調整することによって、適切にポリシリコン層にイオンをドープすることができる。
実施の形態４．
本発明の実施の形態４に係る表示装置について、図８を参照して説明する。図８は、本実施の形態に係る液晶表示装置１００に用いられるＴＦＴアレイ基板１０３の構成を示す断面図である。本実施の形態において、実施の形態１と異なる点は、ソース領域２ａ上の配線層３が、チャネル領域２ｂに接している点である。すなわち、配線層３はチャネル領域２ｂの上まで設けられている。図８において、図４と同一の構成要素には、同一の符号を付し説明を省略する。また、本実施の形態においてＴＦＴアレイ基板１０３以外の他の構成要素については、図１及び図２に示すものと同一の物を用いることができる。従って、ここでは、図８に示すＴＦＴアレイ基板１０３の構成について説明する。
図８に示すように、本実施の形態に用いられるＴＦＴアレイ基板１０３は、絶縁基板１、ポリシリコン層２、配線層３、ゲート絶縁層４、ゲート電極５、キャパシタ電極６、層間絶縁層７、画素電極層８、接続パッド１０、ゲート電極層１１などを有している。絶縁基板１上には、ソース領域２ａ、チャネル領域２ｂ、ドレイン領域２ｃを有するポリシリコン層２が形成されている。
ポリシリコン層２の一部の上には、配線層３が形成されている。配線層３の一部であるソース線１０９は、ポリシリコン層２のソース領域２ａの上から絶縁基板１にわたって形成されている。本実施の形態においては、ソース線１０９は、チャネル領域２ｂに接している。すなわち、ソース線１０９は、後述するゲート電極５の下側まで延設されている。つまり、ソース線１０９チャネル領域２ｂの上まで設けられている。なお、配線層３のポリシリコン層２との界面には、下敷シリコン層３ａが形成されている。このため、配線層３の導電層３ｂと、チャネル領域２ｂとがショートすることはない。また、配線層３の一部である接続パッド１０は、ポリシリコン層２のドレイン領域２ｃの上から絶縁基板１に延在して形成されている。
また、ポリシリコン層２及び配線層３の上には、ゲート絶縁層４が形成されている。そして、ゲート絶縁層４上には、ゲート電極５及びキャパシタ電極６を含む、ゲート電極層１１が形成されている。ゲート絶縁層４上において、ゲート電極５はポリシリコン層２のチャネル領域２ｂに対応して形成されており、キャパシタ電極６は、配線層３の接続パッド１０に対応して形成されている。従って、本実施の形態においては、配線層の一部である接続パッド１０が、キャパシタの下部電極として利用することできる。このため、ストレージキャパシタの下部電極用のポリシリコン層の低抵抗化のためのドーピング工程、及び、ソース・ドレイン配線用のコンタクトホール形成工程の２つの工程を省略することができる。なお、また、キャパシタ絶縁膜としてゲート絶縁層４以外の材料等を用いることにより、キャパシタ容量を変更することが可能である。また、本実施の形態においては、ゲート電極５は、ソース線１０９の上に対応する位置にも形成されている。
このような構成とすることによって、ＴＦＴ１１８の寄生抵抗で影響が大きいソース抵抗を低減させることができる。特に、ソース領域２ａ及びドレイン領域２ｃがチャネル領域に接する部分の導電性不純物濃度を低減するＬＤＤ（Lightly Doped Drain）構造や、ＧＯＬＤ（Gate Overlapped LDD）構造で、プロセス上ソース領域も同じ構造とする場合には、ソース側の抵抗増大を解消することができ、ＴＦＴの寄生抵抗を低減させることができる。
実施の形態５．
本発明の実施の形態５に係る表示装置について、図９を参照して説明する。図９は本実施の形態に係る液晶表示装１００に用いられるＴＦＴアレイ基板１０３の構成を示す断面図である。本実施の形態において、実施の形態１と異なる点は、ソース領域２ａ上の配線層３及びドレイン領域２ｃ上の配線層３が、チャネル領域２ｂに接している点である。すなわち、配線層３はチャネル領域２ｂの上まで設けられている。図９において、図４と同一の構成要素には、同一の符号を付し説明を省略する。また、本実施の形態においてＴＦＴアレイ基板１０３以外の他の構成要素については、図１及び図２に示すものと同一の物を用いることができる。従って、ここでは、図９に示すＴＦＴアレイ基板１０３の構成について説明する。
図９に示すように、本実施の形態に用いられるＴＦＴアレイ基板１０３は、絶縁基板１、ポリシリコン層２、配線層３、ゲート絶縁層４、ゲート電極５、キャパシタ電極６、層間絶縁層７、画素電極層８、接続パッド１０、ゲート電極層１１などを有している。絶縁基板１上には、ソース領域２ａ、チャネル領域２ｂ、ドレイン領域２ｃを有するポリシリコン層２が形成されている。
ポリシリコン層２の一部の上には、配線層３が形成されている。配線層３の一部であるソース線１０９は、ポリシリコン層２のソース領域２ａの上から絶縁基板１にわたって形成されている。本実施の形態においては、ソース線１０９は、チャネル領域２ｂに接している。すなわち、ソース線１０９は、後述するゲート電極５の下側まで延設されている。つまり、ソース線１０９はチャネル領域２ｂの上まで設けられている。また、配線層３の一部である接続パッド１０は、ポリシリコン層２のドレイン領域２ｃの上から絶縁基板１に延在して形成されている。接続パッド１０は、チャネル領域２ｂに接している。すなわち、接続パッド１０は、後述するゲート電極５の下側まで延設されている。つまり、接続パッド１０はチャネル領域２ｂの上まで設けられている。なお、配線層３のポリシリコン層２との界面には、下敷シリコン層３ａが形成されている。このため、配線層３の導電層３ｂと、チャネル領域２ｂとがショートすることはない。
また、ポリシリコン層２及び配線層３の上には、ゲート絶縁層４が形成されている。そして、ゲート絶縁層４上には、ゲート電極５及びキャパシタ電極６を含む、ゲート電極層１１が形成されている。ゲート絶縁層４上において、ゲート電極５はポリシリコン層２のチャネル領域２ｂに対応して形成されており、キャパシタ電極６は、配線層３の接続パッド１０に対応して形成されている。従って、本実施の形態においては、配線層の一部である接続パッド１０が、キャパシタの下部電極として利用することできる。このため、ストレージキャパシタの下部電極用のポリシリコン層の低抵抗化のためのドーピング工程、及び、ソース・ドレイン配線用のコンタクトホール形成工程の２つの工程を省略することができる。なお、また、キャパシタ絶縁膜としてゲート絶縁層４以外の材料等を用いることにより、キャパシタ容量を変更することが可能である。また、本実施の形態においては、ゲート電極５は、ソース線１０９の上に対応する位置にも形成されている。
このような構成とすることによって、ＴＦＴ１１８の寄生抵抗で影響が大きいソース・ドレイン抵抗を低減させることができる。さらに、ソース領域２ａ及びドレイン領域２ｃが配線層３で覆われているため、ソース領域２ａ及びドレイン領域２ｃの形成に必要な導電性不純物のイオン注入工程を省略することができる。また、下敷シリコン層３ａの不純物濃度を制御することにより、ドレイン領域２ｃとチャネル領域２ｂとの界面の電界強度を押さえて、ＬＤＤと同様な効果を得ることができる。
実施の形態６．
本発明の実施の形態６に係る表示装置について、図１０及び図１１を参照して説明する。図１０は、本実施の形態に係る液晶表示装置１００の構成を示す平面図である。また、図１１は、図１０のｂ−ｂ断面図である。本実施の形態においては、実施の形態１〜５と異なり、ポリシリコン層２上に直接配線層３が接続されていない。なお、図１０及び図１１において、図３及び図４と同一の構成要素には、同一の符号を付し説明を省略する。また、本実施の形態においてＴＦＴアレイ基板１０３以外の他の構成要素については、図１及び図２に示すものと同一の物を用いることができる。従って、ここでは、図１０及び図１１に示すＴＦＴアレイ基板１０３の構成について説明する。
図１０及び図１１に示すように、ＴＦＴアレイ基板１０３は、絶縁基板１、ポリシリコン層２、配線層３、ゲート絶縁層４、ゲート電極５、キャパシタ電極６、層間絶縁層７、画素電極層８、コンタクトホール９、接続パッド１０を有している。ここで、配線層３は、ソース線（信号線）１０９及び接続パッド１０を含む。また、ゲート電極層１１は、ゲート線（走査線）１０８、ゲート電極５及びキャパシタ電極６を含む。また、画素電極層８は、画素電極を含み、配線として機能する場合もある。
絶縁基板１上には、ポリシリコン層２が形成されている。ポリシリコン層２は、ソース領域２ａ、チャネル領域２ｂ、ドレイン領域２ｃを有する。また、絶縁基板１上には、ポリシリコン層２と独立して形成された配線層３が形成されている。すなわち、配線層３は、ポリシリコン層２と相互接触しないように形成されている。つまり、配線層３は、ポリシリコン層２から離間して形成されている。配線層３は、ソース線１０９として機能するほか、ＴＦＴ１１８、ストレージキャパシタ、及び画素電極層８間を所定の回路に構成する機能を有する。図１１に示すように、本実施の形態においては、導電層３ｂ、界面導電層３ｃの２層構造としている。絶縁基板１上には、導電層３ｂが形成されている。そして、導電層３ｂ上には、画素電極層８と接する界面導電層３ｃが形成されている。すなわち、配線層３は、導電層３ｂと界面導電層３ｃをこの順に絶縁基板１上に形成した構成を有している。なお、上述したように、配線層３は、Ｔｉ等の高融点導電材料からなる単層であってもよく、Ａｌなどの導電層３ｂを高融点導電材料の界面導電層３ｃにより被覆したものを用いてもよい。従って、配線層３の画素電極層８との界面は、高融点金属又は金属化合物である。
ポリシリコン層２及び配線層３上には、ゲート絶縁層４が形成されている。また、ゲート絶縁層４上には、ポリシリコン層２のチャネル領域２ｂに対応して、ゲート電極５が形成されている。さらに、ゲート絶縁層４上には、配線層３の一部である接続パッド１０に対応して、キャパシタ電極６が形成されている。ゲート電極５及びキャパシタ電極６は、同層で形成されている。図１０に示すように、ゲート電極５はゲート線１０８としても用いられる。また、キャパシタ電極６は上述した対向電極１１１に共通電位を供給するための共通電位配線としても用いられる。ゲート電極５、キャパシタ電極６、ゲート線１０８をゲート電極層１１とする。
また、画素電極層８がゲート電極層１１及び配線層３と十分な電気的接続を持つために、ゲート電極層１１及び配線層３上に界面導電層を形成することが好ましい。従って、本実施の形態においては、配線層３上に界面導電層３ｃ、ゲート電極５上に界面導電層５ａ、キャパシタ電極６上に界面導電層６ａが形成されている。この界面導電層としては、上述したように、Ｔｉ、Ｃｒ、Ｚｒ、Ｔａ、Ｗ、Ｍｏ、ＴｉＮ、ＺｒＮ、ＴａＮ、ＷＮ、ＶＮのうちの少なくとも１つを含んでいることが好ましい。
また、キャパシタ電極６をゲート絶縁層４を介して配線層３の一部である接続パッド１０の上に形成することにより、この一部の接続パッド１０をキャパシタの下部電極とすることができる。すなわち、キャパシタ電極６を上部電極とし、ゲート絶縁層４をキャパシタ絶縁膜とし、接続パッド１０を下部電極とするキャパシタを形成することができる。これにより、キャパシタの下部電極のためのドーピング工程を省略することができる。なお、キャパシタ絶縁膜として、ゲート絶縁層４以外の材料を用いたり、キャパシタ絶縁膜の膜厚を変えることによって、キャパシタ容量を変更することは可能である。
図１１に示すように、ゲート電極層１１上には、層間絶縁層７が形成されている。層間絶縁層７は、層間絶縁層７の下層からの水素の逸散を防止するために設けられる。上述のとおり、層間絶縁層７としては、少なくともシリコン窒化膜を含む膜を用いることによって、水素脱離によるポリシリコン層２及びポリシリコン層２とゲート絶縁層４の界面におけるシリコン原子のダングリングボンドの増加を抑えることができる。また、層間絶縁層７を形成後の熱処理により水素を拡散し、シリコン原子のダングリングボンドをさらに低減することができる。層間絶縁層７の所定の位置には、コンタクトホール９が設けられている。ここで、コンタクトホール９ａは画素電極層８からなる画素電極８ａと接続パッド１０とを接続するために設けられており、コンタクトホール９ｂは画素電極８ａとポリシリコン層２のドレイン領域２ｃとを接続するために設けられている。また、コンタクトホール９ｃは画素電極層８からなる接続電極８ｂとポリシリコン層２のソース領域２ａとを接続するために設けられており、コンタクトホール９ｄは接続電極８ｂと配線層３の一部であるソース配線１０９とを接続するために設けられている。
層間絶縁層７上には、画素電極層８が設けられている。画素電極層８は、画素電極８ａと接続電極８ｂとからなる。画素電極８ａは、層間絶縁層７及びゲート絶縁層４を貫くコンタクトホール９ａ、９ｂを介して、接続パッド１０、ドレイン領域２ｃにそれぞれ接続されている。また、接続電極８ｂは、層間絶縁層７及びゲート絶縁層４を貫くコンタクトホール９ｃ、９ｄを介して、ソース領域２ａ、ソース配線１０９にそれぞれ接続されている。本実施の形態の場合、透過型液晶表示装置１００であるため、画素電極層８としては、ＩＴＯ、ＩＺＯ、ＩＴＺＯ等の透明電極を用いる。なお、上述のとおり、反射型液晶表示装置、ボトムエミッション型の有機ＥＬ表示装置、トップエミッション型の有機ＥＬ表示装置の場合には、それぞれ適した画素電極層８の材料を用いる。
画素電極層８がＩＴＯ、ＩＺＯ、ＩＴＺＯ等の金属酸化膜の場合、ポリシリコン層２のソース領域２ａ及びドレイン領域２ｃとの接続は、ポリシリコン層２の界面にシリコン酸化膜が成長し、電気的接続が難しい。従って、本実施の形態においては、画素電極層８を形成する前に、ポリシリコン層２と画素電極層８との接続部にシリサイド層２ｄを形成している。すなわち、ポリシリコン層２は、画素電極層８との界面にシリサイド層２ｄを有する。これにより、ポリシリコン層２と画素電極層８との電気的接続性を改善することができる。
シリサイド層２ｄの形成のためには、比較的低温でポリシリコンとシリサイド化する金属で、かつ金属酸化膜が導電性を有することが必要である。この点を考慮し、シリサイド化させる金属としては、Ｃｏ、Ｎｉ、Ｍｏ、Ｗ、Ｃｒを使用することが好ましい。特に、Ｃｏは、４００℃程度の熱処理でポリシリコン層２と簡単にシリサイドを形成するため好ましい。６００℃以上の高温処理が必要な場合には、ランプアニーリングＲＴＡ（Rapid Thermal Annealing）処理により、絶縁基板１の熱歪を抑えてシリサイド化することが好ましい。シリサイド化量は、電気的接続抵抗の必要に応じて調整することが可能である。
ここで、図１２を参照して、本実施の形態に係る液晶表示装置１００の製造方法について説明する。図１２は、本実施の形態に係る液晶表示装置１００の製造工程を説明するための製造工程図である。なお、本実施の形態において、実施の形態１の製造方法における工程と同一の工程の説明については、適宜省略する。
まず、図１２（ａ）に示すように、絶縁基板１上に、ポリシリコン層２を形成する。上述したように、ａ−Ｓｉ膜を形成した後、レーザアニーリングすることによって、ポリシリコン層２を形成することができる。そして、図１２（ｂ）に示すように、ポリシリコン層２を形成した絶縁基板１上に、ポリシリコン層２と相互接触しないように、配線層３を形成する。具体的には、絶縁基板１上に導電層３ｂ及び界面導電層３ｃの材料をスパッタにより堆積させた後、フォトエッチングにより、所定のパターンを形成する。これにより、絶縁基板１上に配線層３がポリシリコン層２から離間して形成される。
その後、図１２（ｃ）に示すように、ポリシリコン層２及び配線層３を覆うように、ゲート絶縁層４を形成する。ゲート絶縁層４は、上述のとおり、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を含むＰＥＣＶＤでＳｉＯ２膜を成膜することが好ましい。そして、ゲート絶縁層４の上にゲート電極５、キャパシタ電極６及びゲート配線１０８を含むゲート電極層１１を形成する。また、ゲート電極層１１の上に、ＩＴＯとの電気的接合性のよいＴｉＮなどの界面導電層５ａ、６ａを形成する。そして、ゲート電極層１１を堆積後、フォトエッチングにより、ゲート電極５及びキャパシタ電極６などを所定の形状にパターニングする。これにより、ゲート絶縁層４を介して、ゲート電極５とポリシリコン層２とが対向するように形成される。また、ゲート絶縁層を介して、キャパシタ電極６と配線層３の一部である接続パッド１０とが対向するように形成される。
ゲート電極５を形成した後、ゲート電極５とポリシリコン層２のチャネル領域２ｂを自己整合させるために、ゲート電極５をマスクとして、ソース領域２ａ及びドレイン領域２ｃを選択的にイオン注入する。これにより、ポリシリコン層２にソース領域２ａ及びドレイン領域２ｃを形成する。
また、ゲート絶縁層４上に、キャパシタ電極６を配線層３の一部である接続パッド１０に対応して形成することにより、キャパシタ電極６を上部電極、接続パッド１０を下部電極としたキャパシタを形成することができる。このとき、キャパシタ電極６を接続パッド１０との間に形成されるゲート絶縁層４がキャパシタ絶縁層となる。なお、キャパシタ絶縁層として、ゲート絶縁層４以外の材料を用いてもよく、キャパシタ絶縁膜の膜厚をゲート絶縁層４の膜厚と異なるようにして、キャパシタ容量を変更することも可能である。
次いで、図１２（ｄ）に示すように、ゲート絶縁層４、ゲート電極層１１を覆うように層間絶縁層７を形成する。層間絶縁層７としては、上述したように、水素の逸散を防止する膜、つまりＰＥＣＶＤにより形成したシリコン窒化膜を含むものを用いることができる。また、層間絶縁層７として、ＴＥＯＳを含むＰＥＣＶＤで形成したシリコン酸化膜を下層とし、ＰＥＣＶＤで形成したシリコン窒化膜を上層にした二層構造とすることが更に好ましい。
そして、層間絶縁層７及びゲート絶縁層４の所定の位置にコンタクトホール９を形成する。これにより、配線層３の接続パッド１０及びソース配線１０９の一部、ポリシリコン層２のソース領域２ａ及びドレイン領域２ｃの一部を露出させる。コンタクトホール９の形成は、ドライエッチングを用いることができる。
その後、コンタクトホール９ｂ及び９ｃの底部に、シリサイド層２ｄを形成する。具体的には、層間絶縁層７上及びコンタクトホール９内面にシリサイド層２ｄを形成するための金属膜をスパッタにより堆積させる。すなわち、コンタクトホール９ｂ及びコンタクトホール９ｃの底部のポリシリコン層２上に、シリサイド層２ｄ形成用の金属膜が形成される。そして、ポリシリコン層２と金属膜の積層膜を、高温でアニールすることによりシリサイド層２ｄを形成することができる。例えば、Ｃｏをスパッタにより堆積させ、４００℃の熱処理を行うことにより、Ｃｏとポリシリコン層２とのシリサイドを形成することができる。これにより、画素電極層８とポリシリコン層２との電気的接続性を改善することができる。なお、６００℃以上の高温が必要な場合はランプアニーリング等のＲＴＡ（Rapid Thermal Annealing）処理により、ガラス基板の熱歪を抑えてシリサイド化することが好ましい。そして、熱処理を行い、ポリシリコン層２の表面にシリサイド層２ｄを形成した後、不要なシリサイド層形成用の金属膜をウェットエッチングで除去する。これにより、図１２（ｅ）に示すように、ポリシリコン層２のソース領域２ａ上に設けられたコンタクトホール９ｃの底部及びドレイン領域２ｃ上に設けられたコンタクトホール９ｂの底部にシリサイド層２ｄを形成することができる。なお、層間絶縁層７上の残渣は、表面を軽くエッチオフすることが好ましい。このシリサイド化により、画素電極層８からのポリシリコン層２への汚染が防止できる。
その後、図１２（ｆ）に示すように、層間絶縁層７上に画素電極８ａ及び接続電極８ｂを含む画素電極層８を形成する。これにより、画素電極８ａは、層間絶縁層７及びゲート絶縁層４を貫くコンタクトホール９ａを介して、配線層３の一部である接続パッド１０に電気的に接続される。また、画素電極８ａは、層間絶縁層７及びゲート絶縁層４を貫くコンタクトホール９ｂを介して、ポリシリコン層２のドレイン領域２ｃに電気的に接続される。一方、接続電極８ｂは、層間絶縁層７及びゲート絶縁層４を貫くコンタクトホール９ｃを介して、ポリシリコン層２のソース領域２ａに電気的に接続される。また、接続電極８ｂは、層間絶縁層７及びゲート絶縁層４を貫くコンタクトホール９ｄを介して、配線層３の一部であるソース線１０９に電気的に接続される。なお、ここでは図示していないが、画素電極層８の一部は、ゲート電極層１１で絶縁基板１の端部に形成される端子等にも電気的に接続される。画素電極層８としては、上述のとおり、ＩＴＯ等の透明電極を用いることができる。そして、層間絶縁層７上に堆積された画素電極材料を所定の形状にフォトエッチングして、画素電極等を形成する。
このようにして、ＴＦＴアレイ基板１０３が形成される。その後、このようにして形成されたＴＦＴアレイ基板を用いて液晶パネル１０１を形成し、バックライト１０２、ゲートドライバＩＣ１１３、ソースドライバＩＣ１１４等を実装して、本実施の形態に係る液晶表示装置１００を得ることができる。
このように、本発明に係る液晶表示装置１００の製造方法においては、ストレージキャパシタの下部電極として、配線層３の一部を用いることができる。このため、従来のように、ストレージキャパシタの下部電極用のポリシリコン層の低抵抗化のためのドーピング工程が必要ない。また、配線層３が直接絶縁基板１上に設けられているため、ソース・ドレイン配線用のコンタクトホールを画素電極層８と接続パッド１０接続用のコンタクトホールの形成と同一工程で形成することができる。このように、製造工程を省略することができ、生産性を向上させることができる。
実施の形態７．
本発明の実施の形態７に係る表示装置について図１３を参照して説明する。図１３は、本実施の形態に係る液晶表示装置１００に用いられるＴＦＴアレイ基板１０３の構成を示す断面図である。本実施の形態において、実施の形態６と異なる点は、画素電極層８の一部が絶縁基板１に接しており、画素電極層８が絶縁基板１に接する領域の近傍で、画素電極層８と配線層３とが接続されている点である。また、本実施の形態に係る液晶表示装置１００は、配線層３を反射電極とし、画素電極層８を透明電極とする半透過型ＴＦＴ ＬＣＤに適している。このため、本実施の形態においては、半透過型の液晶表示装置１００について説明する。図１３において図４と同一の構成要素には同一の符号を付し、説明を省略する。また、本実施の形態においてＴＦＴアレイ基板１０３以外の他の構成要素については、図１及び図２に示すものと同一の物を用いることができる。従って、ここでは、図１３に示すＴＦＴアレイ基板１０３の構成について説明する。
図１３に示すように、本実施の形態に用いられるＴＦＴアレイ基板１０３は、絶縁基板１、ポリシリコン層２、配線層３、ゲート絶縁層４、ゲート電極５、キャパシタ電極６、層間絶縁層７、画素電極層８、接続パッド１０、ゲート電極層１１などを有している。絶縁基板１上には、ソース領域２ａ、チャネル領域２ｂ、ドレイン領域２ｃを有するポリシリコン層２が形成されている。また、絶縁基板１上には、ポリシリコン層２と相互接触しないように、配線層３が形成されている。なお、絶縁基板１上には、後述する画素電極層８が形成されている。また、画素電極層８は、層間絶縁層７の上及び配線層３の上にも形成される。すなわち、画素電極層８は、層間絶縁層７上から、配線層３及び絶縁基板１上にわたって形成されている。
本実施の形態においては、配線層３は、反射特性を有する材料からなる。例えば、配線層３を構成する導電層３ｂをＡｌ、Ａｇなどとすることができる。そして、配線層３は、実施の形態６において説明したように、導電層３ｂ、界面導電層３ｃの２層構造とする。これにより、配線層３のうち接続パッド１０の一部を反射電極として利用することができる。ゲート線１０８及びソース線１０９で囲まれた画素１１７のうち、反射電極である接続パッド１０が形成された領域が反射領域１１７ａである。また、画素１１７のうち、透明電極である画素電極８ａが配置された領域が透過領域１１７ｂである。
ポリシリコン層２及び配線層３の上には、ゲート絶縁層４が形成されている。また、ゲート絶縁層４は、接続パッド１０の一部の上に形成される。接続パッド１０上において、ゲート絶縁層４が形成されていない領域には、画素電極層８が直接形成されている。すなわち、接続パッド１０と画素電極層８とは、直接電気的に接続される。このように、本実施の形態においては、画素電極層８に画像信号を伝送するための配線層３と、画素電極層８との接続面積を比較的広くすることができる。また、画素電極層８と接続パッド１０とを接続するためのコンタクトホールを形成する必要がない。しかしながら、配線層３と画素電極層８との接続のためのコンタクトホールの代わりに、図１３においては図示していないが、配線層３とゲート電極５との接続のために後述する層間絶縁層７にコンタクトホールを形成する必要がある。このため、図１１に示す実施の形態６と製造工程数においては、大差はない。
ゲート絶縁層４上には、ゲート電極５及びキャパシタ電極６を含む、ゲート電極層１１が形成されている。ゲート絶縁層４上において、ゲート電極５はポリシリコン層２のチャネル領域２ｂに対応して形成されており、キャパシタ電極６は、配線層３の接続パッド１０に対応して形成されている。従って、本実施の形態においては、配線層の一部である接続パッド１０が、キャパシタの下部電極として利用することできる。このため、ストレージキャパシタの下部電極用のポリシリコン層の低抵抗化のためのドーピング工程、及び、ソース・ドレイン配線用のコンタクトホール形成工程の２つの工程を省略することができる。
ゲート電極層１１の上には、層間絶縁層７が形成されている。また、層間絶縁層７の所定の位置には、コンタクトホール９が設けられている。ここで、コンタクトホール９ａは画素電極層８からなる画素電極８ａと接続パッド１０とを接続するために設けられており、コンタクトホール９ｂは画素電極８ａとポリシリコン層２のドレイン領域２ｃとを接続するために設けられている。また、コンタクトホール９ｃは画素電極層８からなる接続電極８ｂとポリシリコン層２のソース領域２ａとを接続するために設けられており、コンタクトホール９ｄは接続電極８ｂと配線層３の一部であるソース配線１０９とを接続するために設けられている。
そして、層間絶縁層７上には、画素電極層８が形成されている。このため、上述したように、画素電極層８は、層間絶縁層７の上から接続パッド１０上及び絶縁基板１上にわたって形成されている。画素電極層８としては、ＩＴＯ等からなる透明導電材料を用いる。画素電極層８は、画素電極８ａと接続電極８ｂとからなる。画素電極８ａは、層間絶縁層７及びゲート絶縁層４を貫くコンタクトホール９ａ、９ｂを介して、接続パッド１０、ドレイン領域２ｃにそれぞれ接続されている。また、接続電極８ｂは、層間絶縁層７及びゲート絶縁層４を貫くコンタクトホール９ｃ、９ｄを介して、ソース領域２ａ、ソース配線１０９にそれぞれ接続されている。
また、実施の形態６において説明したとおり、画素電極層８とポリシリコン層２との接続性を改善するために、ポリシリコン層２の画素電極層８との界面にはシリサイド層２ｄが形成されている。なお、反射電極として機能する接続パッド１０上の画素電極層８をできるだけ除去することが好ましい。これにより、反射電極である接続パッド１０の反射率を増大させることができ、反射モードにおける輝度を向上させることが可能となる。また、反射電極である接続パッド１０上の界面導電層３ｃを除去することにより、反射率をさらに増大させることができる。
実施の形態８．
本発明の実施の形態８に係る表示装置について、図１４を参照して説明する。図１４は、本実施の形態に係る液晶表示装置１００に用いられるＴＦＴアレイ基板１０３の構成を示す断面図である。本実施の形態において、実施の形態６と異なる点は、画素電極層８の下層に界面導電層８ｃが形成されている点である。図１４において図４と同一の構成要素には同一の符号を付し、説明を省略する。また、本実施の形態においてＴＦＴアレイ基板１０３以外の他の構成要素については、図１及び図２に示すものと同一の物を用いることができる。従って、ここでは、図１４に示すＴＦＴアレイ基板１０３の構成について説明する。
図１４に示すように、ＴＦＴアレイ基板１０３は、絶縁基板１、ポリシリコン層２、配線層３、ゲート絶縁層４、ゲート電極５、キャパシタ電極６、層間絶縁層７、画素電極層８、コンタクトホール９、接続パッド１０を有している。ここで、配線層３は、ソース線（信号線）１０９及び接続パッド１０を含む。また、ゲート電極層１１は、ゲート線（走査線）１０８、ゲート電極５及びキャパシタ電極６を含む。また、画素電極層８は、画素電極を含み、配線として機能する場合もある。
絶縁基板１上には、ソース領域２ａ、チャネル領域２ｂ、ドレイン領域２ｃを有するポリシリコン層２が形成されている。また、絶縁基板１上には、ポリシリコン層２と独立して形成された配線層３が形成されている。図１４に示すように、本実施の形態においては、導電層３ｂ、界面導電層３ｃの２層構造としている。ポリシリコン層２及び配線層３上には、ゲート絶縁層４が形成されている。また、ゲート絶縁層４上には、ポリシリコン層２のチャネル領域２ｂに対応して、ゲート電極５が形成されている。さらに、ゲート絶縁層４上には、配線層３の一部である接続パッド１０に対応して、キャパシタ電極６が形成されている。ゲート電極５及びキャパシタ電極６は、同層のゲート電極層１１で形成されている。また、画素電極層８がゲート電極層１１及び配線層３と十分な電気的接続を持つために、ゲート電極５上に界面導電層５ａ、キャパシタ電極６上に界面導電層６ａが形成されている。なお、本実施の形態においては、配線層３の上に界面導電層３ａは形成しない。
また、キャパシタ電極６をゲート絶縁層４を介して配線層３の一部である接続パッド１０の上に形成することにより、この一部の接続パッド１０をキャパシタの下部電極とすることができる。すなわち、キャパシタ電極６を上部電極とし、ゲート絶縁層４をキャパシタ絶縁膜とし、接続パッド１０を下部電極とするキャパシタを形成することができる。これにより、キャパシタの下部電極のためのドーピング工程を省略することができる。なお、キャパシタ絶縁膜として、ゲート絶縁層４以外の材料を用いたり、キャパシタ絶縁膜の膜厚を変えることによって、キャパシタ容量を変更することは可能である。
図１４に示すように、ゲート電極層１１上には、層間絶縁層７が形成されている。上述のとおり、層間絶縁層７としては、少なくともシリコン窒化膜を含むものを用いることによって、水素脱離によるポリシリコン層２及びポリシリコン層２とゲート絶縁層４の界面におけるシリコン原子のダングリングボンドの増加を抑えることができる。また、層間絶縁層７の所定の位置には、コンタクトホール９が設けられている。
層間絶縁層７上には、画素電極層８が設けられている。画素電極層８は、画素電極８ａと接続電極８ｂとからなる。画素電極８ａは、層間絶縁層７及びゲート絶縁層４を貫くコンタクトホール９ａ、９ｂを介して、接続パッド１０、ドレイン領域２ｃにそれぞれ接続されている。また、接続電極８ｂは、層間絶縁層７及びゲート絶縁層４を貫くコンタクトホール９ｃ、９ｄを介して、ソース領域２ａ、ソース配線１０９にそれぞれ接続されている。
また、画素電極層８の層間絶縁層７との界面には、界面導電層８ｃが形成されている。さらに、界面導電層８ｃは、コンタクトホール９の内面まで形成されている。すなわち、画素電極層８のポリシリコン層２との界面及び配線層３との界面にも、界面導電層８ｃが形成されている。これにより、画素電極層８とポリシリコン層２、配線層３及びゲート電極層１１との電気的接続を容易に改善することができる。これにより、上述した実施例６よりも少ない製造工程で、容易に電気的接続を改善することができる。なお、本実施の形態の場合、画素電極層８が透明導電材料により形成されている場合には、その透明性を劣化させてしまうおそれがある。このため、トップエミッション型の有機ＥＬ等の発光表示装置や反射型の液晶表示装置などにおいて、好適に用いることができる。
以上説明したように、ソース線１０９を含む配線層３をゲート絶縁層４の下部に位置させ、ソース領域２ａ・ドレイン領域２ｃを形成するポリシリコン層２と同層若しくは上部で重ねることにより、配線層３をストレージキャパシタの下部電極として利用することができる。また、配線層３をソース領域２ａ・ドレイン領域２ｃとそれぞれ直接接続することができるため、ソース・ドレイン配線用のコンタクトホール形成工程を省略することが可能となる。また、ストレージキャパシタの下部電極として配線層３を用いることができるため、従来のように、ストレージキャパシタの下部電極用ポリシリコン層の低抵抗化のためのドーピング工程が必要ない。
このように、本発明により、従来ＬＴＰＳ ＴＦＴ ＬＣＤに必要であった８工程のパターンニング工程を、６工程に削減することができる。また、上述した相補型ＭＯＳ（ＣＭＯＳ）構造ではなく、ａ−Ｓｉ ＴＦＴ ＬＣＤと同様の単一チャネル構造の場合には、本発明によればａ−Ｓｉ ＴＦＴ ＬＣＤと同数のパターニング工程数でＬＴＰＳ ＴＦＴを形成することができる。従って、ＬＴＰＳ ＴＦＴのパターニング工程を削減した生産性を向上させることができる。
さらに、半透過型ＴＦＴ ＬＣＤにおいて、配線層を反射電極として用いることにより、反射電極を形成するための工程を省略することができる。従って、透過型ＬＣＤと同数のパターニング工程数で、反射型ＬＣＤを製造することが可能となる。
なお、上述の実施の形態においては、ＳＡ（Self Aligned）ＴＦＴの場合について説明したが、これに限定されるものではない。例えば、ＬＤＤ（Lightly Doped Drain）ＴＦＴ及びＧＯＬＤ（Gate-Overlapped LDD）ＴＦＴの場合も同様の効果を奏する。 また、本発明は、上述したレーザアニーリングにより形成するポリシリコンからなる従来のＬＴＰＳ ＴＦＴだけでなく、他の様々な方法で形成される結晶性シリコン、例えば、マイクロクリスタルシリコンＴＦＴ用いたアクティブマトリクス表示装置においても同様の効果を奏する。さらに、本発明による構造は、ＬＣＤだけでなく、アクティブマトリクス勇気ＥＬ表示装置等の他のアクティブマトリクス表示装置にも適用可能である。
実施の形態１に係る液晶表示装置の構成を示す平面図である。 実施の形態１に係る液晶表示装置の構成を示す断面図である。 実施の形態１に係るＴＦＴアレイ基板の構成を示す平面図である。 図３のａ−ａ断面図である。 実施の形態１に係る液晶表示装置の製造方法を説明するための製造工程図である。 実施の形態２に係るＴＦＴアレイ基板の構成を示す断面図である。 実施の形態３に係るＴＦＴアレイ基板の構成を示す断面図である。 実施の形態４に係るＴＦＴアレイ基板の構成を示す断面図である。 実施の形態５に係るＴＦＴアレイ基板の構成を示す断面図である。 実施の形態６に係るＴＦＴアレイ基板の構成を示す平面図である。 図１０のｂ−ｂ断面図である。 実施の形態６に係る液晶表示装置の製造方法を説明するための製造工程図である。 実施の形態７に係るＴＦＴアレイ基板の構成を示す断面図である。 実施の形態８に係るＴＦＴアレイ基板の構成を示す断面図である。
符号の説明
１ 絶縁基板、２ ポリシリコン層、２ａ ソース領域、２ｂ チャネル領域
２ｃ ドレイン領域、２ｄ シリサイド層、３ 配線層、
３ａ 下敷シリコン層、３ｂ 導電層、３ｃ 界面導電層、
４ ゲート絶縁層、５ ゲート電極、５ａ 界面導電層、
６ キャパシタ電極、６ａ 界面導電層、７ 層間絶縁層、８ 画素電極層、
８ａ 画素電極、８ｂ 接続電極、８ｃ 界面導電層、
９ コンタクトホール、１０ 接続パッド、１１ ゲート電極層、
１００ 液晶表示装置、１０１ 液晶表示パネル、１０２ バックライト、
１０３ ＴＦＴアレイ基板、１０４ 対向基板、１０５ シール材、
１０６ 液晶、１０７ スペーサ、１０８ ゲート線、１０９ ソース線、
１１０ 配向膜、１１１ 対向電極、１１２ 偏光板、
１１３ ゲートドライバＩＣ、１１４ ソースドライバＩＣ、
１１５ 表示領域、１１６ 周辺領域、１１７ 画素、１１８ ＴＦＴ、
１１９、１２０ 外部配線、

Claims (10)

  1. 複数の信号線と、前記複数の信号線に交差する複数の走査線と、前記信号線と前記走査線とで囲まれた領域に形成された薄膜トランジスタを有する表示装置であって、
    基板上に形成され、ソース領域、ドレイン領域及びチャネル領域を有する結晶性シリコン層と、
    前記信号線を含み、前記ソース領域及び前記ドレイン領域の上の少なくとも一部を被覆して形成された配線層と、
    前記結晶性シリコン層及び前記配線層上に形成されたゲート絶縁層と、
    前記ゲート絶縁層上に形成され、前記走査線と、前記チャネル領域に対応して形成されたゲート電極と、前記配線層の一部に対応して前記走査線及び前記ゲート電極と分離して形成され、前記配線層との間にキャパシタを形成するキャパシタ電極とを含むゲート電極層と、
    前記ゲート電極層及び前記ゲート絶縁層上に形成された層間絶縁層と、
    前記層間絶縁層上に形成され、前記ゲート絶縁層及び前記層間絶縁層に設けられたコンタクトホールを介して前記配線層に接続された画素電極を含む画素電極層と、
    を備える表示装置。
  2. 前記配線層は、少なくとも第１層と前記第１層の上に形成される第２層から構成され、
    前記ソース領域及び前記ドレイン領域に接する前記第１層は導電性不純物を含むシリコン膜であり、
    前記第２層は、金属膜を含む請求項１に記載の表示装置。
  3. 前記ソース領域又は／及び前記ドレイン領域上に形成された前記配線層は、前記ゲート電極の下まで延在して形成されている請求項１又は２に記載の表示装置。
  4. 複数の信号線と、前記複数の信号線に交差する複数の走査線と、前記信号線と前記走査線とで囲まれた領域に形成された薄膜トランジスタを有する表示装置であって、
    基板上に形成され、ソース領域、ドレイン領域及びチャネル領域を有する結晶性シリコン層と、
    前記結晶性シリコン層から離間して形成された前記信号線を含む前記配線層と、
    前記結晶性シリコン層及び配線層上に形成されたゲート絶縁層と、
    前記ゲート絶縁層上に形成され、前記走査線と、前記チャネル領域に対応して形成されたゲート電極と、前記配線層の一部に対応して形成されたキャパシタ電極とを含むゲート電極層と、
    前記ゲート電極層上に形成された層間絶縁層と、
    前記層間絶縁層上に形成され、前記ゲート絶縁層及び前記層間絶縁層に設けられたコンタクトホールを介して前記ドレイン領域もしくは前記ソース領域に接続された画素電極を含む画素電極層と、
    を備える表示装置。
  5. 前記結晶性シリコン層は、前記画素電極層との界面にＣｏ、Ｎｉ、Ｍｏ、Ｗ、Ｃｒの少なくとも１つを含むシリサイド層を有する請求項４に記載の表示装置。
  6. 前記配線層と前記画素電極層の界面は、Ｔｉ、Ｃｒ、Ｚｒ、Ｔａ、Ｗ、Ｍｏ、ＴｉＮ、ＺｒＮ、ＴａＮ、ＷＮ、ＶＮの少なくとも１つを含む請求項１〜５のいずれか１項に記載の表示装置。
  7. 前記配線層は、反射膜である請求項１〜６いずれか１項に記載の表示装置。
  8. 複数の信号線と、前記複数の信号線に交差して形成された複数の走査線と、前記信号線と前記走査線とで囲まれた領域に薄膜トランジスタを有する表示装置の製造方法であって、
    基板上に結晶性シリコン層を形成する工程と、
    前記結晶性シリコン層の上の少なくとも一部を被覆して前記信号線を含む配線層を形成する工程と、
    前記結晶性シリコン層及び前記配線層上にゲート絶縁層を形成する工程と、
    前記ゲート絶縁層上に、ゲート電極、前記走査線、及び前記配線層の一部に対応して前記走査線及び前記ゲート電極と分離して形成され、前記配線層との間にキャパシタを形成するキャパシタ電極を含むゲート電極層を形成する工程と、
    前記ゲート電極層及び前記ゲート絶縁層上に層間絶縁層を形成する工程と、
    前記層間絶縁層上に画素電極層を形成し、前記層間絶縁層及び前記ゲート絶縁層に設けられたコンタクトホールを介して、前記画素電極層と前記配線層とを電気的に接続する工程と、
    を含む表示装置の製造方法。
  9. 複数の信号線と、前記複数の信号線に交差して形成された複数の走査線と、前記信号線と前記走査線とで囲まれた領域に薄膜トランジスタを有する表示装置の製造方法であって、
    基板上に結晶性シリコン層を形成する工程と、
    前記結晶性シリコン層から離間して、前記信号線を含む配線層を形成する工程と、
    前記結晶性シリコン層及び前記配線層上にゲート絶縁層を形成する工程と、
    前記ゲート絶縁層上にゲート電極、前記走査線及びキャパシタ電極を含むゲート電極層を形成する工程と、
    前記ゲート電極層及び前記ゲート絶縁層上に層間絶縁層を形成する工程と、
    前記層間絶縁層上に画素電極層を形成し、前記層間絶縁層及び前記ゲート絶縁層に設けられたコンタクトホールを介して、前記画素電極と前記配線層及び前記結晶性シリコン層とを電気的に接続する工程と、
    を含む表示装置の製造方法。
  10. 前記コンタクトホール開孔後、金属膜を堆積する工程と、
    熱処理により前記結晶性シリコン層表面に前記金属膜との金属シリサイド層を形成する工程と、
    前記金属シリサイド層を残し、前記金属膜を除去する工程と、
    前記金属シリサイド層を介し、前記画素電極と前記結晶性シリコン層とを電気的に接続する工程と、
    を含む請求項９に記載の表示装置の製造方法。
JP2006213024A 2006-08-04 2006-08-04 表示装置及びその製造方法 Expired - Fee Related JP5128091B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2006213024A JP5128091B2 (ja) 2006-08-04 2006-08-04 表示装置及びその製造方法
TW096124636A TW200820445A (en) 2006-08-04 2007-07-06 Display device and method of manufacturing the display device
US11/830,474 US7683977B2 (en) 2006-08-04 2007-07-30 Display device and method of manufacturing the display device
KR1020070077323A KR20080012768A (ko) 2006-08-04 2007-08-01 표시장치 및 그 제조 방법
CN2007101419258A CN101118913B (zh) 2006-08-04 2007-08-03 显示装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006213024A JP5128091B2 (ja) 2006-08-04 2006-08-04 表示装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2008041865A JP2008041865A (ja) 2008-02-21
JP5128091B2 true JP5128091B2 (ja) 2013-01-23

Family

ID=39028276

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006213024A Expired - Fee Related JP5128091B2 (ja) 2006-08-04 2006-08-04 表示装置及びその製造方法

Country Status (5)

Country Link
US (1) US7683977B2 (ja)
JP (1) JP5128091B2 (ja)
KR (1) KR20080012768A (ja)
CN (1) CN101118913B (ja)
TW (1) TW200820445A (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI332266B (en) * 2007-08-31 2010-10-21 Au Optronics Corp Method for manufacturing a pixel structure of a liquid crystal display
US20090066615A1 (en) * 2007-09-11 2009-03-12 Canon Kabushiki Kaisha Display apparatus and driving method thereof
CN101582445B (zh) 2008-05-14 2012-05-16 清华大学 薄膜晶体管
CN101582450B (zh) 2008-05-16 2012-03-28 清华大学 薄膜晶体管
CN101587839B (zh) 2008-05-23 2011-12-21 清华大学 薄膜晶体管的制备方法
CN101978504A (zh) * 2008-06-12 2011-02-16 夏普株式会社 Tft、移位寄存器、扫描信号线驱动电路以及显示装置
US8946719B2 (en) * 2008-06-12 2015-02-03 Sharp Kabushiki Kaisha TFT, shift register, scan signal line driving circuit, display device, and TFT trimming method
US7955890B2 (en) * 2008-06-24 2011-06-07 Applied Materials, Inc. Methods for forming an amorphous silicon film in display devices
TWI423446B (zh) * 2008-06-27 2014-01-11 Hon Hai Prec Ind Co Ltd 薄膜電晶體面板
WO2010052963A1 (ja) * 2008-11-05 2010-05-14 シャープ株式会社 アクティブマトリクス基板、液晶パネル、液晶表示ユニット、液晶表示装置、テレビジョン受像機
KR101257572B1 (ko) 2008-12-15 2013-04-23 도요타 고세이 가부시키가이샤 반도체 발광 소자
JP2010147097A (ja) * 2008-12-16 2010-07-01 Showa Denko Kk 半導体素子および半導体素子の製造方法
JP2010141262A (ja) * 2008-12-15 2010-06-24 Showa Denko Kk 半導体発光素子、電極構造、半導体発光素子の製造方法、電極構造の製造方法
JP2010238802A (ja) * 2009-03-30 2010-10-21 Showa Denko Kk 半導体発光素子、電極構造、半導体発光素子の製造方法、電極構造の製造方法
US20100224878A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101812683B1 (ko) 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
CN101923811B (zh) * 2010-06-01 2013-05-22 苏州佳世达电通有限公司 面板模组及电子装置
KR101822563B1 (ko) * 2010-12-08 2018-03-09 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
TWI417627B (zh) * 2010-12-24 2013-12-01 Au Optronics Corp 畫素結構
US8541781B2 (en) * 2011-03-10 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6009226B2 (ja) * 2011-06-10 2016-10-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN102629590B (zh) * 2012-02-23 2014-10-22 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制作方法
CN102945849A (zh) * 2012-11-30 2013-02-27 上海宏力半导体制造有限公司 半导体电容器结构及其制造方法
US10347769B2 (en) * 2013-03-25 2019-07-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multi-layer source/drain electrodes
KR102124025B1 (ko) * 2013-12-23 2020-06-17 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그 제조방법
CN103887154B (zh) * 2014-04-04 2016-08-17 哈尔滨工业大学 一种基于钝化层离子注入方式的双极型器件的抗电离辐照加固方法
CN104538429B (zh) * 2014-12-26 2019-07-02 深圳市华星光电技术有限公司 Amoled背板的制作方法及其结构
CN105374334B (zh) * 2015-12-11 2018-06-01 武汉华星光电技术有限公司 液晶显示面板结构
CN106019741A (zh) * 2016-06-07 2016-10-12 深圳市华星光电技术有限公司 像素结构、液晶显示面板及其驱动方法
US11409172B2 (en) * 2019-07-17 2022-08-09 Samsung Display Co., Ltd. Display device
CN112992937B (zh) * 2021-02-22 2022-07-15 京东方科技集团股份有限公司 显示基板、显示装置、显示基板以及显示装置制备方法
CN113299747A (zh) * 2021-05-21 2021-08-24 合肥京东方卓印科技有限公司 显示面板及其制作方法和显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6410222A (en) * 1987-07-03 1989-01-13 Asahi Glass Co Ltd Substrate for thin film passive element
JP3024620B2 (ja) 1990-04-11 2000-03-21 セイコーエプソン株式会社 液晶パネルの製造方法
JP3615556B2 (ja) 1992-11-04 2005-02-02 セイコーエプソン株式会社 アクティブマトリックス基板とその製造方法
JP3671943B2 (ja) 1992-11-04 2005-07-13 セイコーエプソン株式会社 アクティブマトリックス基板
JP3641342B2 (ja) 1997-03-07 2005-04-20 Ｔｄｋ株式会社 半導体装置及び有機ｅｌディスプレイ装置
KR100317622B1 (ko) 1999-03-24 2001-12-22 구본준, 론 위라하디락사 박막트랜지스터 및 그의 제조방법
JP4034479B2 (ja) 1999-07-07 2008-01-16 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタ基板および液晶表示装置
KR100766493B1 (ko) 2001-02-12 2007-10-15 삼성전자주식회사 박막트랜지스터 액정표시장치
KR100496420B1 (ko) * 2001-03-02 2005-06-17 삼성에스디아이 주식회사 2층구조의 소오스/드레인 전극을 갖는 박막 트랜지스터 및그의 제조방법과 이를 이용한 액티브 매트릭스형 표시소자및 그의 제조방법
JP4019697B2 (ja) * 2001-11-15 2007-12-12 株式会社日立製作所 液晶表示装置
JP2005285977A (ja) * 2004-03-29 2005-10-13 Seiko Epson Corp 半導体装置、電気光学装置および電子機器
JP5030406B2 (ja) * 2004-08-30 2012-09-19 株式会社半導体エネルギー研究所 表示装置の作製方法
US7247529B2 (en) * 2004-08-30 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device

Also Published As

Publication number Publication date
CN101118913A (zh) 2008-02-06
JP2008041865A (ja) 2008-02-21
US7683977B2 (en) 2010-03-23
US20080029767A1 (en) 2008-02-07
TW200820445A (en) 2008-05-01
KR20080012768A (ko) 2008-02-12
CN101118913B (zh) 2011-01-19

Similar Documents

Publication Publication Date Title
JP5128091B2 (ja) 表示装置及びその製造方法
KR100898773B1 (ko) 액티브 매트릭스 표시장치
US7759178B2 (en) Thin film transistor substrate and fabrication thereof
US20080083927A1 (en) Display device and method of manufacturing the same
USRE43557E1 (en) Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
JP4485078B2 (ja) 半導体装置の作製方法
EP2216816A2 (en) Display device
JP2010003910A (ja) 表示素子
US7344926B2 (en) Liquid crystal display device and method of manufacturing the same
US20060119778A1 (en) Active matrix display device and method for manufacturing the same
US7911568B2 (en) Multi-layered thin films, thin film transistor array panel including the same, and method of manufacturing the panel
TW200405102A (en) Opto-electronic apparatus and manufacturing method of semiconductor apparatus
KR101059024B1 (ko) 표시 장치
WO2010050161A1 (ja) 半導体装置およびその製造方法ならびに表示装置
US20080197357A1 (en) Display panel and manufacturing method
JP5458371B2 (ja) 薄膜トランジスタ、その製造方法、液晶表示パネル及び電子機器
KR20050011677A (ko) 박막 반도체 소자 및 박막 반도체 소자의 제조방법
US20060065894A1 (en) Thin film transistor array panel and manufacturing method thereof
JP5032077B2 (ja) 表示装置及びその製造方法
US7834397B2 (en) Thin film transistor, method of fabricating the same, and a display device including the thin film transistor
KR101201313B1 (ko) 액정표시소자 및 그 제조방법
KR20080047152A (ko) 표시장치용 소자기판 및 이의 제조방법
JP2001060693A (ja) アクティブマトリクス型表示装置
KR20060018136A (ko) 박막 트랜지스터 기판 및 그 제조방법
JP2009224396A (ja) 薄膜トランジスタ基板、およびその製造方法、並びに表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090706

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120529

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120531

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120719

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121030

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121031

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151109

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees