KR100496420B1 - 2층구조의 소오스/드레인 전극을 갖는 박막 트랜지스터 및그의 제조방법과 이를 이용한 액티브 매트릭스형 표시소자및 그의 제조방법 - Google Patents

2층구조의 소오스/드레인 전극을 갖는 박막 트랜지스터 및그의 제조방법과 이를 이용한 액티브 매트릭스형 표시소자및 그의 제조방법 Download PDF

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Abstract

본 발명은 소오스/드레인 전극을 2층구조로 형성하여 투과도를 향상시키고 저항을 감소시킬 수 있는 박막 트랜지스터 및 그의 제조방법에 관한 것이다. 또한, 본 발명은 2층구조의 소오스/드레인 전극을 갖는 박막 트랜지스터를 이용한 액티브 매트릭스형 표시소자 및 그의 제조방법에 관한 것이다.
본 발명의 박막 트랜지스터는 반도체층, 게이트, 소오스/드레인 영역 및 소오스/드레인 전극을 구비한 박막 트랜지스터에 있어서, 상기 소오스/드레인 전극이 적층구조로 이루어지는 박막 트랜지스터를 제공하는 것을 특징으로 한다. 상기 소오스/드레인 전극은 금속막과 투명도전막의 2층구조로 이루어진다. 금속막은 상기 투명도전막보다 비저항이 낮은 금속으로서 Al, Al 합금, Mo, Mo 합금, Cr, 또는 Ti 중 하나가 사용되고, 상기 투명도전막으로 ITO, TO, 또는 IO 중 하나가 사용된다.

Description

2층구조의 소오스/드레인 전극을 갖는 박막 트랜지스터 및 그의 제조방법과 이를 이용한 액티브 매트릭스형 표시소자 및 그의 제조방법{TFT with souece/drain electrode of double layer and Method for Fabricating the Same and Active Matrix display device and Method for fabricating the Same using the TFT}
본 발명은 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 소오스/드레인 전극을 2층구조로 형성하여 투과도를 향상시키고 저항을 감소시킬 수 있는 박막 트랜지스터 및 그의 제조방법에 관한 것이다. 또한, 본 발명은 2층구조의 소오스/드레인 전극을 갖는 박막 트랜지스터를 이용한 액티브 매트릭스형 표시소자 및 그의 제조방법에 관한 것이다.
일반적으로 사용되고 있는 표시장치들 중의 하나인 음극선관(CRT:cathode ray tube)은 텔레비젼을 비롯해서 계측기기, 정보 단말기기 등의 모니터에 주로 이용되고 있으나, CRT 자체의 무게와 크기로 인하여 전자 제품의 소형화, 경량화의 요구에 적극 대응할 수 없다.
이러한 CRT를 대체하기 위해 소형, 경량화의 장점을 가지고 있는 평판 표시 장치가 주목받고 있다. 평판 표시장치 중에서도 LCD 패널 내부에 주입된 액정의 전기 광학적 성질을 이용한 액정표시장치(Liquid Crystal Display)가 활발하게 개발되고 있으며, 현대 사회가 정보 사회화 되어감에 따라 액정표시장치의 중요성은 점차 증대되는 추세에 있다.
이러한 액정 표시 장치는 박막트랜지스터(TFT, Thin Film Transistor)가 형성되는 TFT 기판과, 적색, 녹색, 청색의 칼라필터들이 매트릭스 형태로 배열되는 칼라필터 기판 및 TFT 기판과 칼라필터 기판 사이에 주입되어 전기, 광학적 성질에 의해 반응하는 액정으로 구성된다.
도 1a 내지 도 1g는 종래의 액티브 매트릭스형 표시소자, 예를 들면 액티브 매트릭스형 액정표시소자의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다. 도 1a 내지 도 1g는 종래의 액정표시소자에 있어서, 박막 트랜지스터와 화소전극에 대해서만 도시한 것이다.
도 1a는 기판상에 반도체층을 형성하기 위한 공정을 도시한 것으로서, 유리기판 또는 합성수지와 같은 투명한 절연기판(10)상에 산화막으로된 버퍼층(11)을 형성한다. 다음, 상기 버퍼층(11)상에 폴리실리콘막을 형성한 다음 패터닝하여 반도체층(12)을 형성한다.
도 1b는 게이트 및 고농도 소오스/드레인 영역을 형성하기 위한 공정을 도시한 것으로서, 상기 반도체층(12)을 포함한 버퍼층(11)상에 게이트 절연막(13)을 형성한다. 다음, 상기 게이트 절연막(13)상에 게이트 금속물질을 증착한 다음 패터닝하여 상기 반도체층(11) 상부의 게이트 절연막(13)상에 게이트(14)를 형성한다.
이어서, 소정의 도전형을 갖는 고농도 불순물, 예를 들면 n형 또는 p형 고농도 불순물중 하나를 상기 반도체층(11)으로 이온주입하여 게이트(14)의 양측의 반도체층(11)에 고농도 소오스/드레인 영역(15-1), (15-2)을 형성한다.
도 1c는 소오스/드레인 영역(15-1), (15-2)과 후속공정에서 형성될 소오스/드레인 전극을 연결하기 위한 콘택홀을 형성하기 위한 공정을 도시한 것으로서, 상기 게이트(14)를 포함한 게이트 절연막(13)상에 층간 절연막(16)을 형성한다.
다음, 상기 소오스/드레인 영역(15-1), (15-2)이 노출되도록 상기 층간 절연막(16)을 식각하여 콘택홀(17-1), (17-2)을 형성한다.
도 1d는 소오스/드레인 전극을 형성하기 위한 공정을 도시한 것으로서, 상기 콘택홀(17-1), (17-2)을 포함한 상기 층간 절연막(16)상에 소오스/드레인 전극용 금속물질을 형성한 다음 패터닝하여 상기 콘택홀(17-1), (17-2)을 통해 상기 소오스/드레인 영역(15-2), (15-2)과 각각 콘택되는 소오스/드레인 전극(18-1), (18-2)을 형성한다.
도 1e는 상기 소오스/드레인 전극(18-1), (18-2)중 하나와 후속공정에서 형성될 화소전극간을 연결하기 위한 콘택홀을 형성하기 위한 공정을 도시한 것으로서, 상기 소오스/드레인 전극(18-1), (18-2)을 포함한 상기 층간 절연막(16)상에 보호막(passivation layer) (19)을 형성한다.
이어서, 상기 소오스/드레인 전극(18-1), (18-2)중 하나, 예를 들면 드레인 전극(18-2)이 노출되도록 상기 보호막(19)을 식각하여 콘택홀(20)을 형성한다.
도 1f는 화소전극을 형성하기 위한 공정을 도시한 것으로서, 상기 콘택홀(20)을 포함한 보호막(19)상에 투명도전막을 증착한 다음 패터닝하여 상기 콘택홀(20)을 통해 상기 드레인 전극(18-2)과 연결되는 화소전극(21)을 형성한다.
도 1g는 화소전극상에 개구부를 형성하기 위한 공정으로서, 상기 화소전극(21)을 포함한 보호막(19)상에 평탄화막(22)을 형성한 다음 상기 화소전극(21)이 노출되도록 개구부(23)를 형성한다.
박막 트랜지스터에 있어서 상기 소오스/드레인 전극(18-1), (18-2)은 전기적인 신호가 인가되는 전극으로서, 신호지연등을 방지하기 위하여 기본적으로 비저항이 낮은 물질, 예를 들면 금속물질을 사용하는 것이 바람직하다.
또한, 액정표시소자와 같은 투과형 표시소자에서 화소전극으로 가능한 한 비저항이 낮으면서 투과도가 높은 물질, 예를 들면 ITO 와 같은 투명도전막을 사용하는 것이 바람직하다.
그러므로, 금속물질을 이용하여 소오스/드레인 전극과 화소전극을 형성하는 경우에는 비저항이 낮은 이점은 있으나 투과율이 상당히 낮은 문제점이 있고, ITO 막을 이용하여 소오스/드레인 전극과 화소전극을 형성하는 경우에는 투과도는 높으나 금속에 비하여 커다란 비저항을 갖는 문제점이 있으므로, 상기 금속물질 또는 과 ITO 막은 모두 투과형 표시소자의 소오스/드레인 전극과 화소전극에서 요구되는 사항을 모두 만족시킬 수는 없었다.
따라서, 종래의 박막 트랜지스터의 제조방법에서는 소오스/드레인 전극(18-1), (18-2)으로 금속물질을 사용하고 화소전극으로는 ITO막(21)을 사용하기 때문에, 각각 소오스/드레인 전극을 형성하기 위한 마스크와 화소전극을 형성하기 위한 마스크의 2매의 마스크를 사용하여 각각 소오스/드레인 전극과 화소전극을 형성하는 문제점이 있었다. 게다가, 종래의 박막 트랜지스터의 제조방법은 상기 소오스/드레인 전극(18-1), (18-2)을 화소전극(21)과 연결시켜주기 위하여, 별도의 마스크를 사용하여 층간 절연막에 콘택홀을 형성하는 공정이 요구되었다.
이로 인하여 상기 콘택홀을 형성하기 위한 마스크작업이 추가되므로, 생산성 저하 및 불량율의 증가를 초래할 뿐만 아니라 제조비용을 상승시키는 문제점이 있었다.
또한, 종래의 액티브 매트릭스형 표시소자의 박막 트랜지스터에 있어서, 소오스/드레인 영역과 소오스/드레인 전극간의 콘택저항이 커서 소자의 특성이 저하되는 문제점이 있었다.
따라서, 본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 투과도를 향상시키고 저항을 감소시킬 수 있는 박막 트랜지스터 및 그의 제조방법과 이를 이용한 액티브 매트릭스형 표시소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 소오스/드레인 전극을 2층구조로 형성하여 투과도 향상, 저항 감소 및 공정단순화를 도모할 수 있는 박막 트랜지스터 및 그의 제조방법과 이를 이용한 액티브 매트릭스형 표시소자 및 그의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 별도의 마스크공정없이 소오스/드레인 영역과 소오스/드레인 전극을 콘택시켜 줌으로써 공정을 단순화할 수 있는 박막 트랜지스터 및 그의 제조방법과 이를 이용한 액티브 매트릭스형 표시소자 및 그의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 새로운 설비 투자와 추가의 마스크사용없이 오프 셋 구조 또는 LDD 구조를 형성하여 공정을 단순화함과 동시에 소자의 온/오프 특성을 향상시킬 수 있는 박막 트랜지스터 및 그의 제조방법과 이를 이용한 액티브 매트릭스형 표시소자 및 그의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 마스크수를 줄여 공정을 단순화하고 수율향상 및 제조비용을 감소시킬 수 있는 박막 트랜지스터 및 그의 제조방법과 이를 이용한 액티브 매트릭스형 표시소자 및 그의 제조방법을 제공하는 데 있다.
상기한 바와같은 목적을 달성하기 위하여, 본 발명은 반도체층, 게이트, 소오스/드레인 영역 및 소오스/드레인 전극을 구비한 박막 트랜지스터에 있어서, 상기 소오스/드레인 전극이 적층구조로 이루어지는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
상기 소오스/드레인 전극은 금속막과 투명도전막의 2층구조로 이루어진다. 금속막은 상기 투명도전막보다 비저항이 낮은 금속으로서 Al, Al 합금, Mo, Mo 합금, Cr, 또는 Ti 중 하나가 사용되고, 상기 투명도전막으로 ITO, TO, 또는 IO 중 하나가 사용된다. 상기 소오스/드레인 영역은 n형 또는 p형 도전형중 하나이다.
또한, 본 발명은 절연기판상에 형성된 반도체층과; 상기 반도체층를 포함한 상기 기판상에 형성된 게이트 절연막과; 상기 반도체층상부의 게이트 절연막상에 형성된 게이트와; 상기 게이트양측의 반도체층에 형성된 고농도 소오스/드레인 영역과; 기판전면에 형성된, 상기 고농도 소오스/드레인 전극을 노출시키는 콘택홀을 구비한 층간 절연막과; 상기 층간 절연막상에 형성되어 상기 고농도 소오스/드레인 전극과 상기 콘택홀을 통해 콘택되며, 금속막과 투명도전막의 2층구조로 된 소오스/드레인 전극을 구비하는 것을 특징으로 하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
또한, 본 발명은 절연기판상에 형성된 반도체층과; 상기 반도체층의 양측이 노출되도록 상기 반도체층상에 형성된 게이트 절연막과; 상기 게이트 절연막상에 형성된 게이트와; 상기 게이트 절연막상의 상기 게이트 측벽에 형성된 스페이서와; 상기 노출된 반도체층에 형성된 고농도 소오스/드레인 영역과; 상기 기판상에 상기 고농도 소오스/드레인 영역과 직접 콘택되도록 형성된, 금속막과 투명도전막의 2층구조로 된 소오스/드레인 전극을 포함하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
또한, 본 발명은 절연기판상에 형성된 반도체층과; 상기 반도체층을 포함한 기판상에 형성된 게이트 절연막과; 상기 게이트 절연막상에 형성된 게이트와; 상기 게이트를 덮도록 상기 게이트 절연막상에 형성된 양극산화막과; 상기 양극산화막 양측의 반도체 기판에 형성된 고농도 소오스/드레인 영역과; 기판전면에 형성된, 상기 고농도 소오스/드레인 영역을 노출시키는 콘택홀을 구비한 층간 절연막과; 상기 콘택홀을 통해 상기 고농도 소오스/드레인 영역과 콘택되도록 상기 층간 절연막상에 형성된, 금속막과 투명도전막의 2층구조로 된 소오스/드레인 전극을 포함하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
또한, 본 발명은 절연기판상에 반도체층을 형성하는 단계와; 상기 반도체층을 포함한 기판상에 게이트 절연막을 형성하는 단계와; 상기 반도체층상부의 상기 게이트 절연막상에 게이트를 형성하는 단계와; 상기 반도체층으로 고농도 불순물을 이온주입하여 게이트 양측의 반도체층에 고농도 소오스/드레인 영역을 형성하는 단계와; 기판전면에 층간 절연막을 형성하는 단계와; 상기 층간 절연막을 식각하여 상기 고농도 소오스/드레인 영역이 노출시키는 콘택홀을 형성하는 단계와; 상기 콘택홀을 포함한 상기 층간 절연막상에 금속막과 투명도전막을 순차 형성하는 단계와; 상기 금속막과 투명도전막을 식각하여, 상기 콘택홀을 통해 상기 고농도 소오스/드레인 영역과 콘택되는 2층구조의 소오스/드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 절연기판상에 반도체층을 형성하는 단계와; 상기 반도체층을 포함한 기판상에 게이트 절연막을 형성하는 단계와; 상기 반도체층상부의 상기 게이트 절연막상에 게이트를 형성하는 단계와; 상기 게이트를 양극산화하여 게이트를 덮도록 양극산화막을 형성하는 단계와; 상기 반도체층으로 고농도 불순물을 이온주입하여 게이트 양측의 반도체층에 고농도 소오스/드레인 영역을 형성하는 단계와; 기판전면에 층간 절연막을 형성하는 단계와; 상기 층간 절연막을 식각하여 상기 고농도 소오스/드레인 영역이 노출시키는 콘택홀을 형성하는 단계와; 상기 콘택홀을 포함한 상기 층간 절연막상에 금속막과 투명도전막을 순차 형성하는 단계와; 상기 금속막과 투명도전막을 식각하여, 상기 콘택홀을 통해 상기 고농도 소오스/드레인 영역과 콘택되는 2층구조의 소오스/드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 절연기판상에 반도체층을 형성하는 단계와; 상기 반도체층을 포함한 기판상에 게이트 절연막을 형성하는 단계와; 상기 반도체층상부의 상기 게이트 절연막상에 게이트를 형성하는 단계와; 상기 게이트의 측벽에 스페이서를 형성함과 동시에 상기 스페이서 양극의 반도체층을 노출시키는 단계와; 상기 노출된 반도체층으로 고농도 불순물을 이온주입하여 고농도 소오스/드레인 영역을 형성하는 단계와; 기판전면에 금속막과 투명도전막을 순차 형성하는 단계와; 상기 금속막과 투명도전막을 식각하여, 상기 고농도 소오스/드레인 영역과 직접 콘택되는 2층구조의 소오스/드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 절연기판상에 형성된 반도체층과; 상기 반도체층을 포함한 상기 기판상에 형성된 게이트 절연막과; 상기 반도체층상부의 게이트 절연막상에 형성된 게이트와; 상기 게이트양측의 반도체층에 형성된 고농도 소오스/드레인 영역과; 기판전면에 형성된, 상기 고농도 소오스/드레인 전극을 노출시키는 콘택홀을 구비한 층간 절연막과; 상기 층간 절연막상에 형성되어 상기 고농도 소오스/드레인 전극과 상기 콘택홀을 통해 콘택되며, 금속막과 투명도전막의 2층구조로 된 소오스/드레인 전극과; 기판전면에 걸쳐 형성된, 개구부를 구비한 보호막과; 상기 소오스/드레인 전극중 하나를 구성하는 투명도전막으로부터 연장형성되어 상기 개구부를 통해 노출된 화소전극을 구비하는 액티브 매트릭스형 표시소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 절연기판상에 형성된 반도체층과; 상기 반도체층의 양측이 노출되도록 상기 반도체층상에 형성된 게이트 절연막과; 상기 게이트 절연막상에 형성된 게이트와; 상기 게이트 절연막상의 상기 게이트 측벽에 형성된 스페이서와; 상기 노출된 반도체층에 형성된 고농도 소오스/드레인 영역과; 상기 기판상에 상기 고농도 소오스/드레인 영역과 직접 콘택되도록 형성된, 금속막과 투명도전막의 2층구조로 된 소오스/드레인 전극과; 기판전면에 걸쳐 형성된, 개구부를 구비한 보호막과; 상기 소오스/드레인 전극중 하나를 구성하는 투명도전막으로부터 연장형성되어 상기 개구부를 통해 노출된 화소전극을 구비하는 액티브 매트릭스형 표시소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 절연기판상에 형성된 반도체층과; 상기 반도체층을 포함한 기판상에 형성된 게이트 절연막과; 상기 게이트 절연막상에 형성된 게이트와; 상기 게이트를 덮도록 상기 게이트 절연막상에 형성된 양극산화막과; 상기 양극산화막 양측의 반도체 기판에 형성된 고농도 소오스/드레인 영역과; 기판전면에 형성된, 상기 고농도 소오스/드레인 영역을 노출시키는 콘택홀을 구비한 층간 절연막과; 상기 콘택홀을 통해 상기 고농도 소오스/드레인 영역과 콘택되도록 상기 층간 절연막상에 형성된, 금속막과 투명도전막의 2층구조로 된 소오스/드레인 전극과; 기판전면에 걸쳐 형성된, 개구부를 구비한 보호막과; 상기 소오스/드레인 전극중 하나를 구성하는 투명도전막으로부터 연장형성되어 상기 개구부를 통해 노출된 화소전극을 구비하는 액티브 매트릭스형 표시소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 개구부를 구비한 화소전극을 포함하는 액티브 매트릭스형 표시소자의 제조방법에 있어서, 절연기판상에 반도체층을 형성하는 단계와; 상기 반도체층을 포함한 기판상에 게이트 절연막을 형성하는 단계와; 상기 반도체층상부의 상기 게이트 절연막상에 게이트를 형성하는 단계와; 상기 반도체층으로 고농도 불순물을 이온주입하여 게이트 양측의 반도체층에 고농도 소오스/드레인 영역을 형성하는 단계와; 기판전면에 층간 절연막을 형성하는 단계와; 상기 층간 절연막을 식각하여 상기 고농도 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계와; 상기 콘택홀을 포함한 상기 층간 절연막상에 금속막과 투명도전막을 순차 형성하는 단계와; 상기 금속막과 투명도전막을 식각하여, 상기 콘택홀을 통해 상기 고농도 소오스/드레인 영역과 콘택되는 2층구조의 소오스/드레인 전극을 형성하는 단계와; 기판전면에 보호막을 형성하는 단계와; 화소영역의 상기 보호막과 금속막을 식각하여 상기 개구부를 통해 투명도전막을 노출시켜 화소전극을 형성하는 단계를 포함하는 액티브 매트릭스형 표시소자의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 개구부를 구비한 화소전극을 포함하는 액티브 매트릭스형 표시소자의 제조방법에 있어서, 절연기판상에 반도체층을 형성하는 단계와; 상기 반도체층을 포함한 기판상에 게이트 절연막을 형성하는 단계와; 상기 반도체층상부의 상기 게이트 절연막상에 게이트를 형성하는 단계와; 상기 게이트를 양극산화하여 게이트를 덮도록 양극산화막을 형성하는 단계와; 상기 반도체층으로 고농도 불순물을 이온주입하여 게이트 양측의 반도체층에 고농도 소오스/드레인 영역을 형성하는 단계와; 기판전면에 층간 절연막을 형성하는 단계와; 상기 층간 절연막을 식각하여 상기 고농도 소오스/드레인 영역이 노출시키는 콘택홀을 형성하는 단계와; 상기 콘택홀을 포함한 상기 층간 절연막상에 금속막과 투명도전막을 순차 형성하는 단계와; 상기 금속막과 투명도전막을 식각하여, 상기 콘택홀을 통해 상기 고농도 소오스/드레인 영역과 콘택되는 2층구조의 소오스/드레인 전극을 형성하는 단계와; 기판전면에 보호막을 형성하는 단계와; 화소영역의 상기 보호막과 금속막을 식각하여 개구부를 통해 상기 투명도전막을 노출시켜 화소전극을 형성하는 단계를 포함하는 액티브 매트릭스형 표시소자의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 개구부를 구비한 화소전극을 포함하는 액티브 매트릭스형 표시소자에 있어서, 절연기판상에 반도체층을 형성하는 단계와; 상기 반도체층을 포함한 기판상에 게이트 절연막을 형성하는 단계와; 상기 반도체층상부의 상기 게이트 절연막상에 게이트를 형성하는 단계와; 상기 게이트의 측벽에 스페이서를 형성함과 동시에 상기 스페이서 양측의 반도체층을 노출시키는 단계와; 상기 노출된 반도체층으로 고농도 불순물을 이온주입하여 고농도 소오스/드레인 영역을 형성하는 단계와; 기판전면에 금속막과 투명도전막을 순차 형성하는 단계와; 상기 금속막과 투명도전막을 식각하여, 상기 고농도 소오스/드레인 영역과 직접 콘택되는 2층구조의 소오스/드레인 전극을 형성하는 단계와; 기판전면에 보호막을 형성하는 단계와; 화소영역의 상기 보호막과 금속막을 식각하여 개구부를 통해 투명도전막을 노출시켜 화소전극을 형성하는 단계를 포함하는 액티브 매트릭스형 표시소자의 제조방법을 제공하는 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 2층구조의 소오스/드레인 전극을 갖는 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 2a는 기판상에 반도체층을 형성하기 위한 공정을 도시한 것으로서, 유리기판 또는 합성수지와 같은 투명한 절연기판(30)상에 산화막으로된 버퍼층(31)을 형성하고, 상기 버퍼층(31)상에 폴리실리콘막을 형성한 다음 패터닝하여 반도체층(32)을 형성한다.
도 2b는 게이트 및 고농도 소오스/드레인 영역을 형성하기 위한 공정을 도시한 것으로서, 상기 반도체층(32)을 포함한 버퍼층(31)상에 게이트 절연막(33)을 형성한다. 다음, 상기 게이트 절연막(33)상에 게이트 금속물질을 증착한 다음 패터닝하여 상기 반도체층(31) 상부의 게이트 절연막(33)상에 게이트(34)를 형성한다.
이어서, 소정의 도전형을 갖는 고농도 불순물, 예를 들면 n형 또는 p형 고농도 불순물중 하나를 상기 반도체층(31)으로 이온주입하여 게이트(34)의 양측의 반도체층(31)에 고농도 소오스/드레인 영역(35-1), (35-2)을 형성한다.
도 2c는 소오스/드레인 영역(35-1), (35-2)과 후속공정에서 형성될 소오스/드레인 전극을 연결하기 위한 콘택홀을 형성하기 위한 공정을 도시한 것으로서, 상기 게이트(34)를 포함한 게이트 절연막(33)상에 층간 절연막(36)을 형성한다.
다음, 상기 소오스/드레인 영역(35-1), (35-2)이 노출되도록 상기 층간 절연막(36)을 식각하여 콘택홀(37-1), (37-2)을 형성한다.
도 2d는 소오스/드레인 전극을 형성하기 위한 공정을 도시한 것으로서, 상기 콘택홀(37-1), (37-2)을 포함한 상기 층간 절연막(36)상에 소오스/드레인 전극용 금속물질(38)과 투명도전막(39)을 순차 증착한다. 이어서, 도면상에는 도시되지 않않았으나 소오스/드레인 전극용 마스크를 사용하여 상기 금속물질(38)과 투명도전막(39)을 패터닝하여 2층구조의 소오스/드레인 전극(40-1), (40-2)을 형성한다.
상기 소오스/드레인 전극(40-1), (40-2)은 상기 콘택홀(37-1), (37-2)을 통해 상기 소오스/드레인 영역(35-1), (35-2)과 각각 전기적으로 연결되어진다. 이로써, 본 발명의 2층구조를 갖는 박막 트랜지스터가 제조된다.
상기 소오스/드레인 전극용 금속막(38)은 상기 투명도전막보다 비저항이 낮은 금속물질로서, Al, Al 합금, Mo, Mo 합금, Cr, 또는 Ti 중 하나가 사용되고, 상기 투명도전막(39)은 ITO(Indium Tin Oxide), TO(Tin Oxide), IO(Indium Oxide)중 하나를 사용한다.
도 3은 본 발명의 제2실시예에 따른 2층구조의 소오스/드레인 전극을 갖는 박막 트랜지스터의 단면구조를 도시한 것이다.
도 3에 도시된 본 발명의 제2실시예는 양극산화를 이용한 오프셋구조 또는 LDD 구조를 갖는 박막 트랜지스터로서, 소오스/드레인 전극이 금속물질과 투명도전막의 2층구조로 이루어진다.
본 발명의 제2실시예에 따른 2층구조의 소오스/드레인 전극을 갖는 박막 트랜지스터의 제조방법을 살펴보면, 절연기판(50)의 버퍼층(51)상에 반도체층(52)을 형성하고, 그위에 게이트 절연막(53)을 형성한다.
상기 반도체층(52) 상부의 게이트 절연막(53)상에 양극산화가 가능한 금속물질로 된 게이트(54)을 형성하고, 상기 반도체층(52)으로 n형 또는 p형 도전형의 저농도 불순물을 이온주입하여 저농도 소오스/드레인 영역(55-1), (55-2)을 형성한다.
이어서, 통상적인 양극산화공정을 수행하여 상기 게이트(54)를 양극산화시켜 상기 게이트(4)를 덮도록 양극산화막(56)을 형성하고, 상기 반도체층(52)으로 상기 저농도 소오스/드레인 영역(55-1), (55-2)과 동일한 도전형을 갖는 고농도 불순물을 이온주입하여 고농도 소오스/드레인 영역(57-1), (57-2)을 형성한다.
기판전면에 층간 절연막(58)을 형성한 다음, 상기 고농도 소오스/드레인 영역(57-1), (57-2)이 노출되도록 상기 층간 절연막(58)을 식각하여 콘택홀(59-1), (59-2)을 형성한다.
이어서, 상기 층간 절연막(58)상에 금속물질(60)과 투명도전막(61)을 순차 증착한 다음 패터닝하여 상기 콘택홀(59-1), (59-2)을 통해 상기 소오스/드레인 영역(57-1), (57-2)과 콘택되는 2층구조의 소오스/드레인 전극(62-1), (62-2)을 형성한다. 이로써, 2층구조의 소오스/드레인 전극을 갖는 LDD의 박막 트랜지스터가 제조된다.
상기 소오스/드레인 전극용 금속막(60)은 상기 투명도전막보다 비저항이 낮은 금속물질로서, Al, Al 합금, Mo, Mo 합금, Cr, 또는 Ti 중 하나가 사용되고, 상기 투명도전막(61)은 ITO, TO, IO 중 하나를 사용한다.
도 3에서, 상기 게이트(54)를 형성한 후 저농도 소오스/드레인 영역(55-1), (55-2)을 형성하기 위한 이온주입공정을 생략하고 양극산화막(56)을 형성하면, 반도체층(52)중 불순물이 이온주입되지 않은 부분(35-1), (35-2)은 오프셋영역으로 작용하게 되어, 오프셋구조를 갖는 박막 트랜지스터가 얻어진다.
상기한 바와같은 제2실시예에 따르면, 양극산화막을 이용하여 셀프얼라인 방식으로 오프셋구조 또는 LDD 구조를 형성하여 줌으로써 공정을 단순화하고, 오프전류를 감소시켜 온/오프 전류비를 향상시켜 줄수 있다.
도 4a 내지 도 4f는 본 발명의 제3실시예에 따른 2층구조의 소오스/드레인 전극을 갖는 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
본 발명의 제3실시예에 따른 박막 트랜지스터는 스페이서를 이용한 오프셋구조 또는 LDD 구조를 갖는 박막 트랜지스터를 제조하는 방법에 관한 것이다.
도 4a를 참조하면, 절연기판(70)상에 버퍼층(71)을 형성하고, 상기 버퍼층(41)상에 반도체층(72)을 형성한다.
도 4b를 참조하면, 상기 반도체층(72)을 포함한 버퍼층(71)상에 산화막 또는 질화막과 같은 게이트 절연막(73)을 형성한다. 상기 게이트 절연막(73)상에 게이트 금속물질을 증착하고, 그위에 게이트 캡핑물질, 예를 들면 산화막 또는 질화막을 순차 증착한다. 도면상에는 도시되지 않았으나 게이트 형성용 마스크를 이용하여, 상기 반도체층(72)상부의 게이트 절연막(73)상에 게이트(74) 및 게이트 캡핑층(75)을 형성한다.
이어서, 상기 게이트(74)를 마스크로 하여 상기 반도체층(72)으로 n형 또는 p형의 저농도 불순물을 이온주입하여 저농도 소오스/드레인 영역(76-1), (76-2)을 형성한다.
도 4c를 참조하면, 상기 게이트(74)를 포함한 상기 게이트 절연막(73)상에 스페이서용 절연막, 예를 들면 질화막 또는 산화막을 증착한 다음 에치백하여 게이트(74)의 측벽에 스페이서(77)를 형성한다.
상기 스페이서용 절연막을 식각하여 게이트(74)의 측벽에 스페이서(77)를 형성할 때, 그 하부의 게이트 절연막(73)도 식각하여 저농도 소오스/드레인 영역(76-1), (76-2)이 형성된 반도체층(72)을 노출시킨다.
도 4d를 참조하면, 상기 노출된 반도체층(72) 즉, 노출된 저농도/소오스 드레인 영역(76-1), (76-2)상에 통상적인 실리사이드형성공정을 통하여 실리사이드막(78-1), (78-2)을 형성한다.
이어서, 상기 실리사이드막(78-1), (78-2) 하부의 상기 반도체층(72)으로 상기 저농도 소오스/드레인 영역(76-1), (76-2)과 동일 도전형의 고농도 불순물을 이온주입하여 고농도 소오스/드레인 영역(79-1), (79-2)을 형성한다.
도 4e와 같이 기판전면에 소오스/드레인 전극용 금속물질(80)과 투명도전막(81)을 순차 증착하고, 도 4f와 같이 도면상에는 도시되지 않았으나 소오스/드레인 전극 형성용 마스를 이용하여 상기 금속물질(80)과 투명도전막(81)을 패터닝하여 2층구조의 소오스/드레인 전극(82-1), (82-2)을 형성한다.
상기 소오스/드레인 전극용 금속막(80)은 상기 투명도전막보다 비저항이 낮은 금속물질로서, Al, Al 합금, Mo, Mo 합금, Cr, 또는 Ti 중 하나가 사용되고, 상기 투명도전막(81)은 ITO, TO, IO 중 하나를 사용한다.
상기한 제3실시예에 따른 박막 트랜지스터의 제조방법에 따르면, 상기 스페이서를 이용하여 셀프얼라인 형태로 LDD 구조를 갖는 소오스/드레인 영역을 형성하여 줌으로써 LDD 구조를 위한 별도의 마스크공정이 요구되지 않는다.
상기 소오스/드레인 전극(82-1), (82-2)과 고농도 소오스/드레인 영역(79-1), (79-2)이 콘택홀없이(non-contact hole) 직접 콘택되므로, 한 번의 마스크 공정이 생략되어 공정이 단순화된다. 또한, 게이트(74)의 상부에는 게이트 캡핑층(75)이 형성되고 상기 게이트(74)의 측벽에는 스페이서가 형성되므로, 소오스/드레인 전극(82-1), (82-2)과 게이트(74)간의 충분한 절연을 확보할 수 있다.
상기 저농도 소오스/드레인 영역(76-1), (76-2)을 형성하기 위한 이온주입공정시, 게이트 상부에 형성된 게이트 캡핑층(75)이 이온주입 배리어로서 작용하여 게이트로의 이온주입을 방지한다.
또한, 상기 실리사이드막(78-1), (78-2)이 소오스/드레인 전극(82-1), (82-2)과 소오스/드레인 영역(79-1), (79-2)사이에 형성되어 있으므로, 콘택저항을 감소시킬 수 있다. 게다가, 실리사이드막이 소오스/드레인 전극을 형성하기 위한 식각시 식각 배리어로 작용하여 식각선택비를 향상시킬 수 있을 뿐만 아니라, 상기 고농도 소오스/드레인 영역을 위한 고농도 이온주입시 이온주입 배리어로 작용하여 반도체층의 손상을 최소화할 수 있다.
상기한 바와같은 스페이서를 이용하여 박막 트랜지스터를 제조하는 방법은 상기 도 4b에서 게이트(74)를 형성한 후 저농도 소오스/드레인영역을 형성하는 공정을 생략하고 도 4c의 스페이서를 형성하는 공정을 진행하면, 반도체층(72)중 스페이서(77) 하부의 불순물이 도핑되지 않은 부분(76-1), (76-2)은 오프셋영역으로 작용하여 오프셋구조를 갖는 박막 트랜지스터를 제조할 수 있다.
따라서, 상기의 박막 트랜지스터는 오프셋구조 또는 LDD 구조를 가지므로, 오프전류를 감소시켜 줌으로써 온/오프전류비를 향상시켜 소자의 특성을 향상시킬 수 있다.
상기한 바와같은 본 발명의 제1 내지 제3실시예에 따른 2층구조의 소오스/드레인 전극을 갖는 박막 트랜지스터를 액티브 매트릭스형 표시소자에 적용하면, 소오스/드레인 전극의 비저항을 감소시킴과 동시에 화소전극의 투과도를 향상시킬 수 있다. 또한, 소오스/드레인 전극과 화소전극을 하나의 마스크로서 형성하여 줌으로써 종래의 각각의 마스크를 사용하여 소오스/드레인 전극을 형성한 다음 콘택홀을 통해 전기적으로 연결하는 방법보다 2매의 마스크수를 감소시킬 수 있는 이점이 있다.
도 5는 본 발명의 실시예에 따른 액정표시소자의 개략적인 구성도를 도시한 것이다.
도 5를 참조하면, 액정 표시장치(100)는 TFT(200)가 형성되는 TFT 기판(105)과, 적색, 녹색, 청색의 칼라필터들이 매트릭스 형태로 배열되는 칼라필터 기판(도시 안됨) 및 TFT 기판(105)과 칼라필터 기판 사이에 주입되어 전기, 광학적 성질에 의해 반응하는 액정(도시 안됨)으로 구성된다.
TFT 기판(105) 상에는 도 5에 도시된 바와 같이 신호선들(115)과, 신호선들(115)에 의해 한정되는 화소영역(140)에 각각 형성되어 매트릭스 형태로 배열되는 화소(180)로 구성된다.
상기 신호선들(115)은 서로 일정간격을 두고 배열된 복수개의 게이트선(110), 상기 복수개의 게이트선(110)과 교차하고 서로 일정간격을 두고 배열된 데이터선(130)과, 상기 각 게이트선(110)과 평행하게 배열된 복수개의 공통전극선(120)으로 이루어진다.
상기 게이트선(110)은 TFT(200)을 온/오프시키는 게이트 전압을 인가하기 위한 것이고, 상기 공통전극선(120)은 칼라필터기판에 형성된 공통전극과 전기적으로 연결되어 공통전압을 인가하기 위한 것이며, 상기 데이터선(130)은 상기 화소(180)에 데이터 전압을 인가하기 위한 것이다.
상기 화소영역(140)에 형성되는 화소(180)는 상기 게이트선(110)과 데이터선(130)에 연결된 박막 트랜지스터(200)와, 상기 박막 트랜지스터(200)와 공통전극선(120)에 연결된 액정 캐패시터(300)와, 상기 캐패시터(300)에 병렬로 연결된 보조 캐패시터(150)로 구성된다.
도 6은 도 5에 도시된 본 발명의 실시예에 따른 액정표시소자의 평면구조를 도시한 것이다. 도 6의 액정표시소자에 있어서, 박막 트랜지스터(200)는 도 4에 도시된 제2실시예에 따른 제조방법을 적용하여 제조된 박막 트랜지스터이다.
도 6을 참조하면, 본 발명의 실시예에 따른 액정표시소자(100)는 상기 게이트선(110)과 데이터선(130)에 의해 한정되는 화소영역(140)중 상기 게이트선(110)과 데이터선(130)이 교차하는 부분에 박막 트랜지스터(200)가 형성된다.
상기 박막 트랜지스터(200)의 게이트(220)는 상기 게이트선(110)으로부터 연장되어 반도체층(210)상에 형성되고, 상기 데이터선(130)으로부터 연장 형성된 소오스전극(250)과 드레인 전극(255)은 콘택홀없이(non-contact hole) 상기 반도체층(210)과 직접 콘택된다.
상기 보조 캐패시터(150)의 하부전극(160)은 상기 공통전극선(120)으로부터 연장 형성되고, 상기 화소영역(140)에 형성된 투명도전막(310)중 상기 하부전극(160)상에 형성된 부분은 상부전극(170)으로 작용한다.
상기 화소영역(140)에 형성된 투명도전막(310a)중 개구부(266)를 통해 노출된 부분(265)는 상기 액정 캐패시터(300)의 하부전극인 화소전극으로 작용한다. 상기 화소전극(265) 및 보조 캐패시터(150)의 상부전극으로 작용하는 투명도전막(310a)이 상기 박막 트랜지스터(200)의 소오스/드레인 전극(250), (255)중 하나, 예를 들면 드레인 전극(255)과 콘택홀없이 직접 콘택된다. 이로써, 상기 박막 트랜지스터(200)의 드레인 전극(255)과 액정 캐패시터(300)의 화소전극(265) 및 보조 캐패시터(150)의 상부전극이 전기적으로 서로 연결되어진다.
이때, 도면상에는 도시되지 않았으나, 칼라필터기판상에 형성된 공통전극은 상기 액정 캐패시터(300)의 상부전극으로 작용한다. 상기에서, 박막 트랜지스터(200)의 드레인 전극(255)과 액정 캐패시터(300) 및 보조 캐패시터(150)가 전기적으로 연결되는 것을 도시하였으나, 소오스 전극(250)과 액정캐패시터(300) 및 보조 캐패시터(150)가 연결될 수도 있다.
도 7a 내지 도 7k, 도 8a 내지 도 8g 그리고 도 9a 내지 도 9g는 본 발명의 실시예에 따른 액정표시소자의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 7a 내지 도 7l는 도 6의 6B-6B'선에 따른 액정표시소자의 단면구조로서, 박막 트랜지스터(200)와 보조 캐패시터(150)의 단면 구조를 도시한 것이다. 도 8a 내지 도 8g는 도 6의 6C-6C' 선에 따른 액정표시소자의 단면 구조로서, 박막 트랜지스터(200)와 화소전극(310)의 단면 구조를 도시한 것이다. 도 9a 내지 도 9g는 도 6C-6C' 선에 따른 액정표시소자의 단면 구조로서, 보조 캐패시터(150)와 화소전극(310)의 단면 구조를 도시한 것이다.
도 7a 및 도 7b는 절연기판상에 반도체층을 형성하는 공정을 도시한 것으로서, 투명한 절연기판(105)상에 버퍼층(202)으로 산화막을 형성한 다음 그위에 폴리실리콘막(210a)을 형성한다. 이어서, 도면상에는 도시되지 않았으나, 반도체층 형성용 마스크를 이용하여 상기 폴리실리콘막(210a)을 식각하여 반도체층(210)을 형성한다.
도 7c 내지 도 7d는 박막 트랜지스터(200)의 게이트와 보조 캐패시터(150)의 하부전극을 형성하기 위한 공정을 도시한 것이다. 먼저, 상기 반도체층(210)을 포함한 상기 버퍼층(202)상에 게이트 절연막(215)을 형성하고, 그위에 게이트 전극물질(220a)과 질화막 또는 산화막으로된 게이트 캡핑물질(225a)을 순차 형성한다.
이어서, 도면상에는 도시되지 않았으나 게이트 형성용 마스크를 이용하여 상기 게이트 전극물질(220a)과 게이트 캡핑물질(225a)을 식각하여 상기 반도체층(210)상부의 게이트 절연막(215)상에 게이트 캡핑층(225)을 포함한 게이트(220)를 형성함과 동시에 보조 캐패시터(150)의 하부전극(160)과 유전막(165)을 형성한다.
이때, 도 8a 및 도 9a에 도시된 바와같이 게이트(220)형성시, 그의 상부에 게이트 캡핑층(225)을 구비한 공통전극선(120)이 형성됨과 동시에 그의 상부에 게이트 캡핑층(225)을 구비한 게이트선(110)도 형성되어진다.
도 7e는 박막 트랜지스터(200)의 저농도 소오스/드레인 영역을 형성하기 위한 공정을 도시한 것으로서, 상기 반도체층(210)으로 n형 또는 p형의 저농도 불순물을 이온주입하여 게이트(220)양측의 반도체층(210)에 저농도 소오스/드레인 영역(214)을 형성한다.
도 7f 및 도 7g는 스페이서를 형성하기 위한 공정을 도시한 것으로서, 게이트(220)가 형성된 게이트 절연막(215)상에 질화막 또는 산화막과 같은 스페이서용 절연막(230a)을 증착한 다음, 에치백하여 게이트(220)의 측벽 및 보조 캐패시터(150)의 하부전극(160) 측벽에 스페이서(230)를 형성한다.
이때, 스페이서(230)를 형성하기 위한 절연막(230a)의 식각시 그 하부의 게이트 절연막(215)도 식각되어 저농도 소오스/드레인 영역(214)이 형성된 반도체층(210)이 노출되어진다.
이때, 도 8b 및 도 9b에 도시된 바와같이 공통전극선(120) 및 게이트선(110)의 측벽에도 스페이서(230)가 동시에 형성되어지고, 절연막(230a) 하부의 게이트 절연막(215)도 식각되어 버퍼층(202)이 노출된다.
도 7h 및 도 7i는 박막 트랜지스터(200)의 고농도 소오스/드레인 영역 및 그의 상부에 실리사이드막을 형성하기 위한 공정을 도시한 것이다. 먼저, 기판전면에 니켈 또는 크롬과 같은 금속막(240a)을 증착한 다음 500℃이하의 저온에서 열처리하면 금속막과 반도체층(210)의 실리콘이 반응하여 니켈 실리사이드막 또는 크롬 실리사이드막과 같은 실리사이드막(240)을 상기 노출된 반도체층(210)상에 형성한다.
반응하지 않고 남아있는 금속막(240a)을 제거한 다음, 상기 실리사이드막(240) 하부의 반도체층(210)으로 상기 저농도 소오스/드레인 영역(214)와 동일한 도전형을 갖는 고농도 불순물을 이온주입하여 고농도 소오스/드레인 영역(216)을 형성한다.
이로써, 저농도 불순물 영역(214)과 고농도 불순물 영역(216)의 LDD구조를 갖는 소오/드레인 영역이 형성된다. 이때, 반도체층(210)중 게이트(220) 하부의 불순물이 도핑되지 않은 부분(212)은 박막 트랜지스터(200)의 채널영역으로 작용한다.
상기에서, 게이트(220)를 형성한 후 저농도 소오스/드레인 영역을 형성하는 공정을 생략한 후 스페이서(240)를 형성하고 고농도 소오스/드레인 영역(216)을 형성하면, 스페이서(240) 하부의 불순물이 도핑되지 않은 반도체층(214)은 오프셋영역으로 작용하여, 오프셋구조를 갖는 소오스/드레인 영역을 형성할 수도 있다.
도 7j는 및 도 7k는 박막 트랜지스터(200)의 소오스/드레인 전극을 형성하기 위한 공정을 도시한 것으로서, 기판전면에 걸쳐 금속막(250a)과 투명도전막(310a)을 순차 형성한다. 이어서, 도면상에는 도시되지 않았으나 소오스/드레인 전극용 마스크를 사용하여 상기 금속막(250a)과 투명도전막(310a)을 패터닝하여 상기 고농도/소오스 드레인 영역(216)과 직접 콘택되는 소오스/드레인 전극(250), (255)을 형성한다.
따라서, 금속막(250a)과 투명도전막(310a)의 2층구조로 된 소오스/드레인 전극(250), (255)이 형성된다. 이때, 금속막(250a)으로는 상기 투명도전막(310a) 보다는 비저항이 낮은 금속막으로서, Al, Al 합금, Mo, Mo 합금, Cr, Ti 등을 사용하며, 투명도전막(310a)으로 ITO, IO, TO 등을 사용한다.
이때, 상기 소오스/드레인 전극(250), (255)을 형성하는 공정을 수행할 때, 보조 캐패시터(150)의 상부전극(170)도 형성된다. 상기 상부전극(170)은 투명도전막(310a)과 금속막(250a)의 2층구조로 형성되어 상기 하부전극(160)상에 형성된다.
도 8c 및 도 8d 그리고 도 9c 및 도 9d를 참조하면, 화소영역(140)상에는 금속막(250a)과 투명도전막(310a)이 그대로 존재한다.
도 7l은 보호막을 형성하기 위한 공정을 도시한 것으로서, 기판전면에 걸쳐 산화막, 질화막등과 같은 무기물질 또는 아크릴 또는 폴리이미드(PI)와 같은 유기물질을 증착하여 보호막(260)을 형성한다.
상기한 바와같이 보호막(260)을 형성한 다음 화소영역(140)상의 보호막(260)을 식각하여 개구부(266)를 형성하여 화소전극(265)을 노출시킨다.
즉, 도 8f 및 도 9f를 참조하면, 상기 보호막(260)을 형성한 다음 도면상에는 도시되지 않았으나, 개구부 형성용 마스크를 사용하여 상기 화소영역(140)의 투명도전막(310a)이 노출되도록 상기 보호막(260)을 식각하고, 그하부의 금속막(250a)을 식각하여 개구부(266)를 형성한다. 이로써, 도 6에 도시된 바와같이 화소투명도전막(310a)으로된 화소전극(265)이 개구부(266)를 통해 노출되어진다.
상기한 바와같은 본 발명의 액티브 매트릭스형 표시소자의 제조방법은 제3실시예에 따른 박막 트랜지스터의 제조방법을 이용한 것이나. 제1 및 제2실시예에 따른 박막 트랜지스터의 제조방법 또는 다른 형태의 박막 트랜지스터의 제조방법을 이용하여 제조할 수도 있다.
본 발명의 실시예에 따른 액티브 매트릭스형 표시소자의 제조방법에 있어서, 보호막(passivation layer)으로 아크릴 또는 폴리이미드와 같은 유기막을 사용하는 경우에는, 도 8f 및 도 9f에 도시된 바와같이 보호막(260)을 식각하여 개구부(266)를 형성한 다음, 리플로우공정을 수행하여 도 8g 및 도 9g와 같이 상기 금속막(250a)을 덮어준다, 이로써 후속공정에서 유기박막을 형성하면 상기 유기박막층이 화소전극(265)으로 작용하는 투명도전막(310a)에만 콘택되므로 소자의 신뢰성을 향상시켜 줄 수 있다.
이상에서 설명한 바와 같이 본 발명의 박막 트랜지스터의 제조방법에 따르면, 소오스/드레인 전극을 추가의 마스크공정없이 2층구조로 형성할 수 있다. 본 발명의 2층구조의 박막 트랜지스터를 이용한 액티브 매트릭스의 제조방법에 따르면 4매의 마스크를 사용하므로 공정을 단순화하고, 제품의 수율을 향상시킬 수 있는 효과가 있다.
또한, 게이트 전극의 상부면에 게이트 전극을 보호하는 게이트 보호층이 형성되므로, 저농도 소오스/드레인 전극을 형성하기 위한 이온주입공정시 게이트 전극이 손상되는 것을 방지할 수 있는 효과가 있다.
게다가, 소오소/드레인 전극과 소오스/드레인 영역사이에 실리사이드막을 형성하여 접촉저항을 감소시켜 신뢰성을 향상시키고, 상기 소오스/드레인 전극과 반도체층을 콘택홀없이 직접 콘택시켜줌으로써 공정을 단순화할 수 있다.
또한, 게이트의 측벽에 스페이서를 형성하거나 또는 게이트를 덮도록 양극산화막을 형성하여 셀프얼라인 방식으로 오프셋구조 또는 LDD 구조를 형성하여 줌으로써, 공정을 단순화할 수 있다. 또한, 오프전류를 감소시켜 온/오프전류비를 향상시키고 소자의 특성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1g는 종래의 박막 트랜지스터의 제조방법을 이용한 액티브 매트릭스형 표시소자의 제조방법을 설명하기 위한 공정단면도,
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 박막트랜지스터의 제조방법을 설명하기 위한 공정단면도,
도 3은 본 발명의 제2실시예에 따른 박막 트랜지스터의 단면 구조도,
도 4a 내지 도 4f는 본 발명의 제3실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도,
도 5는 본 발명의 실시예에 따른 액티브 매트릭스형 표시소자의 개략적인 구성도,
도 6은 도 5에 도시된 액티브 매트릭스형 표시소자에 있어서, 1화소에 대한 평면구조도,
도 7a 내지 도 7l 은 본 발명의 액티브 매트릭스형 표시소자에 있어서, 도 6B-6B'선에 따른 박막 트랜지스터와 보조 캐패시터의 공정단면도,
도 8a 내지 도 8g는 본 발명의 액티브 매트릭스형 표시소자에 있어서, 도 6A-6A'선에 따른 박막 트랜지스터와 화소전극의 공정단면도,
도 9a 내지 도 9g는 본 발명의 액티브 매트릭스형 표시소자에 있어서, 도 6C-6C'선에 따른 보조 캐패시터와 화소전극의 공정단면도,
* 도면의 주요 부분에 대한 부호의 간단한 설명 *
100 : 액정표시소자 30, 50, 70, 105 : 절연기판
110 : 게이트선 120 : 공통전극선
130 : 데이터선 140 : 화소영역
150 : 보조 캐패시터 180 : 화소
200 : 박막 트랜지스터 300 : 액정 캐패시터
160 : 보조 캐패시터의 하부전극 170 : 보조 캐패시터의 상부전극
310 : 화소전극 265 : 화소전극의 개구부
31, 51, 71, 202 : 버퍼층 32, 52, 72, 210 : 반도체층
33, 53, 73, 215 : 게이트 절연막 34, 54, 74, 220 : 게이트
35-1 35-1, 57-1 57-2, 79-1 79-2, 216 : 고농도 소오스/드레인 영역
36, 58 : 층간 절연막 37-1, 37-2, 59-1, 59-2 : 콘택홀
38, 60, 80, 250a : 금속막 39, 61, 81, 310a : 투명도전막
40-1 40-2, 62-1 62-2, 82-1 82-2, 250, 255 : 소오스/드레인 전극

Claims (78)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 절연기판상에 형성된 반도체층과;
    상기 반도체층를 포함한 상기 기판상에 형성된 게이트 절연막과;
    상기 반도체층상부의 게이트 절연막상에 형성된 게이트와;
    상기 게이트양측의 반도체층에 형성된 고농도 소오스/드레인 영역과;
    기판전면에 형성된, 상기 고농도 소오스/드레인 전극을 노출시키는 콘택홀을 구비한 층간 절연막과;
    상기 층간 절연막상에 형성되어 상기 고농도 소오스/드레인 영역과 상기 콘택홀을 통해 콘택되며, 금속막과 투명도전막의 2층구조로 된 소오스/드레인 전극을 구비하는 것을 특징으로 하는 박막 트랜지스터.
  8. 제 7 항에 있어서, 상기 소오스/드레인 전극용 금속막은 상기 투명도전막보다 비저항이 낮은 금속물질이 사용되는 것을 특징으로 하는 박막 트랜지스터.
  9. 제 8 항에 있어서, 상기 소오스/드레인 전극용 금속막으로 Al, Al 합금, Mo, Mo 합금, Cr, 또는 Ti 중 하나가 사용되는 것을 특징으로 하는 박막 트랜지스터.
  10. 제 9 항에 있어서, 상기 소오스/드레인 전극용 투명도전막으로 ITO, TO, 또는 IO 중 하나가 사용되는 것을 특징으로 하는 박막 트랜지스터.
  11. 제 7 항에 있어서, 상기 고농도 소오스/드레인 영역은 n형 또는 p형 도전형중 하나인 것을 특징으로 하는 박막 트랜지스터.
  12. 절연기판상에 형성된 반도체층과;
    상기 반도체층의 양측이 노출되도록 상기 반도체층상에 형성된 게이트 절연막과;
    상기 게이트 절연막상에 형성된 게이트와;
    상기 게이트 절연막상의 상기 게이트 측벽에 형성된 스페이서와;
    상기 노출된 반도체층에 형성된 고농도 소오스/드레인 영역과;
    상기 기판상에 상기 고농도 소오스/드레인 영역과 직접 콘택되도록 형성된, 금속막과 투명도전막의 2층구조로 된 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  13. 제 12 항에 있어서, 상기 소오스/드레인 전극용 금속막은 상기 투명도전막보다 비저항이 낮은 금속물질이 사용되는 것을 특징으로 하는 박막 트랜지스터.
  14. 제 13 항에 있어서, 상기 소오스/드레인 전극용 금속막으로 Al, Al 합금, Mo, Mo 합금, Cr, 또는 Ti 중 하나가 사용되는 것을 특징으로 하는 박막 트랜지스터.
  15. 제 14 항에 있어서, 상기 소오스/드레인 전극용 투명도전막으로 ITO, TO, 또는 IO 중 하나가 사용되는 것을 특징으로 하는 박막 트랜지스터.
  16. 제 12 항에 있어서, 상기 고농도 소오스/드레인 영역상에 형성된 실리사이드막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
  17. 제 12 항에 있어서, 상기 스페이서하부의 불순물이 도핑되지 않은 반도체층은 오프셋영역으로 작용하여 오프셋구조를 형성하는 것을 특징으로 하는 박막 트랜지스터.
  18. 제 12 항에 있어서, 상기 스페이서하부의 반도체층에 형성된, 상기 고농도 소오스/드레인 영역과 동일 도전형의 저농도 소오스/드레인 영역을 더 포함하여, LDD구조를 형성하는 특징으로 하는 박막 트랜지스터.
  19. 제 12 항에 있어서, 상기 고농도 소오스/드레인 영역은 n형 또는 p형 도전형중 하나인 것을 특징으로 하는 박막 트랜지스터.
  20. 절연기판상에 형성된 반도체층과;
    상기 반도체층을 포함한 기판상에 형성된 게이트 절연막과;
    상기 게이트 절연막상에 형성된 게이트와;
    상기 게이트를 덮도록 상기 게이트 절연막상에 형성된 양극산화막과;
    상기 양극산화막 양측의 반도체 기판에 형성된 고농도 소오스/드레인 영역과;
    기판전면에 형성된, 상기 고농도 소오스/드레인 영역을 노출시키는 콘택홀을 구비한 층간 절연막과;
    상기 콘택홀을 통해 상기 고농도 소오스/드레인 영역과 콘택되도록 상기 층간 절연막상에 형성된, 금속막과 투명도전막의 2층구조로 된 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  21. 제 20 항에 있어서, 상기 소오스/드레인 전극용 금속막은 상기 투명도전막보다 비저항이 낮은 금속물질이 사용되는 것을 특징으로 하는 박막 트랜지스터.
  22. 제 21 항에 있어서, 상기 소오스/드레인 전극용 금속막으로 Al, Al 합금, Mo, Mo 합금, Cr, 또는 Ti 중 하나가 사용되는 것을 특징으로 하는 박막 트랜지스터.
  23. 제 22 항에 있어서, 상기 소오스/드레인 전극용 투명도전막으로 ITO, TO, 또는 IO 중 하나가 사용되는 것을 특징으로 하는 박막 트랜지스터.
  24. 제 20 항에 있어서, 상기 양극산화막하부의 불순물이 도핑되지 않은 반도체층은 오프셋영역으로 작용하여 오프셋구조를 형성하는 것을 특징으로 하는 박막 트랜지스터.
  25. 제 20 항에 있어서, 상기 양극산화막 하부의 반도체층에 형성된, 상기 고농도 소오스/드레인 영역과 동일 도전형의 저농도 소오스/드레인 영역을 더 포함하여, LDD구조를 형성하는 특징으로 하는 박막 트랜지스터.
  26. 제 20 항에 있어서, 상기 고농도 소오스/드레인 영역은 n형 또는 p형 도전형중 하나인 것을 특징으로 하는 박막 트랜지스터.
  27. 절연기판상에 반도체층을 형성하는 단계와;
    상기 반도체층을 포함한 기판상에 게이트 절연막을 형성하는 단계와;
    상기 반도체층상부의 상기 게이트 절연막상에 게이트를 형성하는 단계와;
    상기 반도체층으로 고농도 불순물을 이온주입하여 게이트 양측의 반도체층에 고농도 소오스/드레인 영역을 형성하는 단계와;
    기판전면에 층간 절연막을 형성하는 단계와;
    상기 층간 절연막을 식각하여 상기 고농도 소오스/드레인 영역이 노출시키는 콘택홀을 형성하는 단계와;
    상기 콘택홀을 포함한 상기 층간 절연막상에 금속막과 투명도전막을 순차 형성하는 단계와;
    상기 금속막과 투명도전막을 식각하여, 상기 콘택홀을 통해 상기 고농도 소오스/드레인 영역과 콘택되는 2층구조의 소오스/드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  28. 제 27 항에 있어서, 상기 소오스/드레인 전극용 금속막은 상기 투명도전막보다 비저항이 낮은 금속물질이 사용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  29. 제 28 항에 있어서, 상기 소오스/드레인 전극용 금속막으로 Al, Al 합금, Mo, Mo 합금, Cr, 또는 Ti 중 하나가 사용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  30. 제 29 항에 있어서, 상기 소오스/드레인 전극용 투명도전막으로 ITO, TO, 또는 IO 중 하나가 사용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  31. 제 27 항에 있어서, 상기 고농도 소오스/드레인 영역은 n형 또는 p형 도전형중 하나인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  32. 절연기판상에 반도체층을 형성하는 단계와;
    상기 반도체층을 포함한 기판상에 게이트 절연막을 형성하는 단계와;
    상기 반도체층상부의 상기 게이트 절연막상에 게이트를 형성하는 단계와;
    상기 게이트를 양극산화하여 게이트를 덮도록 양극산화막을 형성하는 단계와;
    상기 반도체층으로 고농도 불순물을 이온주입하여 게이트 양측의 반도체층에 고농도 소오스/드레인 영역을 형성하는 단계와;
    기판전면에 층간 절연막을 형성하는 단계와;
    상기 층간 절연막을 식각하여 상기 고농도 소오스/드레인 영역이 노출시키는 콘택홀을 형성하는 단계와;
    상기 콘택홀을 포함한 상기 층간 절연막상에 금속막과 투명도전막을 순차 형성하는 단계와;
    상기 금속막과 투명도전막을 식각하여, 상기 콘택홀을 통해 상기 고농도 소오스/드레인 영역과 콘택되는 2층구조의 소오스/드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  33. 제 32 항에 있어서, 상기 소오스/드레인 전극용 금속막은 상기 투명도전막보다 비저항이 낮은 금속물질이 사용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  34. 제 33 항에 있어서, 상기 소오스/드레인 전극용 금속막으로 Al, Al 합금, Mo, Mo 합금, Cr, 또는 Ti 중 하나가 사용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  35. 제 34 항에 있어서, 상기 소오스/드레인 전극용 투명도전막으로 ITO, TO, 또는 IO 중 하나가 사용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  36. 제 32 항에 있어서, 상기 양극산화막하부의 불순물이 도핑되지 않은 반도체층은 오프셋영역으로 작용하여 오프셋구조를 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  37. 제 32 항에 있어서, 상기 게이트를 형성하는 단계와 양극산화막을 형성하는 단계사이에, 상기 양극산화막 하부의 반도체층으로 상기 고농도 소오스/드레인 영역과 동일 도전형의 저농도 불순물을 이온주입하여 저농도 소오스/드레인 영역을 형성하는 단계를 더 포함하여, LDD구조를 형성하는 특징으로 하는 박막 트랜지스터의 제조방법.
  38. 제 32 항에 있어서, 상기 고농도 소오스/드레인 영역은 n형 또는 p형 도전형중 하나인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  39. 절연기판상에 반도체층을 형성하는 단계와;
    상기 반도체층을 포함한 기판상에 게이트 절연막을 형성하는 단계와;
    상기 반도체층상부의 상기 게이트 절연막상에 게이트를 형성하는 단계와;
    상기 게이트의 측벽에 스페이서를 형성함과 동시에 상기 스페이서 양극의 반도체층을 노출시키는 단계와;
    상기 노출된 반도체층으로 고농도 불순물을 이온주입하여 고농도 소오스/드레인 영역을 형성하는 단계와;
    기판전면에 금속막과 투명도전막을 순차 형성하는 단계와;
    상기 금속막과 투명도전막을 식각하여, 상기 고농도 소오스/드레인 영역과 직접 콘택되는 2층구조의 소오스/드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  40. 제 39 항에 있어서, 상기 소오스/드레인 전극용 금속막은 상기 투명도전막보다 비저항이 낮은 금속물질이 사용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  41. 제 40 항에 있어서, 상기 소오스/드레인 전극용 금속막으로 Al, Al 합금, Mo, Mo 합금, Cr, 또는 Ti 중 하나가 사용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  42. 제 41 항에 있어서, 상기 소오스/드레인 전극용 투명도전막으로 ITO, TO, 또는 IO 중 하나가 사용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  43. 제 39 항에 있어서, 상기 스페이서 하부의 불순물이 도핑되지 않은 반도체층은 오프셋영역으로 작용하여 오프셋구조를 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  44. 제 39 항에 있어서, 상기 게이트를 형성하는 단계와 스페이서를 형성하는 단계사이에, 상기 스페이서 하부의 반도체층으로 상기 고농도 소오스/드레인 영역과 동일 도전형의 저농도 불순물을 이온주입하여 저농도 소오스/드레인 영역을 형성하는 단계를 더 포함하여, LDD구조를 형성하는 특징으로 하는 박막 트랜지스터의 제조방법.
  45. 제 39 항에 있어서, 상기 고농도 소오스/드레인 영역은 n형 또는 p형 도전형중 하나인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  46. 절연기판상에 형성된 반도체층과;
    상기 반도체층을 포함한 상기 기판상에 형성된 게이트 절연막과;
    상기 반도체층상부의 게이트 절연막상에 형성된 게이트와;
    상기 게이트양측의 반도체층에 형성된 고농도 소오스/드레인 영역과;
    기판전면에 형성된, 상기 고농도 소오스/드레인 전극을 노출시키는 콘택홀을 구비한 층간 절연막과;
    상기 층간 절연막상에 형성되어 상기 고농도 소오스/드레인 영역과 상기 콘택홀을 통해 콘택되며, 금속막과 투명도전막의 2층구조로 된 소오스/드레인 전극과;
    기판전면에 걸쳐 형성된, 개구부를 구비한 보호막과;
    상기 소오스/드레인 전극중 하나를 구성하는 투명도전막으로부터 연장형성되어 상기 개구부를 통해 노출된 화소전극을 구비하는 것을 특징으로 하는 액티브 매트릭스형 표시소자.
  47. 제 46 항에 있어서, 상기 소오스/드레인 전극용 금속막은 상기 투명도전막보다 비저항이 낮은 금속물질로서, Al, Al 합금, Mo, Mo 합금, Cr, 또는 Ti 중 하나가 사용되는 것을 특징으로 하는 액티브 매트릭스형 표시소자.
  48. 제 47 항에 있어서, 상기 소오스/드레인 전극용 투명도전막으로 ITO, TO, 또는 IO 중 하나가 사용되는 것을 특징으로 하는 액티브 매트릭스형 표시소자.
  49. 절연기판상에 형성된 반도체층과;
    상기 반도체층의 양측이 노출되도록 상기 반도체층상에 형성된 게이트 절연막과;
    상기 게이트 절연막상에 형성된 게이트와;
    상기 게이트 절연막상의 상기 게이트 측벽에 형성된 스페이서와;
    상기 노출된 반도체층에 형성된 고농도 소오스/드레인 영역과;
    상기 기판상에 상기 고농도 소오스/드레인 영역과 직접 콘택되도록 형성된, 금속막과 투명도전막의 2층구조로 된 소오스/드레인 전극과;
    기판전면에 걸쳐 형성된, 개구부를 구비한 보호막과;
    상기 소오스/드레인 전극중 하나를 구성하는 투명도전막으로부터 연장형성되어 상기 개구부를 통해 노출된 화소전극을 구비하는 것을 특징으로 하는 액티브 매트릭스형 표시소자.
  50. 제 49 항에 있어서, 상기 소오스/드레인 전극용 금속막은 상기 투명도전막보다 비저항이 낮은 금속물질로서, Al, Al 합금, Mo, Mo 합금, Cr, 또는 Ti 중 하나가 사용되는 것을 특징으로 하는 액티브 매트릭스형 표시소자.
  51. 제 50 항에 있어서, 상기 소오스/드레인 전극용 투명도전막으로 ITO, TO, 또는 IO 중 하나가 사용되는 것을 특징으로 하는 액티브 매트릭스형 표시소자.
  52. 제 49 항에 있어서, 상기 고농도 소오스/드레인 영역상에 형성된 실리사이드막을 더 포함하는 것을 특징으로 하는 액티브 매트릭스형 표시소자.
  53. 제 49 항에 있어서, 상기 스페이서하부의 불순물이 도핑되지 않은 반도체층은 오프셋영역으로 작용하여 오프셋구조를 형성하는 것을 특징으로 하는 매트릭스형 표시소자.
  54. 제 49 항에 있어서, 상기 스페이서하부의 반도체층에 형성된, 상기 고농도 소오스/드레인 영역과 동일 도전형의 저농도 소오스/드레인 영역을 더 포함하여, LDD구조를 형성하는 특징으로 하는 액티브 매트릭스형 표시소자.
  55. 절연기판상에 형성된 반도체층과;
    상기 반도체층을 포함한 기판상에 형성된 게이트 절연막과;
    상기 게이트 절연막상에 형성된 게이트와;
    상기 게이트를 덮도록 상기 게이트 절연막상에 형성된 양극산화막과;
    상기 양극산화막 양측의 반도체 기판에 형성된 고농도 소오스/드레인 영역과;
    기판전면에 형성된, 상기 고농도 소오스/드레인 영역을 노출시키는 콘택홀을 구비한 층간 절연막과;
    상기 콘택홀을 통해 상기 고농도 소오스/드레인 영역과 콘택되도록 상기 층간 절연막상에 형성된, 금속막과 투명도전막의 2층구조로 된 소오스/드레인 전극과;
    기판전면에 걸쳐 형성된, 개구부를 구비한 보호막과;
    상기 소오스/드레인 전극중 하나를 구성하는 투명도전막으로부터 연장형성되어 상기 개구부를 통해 노출된 화소전극을 구비하는 것을 특징으로 하는 액티브 매트릭스형 표시소자.
  56. 제 55 항에 있어서, 상기 소오스/드레인 전극용 금속막은 상기 투명도전막보다 비저항이 낮은 금속물질로서, Al, Al 합금, Mo, Mo 합금, Cr, 또는 Ti 중 하나가 사용되는 것을 특징으로 하는 액티브 매트릭스형 표시소자.
  57. 제 56 항에 있어서, 상기 소오스/드레인 전극용 투명도전막으로 ITO, TO, 또는 IO 중 하나가 사용되는 것을 특징으로 액티브 매트릭스형 표시소자.
  58. 제 55 항에 있어서, 상기 양극 산화막 하부의 불순물이 도핑되지 않은 반도체층은 오프셋영역으로 작용하여 오프셋구조를 형성하는 것을 특징으로 하는 액티브 매트릭스형 표시소자.
  59. 제 55 항에 있어서, 상기 양극산화막 하부의 반도체층에 형성된, 상기 고농도 소오스/드레인 영역과 동일 도전형의 저농도 소오스/드레인 영역을 더 포함하여, LDD구조를 형성하는 특징으로 하는 매트릭스형 표시소자.
  60. 개구부를 구비한 화소전극을 포함하는 액티브 매트릭스형 표시소자의 제조방법에 있어서,
    절연기판상에 반도체층을 형성하는 단계와;
    상기 반도체층을 포함한 기판상에 게이트 절연막을 형성하는 단계와;
    상기 반도체층상부의 상기 게이트 절연막상에 게이트를 형성하는 단계와;
    상기 반도체층으로 고농도 불순물을 이온주입하여 게이트 양측의 반도체층에 고농도 소오스/드레인 영역을 형성하는 단계와;
    기판전면에 층간 절연막을 형성하는 단계와;
    상기 층간 절연막을 식각하여 상기 고농도 소오스/드레인 영역이 노출시키는 콘택홀을 형성하는 단계와;
    상기 콘택홀을 포함한 상기 층간 절연막상에 금속막과 투명도전막을 순차 형성하는 단계와;
    상기 금속막과 투명도전막을 식각하여, 상기 콘택홀을 통해 상기 고농도 소오스/드레인 영역과 콘택되는 2층구조의 소오스/드레인 전극을 형성하는 단계와;
    기판전면에 보호막을 형성하는 단계와;
    화소영역의 상기 보호막과 금속막을 식각하여 상기 개구부를 통해 투명도전막을 노출시켜 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
  61. 제 60 항에 있어서, 상기 금속막은 상기 투명도전막보다 비저항이 낮은 금속물질로서, Al, Al 합금, Mo, Mo 합금, Cr, 또는 Ti 중 하나가 사용되는 것을 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
  62. 제 61 항에 있어서, 상기 투명도전막으로 ITO, TO, 또는 IO 중 하나가 사용되는 것을 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
  63. 제 60 항에 있어서, 상기 보호막으로 산화막, 질화막의 무기막 또는 아크릴, 폴리이미드의 유기막중 하나가 사용되는 것을 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
  64. 제 63 항에 있어서, 상기 보호막으로 유기막을 사용하는 경우, 상기 화소전극을 형성하는 단계후에 리플로우공정을 수행하는 단계를 더 포함하는 것을 특징으로 한느 액티브 매트릭스형 표시소자의 제조방법.
  65. 개구부를 구비한 화소전극을 포함하는 액티브 매트릭스형 표시소자의 제조방법에 있어서,
    절연기판상에 반도체층을 형성하는 단계와;
    상기 반도체층을 포함한 기판상에 게이트 절연막을 형성하는 단계와;
    상기 반도체층상부의 상기 게이트 절연막상에 게이트를 형성하는 단계와;
    상기 게이트를 양극산화하여 게이트를 덮도록 양극산화막을 형성하는 단계와;
    상기 반도체층으로 고농도 불순물을 이온주입하여 게이트 양측의 반도체층에 고농도 소오스/드레인 영역을 형성하는 단계와;
    기판전면에 층간 절연막을 형성하는 단계와;
    상기 층간 절연막을 식각하여 상기 고농도 소오스/드레인 영역이 노출시키는 콘택홀을 형성하는 단계와;
    상기 콘택홀을 포함한 상기 층간 절연막상에 금속막과 투명도전막을 순차 형성하는 단계와;
    상기 금속막과 투명도전막을 식각하여, 상기 콘택홀을 통해 상기 고농도 소오스/드레인 영역과 콘택되는 2층구조의 소오스/드레인 전극을 형성하는 단계와;
    기판전면에 보호막을 형성하는 단계와;
    화소영역의 상기 보호막과 금속막을 식각하여 개구부를 통해 상기 투명도전막을 노출시켜 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
  66. 제 65 항에 있어서, 상기 투명도전막보다 비저항이 낮은 금속물질로서, Al, Al 합금, Mo, Mo 합금, Cr, 또는 Ti 중 하나가 사용되는 것을 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
  67. 제 66 항에 있어서, 상기 투명도전막으로 ITO, TO, 또는 IO 중 하나가 사용되는 것을 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
  68. 제 65 항에 있어서, 상기 양극산화막하부의 불순물이 도핑되지 않은 반도체층 반도체층은 오프셋영역으로 작용하여 오프셋구조를 형성하는 것을 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
  69. 제 65 항에 있어서, 상기 게이트를 형성하는 단계와 양극산화막을 형성하는 단계사이에, 상기 양극산화막 하부의 반도체층으로 상기 고농도 소오스/드레인 영역과 동일 도전형의 저농도 불순물을 이온주입하여 저농도 소오스/드레인 영역을 형성하는 단계를 더 포함하여, LDD구조를 형성하는 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
  70. 제 65 항에 있어서, 상기 보호막으로 산화막, 질화막의 무기막 또는 아크릴, 폴리이미드의 유기막중 하나가 사용되는 것을 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
  71. 제 70 항에 있어서, 상기 보호막으로 유기막을 사용하는 경우, 상기 화소전극을 형성하는 단계후에 리플로우공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
  72. 개구부를 구비한 화소전극을 포함하는 액티브 매트릭스형 표시소자에 있어서,
    절연기판상에 반도체층을 형성하는 단계와;
    상기 반도체층을 포함한 기판상에 게이트 절연막을 형성하는 단계와;
    상기 반도체층상부의 상기 게이트 절연막상에 게이트를 형성하는 단계와;
    상기 게이트의 측벽에 스페이서를 형성함과 동시에 상기 스페이서 양측의 반도체층을 노출시키는 단계와;
    상기 노출된 반도체층으로 고농도 불순물을 이온주입하여 고농도 소오스/드레인 영역을 형성하는 단계와;
    기판전면에 금속막과 투명도전막을 순차 형성하는 단계와;
    상기 금속막과 투명도전막을 식각하여, 상기 고농도 소오스/드레인 영역과 직접 콘택되는 2층구조의 소오스/드레인 전극을 형성하는 단계와;
    기판전면에 보호막을 형성하는 단계와;
    화소영역의 상기 보호막과 금속막을 식각하여 개구부를 통해 투명도전막을 노출시켜 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
  73. 제 72 항에 있어서, 상기 금속막은 상기 투명도전막보다 비저항이 낮은 금속물질로서, Al, Al 합금, Mo, Mo 합금, Cr, 또는 Ti 중 하나가 사용되는 것을 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
  74. 제 73 항에 있어서, 상기 소오스/드레인 전극용 투명도전막으로 ITO, TO, 또는 IO 중 하나가 사용되는 것을 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
  75. 제 72 항에 있어서, 상기 스페이서 하부의 불순물이 도핑되지 않은 반도체층은 오프셋영역으로 작용하여 오프셋구조를 형성하는 것을 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
  76. 제 72 항에 있어서, 상기 게이트를 형성하는 단계와 스페이서를 형성하는 단계사이에, 상기 스페이서 하부의 반도체층으로 상기 고농도 소오스/드레인 영역과 동일 도전형의 저농도 불순물을 이온주입하여 저농도 소오스/드레인 영역을 형성하는 단계를 더 포함하여, LDD구조를 형성하는 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
  77. 제 72 항에 있어서, 상기 보호막으로 산화막, 질화막의 무기막 또는 아크릴, 폴리이미드의 유기막중 하나가 사용되는 것을 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
  78. 제 77 항에 있어서, 상기 보호막으로 유기막을 사용하는 경우, 상기 화소전극을 형성하는 단계후에 리플로우공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 액티브 매트릭스형 표시소자의 제조방법.
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