KR0146252B1 - 액정표시장치용 박막트랜지스터 및 그 제조방법 - Google Patents
액정표시장치용 박막트랜지스터 및 그 제조방법Info
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Abstract
본 발명은 액정표시장치용 박막트랜지스터 및 그 제조방법에 관한 것으로서, 투명기판상에 절연막을 형성하고, 상기 절연막에서 소오스/드레인전극이 형성되기로 예정되어 있는 부분을 노출시키는 감광막패턴을 형성하고, 상기 감광막패턴을 마스크로 홈을 형성한 후, 상기 구조의 전표면에 다결정실리콘층을 도포하여 상기 홈을 메우는 소오스/드레인전극을 형성하고, 상기 감광막패턴과 그 상부의 다결정실리콘층을 리프트 오프 방법으로 제거하며, 소오스/드레인전극 상측에 채널이 되는 반도체층 패턴을 형성하고, 소오스/드레인전극 사이의 반도체층 패턴상에 게이트산화막과 게이트전극을 형성한 후, 후속공정을 진행하여 LCD용 TFT를 형성하였으므로, 소오스/드레인전극과 게이트전극의 경계 부분에서 단차가 커지지 않으므로 게이트산화막이나 필드산화막이 경계 부분에서 얇아져 배선들이 단락되는 것을 방지할 수 있어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.
Description
제1a도 내지 제1c도는 종래 기술에 따른 액정표시장치용 박막 트랜지스터의 제조공정도.
제2a도 내지 제2c도는 본 발명에 따른 액정표시장치용 박막 트랜지스터의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
1:투명기판 2:절연막
3:다결정실리콘층 4:반도체층
5:게이트산화막 6:게이트전극
7:고농도 불순물 반도체층 8:필드산화막
9:콘택홀 10:금속배선
11:감광막패턴 12:홈
본 발명은 액정표시장치(Liquid Crystal Display; 이하 LCD라 칭함)용 박막트랜지스터(thin film transistor; 이하 TFT라 칭함) 및 그 제조방법에 관한 것으로서, 특히 반도체층 패턴의 양측면에 게이트전극과 소오스/드레인전극이 형성되는 스테거드(staggerd)형 TFT에서 소오스/드레인전극을 절연막상에 형성된 홈의 내부에 형성하여 후속 적층막들의 단차 피복성을 향상시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 LCD용 TFT 및 그 제조방법에 관한 것이다.
평판표시장치(flat pannel display)의 일종인 LCD는 액체의 유동성과 결정의 광학적 성질을 겸비하는 액정에 전계를 가하여 광학적 이방성을 변화시키는 장치로서, 종래 음극선관(Cathode Ray Tube)에 비해 소비전력이 낮고, 부피가 작으며, 대형화 및 고정세화가 가능하여 널리 사용되고 있다.
일반적으로 LCD는 화소전극이 형성되어 스위칭 소자와 연결되어 있는 하측 액정기판과 공통전극이 형성되어 있는 상측 액정기판의 상이에 액정이 밀봉되어 있는 형태로 구성된다.
종래 LCD의 제조방법을 살펴보면 다음과 같다.
먼저, 석영재질의 투명기판상에 인듐.틴.옥사이드(indum thin oxide; 이하 ITO라 칭함)로된 화소전극과 투명전극 패턴을 형성하고, 상기 투명전극 패턴의 단락을 방지하기 위한 보호막과 액정을 배열시키기 위한 배향막을 순차적으로 형성한다.
그 다음 상기 배향막에 방향성을 주기 위하여 원통형의 코아에 천이 감겨있는 러빙 롤을 사용하여 러빙을 실시한 후, 보호막과 칼라필터 등을 형성하여 하측 액정기판을 완성한다.
그후, 공통전극을 갖는 상측 액정기판을 형성한 후, 상기 상.하측 액정기판을 일정한 셀겝을 갖도록 스페이서 및 실패턴을 형성하여 봉합시키고, 셀겝에 액정을 주입하고, 밀봉하여 LCD를 완성한다.
또한 통상의 LCD는 사용되는 액정의 종류나 구동 방법등에 의해 티.엔(Twisted Nematic), 에스.티.엔(Super Twisted Nematic), 강유전성(Ferroelectric) 및 TFT LCD등으로 구분된다.
여기서 TFT를 화소 동작의 스위칭 소자로 사용하는 TFT LCD는 다른 종류의 LCD에 비해 응답속도가 빠르고, 넓은 시야각을 가지며, 고정세화 및 고화질가 가능하여 휴대용 TV나 랩탑 PC등에 널리 사용되고 있다.
제1a도 내지 제1c도는 종래 기술에 따른 LCD용 TFT의 제조 공정도이다.
먼저, 투명기판(1)상에 산화막 재질의 절연막(2)을 도포한 후, 상기 절연막(2)상에 다결정실리콘층(3)을 도포하고, 상기 다결정실리콘층(3)을 패턴닝하여 양측으로 서로 이격되어 있는 다결정실리콘층(3) 패턴으로 된 소오스/드레인전극을 형성한다. 그 다음 상기 다결정실리콘층(3) 패턴의 상부와 그 사이의 절연막(2)상에 채널이 되는 반도체층(4) 패턴을 다결정실리콘으로 형성한다. (제1a도 참조).
그 다음 상기 다결정실리콘층(3) 패턴 사이의 반도체층(4) 패턴상에 서로 중첩되어 있는 게이트산화막(5)과 게이트전극(6)을 형성한 후, 상기 노출되어 있는 게이트전극(6)과 반도체층(4) 패턴상에 저저항 및 오옴믹 접촉을 위한 이온주입을 실시하고 고농도 불순물 반도체층(7)을 형성한다. 이때 상기 게이트전극(6)은 다결정실리콘으로 형성한다. (제 1b도 참조).
그후, 상기 구조의 전표면에 필드산화막(8)을 형성하고, 상기 게이트전극(6)과 다결정실리콘층(3) 패턴 일측 상부의 필드산화막(8)을 제거하여 고농도 불순물 반도체층(7)을 노출시키는 콘택홀(8)을 형성하고, 상기 콘택홀(8)을 통하여 상기 게이트전극(6) 및 다결정실리콘층(3) 패턴(3)과 접촉되는 금속배선(10)을 형성한다. (제 1c도 참조).
상기와 같은 종래 기술에 따른 스테거드형 LCD용 TFT는 소오스/드레인전극과 게이트전극이 정확하게 정렬되는 경우 소오스/드레인전극과 게이트전극의 경계 부분이 다른 부분에 비해 단차가 많이 지게되고, 따라서 그 부분에서 게이트산화막이나 필드 산화막이 얇게 형성되어, 전압 인가시 소오스/드레인전극과 게이트전극 또는 게이트전극과 금속배선간에 단락이 발생하여 공정수율 및 소자동작의 신뢰성을 떨어뜨리는 문제점이 있다.
또한 상기 게이트전극을 소오스/드레인전극의 사이에 작게 형성하여 상기와 같이 게이트전극과 소오드/드레인전극의 경계 부분에서의 단차증가를 감소시킬 수도 있으나, 이는 게이트전극과 소오스/드레인전극 사이에 생기는 공간을 다른 절연 물질을 채워 평탄화하여야 하므로 공정이 복잡해지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 스테거드형 LCD용 TFT에서 투명기판상에 소오스/드레인전극으로 예정되어 있는 부분에 홈이 형성되어 있는 절연 막을 구비하여 상기 홈에 소오스/드레인전극을 형성하여 게이트전극과 소오스/드레인전극간의 경계 부분에서의 단차 증가에 의해 절연막들의 두께가 얇아지는 것을 방지하여 각 배선이 단락되지 않도록하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 LCD용 TFT를 제공함에 있다.
본 발명의 다른 목적은 투명기판상에 절연막을 형성하고, 상기 절연막에서 소오스/드레인전극이 형성되기로 예정되어 있는 부분을 노출시키는 감광막패턴을 형성한 후, 도전층을 도포하여 상기 홈을 메우는 소오스/드레인전극을 형성하고, 상기 감광막패턴과 그 상부의 도전층을 리프트 오프 방법으로 제거한 후, 후속 공정을 진행하여 스테거드형 TFT를 형성하여 배선간의 단락을 방지할 수 있는 LCD용 TFT의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한, 본 발명에 따른 LCD용 TFT의 특징은 투명기판상에 형성되어 있는 절연막과, 상기 절연막에서 소오스/드레인전극이 형성되기로 예정되어 있는 부분상에 형성되어 있는 홈과, 상기 홈을 메우는 소오스/드레인전극과, 상기 소오스/드레인전극의 상부와 그 사이의 절연막상에 형성되어 있는 게이트산화막과, 상기 게이트산화막 상에 형성되어 있는 게이트전극과, 상기 게이트전극과 그 양측에 노출되어 있는 반도체층 패턴상에 형성되어 있는 고농도 불순물 반도체층과, 상기 구조의 전표면에 형성되어 있는 필드산화막과, 상기 게이트전극과 소오스/드레인전극 일측 상부의 필드산화막이 제거되어 상기 게이트전극과 소오스/드레인전극상의 고농도 불순물 반도체층을 노출시키는 콘택홀들과, 상기 콘택홀들을 통하여 상기 게이트전극 및 소오스/드레인전극과 접촉되는 금속배선들을 구비함에 있다.
다른 목적을 달성하기 위한 본 발명에 따른 LCD용 TFT 제조방법의 특징은 투명기판상에 절연막을 형성하는 공정과, 상기 절연막에서 소오스/드레인전극이 형성되기로 예정되어 있는 부분을 노출시키는 감광막패턴을 형성하는 공정과, 상기 감광막패턴에 의해 노출되어 있는 절연막을 예정된 깊이 만큼 제거하여 홈을 형성하는 공정과, 상기 구조의 전표면에 도전층을 도포하여 상기 홈을 메우는 소오스/드레인전극을 형성하는 공정과, 상기 감광막패턴과 그 상부의 도전층을 제거하는 공정과, 상기 소오스/드레인전극과 그 사이의 반도체층 패턴 상에 서로 중첩되어 있는 게이트산화막과 게이트전극을 형성하는 공정과, 상기 노출되어 있는 게이트전극과 반도체층 패턴상에 고농도 불순물 반도체층을 형성하는 공정과, 상기 구조의 전표면에 필드 산화막을 형성하는 공정과, 상기 게이트전극과 소오스/드레인전극 상부의 고농도 불순물 반도체층상의 필드산화막을 제거하여 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 게이트전극 및 소오스/드레인전극상의 고농도 불순물 반도체층과 접촉되는 금속배선을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 LCD용 TFT제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제2a도 내지 제2c도는 본 발명에 따른 LCD용 TFT의 제조공정도로서, 제2c도가 완성된 상태의 단면도이므로, 제조방법과 구조를 동시에 설명한다.
먼저, 투명재질, 예를들어 석영이나 유리로된 투명기판(1) 상에 화학기상증착(chemical vapor deposition; 이하 CVD)이나 물리기상증착(physical vapor deposition; 이하 PVD라 칭함) 방법으로 절연재질, 예를들어 산화막이나 질화막으로된 절연막(2)을 형성한다. 이때 상기 절연막(2)은 형성하고자 하는 소오스/드레인전극의 두께 보다 두껍게 형성한다.
그다음 상기 절연막(2)에서 소오스/드레인전극이 형성될 부분을 노출시키는 감광막패턴(11)을 형성한 후, 상기 감광막패턴(11)에 의해 노출되어 있는 절연막(2)을 예정된 깊이, 예를들어 소오스/드레인전극의 두께 정도의 깊이로 제거하여 홈(12)을 형성한다.
그후, 상기 구조의 전표면에 다결정실리콘층(3)을 예정된 두께 만큼 CVD나 PVD 방법으로 형성하여 상기 홈(12)을 메운다. (제2a도 참조).
그다음 상기 감광막패턴(11)과 그 상부의 다결정실리콘층(3)을 리프트 오프(lift off) 방법으로 제거하여 상기 홈(12)을 메우는 다결정실리콘층(3) 패턴으로된 소오스/드레인전극을 형성한 후, 상기 다결정실리콘층(3) 패턴의 상부와 그 사이의 절연막(2) 상에 채널이 되는 반도체층(4) 패턴을 비정질 또는 다결정실리콘으로 형성하고, 상기 소오스/드레인전극 사이의 반도체층(4) 패턴상에 서로 중첩되어 있는 게이트산화막(5)과 게이트전극(6)을 형성한다. 그후, 상기 게이트전극(6)과 그 양측의 반도체층(4) 패턴상에 N 또는 P형 불순물을 이온주입하여 저저항 및 오옴믹 접촉을 위한 고농도 불순물 반도체층(7)을 형성한다. (제 2b도 참조).
그후, 상기 구조의 전표면에 필드산화막(8)을 형성하고, 상기 게이트전극(6)과 다결정실리콘층(3) 패턴 일측 상부의 고농도 불순물 반도체층(7)을 노출시키는 콘택홀(9)들을 형성하고, 상기 콘택홀(9)을 통하여 상기 게이트전극(6) 및 다결정실리콘층(3) 패턴(3)과 접촉되는 금속배선(10)을 형성한다. (제2c도 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 LCD용 TFT 및 그 제조방법은 투명기판상에 절연막을 형성하고, 상기 절연막에서 소오스/드레인전극이 형성되기로 예정되어 있는 부분을 노출시키는 감광막패턴을 형성하고, 상기 감광막패턴을 마스크로 홈을 형성한 후, 상기 구조의 전표면에 다결정실리콘층을 도포하여 상기 홈을 메우는 소오스/드레인전극을 형성하고, 상기 감광막패턴과 그 상부의 다결정실리콘층을 리프트 오프 방법으로 제거하며, 소오스/드레인전극 상측에 채널이 되는 반도체층 패턴을 형성하고, 소오스/드레인전극 사이의 반도체층 패턴상에 게이트산화막과 게이트전극을 형성한 후, 후속공정을 진행하여 LCD용 TFT를 형성하였으므로, 소오스/드레인전극과 게이트전극의 경계 부분에서 단차가 커지지 않으므로 게이트산화막이나 필드산화막이 경계 부분에서 얇아져 배선들이 단락되는 것을 방지할 수 있어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (8)
- 투명기판상에 형성되어 있는 절연막과, 상기 절연막에서 소오스/드레인전극이 형성되기로 예정되어 있는 부분상에 형성되어 있는 홈과, 상기 홈을 메우는 소오스/드레인전극과, 상기 소오스/드레인전극의 상부와 그 사이의 절연막상에 형성되어 있는 반도체층 패턴과, 상기 소오스/드레인전극 사이의 반도체층 패턴상에 형성되어 있는 게이트산화막과, 상기 게이트산화막 상에 형성되어 있는 게이트전극과, 상기 게이트전극과 그 양측에 노출되어 있는 반도체층 패턴상에 형성되어 있는 고농도 불순물 반도체층과, 상기 구조의 전표면에 형성되어 있는 필드산화막과, 상기 게이트전극과 소오스/드레인전극 일측 상부의 필드산화막이 제거되어 상기 게이트전극과 소오스/드레인전극상의 고농도 불순물 반도체층을 노출시키는 콘택홀들과, 상기 콘택홀들을 통하여 상기 게이트전극 및 소오스/드레인전극과 접촉되는 금속배선들을 구비하는 액정표시장치용 박막트랜지스터.
- 제1항에 있어서, 상기 투명기판이 석영 또는 유리재질로 형성되어 있는 것을 특징으로 하는 액정표시장치용 박막트랜지스터.
- 제1항에 있어서, 상기 절연막이 산화막 또는 질화막으로 형성되어 있는 것을 특징으로 하는 액정표시장치용 박막트랜지스터.
- 제1항에 있어서, 상기 소오스/드레인전극이 다결정실리콘으로 형성되어 있는 것을 특징으로 하는 액정표시장치용 박막트랜지스터.
- 제1항에 있어서, 상기 반도체층 패턴이 다결정실리콘으로 형성되어 있는 것을 특징으로 하는 액정표시장치용 박막트랜지스터.
- 제1항에 있어서, 상기 게이트전극이 다결정실리콘으로 형성되어 있는 것을 특징으로 하는 액정표시장치용 박막트랜지스터.
- 투명기판상에 절연막을 형성하는 공정과, 상기 절연막에서 소오스/드레인전극이 형성되기로 예정되어 있는 부분을 노출시키는 감광막패턴을 형성하는 공정과, 상기 감광막패턴에 의해 노출되어 있는 절연막을 예정된 깊이 만큼 제거하여 홈을 형성하는 공정과, 상기 구조의 전표면에 도전층을 도포하여 상기 홈을 메우는 소오스/드레인전극을 형성하는 공정과, 상기 감광막패턴과 그 상부의 도전층을 제거하는 공정과, 상기 소오스/드레인전극과 그 사이의 절연막 상에 반도체층 패턴을 형성하는 공정과, 상기 소오스/드레인전극 사이의 반도체층 패턴 상에 서로 중첩되어 있는 게이트산화막과 게이트전극을 형성하는 공정과, 상기 노출되어 있는 게이트전극과 반도체층 패턴상에 고농도 불순물 반도체층을 형성하는 공정과, 상기 구조의 전표면에 필드 산화막을 형성하는 공정과, 상기 게이트전극과 소오스/드레인전극 상부의 고농도 불순물 반도체층상의 필드산화막을 제거하여 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 게이트전극 및 소오스/드레인전극상의 고농도 불순물 반도체층과 접촉되는 금속배선을 형성하는 공정을 구비하는 액정표시장치용 박막트랜지스터의 제조방법.
- 제7항에 있어서, 상기 절연막을 CVD 또는 PVD 방법으로 형성하는 것을 특징으로 하는 액정표시장치용 박막트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940031939A KR0146252B1 (ko) | 1994-11-30 | 1994-11-30 | 액정표시장치용 박막트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940031939A KR0146252B1 (ko) | 1994-11-30 | 1994-11-30 | 액정표시장치용 박막트랜지스터 및 그 제조방법 |
Publications (2)
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| KR960018733A KR960018733A (ko) | 1996-06-17 |
| KR0146252B1 true KR0146252B1 (ko) | 1998-09-15 |
Family
ID=19399620
Family Applications (1)
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| KR1019940031939A KR0146252B1 (ko) | 1994-11-30 | 1994-11-30 | 액정표시장치용 박막트랜지스터 및 그 제조방법 |
Country Status (1)
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| KR (1) | KR0146252B1 (ko) |
-
1994
- 1994-11-30 KR KR1019940031939A patent/KR0146252B1/ko not_active IP Right Cessation
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|---|---|
| KR960018733A (ko) | 1996-06-17 |
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