KR0174034B1 - 액정표시장치용 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 액정표시장치용 박막트랜지스터 및 그 제조방법에 관한 것으로서, 다결정실리콘으로 형성되는 다중 게이트전극에서 중앙부분의 제 1 게이트전극을 먼저 형성하고 상기 제 1 게이트전극 양측의 소오스/드레인전극와 인접하는 제 2 게이트전극은 그 하부의 게이트 절연막을 중앙 부분 보다 두껍게 형성하여 제 2 게이트전극과 드레인전극 사이에 인가되는 전장을 강화시켰으므로, 다중 게이트전극 구조의 문제점인 누설전류를 감소시켜 소자동작의 신뢰성을 향상시킬 수 있다.
Description
제1도는 일반적인 액정표시장치용 박막트랜지스터를 설명하기 위한 레이아웃도.
제2도는 종래 기술에 따른 액정표시장치용 박막트랜지스터의 단면도.
제3도는 본 발명에 따른 액정표시장치용 박막 트랜지스터의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 투명기판 2 : 반도체층
3 : 게이트절연막 4 : 게이트전극
5 : 고농도 불순물층 6 : 필드산화막
7 : 콘택홀 8 : 소오스전극
9 : 드레인 전극 10 : 게이트라인
11 : 데이터 라인 12 : 화소전극
본 발명은 액정표시장치(Liguid Crystal Display; 이하 LCD라 칭함)용 박막 트랜지스터(thin film transistor; 이하 TFT라 칭함) 및 그 제조방법에 관한 것으로서, 특히 다결정실리콘으로 형성되는 다중 게이트전극에서 소오스/드레인전극 측의 두 개의 외곽 게이트전극 하부의 게이트절연막을 중앙 부분 보다 두껍게 형성하여 게이트 전압을 강하시켜 누설전류를 감소시켜 소자동작의 신뢰성을 향상시킬 수 있는 LCD용 TFT 및 그 제조방법에 관한 것이다.
평판표시장치(flat panel display)의 일종인 LCD는 액체의 유동성과 결정의 광학적 성질을 겸비하는 액정에 전계를 가하여 광학적 이방성을 변화시키는 장치로서, 종래 음극선관(Cathode Ray Tube)에 비해 소비전력이 낮고, 부피가 작으며, 대형화 및 고정세화가 가능하여 널리 사용되고 있다.
일반적으로 LCD는 화소전극이 형성되어 스위칭 소자와 연결되어 있는 하측 액정기판과 공통전극이 형성되어 있는 상층 액정기판의 사이에 액정이 밀봉되어 있는 형태로 구성된다.
종래 LCD의 제조방법을 살펴보면 다음과 같다.
먼저, 석영재질의 투명기판상에 인듐.틴.옥사이드(indium thin oxide; 이하 ITO라 칭함)로 된 화소전극과 투명전극 패턴을 형성하고, 상기 투명전극 패턴의 단락을 방지하기 위한 보호막과 액정을 배열시키기 위한 배향막을 순차적으로 형성한다.
그 다음 상기 배향막에 방향성을 주기 위하여 원통형의 코어에 천이 감겨있는 러빙 롤을 사용하여 배향막에 일정한 방향성을 갖는 골들을 형성하는 러빙을 실시하여 하측 액정기판을 완성한다.
그후, 공통전극을 갖는 상측 액정기판을 형성한 후, 상기 상.하측 액정기판을 일정한 셀겝을 갖도록 스페이서 및 실패턴을 형성하여 봉합시키고, 셀겝에 액정을 주입한후, 밀봉하여 LCD를 완성한다.
상기와 같은 통상의 LCD는 사용되는 액정의 종류나 구동 방법 등에 의해 티.엔(Twisted Nematic), 에스.티.엔(Super Twisted Nematic), 강유전성(Ferroelectric) 및 TFT LCD 등으로 구분된다.
여기서 TFT를 화소 동작의 스위칭 소자로 사용하는 TFT LCD는 다른 종류의 LCD에 비해 응답속도가 빠르고, 넓은 시야각을 가지며, 대화면화, 고정세화 및 고화질화가 가능하여 휴대용 TV나 랩탑 PC 등에 널리 사용되고 있다.
이러한 TFT의 구조는 크게 반도체층 패턴인 활성층의 위치에 따라 구별할 수 있다. 즉 반도체층을 사이에 두고 게이트 전극과 소오스/드레인 전극이 분리되어 있는 스테거드(staggered)형과 반도체층의 일면에 게이트 전극과 소오스/드레인 전극이 형성되어 있는 코플라나(coplanar)형으로 나눈다.
그러나 상기의 TFT LCD는 화소의 일측에 TFT 소자를 형성하여야 하고 소자를 동작시키기 위하여 게이트 버스 및 데이터 버스선을 배치하여야 하므로 화소의 개구율이 떨어지는 문제점이 있다.
제1도 및 제2도는 일반적인 LCD용 TFT를 설명하기 위한 레이아웃도 및 종래 LCD용 TFT의 단면도로서, 삼중 게이트전극이 반도체층의 상측에 형성되는 탑 게이트형의 예이며, 서로 연관시켜 설명한다.
먼저, 석영재질의 투명기판(1)상에 채널이 되는 직사각 형상의 반도체층(2) 패턴이 비정질 또는 다결정실리콘으로 형성되어 있으며, 상기 구조의 전표면에 산화막으로 된 게이트절연막(3)이 형성되어 있다.
또한 상기 반도체층(2) 패턴 중앙 부분의 채널로 예정되어 있는 부분상측의 게이트 절연막(3)상에 고농도로 불순물이 포함된 다결정실리콘층 패턴으로 된 삼중 게이트전극(4)이 형성되어 있으며, 상기 게이트전극(4)의 일측은 투명기판(1)에 대해 가로 방향으로 연장되어 있는 게이트라인(10)과 연결되어 있다.
상기 삼중 게이트전극(4) 양측 하부의 반도체층(2) 패턴에 N+ 고농도 불순물층(5)이 형성되어 있으며, 상기 구조의 전표면에 필드산화막(6)이 형성되어 있다.
또한 상기 고농도 불순물층(4)들 중의 양측 일부를 콘택홀(7)이 노출시키고 있으며, 각측의 고농도 불순물층(4)과 접촉되는 소오스전극(8) 및 드레인전극(9)이 각각 형성되어 있고, 상기 소오스전극(8) 및 드레인전극(9)은 각각 세로 방향으로 연장되어 있는 데이터 라인(11) 및 투명전극으로 된 화소전극(12)과 연결된다.
상기와 같은 종래의 다중 게이트전극을 구비하는 LCD용 TFT는 다결정실리콘층 게이트의 단점인 그레인 바운더리에 의한 누설전류 증가를 방지하기 위하여 게이트전극과 드레인전극 사이에 인가되는 전장을 분산시키기 위한 구조이다.
그러나 상기와 같은 삼중 게이트전극도 소오스/드레인전극에 인가되는 전압과 게이트 전압의 의해 양측의 게이트전극에는 다량의 전장이 인가되어 누설전류의 원인이 되므로 소자 동작의 신뢰성을 떨어뜨리는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 다결정실리콘 다중 게이트전극의 양측단의 게이트전극 하부의 게이트절연막을 중앙부분 보다 두껍게 형성하여 양측의 게이트전극에 인가되는 전장에 비례하는 누설전류를 감소시켜 소자 동작의 신뢰성을 향상시킬 수 있는 LCD용 TFT를 제공함에 있다.
본 발명의 다른 목적은 다결정실리콘 다중 게이트전극들 중에서 양측단의 게이트절연막을 다른 부분 보다 두껍게 형성하여 누설전류 발생을 방지하여 소자동작의 신뢰성을 향상시킬 수 있는 LCD용 TFT의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 LCD용 TFT의 특징은, 투명기판상에 형성되어 있는 반도체층 패턴과, 상기 구조의 전표면에 형성되어 있는 제 1 게이트절연막과, 상기 반도체 패턴에서 채널로 예정되어 있는 부분들 중에서 중앙부분의 상측 제 1 게이트절연막상에 형성되어 있는 제 1 게이트전극과, 상기 구조의 전표면에 형성되어 있는 제 2 게이트절연막과, 상기 제 1 게이트전극 양측의 제 2 게이트절연막에 형성되어 있는 제 2 게이트전극들과, 상기 구조의 전표면에 형성되어 있는 필드산화막과, 상기 제 1 및 제 2 게이트전극 양측 하부의 반도체층 패턴에 형성되어 있는 고농도 불순물층과, 상기 양측의 고농도 불순물층과 접촉되는 소오스/드레인전극을 구비함에 있다.
다른 목적을 달성하기 위한, 본 발명에 따른 LCD용 TFT 제조방법의 특징은 투명기판상에 반도체층 패턴을 형성하는 공정과, 상기 구조의 전표면에 제 1 게이트절연막을 형성하는 공정과, 상기 반도체층 패턴에서 채널로 예정되어 있는 부분들 중 가운데 부분에 제 1 게이트전극을 형성하는 공정과, 상기 구조의 전표면에 제 2 게이트절연막을 형성하는 공정과, 상기 제 1 게이트전극 양측의 제 2 게이트절연막상에 제 2 게이트전극들을 형성하는 공정과, 상기 제 1 및 제 2 게이트전극 양측 하부의 반도체층 패턴에 고농도 불순물층을 형성하는 공정과, 상기 구조의 전표면에 필드산화막을 형성하는 공정과, 상기 고농도 불순물층 양측을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 노출되어 있는 고농도 불순물층과 접촉되는 소오스/드레인전극을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 LCD용 TFT 및 그 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 LCD용 TFT의 단면도로서, 구조 및 제조 방법을 동시에 설명한다.
먼저, 석영이나, 유리 등 투명재질의 투명기판(1)상에 예정된 폭을 갖는 직사각 형상의 비정질 또는 다결정실리콘으로 된 반도체층(2) 패턴을 형성하고, 상기 구조의 전표면에 산화막 재질의 제 1 게이트절연막(3A)을 형성한다.
그다음 상기 반도체층(2) 패턴 중앙부분의 제 1 게이트절연막(3A)상에 제 1 게이트전극(4A)을 형성한 후, 상기 구조의 전표면에 제 2 게이트절연막(3B)을 형성한다. 이때 상기 제 2 게이트절연막(3B)은 상기 제 1 게이트절연막(3A)에 비해 약 30∼120% 정도의 두께로 형성되어 전장을 악화시킨다.
그후, 상기 제 1 게이트전극(4A) 양측의 제 2 게이트절연막(3B)상에 제 2 게이트전극(4B)들을 형성하여 삼중 게이트를 완성한다. 이때 상기 제 1 및 제 2 게이트전극(4A),(4B)들은 고농도 불순물이 포함되어 있어 저항이 낮으며, 각각은 가로 방향으로 연장되어 있는 게이트라인과 일측이 접촉되어 있다.
그다음 상기 제 1 및 제 2 게이트전극(4A),(4B)들의 양측 하부의 반도체층(2) 패턴에 N 형 또는 P형 불순물을 이온주입하여 고농도 불순물층(5)을 형성한 후, 상기 구조의 전표면에 화학기상증착(chemical vapor deposition: CVD)이나 물리기상증착(physical vapor deposition; 이하 PVD라 칭함) 방법으로 필드산화막(6)을 형성한다.
그후, 상기 양측단의 고농도 불순물층(5)의 일측 표면상의 필드산화막(6)과 제 2 및 제 1 게이트산화막(3B),(3A)을 순차적으로 제거하여 고농도 불순물층(5)을 노출시키는 콘택홀(7)들을 형성하고, 상기 노출되어있는 양측단 고농도 불순물층(5)과 접촉되는 소오스 및 드레인 전극(8),(9)을 형성한다. 이때 상기 소오스전극(8)은 가로방향으로 연장되어 있는 데이터라인과 연결되고, 상기 드레인전극(9)은 ITO 등의 투명도전 물질 패턴으로 된 화소전극과 연결되며, 상기 소오스/드레인전극(8),(9)은 Ti, Cr 또는 Al으로 형성된다.
상기와 같이 삼중 게이트전극은 양측단의 제 2 게이트전극(4B)과 드레인전극(8)과의 사이에 인가되는 전장이 제 2 게이트절연막(3B)에 의해 세기가 감소되어 전장의 변화가 원만하게 이루어져 누설전류가 감소된다.
상기에서는 삼중 게이트전극을 예로 들었으나, 다중 게이트전극의 경우에도 소오스/드레인전극과 접하는 부분의 게이트절연막을 두껍게 형성하면 본 발명의 사상과 동일한 효과를 얻을 수 있음은 물론이다.
이상에서 설명한 바와 같이, 본 발명에 따른 LCD용 TFT는 다결정실리콘으로 형성되는 다중 게이트전극에서 중앙부분의 제 1 게이트전극을 먼저 형성하고 상기 제 1 게이트전극 양측의 소오스/드레인전극과 인접하는 제 2 게이트전극은 그 하부의 게이트절연막을 중앙 부분 보다 두껍게 형성하여 제 2 게이트전극과 드레인전극 사이에 인가되는 전장을 강하시켰으므로, 다중 게이트전극 구조의 문제점인 누설전류를 감소시켜 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (10)
- 투명기판상에 형성되어 있는 반도체층 패턴과, 상기 구조의 전표면에 형성되어 있는 제 1 게이트절연막과, 상기 반도체층 패턴에서 채널로 예정되어 있는 부분들 중에서 중앙부분 상측의 제 1 게이트절연막상에 형성되어 있는 제 1 게이트전극과, 상기 구조의 전표면에 형성되어 있는 제 2 게이트절연막과, 상기 제 1 게이트전극 양측의 제 2 게이트절연막상에 형성되어 있는 제 2 게이트전극들과, 상기 구조의 전표면에 형성되어 있는 필드산화막과, 상기 제 1 및 제 2 게이트전극 양측 하부의 반도체층 패턴에 형성되어 있는 고농도 불순물층과, 상기 양측의 고농도 불순물층과 접촉되는 소오스/드레인전극을 구비하는 액정표시장치용 박막트랜지스터.
- 제 1항에 있어서, 상기 투명기판이 석영 또는 유리재질로 형성되어 있는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
- 제 1항에 있어서, 상기 반도체층 패턴을 다결정실리콘으로 형성되어 있는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
- 제 1항에 있어서, 상기 게이트전극을 고농도 불순물이 함유된 다결정실리콘층으로 형성하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
- 제 1항에 있어서, 상기 소오스 및 드레인전극이 Ti, Cr 또는 Al들 중 어느 하나로 형성되는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
- 제 1항에 있어서, 상기 제 1 및 제 2 게이트절연막이 산화막으로 형성되어 있는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
- 제 1항에 있어서, 상기 고농도 불순물층이 N 또는 P형인 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
- 제 1항에 있어서, 상기 필드산화막 CVD 또는 PVD 방법으로 형성되는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터.
- 투명기판상에 반도체층 패턴을 형성하는 공정과, 상기 구조의 전표면에 제 1 게이트절연막을 형성하는 공정과, 상기 반도체층 패턴에서 채널로 예정되어 있는 부분들 중 가운데 부분에 제 1 게이트전극을 형성하는 공정과, 상기 구조의 전 표면에 제 2 게이트절연막을 형성하는 공정과, 상기 제 1 게이트전극 양측의 제 2 게이트절연막상에 제 2 게이트전극들을 형성하는 공정과, 상기 제 1 및 제 2 게이트전극 양측 하부의 반도체층 패턴에 고농도 불순물층을 형성하는 공정과, 상기 구조의 전표면에 필드산화막을 형성하는 공정과, 상기 고농도 불순물층의 양측을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 노출되어 있는 고농도 불순물층과 접촉되는 소오스/드레인전극을 형성하는 공정을 구비하는 액정표시장치용 박막 트랜지스터의 제조방법.
- 제 9항에 있어서, 상기 제 2 게이트절연막이 제 1 게이트절연막의 두께에 대하여 30∼120%의 두께로 형성하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940031942A KR0174034B1 (ko) | 1994-11-30 | 1994-11-30 | 액정표시장치용 박막 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940031942A KR0174034B1 (ko) | 1994-11-30 | 1994-11-30 | 액정표시장치용 박막 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960019796A KR960019796A (ko) | 1996-06-17 |
| KR0174034B1 true KR0174034B1 (ko) | 1999-02-01 |
Family
ID=19399624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940031942A KR0174034B1 (ko) | 1994-11-30 | 1994-11-30 | 액정표시장치용 박막 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0174034B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101111474B1 (ko) * | 2005-01-28 | 2012-03-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
-
1994
- 1994-11-30 KR KR1019940031942A patent/KR0174034B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101111474B1 (ko) * | 2005-01-28 | 2012-03-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US8648346B2 (en) | 2005-01-28 | 2014-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960019796A (ko) | 1996-06-17 |
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