KR101265330B1 - 박막트랜지스터 어레이 기판 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터 어레이 기판에 관한 것으로, 제 1 영역과 제 2 영역을 구비하는 기판과; 상기 제 1 영역과 상기 제 2 영역상에 각각 형성된 반도체층과 캐패시터 제 1 전극; 상기 반도체층 및 상기 캐패시터 제 1 전극을 포함하는 기판 전면에 형성된 게이트 절연막; 상기 반도체층의 채널영역에 대응된 상기 게이트 절연막상에 형성된 게이트 전극; 상기 게이트 전극을 포함하는 기판 전면에 형성하고, 상기 캐패시터 제 1 전극에 대응된 게이트 절연막을 노출하는 개구부가 형성된 층간 절연막; 상기 층간 절연막상에 상기 반도체층의 소스/드레인 영역과 연결되는 소스/드레인 전극, 상기 층간 절연막의 개구부에 형성된 캐패시터 제 2 전극; 상기 소스/드레인 전극 및 상기 캐패시터 제 2 전극을 포함하는 상기 층간 절연막상에 형성된 보호막; 및 상기 캐패시터 제 2 전극과 전기적으로 연결된 화소전극을 포함함으로써, 공정을 단순화하며 향상된 캐패시턴스를 얻을 수 있다.
폴리실리콘, 캐패시터, 박막트랜지스터, 평판표시장치
Description
도 1a 및 도 1b는 본 발명의 제 1 실시예에 따른 박막트랜지스터 어레이 기판을 도시한 도면들이다.
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 박막트랜지스터 어레이 기판의 제조 방법을 설명하기 위해 도시한 공정도들이다.
도 3은 본 발명의 제 2 실시예에 따른 박막트랜지스터 어레이 기판 및 이의 제조 방법을 설명하기 위해 도시한 도면이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 기판 110 : 게이트 절연막
111 : 게이트 배선 112 : 스토리지 배선
113 : 데이터 배선 114 : 반도체층
115 : 게이트 전극 116 : 소스 전극
117 : 드레인 전극 118 : 캐패시터 제 1 전극
119 : 캐패시터 제 2 전극 120 : 층간 절연막
121 : 화소전극 130 : 보호막
본 발명은 박막트랜지스터 어레이 기판에 관한 것으로서, 더욱 구체적으로 공정수를 저감하며, 이와 더불어 캐패시턴스를 향상시킬 수 있는 캐패시터를 구비하는 박막트랜지스터 및 이의 제조 방법에 관한 것이다.
평판표시장치는 모바일 제품의 급성장, 디지털 방송의 실시, PC시장의 급성장에 따라 기존의 CRT를 대체할 수 있는 디스플레이로서 급성장하고 있다.
오늘날, 정보화 시대의 급성장에 따라, 상기 평판표시장치의 고화질화 및 저 소비전력의 요구가 점점 높아지고 있다. 이를 해결하고자, 상기 평판표시장치에 박막트랜지스터 및 캐패시터를 구비하였다. 즉, 상기 박막트랜지스터는 상기 평판표시장치의 상기 각 화소를 스위칭하거나 구동하는 역할을 하고, 상기 캐패시터는 화소 전극에 인가된 전압 또는 전류를 일정시간 이상으로 유지시켜주는 역할을 수행함으로써, 낮은 전압 또는 전류가 인가되어도 각 화소는 동일한 휘도를 구현할 수 있어, 저소비전력, 고정세 및 대형화를 구현할 수 있었다.
여기서, 상기 박막트랜지스터의 반도체층은 비정질 실리콘 또는 폴리실리콘으로 형성할 수 있는데, 상기 폴리실리콘은 상기 비정질 실리콘에 비해 약 100배의 전계이동도를 가진다는 잇점이 있다. 이로써, 상기 반도체층을 폴리실리콘으로 사 용하는 폴리실리콘 박막트랜지스터는 평판표시장치의 구동회로부에 사용되며, 특히, 상기 평판표시장치 중 유기전계발광표시장치의 구동 박막트랜지스터로 사용된다.
한편, 근래에 제품의 품질외에 제품가격 경쟁력이 점점 치열해지고 있다. 이에 따라, 상기 박막트랜지스터 및 캐패시터를 구비하는 박막트랜지스터 어레이 기판의 제조 공정을 단순화시킴으로써 가격 경쟁력을 확보하고자 하였다.
종래, 폴리실리콘 박막트랜지스터일 경우, 상기 박막트랜지스터의 게이트 전극과, 상기 박막트랜지스터의 소스/드레인 전극의 제조시에 각각 캐패시터 하부전극과 캐패시터 상부전극을 동시에 형성함으로써 공정 수를 절감할 수 있었다. 그러나, 상기 캐패시터 하부전극과 상기 캐패시터 상부전극간에 층간 절연막이 개재되는데, 상기 층간 절연막의 두께로 인해 충분한 캐패시턴스가 확보되지 않는다. 이는, 상기 캐패시턴스는 상기 캐패시터의 면적에 비례하고, 상기 캐패시터의 두 전극 사이에 개재되는 절연층의 두께에 반비례하기 때문이다. 이로써, 충분한 캐패시턴스를 확보하기 위해, 상기 캐패시터의 면적을 크게 형성해야 하나, 개구율이 저하되는 문제점이 있다.
본 발명은 공정을 단순화하여 제품의 가격 경쟁력을 확보할 수 있는 박막트랜지스터 어레이 기판 및 이의 제조 방법을 제공하는 데 그 목적이 있다.
또, 본 발명은 추가 공정없이 캐패시턴스 및 개구율을 향상시킬 수 있는 캐 패시터를 구비하는 박막트랜지스터 및 이의 제조 방법을 제공하는 데 또 다른 목적이 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터 어레이 기판를 제공한다. 상기 박막트랜지스터 어레이 기판은 제 1 영역과 제 2 영역을 구비하는 기판과; 상기 제 1 영역과 상기 제 2 영역상에 각각 형성된 반도체층과 캐패시터 제 1 전극; 상기 반도체층 및 상기 캐패시터 제 1 전극을 포함하는 기판 전면에 형성된 게이트 절연막; 상기 반도체층의 채널영역에 대응된 상기 게이트 절연막상에 형성된 게이트 전극; 상기 게이트 전극을 포함하는 기판 전면에 형성하고, 상기 캐패시터 제 1 전극에 대응된 게이트 절연막을 노출하는 개구부가 형성된 층간 절연막; 상기 층간 절연막상에 상기 반도체층의 소스/드레인 영역과 연결되는 소스/드레인 전극, 상기 층간 절연막의 개구부에 형성된 캐패시터 제 2 전극; 상기 소스/드레인 전극 및 상기 캐패시터 제 2 전극을 포함하는 상기 층간 절연막상에 형성된 보호막; 및 상기 캐패시터 제 2 전극과 전기적으로 연결된 화소전극을 포함한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 박막트랜지스터 어레이 기판의 제조 방법을 제공한다. 상기 제조 방법은 제 1 영역과 제 2 영역을 구비하는 기판을 제공하는 단계; 상기 제 1 영역과 상기 제 2 영역상에 각각 제 1, 제 2 폴리실리콘층을 형성하는 단계; 상기 제 1, 제 2 폴리실리콘층상에 게이트 절연막을 형성하는 단계; 상기 제 1 폴리실리콘층의 일부에 대응된 상기 게이트 절연막상에 형성된 게이트 전극을 형성하는 단계; 상기 제 1, 제 2 폴리실리콘층으로 불순물을 도핑하여, 반도체층과 캐패시터 제 1 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 기판 전면에 위치하고, 상기 캐패시터 제 1 전극에 대응된 게이트 절연막을 노출하는 개구부를 구비하는 층간 절연막을 형성하는 단계; 상기 층간 절연막상에 상기 반도체층의 소스/드레인 영역과 연결되는 소스/드레인 전극, 상기 층간 절연막의 개구부에 위치하는 캐패시터 제 2 전극을 형성하는 단계; 상기 소스/드레인 전극 및 상기 캐패시터 제 2 전극을 포함하는 상기 층간 절연막상에 보호막을 형성하는 단계; 및 상기 캐패시터 제 2 전극과 전기적으로 연결된 화소전극을 형성하는 단계를 포함한다.
이하, 본 발명에 의한 박막트랜지스터 어레이 기판의 도면을 참고하여, 본 발명의 실시예들을 더욱 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 및 도 1b는 본 발명의 제 1 실시예에 따른 박막트랜지스터 어레이 기 판을 도시한 도면들이다. 여기서, 도 1a는 상기 박막트랜지스터의 평면도이고, 도1b는 도 1a를 Ｉ-Ｉ'로 취한 단면도이다.
도 1a 및 도 1b를 참조하면, 기판(100) 상에 게이트 배선(111)과 스토리지 배선(112)이 서로 평행하게 형성되어 있다. 상기 게이트 배선(111)과 교차되어 형성되어 화소를 정의하는 데이터 배선(113)이 형성되어 있다.
상기 게이트 배선(111)과 상기 데이터 배선(113)의 교차 영역은 제 1 영역과 제 2 영역으로 정의한다. 이때, 상기 제 1 영역에 박막트랜지스터(Tr)가 형성되어 있으며, 상기 제 2 영역에 대응된 기판상에 캐패시터(Cp)가 형성되어 있다.
상기 박막트랜지스터는 반도체층(114), 게이트 전극(115) 및 소스/드레인 전극(116, 117)을 포함한다. 여기서, 상기 반도체층(114)은 채널영역(114b)과, 상기 채널영역(114b)의 양단부에 해당하는 소스/드레인 영역(114a, 114c)으로 정의되며, 상기 채널영역(114b)은 폴리실리콘으로 형성되고, 상기 소스/드레인 영역(114a, 114c)은 불순물이 도핑된 폴리실리콘으로 형성되어 있다.
또, 상기 반도체층(114)과 상기 게이트 전극(115)사이에는 게이트 절연막(110)이 개재되어 있으며, 상기 게이트 전극(115)과 상기 소스/드레인 전극(116, 117)사이에는 층간 절연막(120)이 개재되어 있다.
여기서, 상기 제 2 영역에 대응된 상기 층간 절연막(120)에는 상기 게이트 절연막(110)을 노출하는 개구부(P1)가 형성되어 있다.
상기 캐패시터는 상기 반도체층(114)의 드레인 영역(114c)으로 연장되는 즉, 상기 반도체층(114)과 일체로 형성된 캐패시터 제 1 전극(118)과, 상기 드레인 전 극(116)과 일체로 형성된 캐패시터 제 2 전극(119)과, 상기 캐패시터 제 1, 제 2 전극(118, 119)사이에 개재된 게이트 절연막(110)을 포함한다. 이는, 상기 캐패시터 제 2 전극(119)은 상기 층간 절연막(120)의 개구부(P1)에 형성되기 때문에, 상기 캐패시터 제 1, 제 2 전극(118, 119)사이에 게이트 절연막(110)이 개재된다.
이로써, 종래에 상기 캐패시터 제 1 전극(118)과 상기 캐패시터 제 2 전극(119) 사이에 상기 게이트 절연막(110)보다 큰 두께를 가지는 층간 절연막(120)이 개재되어, 캐패시턴스(Cp)가 저하되었으나, 본 발명에서는 상기 캐패시터 제 1 전극(118)과 상기 캐패시터 제 2 전극(119)사이에 게이트 절연막(110)이 개재됨으로써, 캐패시턴스가 더 향상될 수 있다. 이는 상기 층간 절연막(120)보다 상기 게이트 절연막(110)의 두께가 작기 때문이다.
여기서, 상기 캐패시터 제 1 전극(118)은 불순물이 도핑된 폴리실리콘으로 형성되어 있어, 도전성을 가지게 되어, 상기 캐패시터 제 1 전극(118)과 상기 제 캐패시터 제 2 전극(119)사이에 개재된 유전체, 즉 게이트 절연막(110)에 의해 캐패시턴스(Cp)가 형성된다.
한편, 상기 스토리지 배선(112)은 상기 캐패시터 제 1 전극(118)과 일체로 형성되므로, 상기 스토리지 배선(112)은 불순물이 도핑된 폴리실리콘으로 형성된다. 여기서, 상기 불순물은 P+ 또는 N+ 형 이온일 수 있으며, 본 발명의 실시예에서 한정하는 것은 아니다.
상기 박막트랜지스터 및 상기 캐패시터를 포함하는 기판 전면에 보호막(130)이 형성되어 있으며, 상기 보호막(130)에는 상기 캐패시터 제 2 전극(119)을 일부 노출하는 콘텍홀이 형성되어 있다.
상기 보호막(130)상에 상기 콘텍홀에 의해 노출된 상기 캐패시터 제 2 전극과 전기적으로 연결된 화소전극(121)이 형성되어 있다.
이와 같은 구성을 포함하는 박막트랜지스터 어레이 기판을 이용하여 평판표시장치 중 액정표시장치 및 유기전계발광표시장치를 제조할 수 있다.
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 박막트랜지스터 어레이 기판의 제조 방법을 설명하기 위해 도시한 공정도들이다.
도 2a를 참조하면, 제 1 영역과 제 2 영역을 구비하는 기판(100)을 제공한다. 여기서, 상기 제 1 영역은 박막트랜지스터의 형성영역이고, 상기 제 2 영역은 캐패시터 형성영역이다.
상기 기판(100)전면에 스퍼터링법 또는 화학기상증착법을 통해 비정질 실리콘층을 증착한 뒤, 결정화한 뒤 패터닝하여 상기 제 1 영역과 상기 제 2 영역에 각각 위치하는 제 1 폴리실리콘층(114')과 제 2 폴리실리콘층(118')을 형성한다. 여기서, 상기 제 1, 제 2 폴리실리콘층(114', 118')은 연장되어 있을 수 있다.
상기 제 1, 제 2 폴리실리콘층(114', 118')을 포함하는 기판(100)전면에 게이트 절연막(110)을 형성한다. 상기 게이트 절연막(110)은 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막일 수 있다. 이때, 상기 게이트 절연막(110)은 화학기상증착법 또는 스퍼터링법을 통해 형성할 수 있다.
도 2b를 참조하면, 상기 제 1 폴리실리콘층(114')을 포함하는 기판(100) 전 면에 제 1 도전막을 형성한 뒤 패터닝하여, 게이트 전극(115)및 상기 게이트 전극(115)과 일체인 게이트 배선(도면에는 도시하지 않음.)을 형성한다. 여기서, 상기 제 1 도전막은 Al, AlNd 및 Mo를 포함하는 금속 물질로 형성될 수 있다. 이때, 상기 제 1 도전막은 스퍼터링법을 퉁해 형성할 수 있다.
이후, 상기 게이트 전극(115)을 포함하는 기판 전면으로 불순물을 도핑한다. 이때, 상기 게이트 전극(115)에 대응된 제 1 폴리실리콘층(114')의 일부 영역을 제외한 영역과, 제 2 폴리실리콘층(118')으로 불순물이 주입된다. 이로써, 상기 게이트 전극에 대응되는 채널영역(114b)과, 상기 채널영역(114b)의 양 단부에 해당하는 소스/드레인 영역(114a, 114c)가 정의되는 반도체층(114)이 형성되며, 상기 제 2 폴리실리콘층(118')에 불순물이 주입되어 도전성을 띄게 되어 캐패시터 제 1 전극(118)이 형성된다. 이때, 상기 반도체층(114)의 드레인 영역(114c)과 캐패시터 제 1 전극(118)은 연장되어 있을 수 있다.
더 나아가, 상기 캐패시터 제 1 전극(118)과 일체로 형성되는 스토로지 배선이 더 형성될 수 있다.
도 2c를 참조하면, 상기 게이트 전극(115)을 포함하는 게이트 절연막(110)상에 층간 절연막(120)을 형성한다. 여기서, 상기 층간 절연막(120)은 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막 중 어느 하나일 수 있다. 이때, 상기 층간 절연막(120)은 화학기상증착법 또는 스퍼터링법을 통해 형성할 수 있다.
상기 층간 절연막상에 단차를 가지는 제 1 감광성막 패턴(140a)을 형성한다. 여기서, 상기 제 1 감광성막 패턴(140a)은 영역별로 투과되는 광의 세기가 다른 하 프톤 마스크 또는 회절 마스크를 통해 형성할 수 있다.
이때, 상기 제 1 감광성막 패턴(140a)은 상기 반도체층(114)의 소스/드레인 영역을 각각 노출하기 위한 제 1, 제 2 비아홀의 형성 영역을 노출하며, 다른 영역에 비해 상기 층간 절연막에 형성되는 개구부의 형성 영역상에 낮은 두께를 가지도록 형성한다.
상기 제 1 감광성막 패턴(140a)에 따라, 도 2d에서와 같이, 상기 제 1, 제 2 비아홀의 형성영역에 대응된 층간 절연막(120)을 식각한다. 이후, 상기 제 1 감광성막 패턴(도 2c에서 140a)에 전체적으로 애슁(ashing)공정을 거쳐, 낮은 단차를 가지는 영역이 완전하게 제거될때까지 진행하여, 제 2 감광성막 패턴(140b)을 형성한다.
즉, 상기 제 2 감광성막 패턴(140b)은 상기 개구부의 형성영역에 대응된 층간 절연막을 노출하도록 형성된다.
이후, 상기 제 2 감광성막 패턴(140b)에 따라, 상기 게이트 절연막 및 상기 층간 절연막을 식각한 뒤, 상기 제 2 감광성막 패턴(140b)을 제거하여, 도 2e에서와 같이 상기 반도체층(114)의 소스/드레인 영역(114a, 114c)을 각각 노출하는 제 1, 제 2 비아홀(V1, V2)과, 상기 게이트 절연막을 노출하는 개구부(P1)를 형성할 수 있다.
도 2f를 참조하면, 상기 개구부(P1)가 형성된 층간 절연막(120)상에 제 2 도전막을 형성한 뒤, 패터닝하여 상기 반도체층(114)의 소스/드레인 영역(114a, 114c)과 각각 연결되는 소스/드레인 전극(116, 117)과, 상기 캐패시터 제 1 전극(118)에 대응된 영역상에 위치하는 캐패시터 제 2 전극(119)을 형성한다. 여기서, 상기 제 2 도전막은 Mo, Ti, W, Ta, MoW, MoTa, Al 및 AlNd로 이루어진 군에서 선택된 적어도 하나를 스퍼터링법을 통해 증착하여 형성할 수 있다.
이때, 상기 캐패시터 제 2 전극(119)은 상기 층간 절연막(120)의 개구부(P1)에 형성된다. 즉, 상기 캐패시터 제 2 전극(119)은 상기 게이트 절연막(110)상에 위치하게 된다. 이로써, 상기 캐패시터 제 1 전극(118)과 상기 제 2 캐패시터 제 2 전극(119)사이에 개재된 게이트 절연막(110)을 매개로 캐패시턴스가 형성된다.
이후, 상기 소스/드레인 전극(116, 117)과 상기 캐패시터 제 2 전극(119)을 포함하는 층간 절연막(120)상에 보호막(130)을 형성한다. 상기 보호막(130)은 무기막, 유기막 또는 이들의 적층구조로 형성될 수 있다. 여기서, 상기 무기막은 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막일 수 있다. 또, 상기 유기막은 아크릴계 수지, 벤조사이클로부텐(BCB) 및 폴리이미드(PI)로 이루어진 군에서 선택되는 하나의 물질로 형성될 수 있다.
상기 보호막(130)에 상기 캐패시터 제 2 전극(118)을 일부 노출하는 콘텍홀을 형성한 뒤, 제 3 도전막을 형성한 뒤 패터닝하여 화소전극(121)을 형성한다. 이때, 상기 제 3 도전막은 상기 콘텍홀을 통한 상기 캐패시터 제 2 전극(118)에도 형성되므로, 상기 화소전극(121)은 상기 캐패시터 제 2 전극과 전기적으로 연결될 수 있다.
이로써, 공정수의 추가 없이, 캐패시턴스를 향상시킬 수 있는 캐패시터를 구비하는 박막트랜지스터 어레이 기판을 제조할 수 있다.
또, 상기 캐패시터의 면적을 증가시키지 않고, 캐패시턴스를 향상시킴으로써, 고 개구율을 실현할 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 박막트랜지스터 어레이 기판 및 이의 제조 방법을 설명하기 위해 도시한 도면이다. 여기서, 층간 절연막에 대응된 게이트 절연막에 홈을 형성하는 것을 제외하고, 상술한 제 1 실시예에 따른 박막트랜지스터 어레이 기판 및 제조 방법이 동일한 바, 동일한 참조번호는 동일한 구성요소를 지칭하며, 반복되는 설명은 생략하여 기술한다.
도 3을 참조하면, 게이트 배선과 데이터 배선이 교차되어 형성된 제 1 기판상에 박막트랜지스터와 캐패시터가 형성되어 있다.
상기 박막트랜지스터는 폴리실리콘으로 형성된 반도체층(114)과, 상기 반도체층(114)의 채널영역(114b)에 대응된 게이트 절연막(110)상에 형성된 게이트 전극(115)과, 상기 반도체층(114)의 소스/드레인 영역(114a, 114c)과 각각 전기적으로 연결되며, 층간 절연막(220)상에 형성된 소스/드레인 전극(116, 117)을 포함한다.
상기 캐패시터는 상기 박막트랜지스터를 구성하는 반도체층(114)의 드레인 영역(114c)으로 연장되는 캐패시터 제 1 전극(118)과, 상기 박막트랜지스터를 구성하는 드레인 전극(117)이 연장되는 캐패시터 제 2 전극(119)를 포함한다. 여기서, 상기 반도체층(114) 및 상기 캐패시터 제 1 전극(118)은 불순물이 도핑된 폴리실리콘으로 형성될 수 있다.
또, 상기 캐패시터 제 2 전극(119)은 상기 드레인 전극(117)과 연장되어 형성된다. 이때, 상기 캐패시터 제 2 전극(119)은 상기 층간 절연막(220)에 형성된 개구부(P1)에 형성된다. 즉, 상기 캐패시터 제 2 전극(119)은 상기 게이트 절연막(110)에 위치하게 된다.
더 나아가, 상기 게이트 절연막(110)은 상기 층간 절연막(220)의 개구부(P1)에 대응되도록 홈(P2)을 더 형성할 수 있다. 이로써, 상기 제 1 캐패시터 전극(118)과 상기 제 2 캐패시터 전극(119)의 사이에 개재되는 게이트 절연막(110)의 두께가 작아지므로 캐패시턴스(Cp)가 더 향상될 수 있다. 이는 상술한 바와 같이, 캐패시턴스는 상기 제 1, 제 2 캐패시터 전극(118, 119)사이에 개재되는 게이트 절연막의 두께에 반비례하기 때문이다.
여기서, 상기 게이트 절연막(110)에 형성되는 홈(P2)은 상기 게이트 절연막(110)에 상기 반도체층(114)의 소스/드레인 영역(114a, 114c)을 각각 노출하는 제 1, 제 2 비아홀(V1, V2)를 형성하는 공정에서 하나의 마스크를 이용해 동시에 형성할 수 있다. 이때, 상기 마스크는 투과되는 광의 세기가 영역별로 다른 하프톤 마스크 또는 회절 마스크일 수 있다.
이로써, 별도의 공정을 추가하지 않으며, 캐패시턴스가 향상된 캐패시터를 구비하는 박막트랜지스터 어레이 기판을 제조할 수 있다.
또, 이와 같은 박막트랜지스터 어레이 기판을 이용하여 평판표시장치를 제조함으로써, 상기 캐패시터의 면적을 크게 형성하지 않아도 캐패시턴스를 향상시킬 수 있으므로, 고 개구율을 가지며 저 소비전력을 요하는 평판표시장치를 제조할 수 있다.
상기한 바와 같이 본 발명에 따르면, 캐패시터 제 1 전극과 캐패시터 제 2 전극 사이에 게이트 절연막을 개재하여 캐패시터를 형성함으로써, 캐패시턴스를 향상시킬 수 있다.
또, 상기 캐패시터 제 1 전극을 반도체층의 형성시에 형성하고, 상기 캐패시터 제 1 전극과 상기 캐패시터 제 2 전극사이에 개재되는 층간 절연막을 제거하는 공정을 비아홀의 형성할 때 동시에 형성함으로써, 공정을 더 단순화시켰다.
또, 충분한 캐패시턴스를 가지는 캐패시터를 가지는 박막트랜지스터를 제공함에 따라, 고 개구율의 평판표시장치를 제조할 수 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬수 있음을 이해할 수 있을 것이다.
Claims (14)
- 제 1 영역과 제 2 영역을 구비하는 기판과;상기 제 1 영역과 상기 제 2 영역상에 각각 형성된 반도체층과 캐패시터 제 1 전극;상기 반도체층 및 상기 캐패시터 제 1 전극을 포함하는 기판 전면에 형성된 게이트 절연막;상기 반도체층의 채널영역에 대응된 상기 게이트 절연막상에 형성된 게이트 전극;상기 게이트 전극을 포함하는 기판 전면에 형성하고, 상기 캐패시터 제 1 전극에 대응된 게이트 절연막을 노출하는 개구부가 형성된 층간 절연막;상기 층간 절연막상에 상기 반도체층의 소스/드레인 영역과 연결되는 소스/드레인 전극, 상기 층간 절연막의 개구부에 형성된 캐패시터 제 2 전극;상기 소스/드레인 전극 및 상기 캐패시터 제 2 전극을 포함하는 상기 층간 절연막상에 형성된 보호막; 및상기 캐패시터 제 2 전극과 전기적으로 연결된 화소전극을 포함하는 박막트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 캐패시터 제 2 전극은 상기 게이트 절연막상에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 게이트 절연막은 상기 층간 절연막의 개구부에 대응된 영역이 식각되어 홈이 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 캐패시터 제 2 전극은 상기 게이트 절연막의 홈에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 캐패시터 제 1 전극은 불순물이 도핑된 폴리실리콘으로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 반도체층과 상기 캐패시터 제 1 전극은 일체로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 드레인 전극과 상기 캐패시터 제 2 전극은 일체로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 1 영역과 제 2 영역을 구비하는 기판을 제공하는 단계;상기 제 1 영역과 상기 제 2 영역상에 각각 제 1, 제 2 폴리실리콘층을 형성하는 단계상기 제 1, 제 2 폴리실리콘층상에 게이트 절연막을 형성하는 단계;상기 제 1 폴리실리콘층의 일부에 대응된 상기 게이트 절연막상에 형성된 게이트 전극을 형성하는 단계;상기 제 1, 제 2 폴리실리콘층으로 불순물을 도핑하여, 반도체층과 캐패시터 제 1 전극을 형성하는 단계;상기 게이트 전극을 포함하는 기판 전면에 위치하고, 상기 캐패시터 제 1 전극에 대응된 게이트 절연막을 노출하는 개구부를 구비하는 층간 절연막을 형성하는 단계;상기 층간 절연막상에 상기 반도체층의 소스/드레인 영역과 연결되는 소스/드레인 전극, 상기 층간 절연막의 개구부에 위치하는 캐패시터 제 2 전극을 형성하는 단계;상기 소스/드레인 전극 및 상기 캐패시터 제 2 전극을 포함하는 상기 층간 절연막상에 보호막을 형성하는 단계; 및상기 캐패시터 제 2 전극과 전기적으로 연결된 화소전극을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조 방법.
- 제 8 항에 있어서,상기 층간 절연막의 개구부에 대응된 상기 게이트 절연막이 과식각되어, 상기 게이트 절연막에 홈이 더 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
- 제 8 항에 있어서,상기 소스/드레인 전극과 상기 캐패시터 제 2 전극은 동일한 도전물질로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
- 제 8 항에 있어서,상기 캐패시터 제 2 전극은 상기 게이트 절연막상에 위치하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
- 제 8 항에 있어서,상기 게이트 절연막에 상기 반도체층의 소스/드레인 영역을 각각 노출하는 비아홀을 형성하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.
- 제 12항에 있어서,상기 층간 절연막의 개구부와 상기 게이트 절연막의 비아홀은 동일한 마스크를 이용하여 형성하는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 13 항에 있어서,상기 마스크는 하프톤 마스크 또는 회절 마스크인 것을 특징으로 하는 어레이 기판의 제조 방법.
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